JP2016529844A - 構成可能なクロックツリー - Google Patents
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Abstract
Description
本特許出願は、本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる、2013年8月30日に出願された「Configurable Clock Tree」と題する仮出願第61/872,547号、および2014年8月18に出願された「Configurable Clock Tree」と題する非仮出願第14/462,327号の優先権を主張する。
102 処理回路
106 通信トランシーバ
108 特定用途向けIC(ASIC)
110 アプリケーションプログラミングインターフェース(API)
112 メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
200 装置
202 第1のICデバイス
204 ワイヤレストランシーバ
206 プロセッサ
208 記憶媒体
210 物理レイヤドライバ
212 バス
214 アンテナ
220 通信リンク
222 順方向リンク
224 逆方向リンク
226 双方向リンク
230 第2のICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 プロセッサ
238 記憶媒体
240 物理レイヤドライバ
242 バス
300 第1の例
302 ディスプレイプロセッサ
304 MIPI DSIリンクコントローラ
306 MIPI D-PHYプリドライバ
310 デジタルコアロジック回路
312 入力/出力セクション(パッドリング)
320 第2の例
322 カメラプロセッサ
324 MIPI CSIリンクコントローラ
400 MIPI準拠D-PHYシステム
402 アプリケーションレイヤソフトウェア
404 プロトコル
406 レーン管理モジュール
408 物理レイヤ
410 第1のデバイス
412 物理接続
414 高速単方向クロック
422 アプリケーションレイヤソフトウェア
424 プロトコル
426 レーン管理モジュール
428 物理レイヤ
430 第2のデバイス
500 MIPI準拠D-PHYレーントランシーバ
502 処理回路
504 トランシーバ
506 復号回路
508 データレーン
512 接続のネットワーク
514 送信機の回路および/またはモジュール
516 受信機の回路および/またはモジュール
520 データインターフェース
522 制御インターフェース
524 送信機の回路および/またはモジュール
526 受信機の回路および/またはモジュール
528 ライン監視回路
600 遅延セル
602 ベース入力クロック
604a 第1のレベルのマルチプレクサ
604b 第1のレベルのマルチプレクサ
606 第2のレベルのマルチプレクサ
608 太線
610 出力
612 左側入力
614 右側入力
616 制御信号is_clk
618 制御信号is_r
620 右入力
622 左入力
700 図
702 左リーフ遅延セル
704 太線
706 出力
708 右(i_r)入力
710 is_clk信号
712 is_r信号
714 第2のレベルのマルチプレクサ
722 右リーフ遅延セル
724 太線
726 出力
728 左(i_l)入力
730 is_clk信号
732 is_r信号
734 第2のレベルのマルチプレクサ
800 ソフトウェア構成可能クロックツリー回路
802 ソースビットクロック
804 クロック出力
806 クロック出力
808 ルートクロック
810 クロック出力
812 クロック出力
814a バッファデバイス
814b バッファデバイス
814c バッファデバイス
814d バッファデバイス
814e バッファデバイス
816 遅延線
818a 構成可能なクロック遅延セル
818b 構成可能なクロック遅延セル
900 ソフトウェア構成可能クロックツリー回路
902 左ビットクロックソース
904 レーンクロック
906 レーンクロック
908 第1のルートクロック
910 第2のルートクロック
912 レーンクロック
914 右ビットクロックソース
916 左遅延線
918 右遅延線
920 追加レベルの多重化
922a 構成可能なクロック遅延セル
922b 構成可能なクロック遅延セル
1000 図
1002 DSI PHY回路
1006 位相ロックループ
1008 DSIリンクコントローラ
1008 較正ロジック
1012 クロックレイヤ
1100 図
1102 ソフトウェア構成可能クロック遅延セル
1104 左流動ソースクロック
1106 右流動ソースクロック
1200 概念図
1202 処理回路
1204 プロセッサ
1206 ストレージ
1208 バスインターフェース
1210 バス
1212 トランシーバ
1214 実行時イメージ
1216 ソフトウェアモジュール
1218 ユーザインターフェース
1220 時分割プログラム
1222 内部デバイスおよび/またはロジック回路
1300 フローチャート
1302 ステップ
1304 ステップ
1306 ステップ
1400 装置
1402 処理回路
1404 クロック発生用のモジュールおよび/または回路
1406 較正モジュールおよび/または回路
1408 クロックツリーを構成するためのモジュールおよび/または回路
1412 プロセッサ
1414 プロセッサ可読記憶媒体
1416 バス
1418 バスインターフェース
1420 トランシーバ
1422 ユーザインターフェース
1424 クロック発生用のモジュールおよび/または回路
Claims (30)
- データ通信のための方法であって、
第1のレーンの第1のレベルの遅延素子の出力として1つまたは複数のクロック信号のバージョンの間で選択するステップであって、前記1つまたは複数のクロック信号の前記バージョンが、第1のクロック信号の少なくとも2つのバージョンを含み、前記第1のクロック信号の各バージョンが、前記第1のクロック信号に関して異なる遅延を被る、ステップと、
前記第1のレーンの前記第1のレベルの遅延素子の前記出力を、第2および第3のレーン内の第2のレベルの遅延素子に供給するステップと、
前記第1のレーンの前記第1のレベルの遅延素子の前記出力と、前記第2および第3のレーンの第1のレベルの遅延素子の出力との間で選択することによって、通信リンク上のデータの送信を制御するために使用されるルートクロックを供給するステップと
を含む、方法。 - 前記第1のレーンが、1つまたは複数のデータレーンのトランジスタ経路に整合するトランジスタ経路を有する、請求項1に記載の方法。
- 前記第1のレーンならびに前記第2および第3のレーンが、対応するデータレーン内で使用されるべきクロックを供給し、前記第1のレーンの前記第1のレベルの遅延素子用の入力、および前記第1のレーン内の第2のレベルの遅延素子用の前記入力が、前記ルートクロックと前記第2および第3のレーンによって供給される前記クロックとの間のスキューを最小化するように選択される、請求項1に記載の方法。
- 前記第1のレーンならびに前記第2および第3のレーンが、対応するデータレーン内で使用されるべきクロックを供給し、前記第2および第3のレーンの第1のレベルの遅延素子用の入力、ならびに前記第2および第3のレーンの第2のレベルの遅延素子用の前記入力が、前記ルートクロックと前記第2および第3のレーンによって供給される前記クロックとの間のスキューを最小化するように選択される、請求項1に記載の方法。
- 前記第1のレーンならびに前記第2および第3のレーンが、対応するデータレーン内で使用されるべきクロックを供給し、前記第2および第3のレーンの第1のレベルの遅延素子用の入力、ならびに前記第2および第3のレーンの第2のレベルの遅延素子用の前記入力が、前記ルートクロックに関連付けられたデータレーンと前記第2および第3のレーンによって供給される前記クロックに関連付けられたデータレーンとの間のスキューを最小化するように選択される、請求項1に記載の方法。
- 前記通信リンクが、差動符号化されたデータ信号およびクロック信号を備える、請求項1に記載の方法。
- 前記通信リンクが、第1の集積回路(IC)デバイスを第2のICデバイスと通信可能に結合する、請求項1に記載の方法。
- 前記1つまたは複数のクロック信号が、第1の複数の遅延素子のうちの1つまたは複数によって遅延する左クロック信号と、第2の複数の遅延素子のうちの1つまたは複数によって遅延する右クロック信号とを含み、前記第1の複数の遅延素子が、IC上の第1のデータレーンの左側に配置されたいくつかのデータレーンに対応するいくつかの遅延素子を含み、前記第2の複数の遅延素子が、前記第1のデータレーンの右側に配置されたいくつかのデータレーンに対応するいくつかの遅延素子を含む、請求項1に記載の方法。
- 前記第1のレーンの前記第1のレベルの遅延素子の出力として前記1つまたは複数のクロック信号のバージョンの間で選択するステップが、
前記左クロック信号と前記右クロック信号との間で選択するステップ
を含む、請求項8に記載の方法。 - 前記第1のレーンの前記第1のレベルの遅延素子の出力として前記1つまたは複数のクロック信号のバージョンの間で選択するステップが、
第1のレベルの遅延素子ごとにアクティブクロッキングモードと電源断モードとの間で選択するステップ
を含む、請求項8に記載の方法。 - 前記ルートクロックの供給に寄与しない1つまたは複数の遅延素子の電源を切断するステップ
をさらに含む、請求項1に記載の方法。 - 第1の集積回路(IC)デバイスを第2のICデバイスと通信可能に結合する通信リンクに対するインターフェースと、
第1のクロックレーンの第1のレベルの遅延素子の出力として1つまたは複数のクロック信号のバージョンの間で選択するための手段であって、前記1つまたは複数のクロック信号の前記バージョンが、第1のクロック信号の少なくとも2つのバージョンを含み、前記第1のクロック信号の各バージョンが、前記第1のクロック信号に関して異なる遅延を被る、手段と、
前記第1のクロックレーンの出力としてルートクロックを供給するための手段であって、前記ルートクロックが前記通信リンク上でデータを送信するために使用される、手段と
を備え、
前記ルートクロックを供給するための前記手段が、前記第1のクロックレーンの前記第1のレベルの遅延素子の前記出力と、複数の他のクロックレーンの第1のレベルの遅延素子の出力との間で選択するように構成される、
装置。 - 前記第1のクロックレーンが、1つまたは複数のデータレーン内の対応するトランジスタ経路に整合するトランジスタ経路を有する、請求項12に記載の装置。
- 前記ルートクロックおよび前記複数の他のクロックレーンによって供給される出力クロックが、対応するデータレーン内で使用され、前記第1のクロックレーンの前記第1のレベルの遅延素子用の入力、および前記第1のクロックレーン内の第2のレベルの遅延素子用の前記入力が、前記ルートクロックと前記複数の他のクロックレーンによって供給される前記出力クロックとの間のスキューを最小化するように選択される、請求項12に記載の装置。
- 前記ルートクロックおよび前記複数の他のクロックレーンによって供給される出力クロックが、対応するデータレーン内で使用され、前記複数の他のクロックレーンの第1のレベルの遅延素子用の入力、および前記複数の他のクロックレーンの第2のレベルの遅延素子用の前記入力が、前記ルートクロックと前記複数の他のクロックレーンによって供給される前記出力クロックとの間のスキューを最小化するように選択される、請求項12に記載の装置。
- 前記ルートクロックおよび前記複数の他のクロックレーンによって供給される出力クロックが、対応するデータレーン内で使用され、前記複数の他のクロックレーンの第1のレベルの遅延素子用の入力、および前記複数の他のクロックレーンの第2のレベルの遅延素子用の前記入力が、前記ルートクロックに関連付けられたデータレーンと前記複数の他のクロックレーンによって供給される前記出力クロックに関連付けられたデータレーンとの間のスキューを最小化するように選択される、請求項12に記載の装置。
- 前記1つまたは複数のクロック信号が、第1の複数の遅延素子のうちの1つまたは複数によって遅延する左クロック信号と、第2の複数の遅延素子のうちの1つまたは複数によって遅延する右クロック信号とを含み、前記第1の複数の遅延素子が、IC上の第1のデータレーンの左側に配置されたいくつかのデータレーンに対応するいくつかの遅延素子を含み、前記第2の複数の遅延素子が、前記第1のデータレーンの右側に配置されたいくつかのデータレーンに対応するいくつかの遅延素子を含む、請求項12に記載の装置。
- 前記1つまたは複数のクロック信号のバージョンの間で選択するための前記手段が、前記第1のクロック信号として前記左クロック信号または前記右クロック信号を選択するように構成された論理手段を含む、請求項17に記載の装置。
- 前記1つまたは複数のクロック信号のバージョンの間で選択するための前記手段が、前記ルートクロックの供給に使用されない出力を有する遅延素子の電源を切断するように構成された論理手段を含む、請求項12に記載の装置。
- 前記1つまたは複数のクロック信号のバージョンの間で選択するための前記手段が、第1のレベルの遅延素子ごとにアクティブクロッキングモードと電源断モードとの間で選択するように構成された論理手段を含む、請求項12に記載の装置。
- 集積回路(IC)デバイス上の複数のクロックレーンであって、各クロックレーンが、通信インターフェースの対応するデータレーン内のデータ送信を制御するためのクロックを供給するように構成可能であり、各クロックレーンが、
1つまたは複数の第1のレベルのクロック信号のバージョンの間で選択するように構成された第1のレベルの多重化論理手段と、
前記第1のレベルの多重化論理手段の出力と、2つの他のクロックレーンの第1のレベルの多重化論理手段の出力との間で選択することによって、ルートクロックを供給するように構成された第2のレベルの多重化論理手段と、
前記複数のクロックレーンの前記第1のレベルの多重化論理手段および前記第2のレベルの多重化論理手段を構成するコントローラと
を含む、クロックレーン
を備え、
前記コントローラが、前記複数のクロックレーンの出力間のクロックスキューを制御するように構成される、
クロック遅延行列。 - 各クロックレーンが、対応するデータレーン内のトランジスタ経路に整合するトランジスタ経路を有する、請求項21に記載のクロック遅延行列。
- 前記複数のクロックレーンの前記出力が、対応する複数のデータレーンを制御するために使用され、前記コントローラが、各クロックレーンおよび前記2つの他のクロックレーンの出力間のスキューを最小化するように、前記各クロックレーン内の前記第1のレベルの多重化論理手段および前記第2のレベルの多重化論理手段を構成することによってクロックスキューを制御する、請求項21に記載のクロック遅延行列。
- 前記複数のクロックレーンの前記出力が、対応する複数のデータレーンを制御するために使用され、前記コントローラが、前記通信インターフェース上で送信されるデータ信号間のスキューを最小化するように、各クロックレーン内の前記第1のレベルの多重化論理手段および前記第2のレベルの多重化論理手段を構成することによってクロックスキューを制御する、請求項21に記載のクロック遅延行列。
- 前記複数のクロックレーンの前記出力が、対応する複数のデータレーンを制御するために使用され、前記コントローラが、前記通信インターフェース上で送信されるクロック信号とデータ信号との間のスキューを最小化するように、各クロックレーン内の前記第1のレベルの多重化論理手段および前記第2のレベルの多重化論理手段を構成することによってクロックスキューを制御する、請求項21に記載のクロック遅延行列。
- 前記1つまたは複数の第1のレベルのクロック信号が、第1の複数の遅延素子のうちの1つまたは複数によって遅延する左クロック信号と、第2の複数の遅延素子のうちの1つまたは複数によって遅延する右クロック信号とを含み、前記第1の複数の遅延素子が、IC上の第1のデータレーンの左側に配置されたいくつかのデータレーンに対応するいくつかの遅延素子を含み、前記第2の複数の遅延素子が、前記第1のデータレーンの右側に配置されたいくつかのデータレーンに対応するいくつかの遅延素子を含む、請求項21に記載のクロック遅延行列。
- 第1のレベルのクロック信号として前記左クロック信号または前記右クロック信号を供給するように構成可能であるベースクロック選択論理手段
をさらに備える、請求項26に記載のクロック遅延行列。 - 前記1つまたは複数の第1のレベルのクロック信号が、前記左クロック信号および前記右クロック信号を含む、請求項21に記載のクロック遅延行列。
- 前記ルートクロックを供給するために使用される出力を供給しない多重化論理手段が電源を切られる、請求項21に記載のクロック遅延行列。
- 前記コントローラが、前記第1のレベルの多重化論理手段および前記第2のレベルの多重化論理手段の部分について、アクティブクロッキングモードと電源断モードとの間で選択するように構成される、請求項21に記載のクロック遅延行列。
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