TWI754337B - 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路及實體層 - Google Patents

時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路及實體層 Download PDF

Info

Publication number
TWI754337B
TWI754337B TW109125629A TW109125629A TWI754337B TW I754337 B TWI754337 B TW I754337B TW 109125629 A TW109125629 A TW 109125629A TW 109125629 A TW109125629 A TW 109125629A TW I754337 B TWI754337 B TW I754337B
Authority
TW
Taiwan
Prior art keywords
channel
clock
channels
signal
selection
Prior art date
Application number
TW109125629A
Other languages
English (en)
Other versions
TW202107867A (zh
Inventor
呂岳全
章晉祥
Original Assignee
円星科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/529,575 external-priority patent/US11055241B2/en
Application filed by 円星科技股份有限公司 filed Critical 円星科技股份有限公司
Publication of TW202107867A publication Critical patent/TW202107867A/zh
Application granted granted Critical
Publication of TWI754337B publication Critical patent/TWI754337B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)
  • Electronic Switches (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

接收器之實體層的積體電路，包含多通道介面、通道選取電路及N個取樣電路。該多通道介面具有N條通道。N是大於1的整數。該通道選取電路耦接於該多通道介面，將該N條通道中的M條通道選為M條時脈通道，並輸出分別在該M條時脈通道上的M個訊號。M是小於N的正整數。剩餘(N-M)條通道作為(N-M)條資料通道。該N個取樣電路耦接於該多通道介面及該通道選取電路。該N個取樣電路中的(N-M)個取樣電路分別耦接於該(N-M)條資料通道。該(N-M)個取樣電路中的各取樣電路根據該M條時脈通道上的該M個訊號之其一，對該(N-M)條資料通道中的資料通道上的訊號進行取樣。

Description

時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路及實體層
本揭示內容係關於時脈前送介面(clock forwarding interface)，尤指一種位於時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路，以及時脈前送介面接收器的實體層(physical layer)。
某些通訊系統利用時脈前送方案以在傳輸器與接收器之間提供高速資料傳輸。於此時脈前送方案中，一時脈訊號連同一或多個資料訊號從一傳輸器傳送至一接收器。舉例來說，該接收器可包含一時脈前送介面，其具有一時脈通道(clock lane)與多條資料通道(data lane)。該時脈通道上的一時脈訊號連同該些資料通道上的多個資料訊號會從該傳輸器向前傳送(forward)至該接收器。因此，該接收器可利用該傳輸器所向前傳送之該時脈訊號來擷取該些資料訊號。視所使用的實體層(physical layer，PHY)規格而定，該時脈前送介面之中各通道(亦即，時脈通道或資料通道)可以是用於時脈或資料傳輸之點對點(point- to-point)、雙線(two-wire)或三線(three-wire)介面。
本揭示的實施例提供了一種位於時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路，及其相關的實體層。
本揭示的某些實施例包含一種一接收器之一實體層的積體電路。該積體電路包含一多通道介面、一通道選取電路以及N個取樣電路。N是大於1的整數。該多通道介面具有N條通道。該通道選取電路耦接於該多通道介面，用以將該N條通道中的M條通道選為M條時脈通道，並輸出分別在該M條時脈通道上的M個訊號。M是小於N的正整數。剩餘的(N-M)條通道作為(N-M)條資料通道。該N個取樣電路耦接於該多通道介面及該通道選取電路。該N個取樣電路中的(N-M)個取樣電路分別耦接於該(N-M)條資料通道。該(N-M)個取樣電路中的各取樣電路用以根據該M條時脈通道上的該M個訊號的其中之一，對該(N-M)條資料通道中的一資料通道上的訊號進行取樣。
本揭示的某些實施例包含一種一接收器之一實體層的積體電路。該積體電路包含一多通道介面、N個取樣電路以及一通道選取電路。N是大於1的整數。該多通道介面具有N條通道。該N個取樣電路耦接於該多通道介面。該N個取樣電路中的各取樣電路均具有一時脈輸入端與一資料輸入端。該通道選取電路用以藉由將該N條通道中的M條通道耦接於該N個取樣電路的N個時脈輸入端，來將該M條通道選為M條時脈通道。M是小於N的正整數。剩餘的(N-M)條通道作為(N-M)條資料通道。於一模式中，該N條通道中的一通道被選為耦接於該N個時脈輸入端中的一或多個時脈輸入端的一時脈通道。於另一模式中，該N條通道中被選取 的該通道作為耦接於該N個取樣電路的N個資料輸入端的其中之一而未耦接於該N個時脈輸入端的一資料通道。
本揭示的某些實施例包含一種一接收器的實體層。該實體層包含一實體媒體連接層(physical medium attachment layer，PMA)以及一實體編碼子層(physical coding sublayer，PCS)。該實體媒體連接層用以輸出分別相關於M個不同時脈域的M個第一時脈訊號。M是大於1的整數。該實體編碼子層具有N條第一通道，並耦接於該實體媒體連接層。N是大於M的整數。該實體編碼子層用以將該N條第一通道中的M條通道選為M條第一時脈通道，並經由該M條第一時脈通道接收該M個第一時脈訊號。該N條第一通道中剩餘的(N-M)條通道中的一或多條通道作為一或多條第一資料通道。
藉由可通用於時脈通道與資料通道的至少一通道，接收側之實體層可支援傳輸側之不同的通道組態。例如，實體層可分為多個實體介面以支援多個傳輸器。此外，可根據一時脈/資料通道之通道識別碼來選擇該時脈/資料通道，以方便時脈/資料通道的選取。
100,1400:多通道通訊系統
104,300,1104,1404:接收器
106:通訊連結
108,1108:實體層
110,310,510A~510C,610,710,810,1210,1310:積體電路
114,314,1114,1116,1214:多通道介面
120,320,520A,520B,520C,620,720,820:通道選取電路
1120,1122,1220,1320,1420:通道選取電路
122,124,322,324,622,624,722,724,1222,1224,1322:選取級
140,740,1440:輸出電路
150,350,750,1150,1250,1450:控制電路
322.0,322.1,324.0~324.5,1222.0,1222.1,1224.0:通道選取單元
1232.0~1232.3,1322.a,1322.b,1422.0~1422.2:通道選取單元
522A,522B.0,522B.1,522C.0~522C.2:多工器
722.0,722.1,724.0:多工器
524A,524B.0,524B.1,524C.0~524C.2,CT:時脈樹
730.0~730.5,11300~1130N-1:串列至並列轉換器
755:狀態機
1105,1205:實體媒體連接層
1107,1207,1307:實體編碼子層
11320~1132N-1:處理電路
1402,TX[0]~TX[N-1]:傳輸器
1406.0~1406.2,LA[0]~LA[N-1],L0[0]~L0[P]:通道
L1[0]~L1[Q],L2[0]~L2[R],LS[0]~LS[N-1],LT[0]~LT[2]:通道
1410.0~1410.2:訊號產生電路
1430.0~1430.2:並列至串列轉換器
TS:傳輸側
TF[0]~TF[N-1]:多通道介面
RS:接收側
S1,S01,S11:輸入側
S2,S02,S12:輸出側
RX[0]~RX[N-1],RM[0]~RM[5]:取樣電路
CIN,PCIN:時脈輸入端
DIN,PDIN:資料輸入端
G1~G3:時脈樹群組
T5D,T2D0,T2D1,T1D0,T1D1,T1D2,T70~T72:輸出端子
T100~T102,T13A,T13B:輸出端子
DS[0]~DS[5]:解串器
DB0~DB2:資料匯流排
CK0~CK(M-1):訊號
DA0~DA(N-M-1):訊號
SR:取樣結果
INCT1,INCT3,INCT7,INCT12,INCT14,INCTRL:控制輸入
OP1~OP3:模式
C0~C3,5D_CLK,2D_CLK0,2D_CLK1:時脈訊號
1D_CLK0~1D_CLK2,CKA,CKB,CKC,CKD1~CKDM:時脈訊號
D00~D0(P-1),D10~D1(Q-1),D20~D2(R-1):資料訊號
5D0~5D4,2D00,2D01,2D10,2D11:資料訊號
SEL00,SEL01,SEL10~SEL15,SELA,SELB0,SELB1:時脈選取訊號
SELC0~SELC2,SEL70~SEL72,SEL100~SEL102:時脈選取訊號
SEL110~SEL113:資料選取訊號
mss:模式選取訊號
cks0,cks1:通道選取訊號
dp0~dp5,dn0~dn5,DP_0~DP_5,DN_0~DN_5:接腳名稱
DP_a~DP_f,DN_a~DN_f,dpt0~dpt2,dnt0~dnt2:接腳名稱
ST0~ST2:狀態
T_wait:一段時間
{SELPMA},{SELPCS}:一組時脈選取訊號
PC0:並列時脈訊號
PD0,PD1:並列資料訊號
SELT0~SELT2:選取訊號
搭配附隨圖式來閱讀下文的實施方式，可清楚地理解本揭示的多種態樣。應注意到，根據本領域的標準慣例，圖式中的各種特徵並不一定是按比例進行繪製的。事實上，為了能夠清楚地描述，可任意放大或縮小某些特徵的尺寸。
圖1是根據本揭示某些實施例的一例示性多通道通訊系統的功能方塊示意圖。
圖2A至圖2C是根據本揭示某些實施例的圖1所示之接收器的不同模 式的示意圖。。
圖3是根據本揭示某些實施例的圖1所示之積體電路的具體實施方式的示意圖。
圖4A至圖4C是根據本揭示某些實施例的圖3所示之積體電路的操作示意圖。
圖5A至圖5C是根據本揭示某些實施例的圖1所示之積體電路的其他具體實施方式的示意圖。
圖6是根據本揭示某些實施例的圖1所示之積體電路的另一具體實施方式的示意圖。
圖7是根據本揭示某些實施例的圖1所示之積體電路的另一具體實施方式的示意圖。
圖8是根據本揭示某些實施例的圖1所示之積體電路的另一具體實施方式的示意圖。
圖9是根據本揭示某些實施例的圖7所示之狀態機的操作的示意圖。
圖10是根據本揭示某些實施例的用於圖7所示之複數條通道的通道識別碼的具體實施方式的示意圖。
圖11是根據本揭示某些實施例的一例示性接收器的功能方塊示意圖。
圖12是根據本揭示某些實施例的圖11所示之實體編碼子層中的一積體電路的實施例的示意圖。
圖13是根據本揭示某些實施例的圖11所示之實體編碼子層中的一積體電路的另一實施例的示意圖。
圖14是根據本揭示某些實施例的一例示性多通道通訊系統的功能方 塊示意圖。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之參數值、元件與配置的具體例子用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。此外，本揭示內容可能會在複數個實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
再者，當可理解，若將一部件描述為與另一部件「連接(connected to)」或「耦接(coupled to)」，則兩者可直接連接或耦接，或兩者間可能出現其他中間(intervening)部件。
採用時脈前送介面之接收器的實體層可使用專用的時脈通道(dedicated clock lane)來接收經由傳輸側(transmitter side)之時脈通道所傳送的時脈訊號。然而，在傳輸器之時脈通道與多條資料通道彼此互換以滿足某些通訊要求的應用中，此接收器將不再適用。例如，位於傳輸側的傳輸裝置的個數可能會改變。又例如，位於傳輸側的傳輸裝置可能會在某些操作情境中，將時脈通道與資料通道互換使用。
本揭示提供了位於一時脈前送介面接收器(clock forwarding interface receiver)之中具有可通用於(interchangeable between)時脈與資料通道之通道的一例示性積體電路。在某些實施例中，該例示性積體電路可實施於該時脈前送介面接收器之實體層的子層(sublayer)中，諸如實體媒體連接層(physical medium attachment layer，PMA)或實體編碼子層(physical coding sublayer，PCS)。藉由該例示性積體電路，該時脈前送介面接收器可適應於時脈通道與資料通道之間的互換使用，進而支援傳輸側之不同的通道組態(lane arrangement)。
圖1是根據本揭示某些實施例的一例示性多通道通訊系統(multi-lane communication system)的功能方塊示意圖。多通道通訊系統100包含位於一傳輸側TS之K個傳輸器TX[0]~TX[K-1]以及位於一接收側(receiver side)RS之一接收器104，其中K是正整數。K個傳輸器TX[0]~TX[K-1]中的各傳輸器可包含一多通道介面(亦即，K個多通道介面TF[0]~TF[K-1]的其中之一)以傳輸時脈資訊與資料資訊。K個多通道介面TF[0]~TF[K-1]中的各多通道介面可包含至少一時脈通道與至少一資料通道(圖1未示)。
接收器104用以經由一通訊連結(communication link)106與K個傳輸器TX[0]~TX[K-1]中的各傳輸器進行通訊。接收器104之一實體層108可採用時脈前送方案來接收通訊連結106上所傳送的時脈資訊與資料資訊。因此，至少一時脈訊號可連同至少一資料訊號從傳輸側TS向前傳送至接收側RS。實體層108包含一積體電路110，其可設置於實體層108之實體媒體連接層或實體編碼子層。積體電路110可適應於傳輸側TS之多種通道組態(lane arrangements/configurations)。舉例來說，積體電路110可操作在一模式以與傳輸側TS進行通訊，其中傳輸側TS使用單一通道作為一時脈通道來傳輸一時脈訊號。積體電路110可操作在另一模式以與傳輸側TS進行通訊，其中傳輸側TS使用多條通道作為多條時脈通道來傳輸多個時脈訊號。
於此實施例中，積體電路110包含(但不限於)一多通道介面114、一通道選取電路120以及N個取樣電路RX[0]~RX[N-1]，其中N是大於1的整數。多通道介面114經由通訊連結106連接於K個多通道介面TF[0]~TF[K-1]中的各通道介面。多通道介面114包含N條通道LA[0]~LA[N-1]。N條通道LA[0]~LA[N-1]中的至少一通道可通用於時脈通道與資料通道，亦即，該至少一通道可於時脈通道與資料通道之間互換使用。
通道選取電路120耦接於多通道介面114，用以將N條通道LA[0]~LA[N-1]中的M條通道選為M條時脈通道，其中M是小於N的正整數。此外，通道選取電路120可用於輸出分別在該M條時脈通道上的M個訊號CK0~CK(M-1)，亦即，M個時脈訊號。剩餘的(N-M)條通道可分別作為(N-M)條資料通道。該(N-M)條資料通道中的至少一資料通道可攜帶從傳輸側TS所傳送的資料訊號。於此實施例中，該M個時脈訊號可連同(N-M)個資料訊號(亦即，該(N-M)條通道上的(N-M)個訊號DA0~DA(N-M-1))向前傳送，使各資料通道可攜帶一資料訊號。值得注意的是，通道選取電路120可將N條通道LA[0]~LA[N-1]中的任一通道選為時脈通道。N條通道LA[0]~LA[N-1]中的各通道均可通用於時脈通道與資料通道。
於此實施例中，通道選取電路120包含(但不限於)複數個選取級(selection stage)122與124。選取級122具有一輸入側S1與一輸出側S2。輸入側S1耦接於多通道介面114。選取級122用以將該M條時脈通道上的M個訊號CK0~CK(M-1)從輸入側S1耦接於輸出側S2。選取級124設置於輸出側S2與N個取樣電路RX[0]~RX[N-1]之間，用以將M個訊號CK0~CK(M-1)中的各訊號耦接於N個取樣電路RX[0]~RX[N-1]中的一或多個取樣電路。舉例來說，選取級122可實施為N對M多工器(N-to-M multiplexer)，其可將N條通道LA[0]~LA[N-1]中的M條通道耦接於輸出側S2。選取級124可實施為M個時脈樹(clock tree)CT，其中各時脈樹均可將一時脈訊號(亦即，M個訊號CK0~CK(M-1)的其中之一)分配給不止一個取樣電路。
N個取樣電路RX[0]~RX[N-1]耦接於多通道介面114及通道選取電路120，用以根據從傳輸側TS所傳送之時脈資訊與資料資訊來進行資料取樣。於此實施例中，N個取樣電路RX[0]~RX[N-1]中的各取樣電路用以接收該M條時脈通道上的M個訊號CK0~CK(M-1)的其中之一。此外，N個取樣電路RX[0]~RX[N-1]中的(N-M)個取樣電路分別耦接於該(N-M)條資料通道，用以接收該(N-M)條資料通道上的(N-M)個訊號DA0~DA(N-M-1)。該(N-M)個取樣電路中的各取樣電路用以根據M個訊號CK0~CK(M-1)的其中之一，對(N-M)個訊號DA0~DA(N-M-1)的其中之一進行取樣。
舉例來說(但本揭示不限於此)，N個取樣電路RX[0]~RX[N-1]中的各取樣電路可包含一時脈輸入端CIN及一資料輸入端DIN。各取樣電路利用輸入至相對應之時脈輸入端CIN的訊號來對輸入至相對應之資料輸入端DIN的訊號進行取樣。藉由將N條通道LA[0]~LA[N-1]中的M條通道耦接於N個取樣電路RX[0]~RX[N-1]的N個時脈輸入端CIN，通道選取電路120可將N條通道LA[0]~LA[N-1]中的該M條通道選為該M條時脈通道。剩餘的(N-M)條通道中的各通道可耦接於一資料輸入端DIN而未耦接於該N個時脈輸入端CIN，進而作為一資料通道。因此，當各取樣電路經由其包含的資料輸入端DIN耦接於一資料通道，以及經由其包含的時脈輸入端CIN耦接於一時脈通道時，該取樣電路可利用該時脈通道上的訊 號來對該資料通道上的訊號進行取樣。在某些實施例中，一時脈通道可耦接於該N個時脈輸入端CIN中的一或多個時脈輸入端，使多個取樣電路可根據相同的時脈訊號進行資料取樣。
N個取樣電路RX[0]~RX[N-1]所輸出之取樣結果SR包含時脈資訊與資料資訊，其可傳送至積體電路110之中包含其他功能方塊(圖1未示)的輸出電路140以進行進一步的處理。舉例來說，同時耦接於M個訊號CK0~CK(M-1)之其一與(N-M)個訊號DA0~DA(N-M-1)之其一的一取樣電路可輸出一資料訊號，該資料訊號可作為取樣結果SR的一部分。耦接於M個訊號CK0~CK(M-1)之其一而未耦接於(N-M)個訊號DA0~DA(N-M-1)的一取樣電路可輸出一時脈訊號，該時脈訊號可作為取樣結果SR的另一部分。輸出電路140可根據取樣結果SR輸出M個時脈訊號與(N-M)個資料訊號。在某些實施例中，輸出電路140可包含一解串器區塊(deserializer block)。從輸出電路140所輸出之該M個時脈訊號與該(N-M)個資料訊號中的各訊號均可為多位元並列輸出訊號(multi-bit parallel output signal)。
在某些實施例中，傳輸器可提供資訊以指示出哪一條通道應該作為一時脈通道。根據傳輸器所提供之資訊，接收器104可對通道選取電路120進行組態/設定(configure)，以將適當的通道選為該時脈通道。接收器104可正確地使用該時脈通道上的訊號，以對一或多條資料通道上的訊號進行處理。
在某些實施例中，傳輸器可藉由重複一特定位元型樣(bit pattern)來產生一時脈訊號，進而指示出傳輸側RS上哪一條通道應該作為一時脈通道。舉例來說，傳輸器可重複地發送一位元型樣「01」，諸如 「01010101」，以作為一時脈訊號。接收器104可藉由檢查一通道所接收的位元串流(bit stream)中是否具有一重複位元型樣，辨識出哪一條通道可作為該時脈通道。也就是說，接收器104可根據一預定重複位元型樣的偵測結果來對通道選取電路120進行組態/設定。
在某些實施例中，與接收器104相關的系統應用程式(system application)(圖1未示)可決定多通道介面104中的哪一條通道應該作為一時脈通道。根據系統應用程式所發送之指令，接收器104可對通道選取電路120進行組態/設定，以將適當的通道選為該時脈通道。
請注意，以上所述僅供說明的目的，並非用來限制本揭示的範圍。在某些實施例中，圖1所示之通道選取電路120可由單一選取級或不止兩個選取級來實施，而不致背離本揭示的範圍。在某些實施例中，圖1所示之N個取樣電路RX[0]~RX[N-1]的至少其一可利用具有不止一個資料輸出端的取樣電路來實施。
藉由可通用於時脈通道與資料通道的至少一通道，接收側RS之實體層108可支援傳輸側TS之不同的通道組態。為了進一步說明接收側RS之通道互換方案(lane interchange scheme)，以下提供了傳輸側TS的通道組態的某些實施例。所屬領域中的通常知識者應可瞭解接收側RS之通道互換方案可支援傳輸側TS的其他通道組態，而不致背離本揭示的範圍。
圖2A至圖2C繪示了根據本揭示某些實施例的圖1所示之接收器104的不同模式的示意圖。接收器104可根據傳輸側TS的不同通道組態分別操作在不同模式OP1~OP3。於圖2A所示之模式OP1中，接收器104可用來接收單一傳輸器所提供之時脈資訊與資料資訊。為方便說明， 該單一傳輸器可由圖1所示之傳輸器TX[0]來代表。傳輸器TX[0]之多通道介面TF[0]包含多條通道L0[0]~L0[P]，P為正整數。傳輸器TX[0]用以將通道L0[P]上的時脈訊號C0連同P條通道L0[0]~L0[P-1]上的P個資料訊號D00~D0(P-1)一併輸出。
接收器104用以將N條通道LA[0]~LA[N-1]的其中之一選為一時脈通道(亦即，M=1)，以經由通訊連結106接收時脈訊號C0。剩餘的(N-1)條通道中的P條通道可作為P條資料通道以接收P個資料訊號D00~D0(P-1)。於此實施例中，從傳輸器TX[0]所傳送之資料訊號的個數以及時脈訊號的個數兩者的總和可等於多通道介面114的通道個數(亦即，P+1=N)。因此，N條通道LA[0]~LA[N-1]中的各通道可用來接收傳輸側TX[0]所提供的訊號資訊。接收器104可將通道LA[N-1](亦即，通道L0[P]上的時脈訊號C0輸入的通道)選為該時脈通道。剩餘的(N-1)條通道LA[0]~LA[N-2]可作為(N-1)條資料通道以接收P個資料訊號D00~D0(P-1)。
於圖2B所示之模式OP2中，接收器104可用來接收多個傳輸器所提供之時脈資訊與資料資訊，其中傳輸側TS之多條通道可作為多條時脈通道以攜帶多個時脈訊號。例如，當操作在分岔模式(bifurcation mode)時，實體層108可分成彼此不同的多個實體層以支援圖1所示之K個傳輸器TX[0]~TX[K-1]中的多個傳輸器。為方便說明，於此實施例中，該多個傳輸器可由兩個傳輸器TX[1]與TX[2]來代表。傳輸器TX[1]之多通道介面TF[1]包含多條通道L1[0]~L1[Q]，Q為正整數。傳輸器TX[1]用以將通道L1[Q]上的時脈訊號C1連同Q條通道L1[0]~L1[Q-1]上的Q個資料訊號D10~D1(Q-1)一併輸出。傳輸器TX[2]之多通道介面TF[2]包含多 條通道L2[0]~L2[R]，R為正整數。傳輸器TX[2]用以將通道L2[R]上的時脈訊號C2連同R條通道L2[0]~L2[R-1]上的R個資料訊號D20~D2(R-1)一併輸出。由於傳輸側TS的兩條通道於模式OP2中均作為時脈通道，傳輸側TS於模式OP2中的通道組態不同於傳輸側TS於模式OP1中的通道組態，其採用單一通道作為時脈通道。
接收器104可因應模式OP2將N條通道LA[0]~LA[N-1]中的兩條通道選為兩條時脈通道(亦即，M=2)，以接收傳輸側TS所傳送之複數個時脈訊號C1與C2。剩餘的(N-2)條通道中的(Q+R)條通道可作為(Q+R)條資料通道，以接收複數個資料訊號D10~D1(Q-1)與D20~D2(R-1)。於此實施例中，從複數個傳輸器TX[1]與TX[2]所傳送之資料訊號的個數以及時脈訊號的個數兩者的總和，可等於多通道介面114的通道個數(亦即，Q+R+2=N)。因此，N條通道LA[0]~LA[N-1]中的各通道可用來接收複數個傳輸器TX[1]與TX[2]所提供的訊號資訊。接收器104可將兩條通道LA[J]與LA[N-1](亦即，複數個時脈訊號C1與C2輸入的通道)選為兩條時脈通道。J為介於0與N-2之間的整數。剩餘的(N-2)條通道可作為(N-2)條資料通道以接收複數個資料訊號D10~D1(Q-1)與D20~D2(R-1)。由於通道LA[J]可在模式OP1中作為資料通道，而在模式OP2中作為時脈通道，因此，積體電路110不僅可支援單一傳輸器，也可支援多個傳輸器。
在某些實施例中，一或多個傳輸器具有可在資料通道與時脈通道之間互換使用的通道，以於傳輸側TS提供不同的通道組態。舉例來說，於圖2C所示之模式OP3中，接收器104可用來接收傳輸器TX[0]所提供之時脈資訊與資料資訊，其中傳輸器TX[0]可從通道L0[0]傳送時脈訊號C0，以及從P條通道L0[1]~L0[P]傳輸P個資料訊號D00~D0(P-1)。相較 於模式OP1，傳輸器TX[0]可致使於時脈通道上以及於資料通道上傳輸的訊號彼此互換。因此，在模式OP1中作為資料通道的通道L0[0]可在模式OP3中作為時脈通道，而在模式OP1中作為時脈通道的通道L0[P]可在模式OP3中作為資料通道。接收器140可將通道LA[0]選為時脈通道以接收時脈訊號C0。剩餘的(N-1)條通道LA[1]~LA[N-1]中的P條通道可作為P條資料通道以接收P個資料訊號D00~D0(P-1)。藉由將通道LA[0]與通道LA[N-1]分別在資料通道與時脈通道之間互換使用，積體電路110可支援能夠將時脈通道與資料通道互換使用的傳輸器TX[0]。
為便於理解本揭示的內容，以下提供某些實施例以進一步說明採用通道互換方案的時脈前送介面接收器。所屬領域中的通常知識者應可瞭解，其他基於圖1所示之積體電路110或接收器104所描述之通道互換方案的實施例均遵循本揭示的精神而落入本揭示的範疇。
圖3是根據本揭示某些實施例的圖1所示之積體電路110的具體實施方式的示意圖。積體電路310設置於接收器300之實體層中，諸如實體媒體連接層，以接收傳輸側之一或多個傳輸器所傳送的時脈資訊與資料資訊。積體電路310可作為圖1所示之積體電路110(其包含六條可通用於時脈通道與資料通道的通道，N=6)的實施例。於此實施例中，積體電路310可包含圖1所示之複數個取樣電路RX[0]~RX[5]、一多通道介面314以及一通道選取電路320。多通道介面314以及通道選取電路320可分別作為圖1所示之多通道介面114以及通道選取電路120的實施例。
於此實施例中，多通道介面314的複數條通道LA[0]~LA[5]中的各通道均可利用雙線通道(two-wire lane)來實施。雙線通道是包含一對訊號接腳(a pair of signal pins)及一放大器的差動通道 (differential lane)。在某些實施例中，複數條通道LA[0]~LA[5]中的各通道均可利用其他類型的通道來實施，諸如單線通道或具有超過兩線之通道，而不致背離本揭示的範圍。
通道選取電路320用以將複數條通道LA[0]~LA[5]中的一或多條通道選為一或多條時脈通道。通道選取電路320可包含複數個選取級322與324，其可分別作為圖1所示之複數個選取級122與124的實施例。於此實施例中，選取級322可因應積體電路310的模式將一或兩條通道耦接於選取級324。選取級322包含(但不限於)複數個通道選取單元322.0與322.1。通道選取單元322.0用以根據一時脈選取訊號SEL00將複數條通道LA[0]~LA[2]從輸入側S01耦接於輸出側S02。通道選取單元322.1用以根據一時脈選取訊號SEL01將複數條通道LA[3]~LA[5]從輸入側S11耦接於輸出側S12。
選取級324可將選取級322所選取的各通道上的訊號分配給不止一個取樣電路。選取級324包含(但不限於)複數個通道選取單元324.0~324.5。複數個通道選取單元324.0~324.5均可根據相對應之時脈選取訊號(亦即，複數個時脈選取訊號SEL10~SEL15之其一)複數個輸出側S02與S12耦接於相對應之取樣電路。關於複數個時脈選取訊號SEL00、SEL01與SEL10~SEL15的說明請容後再敘。
複數個取樣電路RX[0]~RX[5]各自的時脈輸入端CIN分別耦接於複數個通道選取單元324.0~324.5各自的輸出端。複數個取樣電路RX[0]~RX[5]各自的資料輸入端DIN分別耦接於複數條通道LA[0]~LA[5]。於此實施例中，複數個取樣電路RX[0]~RX[5]中的各取樣電路均可利用正反器(flip-flop)(諸如D型正反器(D-type flip-flop))來實 施，以進行資料取樣。所屬領域中具有通常知識者應可瞭解複數個取樣電路RX[0]~RX[5]的各取樣電路均可利用其他類型的取樣電路來實施，而不致背離本揭示的範圍。
圖4A至圖4C繪示了根據本揭示某些實施例的圖3所示之積體電路310的操作示意圖。於圖4A與圖4B所示之實施例中，積體電路310操作在與圖2A/2C所示之模式OP1/OP3相似的模式中，以接收來自多通道介面314的單一時脈訊號。通道選取電路320可將複數條通道LA[0]~LA[5]的其中之一選為一時脈通道，以接收該時脈訊號。通道選取電路320用以將該時脈通道上的訊號(亦即，時脈訊號)耦接於複數個取樣電路RX[0]~RX[5]中的各取樣電路。於圖4C所示之實施例中，積體電路310操作在與圖2B所示之模式OP2相似的模式中，以接收來自多通道介面314的多個時脈訊號。通道選取電路320可將複數條通道LA[0]~LA[5]之中的兩條通道選為兩條時脈通道，以接收該多個時脈訊號。通道選取電路320用以將各時脈通道上的訊號耦接於複數個取樣電路RX[0]~RX[5]中的一或多個取樣電路。
首先請參閱圖4A，積體電路310可支援「5D1C」通道組態，其中一時脈訊號5D_CLK輸入至複數條通道LA[0]~LA[2]的其中之一(於此實施例中，以輸入至通道LA[0]為例來說明)。五個資料訊號5D0~5D4輸入至剩餘的五條通道。通道選取單元322.0根據時脈選取訊號SEL00將通道LA[0]耦接於輸出側S02，以將通道LA[0]選為時脈通道。複數條通道LA[1]與LA[2]未耦接於輸出側S02。此外，複數個通道選取單元324.0~324.5中的各通道選取單元可根據相對應之時脈選取訊號，將通道選取單元322.0之輸出側S02耦接於相對應之取樣電路。因此，時脈訊號 5D_CLK可傳送至複數個取樣電路RX[0]~RX[5]各自的時脈輸入端CIN。分別耦接於複數條通道LA[1]~LA[5]的複數個取樣電路RX[1]~RX[5]可根據時脈訊號5D_CLK對複數個資料訊號5D0~5D4進行取樣。
請參閱圖4B，積體電路310可支援「5D1C」通道組態，其中時脈訊號5D_CLK輸入至複數條通道LA[3]~LA[5]的其中之一(於此實施例中，以輸入至通道LA[3]為例來說明)。複數個資料訊號5D0~5D4輸入至剩餘的五條通道。通道選取單元322.1根據時脈選取訊號SEL01將通道LA[3]耦接於輸出側S12，以將通道LA[3]選為時脈通道。複數個通道選取單元324.0~324.5中的各通道選取單元可將通道選取單元322.1之輸出側S12耦接於相對應之取樣電路。因此，分別耦接於複數條通道LA[0]~LA[2]、LA[4]與LA[5]的複數個取樣電路RX[0]~RX[2]、RX[4]與RX[5]可根據時脈訊號5D_CLK對複數個資料訊號5D0~5D4進行取樣。
請參閱圖4C，積體電路310可作為兩個電路介面，其均可支援「2D1C」通道組態(兩條通道作為資料通道，一條通道作為時脈通道)。於此實施例中，一時脈訊號2D_CLK0輸入至複數條通道LA[0]~LA[2]的其中之一，諸如通道LA[0]。相關的資料訊號2D00與2D01可輸入至剩餘的兩條通道。此外，一時脈訊號2D_CLK1輸入至複數條通道LA[3]~LA[5]的其中之一，諸如通道LA[3]。相關的資料訊號2D10與2D11可輸入至剩餘的兩條通道。
通道選取單元322.0用以根據時脈選取訊號SEL00將通道LA[0]耦接於輸出側S02。複數個通道選取單元324.0~324.2中的各通道選取單元用以根據相對應之時脈選取訊號將輸出側S02耦接於相對應之取樣電路。因此，分別耦接於複數條通道LA[1]與LA[2]的複數個取樣電路 RX[1]與RX[2]可根據時脈訊號2D_CLK0對複數個資料訊號2D00與2D01進行取樣。相似地，通道選取單元322.1用以根據時脈選取訊號SEL01將通道LA[3]耦接於輸出側S12。複數個通道選取單元324.3~324.5中的各通道選取單元用以根據相對應之時脈選取訊號將輸出側S12耦接於相對應之取樣電路。因此，分別耦接於複數條通道LA[4]與LA[5]的複數個取樣電路RX[4]與RX[5]可根據時脈訊號2D_CLK1對複數個資料訊號2D10與2D11進行取樣。由於複數個時脈選取訊號SEL10~SEL12中的各時脈選取訊號的訊號位準/訊號值，均可不同於複數個時脈選取訊號SEL13~SEL15中的各時脈選取訊號的訊號位準/訊號值，因此，複數個通道選取單元324.0~324.5可將不同的時脈訊號2D_CLK0與2D_CLK1分配給複數個取樣電路RX[0]~RX[5]。
藉由參照圖4A與圖4B所描述之選取操作，圖3所示之選取級322及選取級324可分別作為一6對1多工器(6-to-1 multiplexer)及一時脈樹，以支援「5D1C」通道組態。此外，藉由參照圖4C所描述之選取操作，圖3所示之選取級322可作為兩個3對1多工器(3-to-1 multiplexer)，以及圖3所示之選取級324可作為兩個時脈樹，進而支援分岔模式中的「2D1C」通道組態。因此，圖3所示之通道選取電路320可藉由操作為6對M多工器(6-to-M multiplexer)及M個時脈樹，來支援一或多個傳輸器，其中M可等於1或2(取決於積體電路310的模式)。
請注意，圖3所示之複數個選取級322與324之電路結構只是用於方便說明的目的，並非用來限制本揭示的範圍。在某些實施例中，選取級322可由其他電路結構來實施以提供多工器的操作。在某些實施例中，選取級324可由其他電路結構來實施以建構一或多個時脈樹。在某些 實施例中，各選取的時脈通道上的訊號(諸如時脈訊號)可未耦接於各取樣電路的資料輸入端DIN。舉例來說，當圖3所示之通道LA[0]被選取為時脈通道時，通道LA[0]可未耦接於各取樣電路之資料輸入端DIN。
在某些實施例中，複數個時脈選取訊號SEL10~SEL12可利用相同的時脈選取訊號來實施，或者可具有相同的訊號值。在某些實施例中，複數個時脈選取訊號SEL13~SEL15可利用相同的時脈選取訊號來實施，或者可具有相同的訊號值。這些設計上的修飾與變化均遵循本揭示的精神而落入本揭示的範疇。
圖5A至圖5C繪示了本揭示某些實施例的圖1所示之積體電路110的其他具體實施方式的示意圖。圖5A至圖5C所示之複數個積體電路510A~510C中的各積體電路均可作為圖1所示之積體電路110(其包含六條可通用於時脈通道與資料通道的通道，N=6)的實施例。在這些實施例中，圖1所示之通道選取電路120可利用不同的時脈樹群組(clock tree group)來實施，以支援傳輸側之不同的通道組態。各時脈樹群組包含至少一時脈樹電路，以及一時脈樹電路包含一多工器與一時脈樹。
首先請參閱圖5A。除了通道選取電路520A之外，積體電路510A的結構與圖3所示之積體電路310的結構相似/相同。通道選取電路520A所提供的電路操作，可以與參照圖4A/4B所描述之通道選取電路320的電路操作相似/相同。於此實施例中，通道選取電路520A可利用一時脈樹群組G1來實施。時脈樹群組G1具有一時脈樹電路，其包含一多工器522A(亦即，6對1多工器)以及一時脈樹524A。多工器522A可根據一時脈選取訊號SELA將複數條通道LA[0]~LA[5]的其中之一選為時脈通道，進而從一輸出端子T5D輸出所選取的通道上的訊號。時脈樹524A可將輸出 端子T5D上的訊號分配給複數個取樣電路RX[0]~RX[5]中的各取樣電路。請注意，圖4A/4B所示之選取級322的電路結構可作為多工器522A的實施方式。此外，或者是，圖4A/4B所示之選取級324的電路結構可作為時脈樹524A的實施方式。由於所屬領域中具有通常知識者在閱讀圖3、圖4A與圖4B相關的段落說明之後，應可瞭解圖5A所示之通道選取電路520A於「5D1C」通道組態的操作細節，因此，關於通道選取的進一步說明在此便不再贅述。
請參閱圖5B。除了通道選取電路520B之外，積體電路510B的結構與圖3所示之積體電路310的結構相似/相同。通道選取電路520B所提供的電路操作，可以與參照圖4C所描述之通道選取電路320的電路操作相似/相同。於此實施例中，通道選取電路520B可利用一時脈樹群組G2來實施。時脈樹群組G2具有兩個時脈樹電路，其中一時脈樹電路包含一多工器522B.0及一時脈樹524B.0，另一時脈樹電路包含一多工器522B.1及一時脈樹524B.1。多工器522B.0(亦即，3對1多工器)可根據一時脈選取訊號SELB0將複數條通道LA[0]~LA[2]的其中之一選為時脈通道。時脈樹524B.0可將輸出端子T2D0上的訊號分配給複數個取樣電路RX[0]~RX[2]中的各取樣電路。多工器522B.1(亦即，3對1多工器)可根據一時脈選取訊號SELB1將複數條通道LA[3]~LA[5]的其中之一選為時脈通道。時脈樹524B.1可將輸出端子T2D1上的訊號分配給複數個取樣電路RX[3]~RX[5]中的各取樣電路。請注意，圖4C所示之選取級322的電路結構可作為複數個多工器522B.0與522B.1的實施方式。此外，或者是，圖4C所示之選取級324的電路結構可作為複數個時脈樹524B.0與524B.1的實施方式。由於所屬領域中具有通常知識者在閱讀圖3與圖4C相關的段落 說明之後，應可瞭解圖5B所示之通道選取電路520B於「2D1C」通道組態的操作細節，因此，關於通道選取的進一步說明在此便不再贅述。
請參閱圖5C。除了通道選取電路520C之外，積體電路510C的結構與圖3所示之積體電路310的結構相似/相同。通道選取電路520C可利用一時脈樹群組G3來實施。時脈樹群組G3具有三個時脈樹電路，進而可支援設置了三條時脈通道及其相關的三條資料通道的傳輸側。於此實施例中，通道選取電路520C包含複數個多工器522C.0~522C.2(亦即，複數個2對1多工器)以及複數個時脈樹524C.0~524C.2。多工器522C.0可根據一時脈選取訊號SELC0將複數條通道LA[0]與LA[1]的其中之一選為時脈通道。多工器522C.1可根據一時脈選取訊號SELC1將複數條通道LA[2]與LA[3]的其中之一選為時脈通道。多工器522C.2可根據一時脈選取訊號SELC2將複數條通道LA[4]與LA[5]的其中之一選為時脈通道。時脈樹524C.0可將輸出端子T1D0上的訊號分配給複數個取樣電路RX[0]與RX[1]中的各取樣電路。時脈樹524C.1可將輸出端子T1D1上的訊號分配給複數個取樣電路RX[2]與RX[3]中的各取樣電路。時脈樹524C.2可將輸出端子T1D2上的訊號分配給複數個取樣電路RX[4]與RX[5]中的各取樣電路。
舉例來說，複數個多工器522C.0~522C.2可將複數條通道LA[0]、LA[2]與LA[4]選為複數條時脈通道。因此，取樣電路RX[1]可根據通道LA[0]上的訊號對通道LA[1]上的訊號進行取樣。取樣電路RX[3]可根據通道LA[2]上的訊號對通道LA[3]上的訊號進行取樣。取樣電路RX[5]可根據通道LA[4]上的訊號對通道LA[5]上的訊號進行取樣。積體電路510C可分成三個介面，各介面均可支援「1D1C」通道組態(一通道可作 為時脈通道，另一通道可作為資料通道)。
圖6繪示了本揭示某些實施例的圖1所示之積體電路110的另一具體實施方式的示意圖。積體電路610可作為圖1所示之積體電路110(其包含六條可通用於時脈通道與資料通道的通道，N=6)的實施例。於此實施例中，積體電路610可採用圖5A至圖5C所示之複數個時脈樹群組G1~G3，以支援不同的通道組態。積體電路610包含一通道選取電路620以及圖3所示之多通道介面314和複數個取樣電路RX[0]~RX[5]。通道選取電路620可作為圖1所示之通道選取電路120的實施例，並可包含複數個選取級622與624。
選取級622可包含圖5A所示之時脈樹群組G1的多工器522A、圖5B所示之時脈樹群組G2的複數個多工器522B.0與522B.1，以及圖5C所示之時脈樹群組G3的複數個多工器522C.0~522C.2。選取級624可包含複數個多工器624.0~624.5。多工器624.0用以將複數個輸出端子T5D、T2D0與T1D0的其中之一耦接於取樣電路RX[0]的時脈輸入端CIN。多工器624.1用以將複數個輸出端子T5D、T2D0與T1D0的其中之一耦接於取樣電路RX[1]的時脈輸入端CIN。多工器624.2用以將複數個輸出端子T5D、T2D0與T1D1的其中之一耦接於取樣電路RX[2]的時脈輸入端CIN。多工器624.3用以將複數個輸出端子T5D、T2D1與T1D1的其中之一耦接於取樣電路RX[3]的時脈輸入端CIN。多工器624.4用以將複數個輸出端子T5D、T2D1與T1D2的其中之一耦接於取樣電路RX[4]的時脈輸入端CIN。多工器624.5用以將複數個輸出端子T5D、T2D1與T1D2的其中之一耦接於取樣電路RX[5]的時脈輸入端CIN。
在積體電路610用於支援「5D1C」通道組態的模式中，複 數個多工器624.0~624.5中的各多工器用以將輸出端子T5D耦接於相對應之取樣電路，使輸出端子T5D上的時脈訊號5D_CLK可分配給各取樣電路。舉例來說，多工器522A可根據時脈選取訊號SELA將通道LA[0]耦接於輸出端子T5D。剩餘的複數條通道LA[1]~LA[5]可作為資料通道。分別耦接於複數條通道LA[1]~LA[5]的複數個取樣電路RX[1]~RX[5]可根據時脈訊號5D_CLK執行資料取樣操作。請注意，能夠作為一時脈樹以分配時脈訊號5D_CLK的複數個多工器624.0~624.5，可以用來實施圖5A所示之時脈樹群組G1中的時脈樹524A。
在積體電路610用於支援「2D1C」分岔通道組態(lane configurations with bifurcation)的另一模式中，複數個多工器624.0~624.2中的各多工器用以將輸出端子T2D0耦接於相對應之取樣電路，使輸出端子T2D0上的時脈訊號2D_CLK0可分配給複數個取樣電路RX[0]~RX[2]中的各取樣電路。複數個多工器624.3~624.5中的各多工器用以將輸出端子T2D1耦接於相對應之取樣電路，使輸出端子T2D1上的時脈訊號2D_CLK1可分配給複數個取樣電路RX[3]~RX[5]中的各取樣電路。複數個多工器624.0~624.5可以用來實施圖5B所示之時脈樹群組G2中的複數個時脈樹524B.0與524B.1。因此，複數個取樣電路RX[0]~RX[5]可分為兩組取樣電路。積體電路610所處在的實體層可操作成分開的兩個實體層，其中一實體層包含複數條通道LA[0]~LA[2]以及複數個取樣電路RX[0]~RX[2]，另一實體層包含複數條通道LA[3]~LA[5]以及複數個取樣電路RX[3]~RX[5]。
在積體電路610用於支援「1D1C」分岔通道組態的另一模式中，複數個多工器624.0與624.1中的各多工器用以將輸出端子T1D0耦接 於相對應之取樣電路，使輸出端子T1D0上的時脈訊號1D_CLK0可分配給複數個取樣電路RX[0]與RX[1]中的各取樣電路。相似地，複數個多工器624.2與624.3中的各多工器用以將輸出端子T1D1耦接於相對應之取樣電路，使輸出端子T1D1上的時脈訊號1D_CLK1可分配給複數個取樣電路RX[2]與RX[3]中的各取樣電路。複數個多工器624.4與624.5中的各多工器用以將輸出端子T1D2耦接於相對應之取樣電路，使輸出端子T1D2上的時脈訊號1D_CLK2可分配給複數個取樣電路RX[4]與RX[5]中的各取樣電路。複數個多工器624.0~624.5可以用來實施圖5C所示之時脈樹群組G3中的複數個時脈樹524C.0~524C.2。因此，複數個取樣電路RX[0]~RX[5]可分為三組取樣電路。積體電路610所處在的實體層可操作成分開的三個實體層，以支援三個傳輸器。
藉由複數個多工器522A、522B.0、522B.1與522C.0~522C.2，選取級622可操作成6對M多工器，其中及M可等於1、2或3(取決於積體電路610的模式)。此外，藉由複數個多工器624.0~624.5，選取級624可操作成M個時脈樹，其中及M可等於1、2或3(取決於積體電路610的模式)。因此，積體電路610可將複數條通道LA[0]~LA[5]分成一或多個通道群組(groups of lanes)，其中各通道群組包含時脈通道與資料通道，以支援一或多個傳輸器。
以上參照圖6所述之電路結構與操作只是用於方便說明的目的，並非用來限制本揭示的範圍。在某些實施例中，積體電路610可操作在同時支援「3D1C」通道組態與「1D1C」通道組態的分岔模式中。舉例來說，複數個多工器624.0~624.3可用將輸出端子T5D耦接於相對應之取樣電路，使輸出端子T5D上的時脈訊號5D_CLK可分配給複數個取樣電路 RX[0]~RX[3]中的各取樣電路。複數個多工器624.4與624.5中的各多工器用以將輸出端子T1D2耦接於相對應之取樣電路，使輸出端子T1D2上的時脈訊號1D_CLK2可分配給複數個取樣電路RX[4]與RX[5]中的各取樣電路。因此，積體電路610所處在的實體層可操作成分開的兩個實體層，以支援兩個具有不同資料通道個數的傳輸器。
在某些實施例中，在進行資料傳輸時，不使用作為資料通道的一通道也是可行的。舉例來說，當用以支援「5D1C」通道組態時，積體電路610可使用五條或少於五條的資料通道以接收傳輸側所傳送的資料資訊。所使用的資料通道的個數可取決於傳送至多通道介面314的資料訊號的個數。
在某些實施例中，選取級622可利用其他多工器電路來實施，以因應積體電路610的模式來選取一或多條通道。在某些實施例中，選取級624可利用其他時脈樹結構來實施，以因應積體電路610的模式來分配一或多個時脈訊號。這些設計上的修飾與變化均遵循本揭示的精神而落入本揭示的範疇。
圖7繪示了本揭示某些實施例的圖1所示之積體電路110的另一具體實施方式的示意圖。積體電路710可作為圖1所示之積體電路110(其包含六條可通用於時脈通道與資料通道的通道，N=6)的實施例。於此實施例中，積體電路710可設置在實體層中的實體媒體連接層，以執行串列至並列轉換(serial-to-parallel conversion)。
積體電路710包含一通道選取電路720、複數個串列至並列轉換器(serial-to-parallel converter，以下稱為「S2P轉換器」)730.0~730.5，以及圖3所示之多通道介面314。通道選取電路720可作為圖1所示 之通道選取電路120的實施例，並可包含複數個選取級722與724。選取級722可包含複數個多工器722.0與722.1。多工器722.0用以根據一時脈選取訊號SEL70將複數條通道LA[0]~LA[5]耦接於一輸出端子T70。多工器722.0用以根據一時脈選取訊號SEL71將複數條通道LA[0]~LA[5]耦接於一輸出端子T71。選取級724可實施為包含一多工器724.0，其可根據一時脈選取訊號SEL72將複數個輸出端子T70與T71耦接於一輸出端子T72。
複數個S2P轉換器730.0~730.5中的各S2P轉換器用以輸出一多位元並列輸出訊號。該多位元並列輸出訊號可以是一並列資料訊號(parallel data signal)、一位元組資料訊號(byte data signal)、一並列時脈訊號(parallel clock signal)或一位元組時脈訊號(byte clock signal)。於此實施例中，各S2P轉換器包含一取樣電路以及一解串器(deserializer)(亦即，圖3所示之複數個取樣電路RX[0]~RX[5]的其中之一以及複數個解串器DS[0]~DS[5]的其中之一)。複數個解串器DS[0]~DS[5]可作為一輸出電路740，其可根據複數個取樣電路RX[0]~RX[5]的取樣結果SR輸出一或多個時脈訊號。
在積體電路710用於支援「5D1C」通道組態的模式中，多工器724.0用以將輸出端子T70耦接於輸出端子T72。當多工器722.0將複數條通道LA[0]~LA[5]的其中之一選為一時脈通道時，該時脈通道上的訊號可耦接於輸出端子T70，並分配給複數個取樣電路RX[0]~RX[5]各自的時脈輸入端CIN。舉例來說，多工器722.0可將通道LA[0]選為時脈通道。複數個取樣電路RX[1]~RX[5]中的各取樣電路均可根據相同的時脈訊號(亦即，通道LA[0]上的訊號)進行資料取樣。解串器DS[0]可根據取樣結果SR輸出一時脈訊號(亦即，一並列時脈訊號)。請注意，在此模式 中，複數個多工器722.0與724.0可作為圖5A所示之時脈樹群組G1的實施例。
在積體電路710用於支援「2D1C」分岔通道組態的模式中，多工器724.0用以將輸出端子T71耦接於輸出端子T72。當多工器722.0將複數條通道LA[0]~LA[5]的其中之一選為一時脈通道時，多工器722.1可將複數條通道LA[0]~LA[5]的其中之另一選為一時脈通道。因此，可根據所選取之時脈通道上的訊號來對剩餘的通道上的訊號進行取樣。複數個解串器DS[0]~DS[5]的其中之二可根據取樣結果SR輸出兩個時脈訊號。舉例來說，多工器722.0可將通道LA[0]選為時脈通道，複數個取樣電路RX[1]與RX[2]中的各取樣電路均可根據通道LA[0]上的訊號進行資料取樣。多工器722.1可將通道LA[3]選為時脈通道，複數個取樣電路RX[4]與RX[5]中的各取樣電路均可根據通道LA[3]上的訊號進行資料取樣。解串器DS[0]可輸出與通道LA[0]上的訊號相關的一並列時脈訊號，以及複數個解串器DS[1]與DS[2]可分別輸出與複數條通道LA[1]與LA[2]上各自的訊號相關的複數個並列資料訊號。此外，解串器DS[3]可輸出與通道LA[3]上的訊號相關的一並列時脈訊號，以及複數個解串器DS[4]與DS[5]可分別輸出與複數條通道LA[4]與LA[5]上各自的訊號相關的複數個並列資料訊號。在此模式中，複數個多工器722.0、722.1與724.0可作為圖5B所示之時脈樹群組G2的實施例。
以上參照圖7所述之電路結構與操作並非用來限制本揭示的範圍。舉例來說，通道選取電路720可由圖3所示之通道選取電路320或圖6所示之通道選取電路620來實施，而不致背離本揭示的範圍。又例如，通道選取電路720之中的複數個多工器722.0、722.1與724.0可設置為圖8 所示之排列方式。請參閱圖8，除了通道選取電路820之外，積體電路810的結構與圖7所示之積體電路710的結構相似/相同。於此實施例中，多工器724.0可根據時脈選取訊號SEL72將複數個時脈選取訊號SEL70與SEL71的其中之一耦接於輸出端子T72。多工器722.1可根據多工器724.0所輸出之訊號將複數條通道LA[0]~LA[5]耦接於輸出端子T71。由於所屬領域中具有通常知識者在閱讀圖1至圖7相關的段落說明之後，應可瞭解通道選取電路820的操作細節，因此，關於通道選取的進一步說明在此便不再贅述。
請注意，為了方便通道選取，本揭示所提供之時脈前送方案所使用的一時脈選取訊號可具有與欲選取之一時脈通道的一通道識別碼(lane identifier)相匹配的訊號值/訊號型樣(signal pattern)。通道選取電路可根據該時脈選取訊號來選取此時脈通道。在某些實施例中，該通道識別碼可以是所選取之時脈通道的通道名稱(lane name)、位於所選取之時脈通道中的訊號接腳(signal pin)的接腳名稱(pin name)，或訊號接腳的接腳編號(pin number)。例如，該通道識別碼可以標註在具有所選取之時脈通道的一積體電路所設置的電路板上，或標註在封裝(encapsulate)該積體電路的封裝體(package)上。又例如，該通道識別碼可以標註或描述於該積體電路之資料表(datasheet)、資料手冊(data book)或裝置規格(device specification)中。在某些實施例中，該通道識別碼可以是所選取之時脈通道攜帶的識別資訊。該積體電路可藉由偵測該識別資訊來決定哪條通道應該被選為時脈通道。
請再次參閱圖7。積體電路710另包含一控制電路750，其可用來產生複數個時脈選取訊號SEL70~SEL72以控制通道選取電路720。 當時脈選取訊號SEL70/SEL71具有匹配於複數條通道LA[0]~LA[5]中的一通道的通道識別碼的訊號值時，通道選取電路720可根據時脈選取訊號SEL70/SEL71選取複數條通道LA[0]~LA[5]中的該通道。於此實施例中，複數條通道LA[0]~LA[5]各自的通道識別碼均可包含一數字符號(numeral symbol)，以及複數條通道LA[0]~LA[5]各自的通道識別碼所包含的複數個數字符號係指示出一組連續數字(a group of consecutive numbers)。舉例來說(但本揭示不限於此)，一通道所對應的一接腳名稱可作為該通道的一通道識別碼。通道LA[0]的一對訊號接腳可命名為「dp0」與「dn0」，通道LA[1]的一對訊號接腳可命名為「dp1」與「dn1」，以此類推。複數個接腳名稱dp0~dp5各自的數字符號(亦即，「0」~「5」)可指示出一組連續數字(0~5)。
於此實施例中，控制電路750可因應一控制輸入INCT7產生複數個時脈選取訊號SEL70~SEL72，其中控制輸入INCT7可指示出所選取之時脈通道的一通道識別碼的資訊。控制輸入INCT7可包含(但不限於)一模式選取訊號mss、一通道選取訊號cks0以及一通道選取訊號cks1。模式選取訊號mss可指示出積體電路710的模式。舉例來說，模式選取訊號mss可包含一位元以指示出積體電路710是否操作在「1C」模式或「2C」模式。積體電路710操作在「1C」模式以經由多通道介面314接收單一時脈訊號。積體電路710操作在「2C」模式以經由多通道介面314接收兩個時脈訊號。
通道選取訊號cks0可包含(但不限於)三個位元，並可指示出所選取之一時脈通道(亦即，複數條通道LA[0]~LA[5]的其中之一)的一通道識別碼。通道選取訊號cks0可具有匹配於所選取之該時脈通 道的該通道識別碼的位元型樣或訊號值。例如，具有位元型樣「000」(對應於訊號值「0」)之通道選取訊號cks0可指示出通道LA[0]被選為時脈通道。又例如，具有位元型樣「011」(對應於訊號值「3」)之通道選取訊號cks0可指示出通道LA[3]被選為時脈通道。
通道選取訊號cks1可包含(但不限於)三個位元，並可指示出所選取之一時脈通道(亦即，複數條通道LA[0]~LA[5]的其中之一)的一通道識別碼。通道選取訊號cks1可具有匹配於所選取之該時脈通道的該通道識別碼的位元型樣或訊號值。當積體電路710操作在「2C」模式以經由所選取之兩條時脈通道接收兩個時脈訊號時，通道選取訊號cks0可指示出所選取之該些時脈通道其中之一的一通道識別碼，通道選取訊號cks1可指示出所選取之該些時脈通道其中之另一的一通道識別碼。例如，當複數個通道選取訊號cks0與cks1於「2C」模式中分別具有位元型樣「000」與「011」時，控制輸入INCT7可指示出通道LA[0]與通道LA[3]均被選為時脈通道以分別接收相應的時脈訊號。
於操作中，當積體電路710操作在一模式(諸如「1C」模式)中以經由多通道介面314接收單一時脈訊號CKA時，控制電路750可因應控制輸入INCT7產生時脈選取訊號SEL72。時脈選取訊號SEL72可具有一第一訊號值，使輸出端子T70上的訊號可分配給各取樣電路。例如，控制電路750可根據模式選取訊號mss產生時脈選取訊號SEL72。又例如，控制電路750可將模式選取訊號mss作為時脈選取訊號SEL72。值得注意的是，在某些實施例中，控制輸入INCT7中的模式選取訊號mss可直接輸入至多工器724.0，以作為時脈選取訊號SEL72。
此外，控制電路750可根據時脈訊號CKA輸入的通道的通 道識別碼來產生時脈選取訊號SEL70。於此實施例中，控制電路750可根據通道選取訊號cks0來產生時脈選取訊號SEL70，其中通道選取訊號cks0可指示出時脈訊號CKA輸入的通道的通道識別碼。舉例來說，當通道選取訊號cks0指示出通道LA[0]被設定為時脈通道以接收時脈訊號CKA時，控制電路750可根據通道選取訊號cks0，產生具有訊號值為「0」的時脈選取訊號SEL70，其匹配於接腳名稱dp0/dn0的數字符號「0」(亦即，通道LA[0]的通道識別碼)。又例如，當通道選取訊號cks0指示出通道LA[3]被設定為時脈通道以接收時脈訊號CKA時，控制電路750可根據通道選取訊號cks0，產生具有訊號值為「3」的時脈選取訊號SEL70，其匹配於接腳名稱dp3/dn3的數字符號「3」。值得注意的是，在某些實施例中，由於通道選取訊號cks0可具有匹配於所選取之時脈通道的通道識別碼，控制電路750可將通道選取訊號cks0作為時脈選取訊號SEL70。
當積體電路710操作在另一模式(諸如「2C」模式)中以經由多通道介面314接收兩個時脈訊號CKB與CKC時，控制電路750可因應控制輸入INCT7產生時脈選取訊號SEL72。時脈選取訊號SEL72可具有不同於該第一訊號值之一第二訊號值。因此，輸出端子T70上的訊號可分配給複數個取樣電路RX[0]~RX[2]，而輸出端子T71上的訊號可分配給複數個取樣電路RX[3]~RX[5]。例如，控制電路750可根據模式選取訊號mss產生時脈選取訊號SEL72，或將模式選取訊號mss作為時脈選取訊號SEL72。值得注意的是，在某些實施例中，控制輸入INCT7中的模式選取訊號mss可直接輸入至多工器724.0，以作為時脈選取訊號SEL72。
此外，控制電路750可根據時脈訊號CKB輸入的通道的通道識別碼來產生時脈選取訊號SEL70，以及根據時脈訊號CKC輸入的通道 的通道識別碼來產生時脈選取訊號SEL71。於此實施例中，控制電路750可於上述另一模式(諸如「2C」模式)中，分別根據複數個通道選取訊號cks0與cks1來產生複數個時脈選取訊號SEL70與SEL71。例如，當複數個通道選取訊號cks0與cks1可指示出複數條通道LA[0]與LA[3]被設定為時脈通道以分別接收複數個時脈訊號CKA與CKC時，控制電路750可根據通道選取訊號cks0產生具有訊號值為「0」的時脈選取訊號SEL70，以及根據通道選取訊號cks1產生具有訊號值為「3」的時脈選取訊號SEL71。值得注意的是，在某些實施例中，由於複數個通道選取訊號cks0與cks1均可具有匹配於所選取之時脈通道的通道識別碼，控制電路750可將複數個通道選取訊號cks0與cks1分別作為複數個時脈選取訊號SEL70與SEL71。
在某些實施例中，傳輸側可在發送一時脈訊號至接收側之一通道之前，發送一前導訊號(preamble signal)至該通道。藉由偵測該前導訊號是否存在，接收側可判斷出該時脈訊號是否會抵達該通道。當偵測到出現在接收側之一預定通道上的一前導訊號時，接收側可操作在分岔模式以支援多時脈傳輸(multi-clock transmission)。舉例來說，於圖7所示之實施例中，控制電路750可包含一狀態機(state machine)755以自動地選取積體電路710的模式。
圖9繪示了根據本揭示某些實施例的圖7所示之狀態機755的操作的示意圖。請連同圖7參閱圖9。當積體電路710之實體層啟用(enabled)時，狀態機755可停留在狀態ST0(例如，初始狀態)。於狀態ST0中，時脈選取訊號SEL72可具有該第一訊號值，使所選取之一時脈通道上的訊號可經由輸出端子T72分配給各取樣電路。經過一段時間T_wait之後，狀態機755可進入狀態ST1，使控制電路750可用來偵測多通 道介面314是否接收一前導訊號。當該前導訊號在多通道介面314之一預定通道(亦即，所選取之另一時脈通道)上被偵測到時，狀態機755可進入狀態ST2，以及時脈選取訊號SEL72可具有該第二訊號值，使積體電路710可操作在分岔模式。在該預定通道停用(deactivated)之後，狀態機755可回到狀態ST0。時脈選取訊號SEL72的訊號值可被設為該第一訊號值。
在某些實施例中，該預定通道可以是時脈選取訊號cks1所指示的通道。藉由偵測一前導訊號是否輸入至通道選取訊號cks1所指示的通道，控制電路750可決定出時脈選取訊號SEL72的訊號值。在某些實施例中，除了通道選取訊號cks1所指示的通道，控制電路750還可用來偵測是否有任何通道接收一前導訊號。控制電路750所偵測之各通道均可對應於狀態ST1中所偵測的該預定通道。
以上所述的自動通道偵測操作只是用於說明的目的，並非用來限制本揭示的範圍。請再次參閱圖7，在某些實施例中，圖7所示之控制電路750可用來偵測是否有不止一個前導訊號抵達多通道介面314。當偵測出不止一個前導訊號抵達多通道介面314時，控制電路750可操作在分岔模式以支援多時脈傳輸。舉例來說，控制電路750可耦接於多通道介面314，並可在偵測出一通道上的單一前導訊號時，產生具有該第一訊號值的時脈選取訊號SEL72。當偵測出兩條通道上的多個前導訊號時，控制電路750可產生具有該第二訊號值的時脈選取訊號SEL72，使積體電路710操作在分岔模式。
此外，以上所述的採用通道識別碼與控制輸入之間的匹配關係來實現通道選取的實施方式只是用於說明的目的，並非用來限制本揭 示的範圍。在某些實施例中，控制電路750可包含一解碼器(decoder)(圖7未示)。該解碼器可對一通道選取訊號進行解碼，以產生用於欲選取之一時脈通道的一時脈選取訊號，其中該通道選取訊號具有匹配於該時脈通道的通道識別碼的訊號值/訊號型樣。因此，控制電路750可根據該時脈通道的通道識別碼與控制輸入INCT7的該通道選取訊號之間的匹配關係，正確地選取該時脈通道。
請注意，一通道選取訊號的訊號值(或一時脈選取訊號的訊號值)可直接或間接地對應/匹配(map)於欲選取之一時脈通道的通道識別碼。舉例來說，當時脈訊號CKA/CKB輸入至通道LA[0]時，通道選取訊號cks0可具有位元型樣「000001」，其對應於與接腳名稱dp0/dn0的數字符號「0」相匹配的訊號值「20」。此外，或者是，控制電路750可產生具有位元型樣「000001」的時脈選取訊號SEL70，其中位元型樣「000001」對應於與接腳名稱dp0/dn0的數字符號「0」相匹配的訊號值「20」。又例如，當時脈訊號CKC輸入至通道LA[3]時，通道選取訊號cks1可具有位元型樣「001000」，其對應於與接腳名稱dp3/dn3的數字符號「3」相匹配的訊號值「23」。此外，或者是，控制電路750可產生具有位元型樣「001000」的時脈選取訊號SEL71，其中位元型樣「001000」對應於與接腳名稱dp3/dn3的數字符號「3」相匹配的訊號值「23」。
在某些實施例中，其他類型的通道識別碼(諸如通道名稱、接腳編號，或通道所攜帶的識別資訊)可匹配於通道選取訊號的訊號值。在某些實施例中，控制電路750可根據其他類型的通道識別碼(諸如通道名稱、接腳編號，或通道所攜帶的識別資訊)來決定時脈選取訊號的訊號值。在某些實施例中，通道識別碼的數字符號可具有***數字的形 式、羅馬數字的形式、字母的形式，或其他類型的數字符號的形式。在某些實施例中，複數個通道識別碼各自的數字符號所指示的一組連續數字可以是複數個連續奇數、複數個連續偶數，或具有預定連續順序的複數個數字。例如，根據本揭示的某些實施例，圖7所示之複數條通道LA[0]~LA[5]的通道識別碼的某些實施例係繪示於圖10。這些設計上的修飾與變化均遵循本揭示的精神而落入本揭示的範疇。
以上所述的通道選取操作可應用於圖1所示之積體電路110、圖3所示之積體電路310、圖5A至圖5C所示之複數個積體電路510A~510C、圖6所示之積體電路610以及圖8所示之積體電路810。舉例來說，請再次參閱圖3。積體電路310另包含一控制電路350，其可因應一控制輸入INCT3產生複數個時脈選取訊號SEL00、SEL01與SEL10~SEL15，進而控制通道選取電路320。
控制輸入INCT3可指示出所選取之時脈通道的通道識別碼的資訊。舉例來說。控制輸入INCT3可包含複數個通道選取訊號，其中各通道選取訊號均可指示出所選取之一時脈通道的通道識別碼的資訊。控制電路350可根據一通道選取訊號產生時脈選取訊號SEL00，以及根據另一通道選取訊號產生時脈選取訊號SEL01。又例如，控制輸入INCT3另可包含一模式選取訊號，其可指示出積體電路310的模式。控制電路350可根據該模式選取訊號產生複數個時脈選取訊號SEL10~SEL15。
於「5D1C」通道組態中，複數個時脈選取訊號SEL10~SEL15可具有相同的訊號值，使複數個輸出側S02與S12的其中之一可耦接於各取樣電路。當時脈訊號5D_CLK輸入至複數條通道LA[0]~LA[2]中的一通道時，複數個時脈選取訊號SEL10~SEL15可具有一第一訊號值， 使輸出側S02可耦接於各取樣電路。控制電路350可根據控制輸入INCT3中的一通道選取訊號產生時脈選取訊號SEL00，其中該通道選取訊號具有匹配於該通道的通道識別碼的訊號值。此外，或者是，時脈選取訊號SEL00可具有匹配於該通道的通道識別碼的訊號值。當時脈訊號5D_CLK輸入至複數條通道LA[3]~LA[5]中的一通道時，複數個時脈選取訊號SEL10~SEL15可具有一第二訊號值，使輸出側S12可耦接於各取樣電路。控制電路350可根據控制輸入INCT3中的另一通道選取訊號產生時脈選取訊號SEL01，其中該另一通道選取訊號具有匹配於該通道的通道識別碼的訊號值。此外，或者是，時脈選取訊號SEL01可具有匹配於該通道的通道識別碼的訊號值。
於「2D1C」分岔通道組態中，複數個時脈選取訊號SEL10~SEL12中的各時脈選取訊號均可具有一訊號值，其中該訊號值不同於複數個時脈選取訊號SEL13~SEL15中的各時脈選取訊號的訊號值。因此，輸出側S02可耦接於複數個取樣電路RX[0]~RX[2]，而輸出側S12可耦接於複數個取樣電路RX[3]~RX[5]。由於時脈訊號2D_CLK0輸入至複數條通道LA[0]~LA[2]中的一通道，因此，控制電路350可根據控制輸入INCT3中的一通道選取訊號產生時脈選取訊號SEL00，其中該通道選取訊號具有匹配於該通道的通道識別碼的訊號值。此外，或者是，時脈選取訊號SEL00可具有匹配於該通道的通道識別碼的訊號值。相似地，由於時脈訊號2D_CLK0輸入至複數條通道LA[3]~LA[5]中的一通道，因此，控制電路350可根據控制輸入INCT3中的另一通道選取訊號產生時脈選取訊號SEL01，其中該另一通道選取訊號具有匹配於該通道的通道識別碼的訊號值。此外，或者是，時脈選取訊號SEL01可具有匹配於該通道的通道識別 碼的訊號值。
在某些實施例中，時脈選取訊號SEL00與時脈選取訊號SEL01可實施為單一時脈選取訊號。複數個通道選取單元322.0與322.1均可根據該單一時脈選取訊號執行通道選取操作。控制電路350可根據欲選取之一或多條通道的一或多個通道識別碼，來決定該單一時脈選取訊號的訊號值/訊號型樣。舉例來說，於「5D1C」通道組態中，該單一時脈訊號具有一訊號值，其與時脈訊號5D_CLK輸入的通道的通道識別碼相匹配。又例如，於「2D1C」分岔通道組態中，該單一時脈訊號的前三個最低有效位元(least significant bit，LSB)具有一訊號值，其與複數條通道LA[0]~LA[2]的其中之一的通道識別碼相匹配。該單一時脈訊號的前三個最高有效位元(most significant bit，MSB)具有一訊號值，其與複數條通道LA[3]~LA[5]的其中之一的通道識別碼相匹配。
相似地，請再次參閱圖1，積體電路110另包含一控制電路150，其可根據一控制輸入INCT1產生一時脈選取訊號，或根據所選取之複數條時脈通道中的一通道的一通道識別碼產生該時脈選取訊號。控制輸入INCT1可指示出該通道識別碼。此外，或者是，該時脈選取訊號可具有匹配於該通道識別碼的訊號值。因此，通道選取電路120可根據該時脈選取訊號來選取該通道。此外，或者是，在圖5A、圖5B、圖5C與圖6所示之實施例中，時脈選取訊號SELA/SELB1/SELB2/SELC1/SELC2/SELC3的訊號值可根據時脈訊號輸入的通道的通道識別碼來決定。由於所屬領域中具有通常知識者在閱讀上述關於圖7、圖8與圖3的段落說明之後，應可瞭解產生圖5A、圖5B、圖5C與圖6所示之時脈選取訊號SELA/SELB1/SELB2/SELC1/SELC2/SELC3的細節，因此，進一步的說明在 此便不再贅述。
以上所述之通道互換方案與通道選取操作的至少其一可運用於實體層的其他子層中，諸如實體編碼子層。圖11繪示了根據本揭示某些實施例的一例示性接收器的功能方塊示意圖。接收器1104可作為圖1所示之接收器104的實施例。接收器1104的實體層1108包含一實體媒體連接層(PMA)1105以及一實體編碼子層(PCS)1107。實體媒體連接層1105可採用參照圖1至圖10所述之電路結構與操作。
實體媒體連接層1105包含(但不限於)一多通道介面1114、一通道選取電路1120以及複數個S2P轉換器11300~1130N-1，其中N是大於1的整數。多通道介面1114與通道選取電路1120可分別作為圖1所示之多通道介面114與通道選取電路120的實施例。多通道介面114可包含圖1所示之N條通道LA[0]~LA[N-1]。通道選取電路1120用以根據一組時脈選取訊號{SELPMA}將多通道介面1114中的一或多條通道選為一或多條時脈通道。此外，複數個S2P轉換器11300~1130N-1可利用圖1所示之N個取樣電路RX[0]~RX[N-1]與輸出電路140來實施。
實體編碼子層1107包含(但不限於)一多通道介面1116、一通道選取電路1122以及複數個處理電路11320~1132N-1。多通道介面1116可作為圖1所示之多通道介面114的實施例。多通道介面1116包含耦接於實體媒體連接層1105的N條通道LS[0]~LS[N-1]。通道選取電路1122可作為圖1所示之通道選取電路120的實施例。通道選取電路1122用以根據一組時脈選取訊號{SELPCS}將N條通道LS[0]~LS[N-1]中的一或多條通道選為一或多條時脈通道。N條通道LS[0]~LS[N-1]中的各通道均可通用於時脈通道與資料通道。此外，複數個處理電路11320~1132N-1可實 施為分別包含圖1所示之N個取樣電路RX[0]~RX[N-1]，以根據來自實體媒體連接層1105的一或多個時脈訊號進行資料取樣。
於操作中，實體媒體連接層1105可用以輸出分別相關於M個不同時脈域(clock domain)的M個時脈訊號CKD1~CKDM，M是小於N的正整數。實體編碼子層1107可將N條通道LS[0]~LS[N-1]中的M條通道選為M條時脈通道以接收M個時脈訊號CKD1~CKDM。也就是說，實體編碼子層1107可因應實體媒體連接層1105的通道選取操作，來執行相應的通道選取操作。舉例來說，實體媒體連接層1105的多通道介面1114可接收M個傳輸器(圖11未示)所傳送之M個時脈訊號，以產生M個時脈訊號CKD1~CKDM，其中該M個傳輸器分別操作在該M個不同時脈域。通道選取電路1120可根據一組時脈選取訊號{SELPMA}來將多通道介面1114中的M條通道選為M條時脈通道。複數個S2P轉換器11300~1130N-1中的M個S2P轉換器(耦接於所選取之M條通道)可分別產生M個時脈訊號CKD1~CKDM。因應實體媒體連接層1105的通道選取操作，實體編碼子層1107中的通道選取電路1122可根據一組時脈選取訊號{SELPCS}來將N條通道LS[0]~LS[N-1]中的M條通道選為M條時脈通道。N條通道LS[0]~LS[N-1]中剩餘的(N-M)條通道包含的一或多條通道可作為一或多條資料通道。複數個處理電路11320~1132N-1可根據M個時脈訊號CKD1~CKDM對該一或多條資料通道上的資料進行處理。
一組時脈選取訊號{SELPMA}以及一組時脈選取訊號{SELPCS}可由實體媒體連接層1105與實體編碼子層1107共用的一控制輸入所產生。於此實施例中，實體編碼子層1107另可包含一控制電路1150，其可作為圖1所示之控制電路150的實施例。控制電路1150可根據 一控制輸入INCTRL產生一組時脈選取訊號{SELPMA}及一組時脈選取訊號{SELPCS}。控制輸入INCTRL可指示出實體媒體連接層1105中所選取之時脈通道的通道識別碼，以及指示出實體編碼子層1107中所選取之時脈通道的通道識別碼。舉例來說，當控制輸入INCTRL具有匹配於實體媒體連接層1105之通道LA[0]的通道識別碼的訊號型樣/訊號值時，控制電路1150可根據控制輸入INCTRL產生一組時脈選取訊號{SELPMA}，使通道LA[0]可被設定為時脈通道以接收傳輸器(圖11未示)所傳送之時脈訊號。此外，控制電路1150可根據控制輸入INCTRL產生一組時脈選取訊號{SELPCS}，使通道LS[0](具有匹配於控制輸入INCTRL之訊號型樣/訊號值的通道識別碼)可被設定為時脈通道以接收實體媒體連接層1105所輸出的時脈訊號，其中實體媒體連接層1105所輸出之時脈訊號是因應傳輸器所傳送之時脈訊號而產生。
舉例來說(但本揭示不限於此)，控制輸入INCTRL可包含複數個通道選取訊號，其中各通道選取訊號均可指示出所選取之一時脈通道的通道識別碼。又例如，控制輸入INCTRL可一模式選取訊號以及複數個通道選取訊號，其中該模式選取訊號可指示出接收器1104的模式，諸如「1C」模式或分岔模式。由於所屬領域中具有通常知識者在閱讀圖1至圖10相關的段落說明之後，應可瞭解控制電路1150可採用通道識別碼與控制輸入之間的匹配關係來控制通道選取電路1120與通道選取電路1122，因此，關於通道選取的重複說明在此便不再贅述。
在某些實施例中，共用的控制電路1150可設置於實體媒體連接層1105中，而不是設置於實體編碼子層1107中。在某些實施例中，實體媒體連接層1105可具有一第一控制電路設置於其中，而實體編碼子 層1107可具有一第二控制電路設置於其中。該第一控制電路與該第二控制電路可根據相同的控制輸入(諸如控制輸入INCTRL)來控制通道選取操作。這些設計上的修飾與變化均遵循本揭示的精神而落入本揭示的範疇。
以下提供一些實施例以進一步說明採用通道互換方案的實體編碼子層1107。所屬領域中具有通常知識者應可瞭解，採用了參照圖1至圖10所述之通道互換方案的其他實體編碼子層均遵循本揭示的精神而落入本揭示的範疇。
圖12繪示了根據本揭示某些實施例的圖11所示之實體編碼子層1107中的一積體電路的實施例的示意圖。實體編碼子層1207中的積體電路1210可作為圖1所示之積體電路110(其包含六條可通用於時脈通道與資料通道的通道，N=6)的實施例。於此實施例中，實體編碼子層1207用以接收實體媒體連接層(PMA)1205所傳送之時脈與資料資訊，其中實體媒體連接層1205可作為圖11所示之實體媒體連接層1105的實施例。積體電路1210可包含一多通道介面1214、一通道選取電路1220以及複數個取樣電路RM[0]~RM[5]。多通道介面1214與通道選取電路1220可分別作為圖1所示之多通道介面114與通道選取電路120的實施例。複數個取樣電路RM[0]~RM[5]可作為圖1所示之複數個取樣電路RX[0]~RX[5]的實施例。
多通道介面1214耦接於實體媒體連接層1205，並包含圖11所示之複數條通道LS[0]~LS[5]。複數條通道LS[0]~LS[5]可作為圖1所示之N條通道LA[0]~LA[N-1]的實施例(亦即，N=6)。於此實施例中，複數條通道LS[0]~LS[5]中的各通道可攜帶一多位元輸出訊號(multi-bit output signal)，諸如一位元組資料訊號或一位元組時脈訊號。
通道選取電路1220用以將複數條通道LS[0]~LS[5]中的一或多條通道選為一或多條時脈通道。剩餘的通道中的一或多條通道可作為一或多條資料通道。通道選取電路1220包含(但不限於)複數個選取級1222與1224，其可分別作為圖1所示之複數個選取級122與124的實施例。於此實施例中，選取級1222可因應積體電路1210的模式將一或兩條通道耦接於選取級1224。選取級1222包含複數個通道選取單元1222.0與1222.1。通道選取單元1222.0用以根據一時脈選取訊號SEL100將複數條通道LS[0]~LS[5]耦接於一輸出端子T100。通道選取單元1222.1用以根據一時脈選取訊號SEL101將複數條通道LS[0]~LS[5]耦接於一輸出端子T101。選取級1224可實施為包含一通道選取單元1224.0，其可根據一時脈選取訊號SEL102將輸出端子T100與輸出端子T101的其中之一耦接於一輸出端子T102。
複數個取樣電路RM[0]~RM[5]耦接於多通道介面1214與通道選取電路1220，用以根據實體媒體連接層1205所傳送之時脈資訊與資料資訊來進行資料取樣。於此實施例中，複數個取樣電路RM[0]~RM[5]中的各取樣電路可包含一時脈輸入端PCIN及一資料輸入端PDIN。各取樣電路可利用輸入至相對應之時脈輸入端PCIN的訊號，對輸入至相對應之資料輸入端PDIN的訊號進行取樣。
在積體電路1210用於支援「4D1C」通道組態的模式中，通道選取單元1224.0用以將輸出端子T100耦接於輸出端子T102。當通道選取單元1222.0將複數條通道LS[0]~LS[5]中的一通道選為一時脈通道時，該時脈通道上的訊號可耦接於輸出端子T100，並分配給複數個取樣電路RM[0]~RM[5]各自的時脈輸入端PCIN。舉例來說，當一時脈訊號輸入至 通道LS[0]時，通道選取單元1222.0可將通道LS[0]選為時脈通道，而複數個取樣電路RM[0]~RM[5]中的四個取樣電路可根據相同的時脈訊號(亦即，通道LS[0]上的訊號)來進行資料取樣。
在積體電路1210用於支援「2D1C」分岔通道組態的模式中，通道選取單元1224.0用以將輸出端子T101耦接於輸出端子T102。當通道選取單元1222.0將複數條通道LS[0]~LS[5]中的一通道選為一時脈通道時，通道選取單元1222.1可複數條通道LS[0]~LS[5]中的另一通道選為一時脈通道。因此，可根據所選取之複數條時脈通道上的訊號來對剩餘的複數條通道上的訊號進行取樣。例如，當兩個時脈訊號分別輸入至通道LS[1]與通道LS[4]時，通道選取單元1222.0可將通道LS[1]選為一時脈通道，而通道選取單元1222.1可將通道LS[4]選為另一時脈通道。複數個取樣電路RM[0]~RM[5]中的四個取樣電路可根據涉及不同時脈域的這兩個時脈訊號來進行資料取樣。
值得注意的是，實體編碼子層1207可採用前文所述之通道選取操作。於此實施例中，積體電路1210另包含一控制電路1250，其可根據一控制輸入INCT12產生複數個時脈選取訊號SEL100~SEL102，進而控制通道選取電路1220。舉例來說，當實體媒體連接層1205所傳送之一時脈訊號於「4D1C」通道組態中輸入至複數條通道LS[0]~LS[5]中的一通道時，控制電路1250可根據控制輸入INCT12產生時脈選取訊號SEL100，其可指示出該通道的通道識別碼。又例如，當兩個時脈訊號於「2D1C」分岔通道組態中輸入至複數條通道LS[0]~LS[5]中的兩條通道時，控制電路1250可根據控制輸入INCT12產生時脈選取訊號SEL100，其可指示出該兩條通道的其中之一的通道識別碼。此外，控制電路1250可根據控制輸入 INCT12產生時脈選取訊號SEL101，其可指示出該兩條通道的其中之另一的通道識別碼。
以上所述之通道選取操作可應用於資料通道選取操作。舉例來說，通道選取電路1220另包含複數個通道選取單元1232.0~1232.3，其可由控制電路1250所產生的複數個資料選取訊號SEL110~SEL113所控制。於此實施例中，複數個通道選取單元1232.0~1232.3可將實體媒體連接層1205所傳送之資料分別提供給複數個取樣電路RM[0]、RM[2]、RM[3]與RM[5]。
在「4D1C」通道組態的模式中(複數條通道LS[0]~LS[5]的其中之一被選為時脈通道)，控制電路1250可根據控制輸入INCT12產生複數個資料選取訊號SEL110~SEL113，其中控制輸入INCT12可指示出攜帶實體媒體連接層1205所傳送之資料訊號的四條通道各自的通道識別碼。舉例來說，複數個資料選取訊號SEL110~SEL113各自的訊號值可分別匹配於該四條通道各自的通道識別碼。
在「2D1C」通道組態的模式中(複數條通道LS[0]~LS[5]其中的兩條通道選為時脈通道)，控制電路1250可根據控制輸入INCT12產生複數個資料選取訊號SEL110與SEL111，其中控制輸入INCT12可指示出該兩條通道各自的通道識別碼。該兩條通道可攜帶與通道選取單元1222.0所輸出之時脈訊號相關的資料訊號。舉例來說，複數個資料選取訊號SEL110與SEL111各自的訊號值可分別匹配於該兩條通道各自的通道識別碼。此外，控制電路1250可根據另外兩條通道各自的通道識別碼產生複數個資料選取訊號SEL112與SEL113，其中該另外兩條通道可攜帶與通道選取單元1222.1所輸出之時脈訊號相關的資料訊號。舉例來說，複數個資料選取訊 號SEL112與SEL113各自的訊號值可分別匹配於該另外兩條通道各自的通道識別碼。
由於所屬領域中具有通常知識者應可瞭解，於時脈前送方案中所採用的資料通道選取操作可以與參照圖1至圖11所述的時脈通道選取操作相似/相同，因此，重複的說明在此便不再贅述。
在某些實施例中，控制電路1250可由實體媒體連接層1205與實體編碼子層1207所共用。舉例來說，控制電路1250可產生一或多個時脈選取訊號，以控制實體媒體連接層1205的時脈選取操作。又例如，控制電路1250可使用通道選取電路1220的一或多個時脈選取訊號，來控制實體媒體連接層1205的通道選取電路(圖12未示)，進而使實體媒體連接層1205與實體編碼子層1207各自的通道選取操作彼此一致。
值得注意的是，圖12所示之通道選取電路1220的電路結構與操作只是用於說明的目的。在某些實施例中，通道選取電路1220可利用圖1所示之通道選取電路120、圖3所示之通道選取電路320、圖5A至圖5C所示之複數個通道選取電路520A~520C、圖6所示之通道選取電路620、圖7所示之通道選取電路720、圖8所示之通道選取電路820，以及前文所述相關的設計變化來實施，而不致背離本揭示的範圍。
舉例來說，請參閱圖13，其繪示了根據本揭示某些實施例的圖11所示之實體編碼子層1107中的一積體電路的另一實施例的示意圖。除了通道選取電路1320以外，實體編碼子層1307的積體電路1310的結構可以與圖12所示之積體電路1210的結構相似/相同。於此實施例中，通道選取電路1320中的選取級1322包含一通道選取單元1322.a、一通道選取單元1322.b以及圖12所示之通道選取單元1222.1。通道選取單元 1322.a可根據時脈選取訊號SEL100將複數條通道LS[0]~LS[5]耦接於一輸出端子T13A，其中輸出端子T13A耦接於複數個取樣電路RM[0]~RM[2]各自的時脈輸入端PCIN。通道選取單元1322.b可根據時脈選取訊號SEL100將複數條通道LS[0]~LS[5]耦接於一輸出端子T13B，其中輸出端子T13B耦接於通道選取單元1224.0。由於所屬領域中具有通常知識者在閱讀圖1至圖12相關的段落說明之後，應可瞭解通道選取電路1320的操作細節，因此，進一步的說明在此便不再贅述。
此外，以上所述之通道選取方案也可應用傳輸側。圖14繪示了根據本揭示某些實施例的一例示性多通道通訊系統的功能方塊示意圖。多通道通訊系統1400可包含一傳輸器1402以及一接收器1404。傳輸器1402可作為圖1所示之K個傳輸器TX[0]~TX[K-1]的其中之一的實施例。接收器1404可採用參照圖1至圖13所述之電路結構與操作。於此實施例中，傳輸器1402可致使於時脈通道上以及於資料通道上傳輸的訊號彼此互換。傳輸器1402包含(但不限於)複數個訊號產生電路1410.0~1410.2、一通道選取電路1420、複數個並列至串列轉換器(parallel-to-serial converter，以下稱為「P2S轉換器」)1430.0~1430.2、一多通道介面1440以及一控制電路1450。
複數個訊號產生電路1410.0~1410.2中的各訊號產生電路可在資料匯流排(data bus)上產生一多位元輸出訊號，諸如一並列時脈訊號或一並列資料訊號。於此實施例中，訊號產生電路1410.0與訊號產生電路1410.1均可由一資料訊號產生器來實施，而訊號產生電路1410.2可由一時脈訊號產生器來實施。因此，複數個訊號產生電路1410.0與1410.1可分別在複數個資料匯流排DB0與DB1產生複數個並列資料訊號PD0與 PD1。訊號產生電路1410.2可在資料匯流排DB2產生一並列時脈訊號PC0。
通道選取電路1420耦接於複數個訊號產生電路1410.0~1410.2，用以將複數個訊號產生電路1410.0~1410.2所產生的複數個多位元輸出訊號分配給複數個P2S轉換器1430.0~1430.2。於此實施例中，通道選取電路1420包含複數個通道選取單元1422.0~1422.2，其中各通道選取單元可根據相對應之選取訊號(亦即，複數個選取訊號SELT0~SELT2的其中之一)來輸出複數個資料匯流排DB0~DB2上的複數個輸出訊號的其中之一。
複數個P2S轉換器1430.0~1430.2中的各P2S轉換器可將一並列輸出訊號轉換為一串列輸出訊號(serial output signal)。多通道介面1440可作為圖1所示之K個多通道介面TF[0]~TF[K-1]的其中之一的實施例。多通道介面1440可包含複數條通道LT[0]~LT[2]。複數條通道LT[0]~LT[2]中的至少一通道可通用於時脈通道與資料通道。於此實施例中，複數條通道LT[0]~LT[2]中的各通道可利用一雙線通道來實施，該雙線通道是包含一對訊號接腳的差動通道。通道LT[0]的包含的一對訊號接腳可命名為「dpt0」與「dnt0」，通道LT[1]的包含的一對訊號接腳可命名為「dpt1」與「dnt1」，以此類推。在某些實施例中，複數條通道LT[0]~LT[2]中的各通道均可利用其他類型的通道來實施，諸如單線通道或具有超過兩線之通道，而不致背離本揭示的範圍。
控制電路1450用以根據一控制輸入INCT14產生複數個選取訊號SELT0~SELT2，進而控制通道選取電路1420。複數個選取訊號SELT0~SELT2中各選取訊號的訊號值均可根據控制輸入INCT14來決定，其中控 制輸入INCT14可指示出一通道所對應之通道識別碼。舉例來說，接收器1404可將通道1406.0作為一時脈通道，以接收傳輸器1402所傳送之時脈資訊。通道1406.1與通道1406.2均可作為接收器1404的資料通道。藉由將訊號產生電路1410.2耦接於P2S轉換器1430.0，通道選取單元1422.0可根據選取訊號SELT0將通道LT[0](其耦接於通道1406.0)選為一時脈通道。控制電路1450可根據通道LT[0]的通道識別碼(諸如接腳名稱「dpt0/dnt0」或通道名稱「LT[0]」)來決定選取訊號SELT0的訊號值。此外，通道選取單元1422.1可根據選取訊號SELT1將通道LT[1]選為一資料通道，以及通道選取單元1422.2可根據選取訊號SELT2將通道LT[2]選為一資料通道。由於所屬領域中具有通常知識者在閱讀上述關於接收側之時脈/資料通道選取操作的段落說明之後，應可瞭解通道選取電路1420的時脈/資料通道選取操作的細節，因此，進一步的說明在此便不再贅述。
以上所述之電路結構只是用於說明的目的，並非用來限制本揭示的範圍。在某些實施例中，上述之多通道介面的通道個數可根據不同的設計需求及應用而改變。舉例來說，多通道介面可根據不同的實施例而包含四條通道、八條通道或其他通道個數。在某些實施例中，上述之一或多個通道選取單元可利用一或多個多工器來實施，或利用其他具有訊號路徑選擇能力的電路來實施。在某些實施例中，上述之一或多個多工器可基於反相器、或邏輯閘(OR-logic gate)、其他具有訊號路徑選擇能力的電路，或其組合來實施。
藉由可通用於時脈通道與資料通道的至少一通道，接收側之實體層可支援傳輸側之不同的通道組態。例如，實體層可分為多個實體介面以支援多個傳輸器。此外，可根據一時脈/資料通道之通道識別碼來 選擇該時脈/資料通道，以方便時脈/資料通道的選取。
上文的敘述簡要地提出了本揭示某些實施例的特徵，而使得所屬領域之通常知識者能夠更全面地理解本揭示的多種態樣。本揭示所屬領域之通常知識者當可理解，其可輕易地利用本揭示內容作為基礎，來設計或更動其他工藝與結構，以實現與此處所述之實施方式相同的目的及/或到達相同的優點。本揭示所屬領域之通常知識者應當明白，這些均等的實施方式仍屬於本揭示內容的精神與範圍，且其可進行各種變更、替代與更動，而不會背離本揭示內容的精神與範圍。
100:多通道通訊系統
104:接收器
106:通訊連結
108:實體層
110:積體電路
114:多通道介面
120:通道選取電路
122,124:選取級
140:輸出電路
150:控制電路
TS:傳輸側
TX[0]~TX[N-1]:傳輸器
TF[0]~TF[N-1]:多通道介面
RS:接收側
LA[0]~LA[N-1]:通道
S1:輸入側
S2:輸出側
CT:時脈樹
RX[0]~RX[N-1]:取樣電路
CIN:時脈輸入端
DIN:資料輸入端
CK0~CK(M-1):訊號
DA0~DA(N-M-1):訊號
SR:取樣結果
INCT1:控制輸入

Claims (22)

  1. 一種一接收器之一實體層的積體電路，包含：一多通道介面，具有N條通道，N是大於1的整數；一通道選取電路，耦接於該多通道介面，用以將該N條通道中的M條通道選為M條時脈通道，並輸出分別在該M條時脈通道上的M個訊號，其中M是小於N的正整數，且剩餘的(N-M)條通道作為(N-M)條資料通道；以及N個取樣電路，耦接於該多通道介面及該通道選取電路，其中該N個取樣電路中的(N-M)個取樣電路分別耦接於該(N-M)條資料通道；該(N-M)個取樣電路中的各取樣電路用以根據該M條時脈通道上的該M個訊號的其中之一，對該(N-M)條資料通道中的一資料通道上的訊號進行取樣；其中該通道選取電路包含：一第一選取級，耦接於該多通道介面，該第一選取級用以根據至少一第一時脈選取訊號，將該N條通道中的M條通道選為該M條時脈通道；以及一第二選取級，設置於該第一選取級與該N個取樣電路之間，該第二選取級用以接收該M條時脈通道上的該M個訊號，並根據不同於該至少一第一時脈選取訊號的一第二時脈選取訊號，將該M個訊號的其中之一分配給該N個取樣電路中的一個或多個取樣電路。
  2. 如請求項1所述之積體電路，其中當M等於1時，該通道選取電路用以 將該時脈通道上的該訊號耦接於該N個取樣電路中的各取樣電路；當M大於1時，該通道選取電路用以將該M條時脈通道上的該M個訊號的其中之一耦接於該N個取樣電路中的一部分，以及將該M條時脈通道上的該M個訊號的其中之另一耦接於該N個取樣電路中的另一部分。
  3. 如請求項1所述之積體電路，其中該通道選取電路藉由將該N條通道中的一通道耦接於該N個取樣電路其中之一的時脈輸入端，來將該N條通道中的該通道選為時脈通道。
  4. 如請求項1所述之積體電路，其中該M條時脈通道上的該M個訊號中的各訊號均未耦接於該N個取樣電路中的各取樣電路的資料輸入端。
  5. 如請求項1所述之積體電路，其中該第一選取級包含一第一多工器以及一第二多工器，該第二選取級包含N個第三多工器，且該N個第三多工器分別耦接於該N個取樣電路；該第一多工器之輸入側耦接於該N條通道中的每一條通道，且該第一多工器用以根據該至少一第一時脈選取訊號將該N條通道的其中之一耦接於該N個第三多工器中的每一第三多工器之輸入側；該第二多工器之輸入側耦接於該N條通道之一部分而未耦接於該N條通道之另一部分，且該第二多工器用以根據該至少一第一時脈選取訊號將該N條通道之該部分的其中之一耦接於該N個第三多工器之一部分中的每一第三多工器之輸入側。
  6. 如請求項1所述之積體電路，另包含： 一控制電路，耦接於該通道選取電路，用以偵測該M條通道中的一通道是否接收一前導訊號，來產生一時脈選取訊號，其中當該控制電路偵測出該M條通道中的該通道接收該前導訊號時，該通道選取電路用以根據該時脈選取訊號來選取該M條通道中的該通道。
  7. 如請求項1所述之積體電路，其中該積體電路位於該實體層之一實體媒體連接層，M大於1，且該積體電路另包含：一輸出電路，耦接於該N個取樣電路，用以根據該N個取樣電路的取樣結果將M個時脈訊號從該實體媒體連接層輸出，其中該M個時脈訊號分別相關於M個不同時脈域。
  8. 如請求項1所述之積體電路，其中該第一選取級用以根據該至少一第一時脈選取訊號之中的一第一時脈選取訊號來選取該M條通道中的一通道；該積體電路另包含：一控制電路，耦接於該通道選取電路，用以根據該M條通道中的該通道的一通道識別碼來產生該第一時脈選取訊號，該第一時脈選取訊號具有匹配於該通道識別碼的訊號值。
  9. 如請求項8所述之積體電路，其中該N條通道各自的通道識別碼均包含一數字符號，以及該N條通道各自的通道識別碼所包含的複數個數字符號係指示出一組連續數字。
  10. 如請求項1所述之積體電路，其中該通道選取電路用以根據一資料選 取訊號來將該(N-M)條通道中的一通道耦接於該N個取樣電路的其中之一；該積體電路另包含：一控制電路，耦接於該通道選取電路，用以根據該(N-M)條通道中的該通道的一通道識別碼來產生該資料選取訊號，該資料選取訊號具有匹配於該(N-M)條通道中的該通道的該通道識別碼的訊號值。
  11. 如請求項10所述之積體電路，其中該N條通道各自的通道識別碼均包含一數字符號，以及該N條通道各自的通道識別碼所包含的複數個數字符號係指示出一組連續數字。
  12. 一種一接收器之一實體層的積體電路，包含：一多通道介面，具有N條通道，N是大於1的整數；N個取樣電路，耦接於該多通道介面，其中該N個取樣電路中的各取樣電路均具有一時脈輸入端與一資料輸入端；以及一通道選取電路，用以藉由將該N條通道中的M條通道耦接於該N個取樣電路的N個時脈輸入端，來將該M條通道選為M條時脈通道，其中M是小於N的正整數，剩餘的(N-M)條通道作為(N-M)條資料通道；於一模式中，該N條通道中的一通道被選為耦接於該N個時脈輸入端中的一或多個時脈輸入端的一時脈通道；於另一模式中，該N條通道中被選取的該通道作為耦接於該N個取樣電路的N個資料輸入端的其中之一而未耦接於該N個時脈輸入端的一資料通道；該通道選取電路包含：一第一選取級，耦接於該多通道介面，該第一選取級用以將該M 條通道選為該M條時脈通道，並輸出該M條時脈通道上的M個訊號；以及一第二選取級，設置於該第一選取級與該N個取樣電路之間，該第二選取級用以接收該M條時脈通道上的該M個訊號，並根據一第一時脈選取訊號將該M個訊號之中的一訊號分配給該N個時脈輸入端之中的一個或多個時脈輸入端，其中該M個訊號之中的該訊號所被分配到的該N個時脈輸入端之中的該一個或多個時脈輸入端是根據該時脈選取訊號來決定。
  13. 如請求項12所述之積體電路，其中該N個取樣電路分為M組取樣電路，以及該M組取樣電路用以接收分別在該M條時脈通道上的M個訊號。
  14. 如請求項12所述之積體電路，其中當M等於1時，分別耦接於該(N-M)條資料通道的(N-M)個取樣電路中的各取樣電路用以根據所選取的該時脈通道上的該訊號，對相對應之資料通道上的訊號進行取樣；當M大於1時，分別耦接於該(N-M)條資料通道的(N-M)個取樣電路中的一取樣電路用以根據該M條時脈通道上的該M個訊號的其中之一，對相對應之資料通道上的訊號進行取樣，以及該(N-M)個取樣電路中的另一取樣電路用以根據該M條時脈通道上的該M個訊號的其中之另一，對相對應之資料通道上的訊號進行取樣。
  15. 如請求項12所述之積體電路，其中該第一選取級包含一第一多工器以及一第二多工器，該第二選取級包含N個第三多工器，且該N個第三多工 器分別耦接於該N個時脈輸入端；該第一多工器之輸入側耦接於該N條通道中的每一條通道，且該第一多工器用以根據不同於該第一時脈選取訊號之至少一第二時脈選取訊號，將該N條通道的其中之一耦接於該N個第三多工器中的每一第三多工器之輸入側；該第二多工器之輸入側耦接於該N條通道之一部分而未耦接於該N條通道之另一部分，且該第二多工器用以根據該至少一第二時脈選取訊號將該N條通道之該部分的其中之一耦接於該N個第三多工器之一部分中的每一第三多工器之輸入側。
  16. 如請求項12所述之積體電路，其中該積體電路位於該實體層之一實體媒體連接層，M大於1，且該積體電路另包含：一輸出電路，耦接於該N個取樣電路，用以根據該N個取樣電路的取樣結果將M個時脈訊號從該實體媒體連接層輸出，其中該M個時脈訊號分別相關於M個不同時脈域。
  17. 如請求項12所述之積體電路，另包含：一控制電路，耦接於該通道選取電路，用以偵測該M條通道中的一通道是否接收一前導訊號，來產生一時脈選取訊號，其中當該控制電路偵測出該M條通道中的該通道接收該前導訊號時，該通道選取電路用以根據該時脈選取訊號來選取該M條通道中的該通道。
  18. 如請求項12所述之積體電路，其中該第一選取級用以根據不同於該第一時脈選取訊號之一第二時脈選取訊號來選取該M條通道中的一通道；該積體電路另包含： 一控制電路，耦接於該通道選取電路，用以根據該M條通道中的該通道的一通道識別碼來產生該第二時脈選取訊號，該第二時脈選取訊號具有匹配於該通道識別碼的訊號值。
  19. 如請求項12所述之積體電路，其中該通道選取電路用以根據一資料選取訊號來將該(N-M)條通道中的一通道耦接於該N個取樣電路的其中之一；該積體電路另包含：一控制電路，耦接於該通道選取電路，用以根據該(N-M)條通道中的該通道的一通道識別碼來產生該資料選取訊號，該資料選取訊號具有匹配於該(N-M)條通道中的該通道的該通道識別碼的訊號值。
  20. 一種一接收器之一實體層，包含：一實體媒體連接層，具有N條第一通道，用以根據一第一組時脈選取訊號將該N條第一通道中的M條通道選為M條第一時脈通道，以及根據該M條第一時脈通道上的M個第一時脈訊號，輸出分別相關於M個不同時脈域的M個第二時脈訊號，其中M是大於1的整數；一實體編碼子層，耦接於該實體媒體連接層並具有N條第二通道，該實體編碼子層用以根據一第二組時脈選取訊號將該N條第二通道中的M條通道選為M條第二時脈通道，並經由該M條第二時脈通道接收該M個第二時脈訊號；以及一控制電路，設置於該實體媒體連接層與該實體編碼子層的其中之一，用以根據一控制輸入產生該第一組時脈選取訊號以及該第二組時脈選取訊號。
  21. 一種一接收器之一實體層的積體電路，包含：一多通道介面，具有N條通道，N是大於1的整數；一通道選取電路，耦接於該多通道介面，用以將該N條通道中的M條通道選為M條時脈通道，並輸出分別在該M條時脈通道上的M個訊號，其中M是小於N的正整數，且剩餘的(N-M)條通道作為(N-M)條資料通道；以及N個取樣電路，耦接於該多通道介面及該通道選取電路，其中該N個取樣電路中的(N-M)個取樣電路分別耦接於該(N-M)條資料通道；該(N-M)個取樣電路中的各取樣電路用以根據該M條時脈通道上的該M個訊號的其中之一，對該(N-M)條資料通道中的一資料通道上的訊號進行取樣；其中該通道選取電路用以根據一資料選取訊號來將該(N-M)條通道中的一通道耦接於該N個取樣電路的其中之一；該積體電路另包含：一控制電路，耦接於該通道選取電路，用以根據該(N-M)條通道中的該通道的一通道識別碼來產生該資料選取訊號，該資料選取訊號具有匹配於該(N-M)條通道中的該通道的該通道識別碼的訊號值。
  22. 一種一接收器之一實體層的積體電路，包含：一多通道介面，具有N條通道，N是大於1的整數；N個取樣電路，耦接於該多通道介面，其中該N個取樣電路中的各取樣電路均具有一時脈輸入端與一資料輸入端；以及 一通道選取電路，用以藉由將該N條通道中的M條通道耦接於該N個取樣電路的N個時脈輸入端，來將該M條通道選為M條時脈通道，其中M是小於N的正整數，剩餘的(N-M)條通道作為(N-M)條資料通道；於一模式中，該N條通道中的一通道被選為耦接於該N個時脈輸入端中的一或多個時脈輸入端的一時脈通道；於另一模式中，該N條通道中被選取的該通道作為耦接於該N個取樣電路的N個資料輸入端的其中之一而未耦接於該N個時脈輸入端的一資料通道；其中該通道選取電路用以根據一資料選取訊號來將該(N-M)條通道中的一通道耦接於該N個取樣電路的其中之一；該積體電路另包含：一控制電路，耦接於該通道選取電路，用以根據該(N-M)條通道中的該通道的一通道識別碼來產生該資料選取訊號，該資料選取訊號具有匹配於該(N-M)條通道中的該通道的該通道識別碼的訊號值。
TW109125629A 2019-08-01 2020-07-29 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路及實體層 TWI754337B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/529,575 2019-08-01
US16/529,575 US11055241B2 (en) 2017-11-06 2019-08-01 Integrated circuit having lanes interchangeable between clock and data lanes in clock forward interface receiver

Publications (2)

Publication Number Publication Date
TW202107867A TW202107867A (zh) 2021-02-16
TWI754337B true TWI754337B (zh) 2022-02-01

Family

ID=74483599

Family Applications (3)

Application Number Title Priority Date Filing Date
TW112138238A TW202404286A (zh) 2019-08-01 2020-07-29 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路
TW110149320A TWI821844B (zh) 2019-08-01 2020-07-29 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路
TW109125629A TWI754337B (zh) 2019-08-01 2020-07-29 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路及實體層

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW112138238A TW202404286A (zh) 2019-08-01 2020-07-29 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路
TW110149320A TWI821844B (zh) 2019-08-01 2020-07-29 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路

Country Status (2)

Country Link
CN (1) CN112311405B (zh)
TW (3) TW202404286A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI358906B (en) * 2008-08-15 2012-02-21 Ind Tech Res Inst Burst-mode clock and data recovery circuit using p
US8700825B1 (en) * 2012-11-16 2014-04-15 Altera Corporation Heterogeneous high-speed serial interface system with phase-locked loop architecture and clock distribution system
US20150063377A1 (en) * 2013-08-30 2015-03-05 Qualcomm Incorporated Configurable clock tree
US20150295701A1 (en) * 2014-04-10 2015-10-15 Qualcomm Incorporated Multi-lane n-factorial (n!) and other multi-wire communication systems
US20190045090A1 (en) * 2017-08-03 2019-02-07 Mediatek Inc. Reconfigurable pin-to-pin interface capable of supporting different lane combinations and/or different physical layers and associated method
US20190138488A1 (en) * 2017-11-06 2019-05-09 M31 Technology Corporation Integrated circuits adaptable to interchange between clock and data lanes for use in clock forward interface receiver

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6961347B1 (en) * 2000-06-20 2005-11-01 Hewlett-Packard Development Company, L.P. High-speed interconnection link having automated lane reordering
US7571271B2 (en) * 2005-09-28 2009-08-04 Ati Technologies Ulc Lane merging
US8468398B2 (en) * 2011-01-20 2013-06-18 Advanced Micro Devices, Inc. Loopback testing with phase alignment of a sampling clock at a test receiver apparatus
KR20130033059A (ko) * 2011-09-26 2013-04-03 한국전자통신연구원 동적 레인 운용을 위한 다중 레인 기반 이더넷 장치 및 이더넷 장치의 운용 방법
US8686754B2 (en) * 2012-07-05 2014-04-01 Stmicroelectronics International N.V. Configurable lane architecture in source synchronous systems
US9755818B2 (en) * 2013-10-03 2017-09-05 Qualcomm Incorporated Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes
CN105224485B (zh) * 2014-07-03 2019-05-07 刘伯安 一种普适的串行数据的接收方法及装置
CN104579455B (zh) * 2015-02-04 2018-08-14 上海航天测控通信研究所 一种星载数传发射机的多数据通道自主选择处理装置
CN106921386B (zh) * 2015-12-24 2019-11-01 瑞昱半导体股份有限公司 半速率时钟数据回复电路
US9794055B2 (en) * 2016-03-17 2017-10-17 Intel Corporation Distribution of forwarded clock
US10256801B2 (en) * 2016-08-31 2019-04-09 M31 Technology Corporation Integrated circuit with clock detection and selection function and related method and storage device
US10795853B2 (en) * 2016-10-10 2020-10-06 Intel Corporation Multiple dies hardware processors and methods

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI358906B (en) * 2008-08-15 2012-02-21 Ind Tech Res Inst Burst-mode clock and data recovery circuit using p
US8700825B1 (en) * 2012-11-16 2014-04-15 Altera Corporation Heterogeneous high-speed serial interface system with phase-locked loop architecture and clock distribution system
US20150063377A1 (en) * 2013-08-30 2015-03-05 Qualcomm Incorporated Configurable clock tree
US20150295701A1 (en) * 2014-04-10 2015-10-15 Qualcomm Incorporated Multi-lane n-factorial (n!) and other multi-wire communication systems
US20190045090A1 (en) * 2017-08-03 2019-02-07 Mediatek Inc. Reconfigurable pin-to-pin interface capable of supporting different lane combinations and/or different physical layers and associated method
US20190138488A1 (en) * 2017-11-06 2019-05-09 M31 Technology Corporation Integrated circuits adaptable to interchange between clock and data lanes for use in clock forward interface receiver

Also Published As

Publication number Publication date
CN112311405B (zh) 2022-06-14
TW202107867A (zh) 2021-02-16
TWI821844B (zh) 2023-11-11
CN112311405A (zh) 2021-02-02
TW202404286A (zh) 2024-01-16
TW202215806A (zh) 2022-04-16

Similar Documents

Publication Publication Date Title
JP4035532B2 (ja) 可変幅リンクを実施する方法および装置
US10642769B2 (en) Serial peripheral interface daisy chain mode system and apparatus
US6381293B1 (en) Apparatus and method for serial data communication between plurality of chips in a chip set
JP4874113B2 (ja) 伝送媒体によってデータユニットを送り、受信する方法および装置
US20230195663A1 (en) Integrated circuit having lanes interchangeable between clock and data lanes in clock forward interface receiver
US20030194018A1 (en) High speed data transmitter and transmitting method thereof
WO2006065817A2 (en) Low protocol, high speed serial transfer for intra-board or inter-board data communication
JP2875160B2 (ja) ディジタルデータのエンコード方式
JP3780419B2 (ja) データ転送制御装置及び電子機器
TWI754337B (zh) 時脈前送介面接收器之中具有可通用於時脈與資料通道之通道的積體電路及實體層
US8248955B2 (en) Serial transmission apparatus and the method thereof
KR100839687B1 (ko) 고속 비동기 링크 상에서 디버그 포트를 통한 통과
US9594715B2 (en) Integrated circuit devices, systems and methods having automatic configurable mapping of input and/or output data connections
US7301961B1 (en) Method and apparatus for configuring signal lines according to idle codes
US10725959B2 (en) Serial peripheral interface round robin mode system and apparatus
US10496582B1 (en) Flexible multi-domain GPIO expansion
US7030655B2 (en) Memory interface system
TW201919352A (zh) 用於時脈前饋式介面之接收器以適應時脈與資料通道互換的積體電路
Benotto et al. Design and test of the Digital Opto Hybrid Module for the CMS Tracker Inner Barrel and Disks.
CN112860607A (zh) 多通路数据处理电路及***
JPH056335A (ja) 装置間インタフエース方式
JPH0795249A (ja) 三値伝送装置
JP2009164786A (ja) データ転送システムおよびデータ転送方法
JPS61239734A (ja) サイクリツク・デイジタルテレメ−タ送信装置
JPH0653938A (ja) シリアルデータ伝送方式