JP2019506656A - 単一回線pmicホスト低レベル制御インターフェース - Google Patents
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Abstract
Description
本出願は、その内容全体が参照により本明細書に組み込まれる、2015年12月11日に米国特許商標庁に出願された非仮出願第14/966,844号の優先権および利益を主張する。
本開示の態様は、電力管理集積回路(PMIC)と関連するホストプロセッサ(たとえば、システムオンチップ(SoC))との間の低レベル制御インターフェースに関する。本開示の一態様では、PMICとSoCとの間の低レベル制御インターフェースは、典型的には、システムブートの非常に早い段階で、またはバスベースの制御方式への依存がロバストなシステム挙動を保証しないときは後でシグナリングすることを伴う。そのようなシグナリングの例は、限定はしないが、パワーオン/リセット信号(PON_RESET_N)、ウォッチドッグタイマー入力信号(WDT_IN)、および電源ホールド信号(PS_HOLD)を含む。より新しい世代のシステムが追加の低レベルシグナリング要件を有し得るので、低レベル制御インターフェースは他のタイプの制御信号をさらに伴い得る。
いくつかの開示する例は、単一の双方向回線を介してデバイス間でシグナリングするためのシステムおよび装置に関する。
EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128およびキーパッド126などのオペレータ制御に動作可能に結合され得る。
図3は、PMIC302とSoC304との間の低レベルインターフェースを示す図300である。ピンカウント低減は、コスト、面積、およびルーティングの最適化を推進するチップセット目標である。図3に示すように、ブート、リセット、およびシャットダウンの協調のための低レベルPMIC-SoCインターフェースは、各集積回路(IC)上で2つのピン(2つのワイヤインターフェース)を用いて実装され得る。具体的には、低レベルPMIC-SoCインターフェースは、2つの信号、すなわち、1)ワイヤ306上で通信されるPON_RESET_N、および2)ワイヤ308上で通信されるPS_HOLDを伴い得る。PMIC302とSoC304の両方は、2つの信号を通信するために2つのピン(たとえば、デュアルピンまたはデュアルワイヤインターフェース方式)を使用する。図3にさらに示すように、PMIC302およびSoC304は、システム電力管理インターフェース(SPMI)310、ならびにいくつかのパワーレール、たとえば、第1のパワーレール(PWR_RAIL#1)312(1)〜第Nのパワーレール(PWR_RAIL#N)312(N)を共有し得る。
図8は、本開示の1つまたは複数の態様(たとえば、以下で説明する図9および図10の方法に関する態様)による、単一の双方向回線を介したデバイス間のシグナリングに関する動作をサポートするように構成された装置800の図である。装置800は、通信インターフェース(たとえば、少なくとも1つのトランシーバ)802と、記憶媒体804と、ユーザインターフェース806と、メモリデバイス808と、処理回路810とを含む。
102 処理回路
106 無線周波数(RF)通信トランシーバ、通信トランシーバ
108 特定用途向け集積回路(ASIC)、ASIC
110 アプリケーションプログラミングインターフェース(API)
112 プロセッサ可読ストレージ、ストレージ
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
200 装置
202 ICデバイス
204 ワイヤレストランシーバ
206 処理回路
208 記憶媒体
210 トランシーバ
212 バス
214 アンテナ
220 通信リンク
222 順方向リンク、チャネル、第1の通信チャネル
224 逆方向リンク、チャネル、第2の通信チャネル
226 単一の双方向リンク、チャネル
230 ICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 処理回路
238 記憶媒体
240 トランシーバ
242 バス
300 図
302 PMIC
304 SoC
306 ワイヤ
308 ワイヤ
310 システム電力管理インターフェース(SPMI)
312(1) 第1のパワーレール(PWR_RAIL#1)
312(N) 第Nのパワーレール(PWR_RAIL#N)
400 図
402 PON_RESET_N回線
404 PS_HOLD回線
408 影付き領域、領域
500 図
502 PMIC
504 SoC
506 単一の双方向回線
510 システム電力管理インターフェース(SPMI)
512(1) 第1のパワーレール(PWR_RAIL#1)
512(N) 第Nのパワーレール(PWR_RAIL#N)
600 図
606 得られたインターフェースレベル
700 図
706 得られたインターフェースレベル
800 装置
802 通信インターフェース
804 記憶媒体
806 ユーザインターフェース
808 メモリデバイス
810 処理回路
812 アンテナ
814 送信機
816 受信機
818 ネットワーク関連の情報
820 デバイス結合回路/モジュール
822 アクション開始回路/モジュール
824 アクション指示回路/モジュール
826 応答トリガ回路/モジュール
828 アクション受信回路/モジュール
830 デバイス結合命令
832 アクション開始命令
834 アクション指示命令
836 応答トリガ命令
838 アクション受信命令
900 フローチャート
1000 フローチャート
Claims (30)
- デバイス間でシグナリングする方法であって、
単一の双方向回線を介して第1のデバイスを第2のデバイスに結合するステップと、
前記第1のデバイスから前記第2のデバイスに前記単一の双方向回線上で第1の単一の遷移を送信することによって、前記第1のデバイスにおいて開始される第1のアクションの開始を示すステップと、
前記第2のデバイスから前記第1のデバイスに前記単一の双方向回線上で第2の単一の遷移を送信することによって、前記第2のデバイスにおいて開始される第2のアクションの開始を示すステップと
を備える方法。 - 前記第2のデバイスにおいて、前記第1のデバイスから送信された前記第1の単一の遷移を受信すると前記第1のアクションへの応答をトリガするステップと、
前記第1のデバイスにおいて、前記第2のデバイスから送信された前記第2の単一の遷移を受信すると前記第2のアクションへの応答をトリガするステップと
をさらに備える、請求項1に記載の方法。 - 前記第1の単一の遷移が立上りエッジまたは立下りエッジのうちの少なくとも1つであり、前記第2の単一の遷移が前記立上りエッジまたは前記立下りエッジのうちの少なくとも1つである、請求項1に記載の方法。
- 前記第1のデバイスによって送信された前記第1の単一の遷移が立上りエッジであり、前記第2のデバイスによって送信された前記第2の単一の遷移が立下りエッジである、請求項1に記載の方法。
- 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項1に記載の方法。
- 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
請求項1に記載の方法。 - デバイス間でシグナリングするための装置であって、
第1のデバイスと、
第2のデバイスと、
前記第1のデバイスを前記第2のデバイスに結合する単一の双方向回線とを備え、
前記第1のデバイスが、前記第2のデバイスに前記単一の双方向回線上で第1の単一の遷移を送信することによって、前記第1のデバイスにおいて開始される第1のアクションの開始を示し、
前記第2のデバイスが、前記第1のデバイスに前記単一の双方向回線上で第2の単一の遷移を送信することによって、前記第2のデバイスにおいて開始される第2のアクションの開始を示す、
装置。 - 前記第2のデバイスが、前記第1のデバイスから送信された前記第1の単一の遷移を受信すると前記第1のアクションへの応答をトリガし、
前記第1のデバイスが、前記第2のデバイスから送信された前記第2の単一の遷移を受信すると前記第2のアクションへの応答をトリガする、
請求項7に記載の装置。 - 前記第1の単一の遷移が立上りエッジまたは立下りエッジのうちの少なくとも1つであり、前記第2の単一の遷移が前記立上りエッジまたは前記立下りエッジのうちの少なくとも1つである、請求項7に記載の装置。
- 前記第1のデバイスによって送信された前記第1の単一の遷移が立上りエッジであり、前記第2のデバイスによって送信された前記第2の単一の遷移が立下りエッジである、請求項7に記載の装置。
- 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項7に記載の装置。
- 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
請求項7に記載の装置。 - 第1のデバイスにおいてシグナリングする方法であって、
第1のアクションを開始するステップと、
単一の双方向回線上で第1のイベントを生成することによって、前記第1のアクションの開始を示すステップと、
前記単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信するステップと
を備える方法。 - 前記第2のイベントに関連付けられた第1の遷移を受信すると前記第2のアクションへの応答をトリガするステップをさらに含む、請求項13に記載の方法。
- 前記トリガされた応答が、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項14に記載の方法。
- 前記第1のイベントが、第1の数のパルスを含み、
前記第2のイベントが、前記第1の数とは異なる第2の数のパルスを含む、
請求項13に記載の方法。 - 前記第1のイベントがシングルパルスを含み、前記第2のイベントがダブルパルスを含む、または
前記第1のイベントが前記ダブルパルスを含み、前記第2のイベントが前記シングルパルスを含む、
請求項16に記載の方法。 - 前記第1のイベントが、
電圧レベル、
インピーダンスレベル、
パルス幅、または
パルスの数
のうちの少なくとも1つによって、前記第2のイベントと区別される、
請求項13に記載の方法。 - 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項13に記載の方法。
- 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
請求項13に記載の方法。 - 前記第1のアクションおよび前記第2のアクションが、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項13に記載の方法。
- メモリと、
前記メモリに結合され、
第1のアクションを開始し、
単一の双方向回線上で第1のイベントを生成することによって、前記第1のアクションの開始を示し、
前記単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信する
ように構成された処理回路と
を備える第1のデバイス。 - 前記処理回路が、前記第2のイベントに関連付けられた第1の遷移を受信すると前記第2のアクションへの応答をトリガするようにさらに構成される、請求項22に記載の第1のデバイス。
- 前記トリガされた応答が、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項23に記載の第1のデバイス。
- 前記第1のイベントが、第1の数のパルスを含み、
前記第2のイベントが、前記第1の数とは異なる第2の数のパルスを含む、
請求項22に記載の第1のデバイス。 - 前記第1のイベントがシングルパルスを含み、前記第2のイベントがダブルパルスを含む、または
前記第1のイベントが前記ダブルパルスを含み、前記第2のイベントが前記シングルパルスを含む、
請求項25に記載の第1のデバイス。 - 前記第1のイベントが、
電圧レベル、
インピーダンスレベル、
パルス幅、または
パルスの数
のうちの少なくとも1つによって、前記第2のイベントと区別される、
請求項22に記載の第1のデバイス。 - 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項22に記載の第1のデバイス。
- 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
請求項22に記載の第1のデバイス。 - 前記第1のアクションおよび前記第2のアクションが、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項22に記載の第1のデバイス。
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