JP2016518725A5

JP2016518725A5 -

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Publication number: JP2016518725A5
Application number: JP2016513237A
Authority: JP
Filing date: 2013-05-17
Publication date: 2017-10-19
Anticipated expiration: 2033-05-17

Description

オプトエレクトロニクス素子のある実施形態では、オプトエレクトロニクス半導体チップは、第１の幾何学的な形状を備えた上面を有する。ここで第１のキャビティは、幾何学的な基本形状を備えた底面を有する。これは、第１の幾何学的な形状から延ばすことによって形成される。さらに、第１のキャビティの底面は、この幾何学的な基本形状に対して付加的に張り出し部を有している。ここで、ボンディング面は、底面に接している張り出し部内に配置されている。有利には、オプトエレクトロニクス半導体チップの上面の第１の幾何学的な形状と、第１のキャビティの底面の幾何学的な基本形状とが相似していることによって、第１のキャビティの壁部は、第１のキャビティ内に配置されているオプトエレクトロニクス半導体チップを、オプトエレクトロニクス半導体チップの全面で、ほぼ同じ間隔で包囲することができる。張り出し部の領域においてのみ、第１のキャビティの形状は、オプトエレクトロニクス半導体チップの形状と相違する。しかし、この張り出し部は、ボンディングワイヤーを収容するためだけに設けられているので、この張り出し部を小さく形成することができる。オプトエレクトロニクス半導体チップ全面で、オプトエレクトロニクス半導体チップの外縁と、第１のキャビティの壁部との間の間隔がほぼ同じであることによって、第１のキャビティ内に配置された注封材料は、オプトエレクトロニクス半導体チップの全面で、ほぼ同じ大きさのメニスカスを形成する。これによって、オプトエレクトロニクス半導体チップの確実な組み込みと、注封材料によるボンディングワイヤーの確実な被覆が保証される。底面に、第１のキャビティの張り出し部内に、ボンディング面を配置することによって、有利には、次のことが可能になる。すなわち、第２のキャビティ、および、要望に応じては、オプトエレクトロニクス素子のケーシングの、第１のキャビティと第２のキャビティとの間の接続チャネルを包囲する部分も切り離すことが可能になる。これによって、オプトエレクトロニクス素子のケーシングの全体的な大きさを低減することができる。

オプトエレクトロニクス半導体チップ７００の上面７０１は、幾何学的形状を有する。図示の例では、オプトエレクトロニクス半導体チップ７００の上面７０１は、長方形を有している。しかしオプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的形状を、長方形と異なった形状に形成することができる。ケーシング１００の第１のキャビティ２００の底面２１０は、幾何学的な基本形状を有している。これは、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的形状を延ばすことによって形成される。すなわち、底面２１０の幾何学的な基本形状は、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状に相似している。しかし、底面２１０の幾何学的な基本形状は、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状よりも大きい。図示の例では、第１のキャビティ２００の底面２１０は、長方形の、幾何学的な基本形状を有している。

有利には、第１のキャビティ２００の開放面２２０も、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状に相似している、幾何学的な基本形状を有している。ここで、第１のキャビティ２００の開放領域２２０も、張り出し部２５０の領域においてのみ、この幾何学的な基本形状と相違している。

Claims

オプトエレクトロニクス素子であって、
ケーシング（１００）を有しており、
当該ケーシング（１００）は、当該ケーシング（１００）の上面（１０１）に向かって開放されている第１のキャビティ（２００）と、当該ケーシング（１００）の前記上面（１０１）に向かって開放されている第２のキャビティ（３００）とを有しており、
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）とは、接続チャネル（４００）によって接続されており、
前記第１のキャビティ（２００）の中には、オプトエレクトロニクス半導体チップ（７００）が配置されており、
前記第１のキャビティ（２００）の、前記オプトエレクトロニクス半導体チップ（７００）を包囲している領域内には、注封材料（８００、８１０）が配置されており、
前記オプトエレクトロニクス半導体チップ（７００）の電気的なコンタククト面と、前記ケーシング（１００）のボンディング面（６１０）との間にボンディングワイヤー（６３０）が配置されており、
前記ボンディング面（６１０）は前記接続チャネル（４００）に配置されており、
前記第２のキャビティ（３００）内に、注封材料（８００、８２０）が配置されており、
前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、前記第１のキャビティ（２００）における、前記第１のキャビティ（２００）の底面（２１０）からの前記注封材料の高さ（８１１）と、前記第２のキャビティ（３００）における、前記第２のキャビティ（３００）の底面からの前記注封材料の高さ（８２１）とは異なっている、
ことを特徴とするオプトエレクトロニクス素子。
前記接続チャネル（４００）は、前記第１のキャビティ（２００）と前記第２のキャビティ（３００）との間の接続方向に対して垂直に、前記第１のキャビティ（２００）および前記第２のキャビティ（３００）よりも狭い幅（４０１）を有している、請求項１記載のオプトエレクトロニクス素子。
前記第１のキャビティ（２００）は第１の容積（２０２）を有しており、
前記第２のキャビティ（３００）は第２の容積（３０２）を有しており、
前記第２の容積（３０２）は少なくとも、前記第１の容積（２０２）と同じ大きさである、請求項１または２記載のオプトエレクトロニクス素子。
前記第１のキャビティ（２０）は、周囲を包囲している壁部（２３０）によって画定されており、
前記壁部（２３０）は段階部（２６０）を有しており、
前記第１のキャビティ（２００）は当該段階部（２６０）で、前記ケーシング（１００）の前記上面（１０１）に向かって幅が広くなっている、請求項１から３までのいずれか１項記載のオプトエレクトロニクス素子。
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）は、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、異なる深さを有している、請求項１から４までのいずれか１項記載のオプトエレクトロニクス素子。
前記オプトエレクトロニクス半導体チップ（７００）は、ビームを放射する上面（７０１）を有しており、
ビームを放射する前記上面（７０１）上には、波長変換素子（７３０）が配置されている、請求項１から５までのいずれか１項記載のオプトエレクトロニクス素子。
前記波長変換素子（７３０）の上面（７３１）と、前記第１のキャビティ（２００）の、前記ケーシング（１００）に形成されている、周囲を囲んでいる縁部（２４０）との間に、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、６０μｍを下回る、高さの相違が生じている、請求項６記載のオプトエレクトロニクス素子。
前記オプトエレクトロニクス半導体チップ（７００）の上面（７０１）と、前記第１のキャビティ（２００）の、前記ケーシング（１００）に形成されている、周囲を取り囲んでいる縁部（２４０）との間に、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、６０μｍを下回る、高さの相違が生じている、請求項１から５までのいずれか１項記載のオプトエレクトロニクス素子。
前記ケーシング（１００）は、前記ケーシング（１００）の前記上面（１０１）に向かって開放されている、別のキャビティ（１３００）を有しており、
当該別のキャビティ（１３００）は、別の接続チャネル（１４００）によって、前記第１のキャビティ（２００）または前記第２のキャビティ（３００）と接続されている、請求項１から８までのいずれか１項記載のオプトエレクトロニクス素子。
前記別のキャビティの中には、別のオプトエレクトロニクス半導体チップ（１７００）が配置されている、請求項９記載のオプトエレクトロニクス素子。
オプトエレクトロニクス素子であって、
ケーシング（１００）を有しており、
当該ケーシング（１００）は、当該ケーシング（１００）の上面（１０１）に向かって開放されている第１のキャビティ（２００）と、当該ケーシング（１００）の前記上面（１０１）に向かって開放されている第２のキャビティ（３００）とを有しており、
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）とは、接続チャネル（４００）によって接続されており、
前記第１のキャビティ（２００）の中には、オプトエレクトロニクス半導体チップ（７００）が配置されており、
前記第１のキャビティ（２００）の、前記オプトエレクトロニクス半導体チップ（７００）を包囲している領域内には、注封材料（８００、８１０）が配置されており、
前記オプトエレクトロニクス半導体チップ（７００）の電気的なコンタククト面と、前記ケーシング（１００）のボンディング面（６１０）との間にボンディングワイヤー（６３０）が配置されており、
前記オプトエレクトロニクス半導体チップ（７００）は、第１の幾何学的形状を備えた上面（７０１）を有しており、
前記第１のキャビティ（２００）は、幾何学的な基本形状を有している底面（２１０）を有しており、当該幾何学的な基本形状は、前記第１の幾何学的形状と相似関係にあり、かつ、当該第１の幾何学的形状を拡大することにより形成され、
前記第１のキャビティ（２００）の前記底面（２１０）は、前記幾何学的な基本形状に対して付加的に張り出し部（２５０）を有しており、
前記ボンディング面（６１０）は、前記底面（２１０）に接している前記張り出し部（２５０）内に配置されており、
前記第２のキャビティ（３００）内に、注封材料（８００、８２０）が配置されており、
前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、前記第１のキャビティ（２００）における、前記第１のキャビティ（２００）の底面（２１０）からの前記注封材料の高さ（８１１）と、前記第２のキャビティ（３００）における、前記第２のキャビティ（３００）の底面からの前記注封材料の高さ（８２１）とは異なっている、
ことを特徴とするオプトエレクトロニクス素子。
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）は、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、異なる深さを有している、請求項１１記載のオプトエレクトロニクス素子。
前記ケーシング（１００）は、前記ケーシング（１００）の前記上面（１０１）に向かって開放されている、別のキャビティ（１３００）を有しており、
当該別のキャビティ（１３００）は、別の接続チャネル（１４００）によって、前記第１のキャビティ（２００）または前記第２のキャビティ（３００）と接続されている、請求項１１または１２記載のオプトエレクトロニクス素子。
オプトエレクトロニクス素子の製造方法であって、
・ケーシング（１００）を提供するステップを有しており、当該ケーシング（１００）は、当該ケーシング（１００）の上面（１０１）に向かって開放されている第１のキャビティ（２００）と、当該ケーシング（１００）の前記上面（１０１）に向かって開放されている第２のキャビティ（３００）とを有しており、前記第１のキャビティ（２００）と前記第２のキャビティ（３００）とは、接続チャネル（４００）によって接続されており、
・オプトエレクトロニクス半導体チップ（７００）を前記第１のキャビティ（２００）内に配置するステップを有しており、
・注封材料（８００）を、前記第１のキャビティ（２００）の、前記オプトエレクトロニクス半導体チップ（７００）を包囲している領域に入れるステップを有しており、
前記注封材料（８００）を前記第２のキャビティ（３００）内に入れ、
前記注封材料（８００）は前記第２のキャビティ（３００）から前記接続チャネル（４００）を通じて、前記第１のキャビティ（２００）に達し、
前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、前記第１のキャビティ（２００）における、前記第１のキャビティ（２００）の底面（２１０）からの前記注封材料の高さ（８１１）と、前記第２のキャビティ（３００）における、前記第２のキャビティ（３００）の底面からの前記注封材料の高さ（８２１）とは異なっている、
ことを特徴とする、オプトエレクトロニクス素子の製造方法。
前記製造方法は、
・前記ケーシング（１００）の、前記第２のキャビティ（３００）を含んでいる部分を切り離すステップを含んでいる、請求項１４記載の方法。