JP2016505221A - ３−ｄメモリアレイ - Google Patents

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Abstract

３−Ｄメモリアレイは、メモリセルの高さ方向に伸びる複数のストリングを含む。選択デバイスのアレイは、個々のストリングより高さ方向的に上にあり、個々のストリングに個別に結合する。選択デバイスは、チャネルと、チャネルに隣接するゲート誘電体と、ゲート誘電体に隣接するゲート材料とを個別に含む。個々のチャネルは、互いに間隔を空けられる。ゲート材料は、ストリングより高さ方向的に上に、間隔の空いたチャネルの列に沿って走る複数のゲート線を含む。誘電体材料は、真隣のゲート線の間に横方向にある。誘電体材料およびゲート線は、互いに対する界面において縦方向の非線形端を有する。さらなる実施形態が開示される。【選択図】図１

Description

本明細書で開示される実施形態は、３−Ｄメモリアレイに関する。
メモリは、電子システム用のデータ記憶装置を提供する。フラッシュメモリは、メモリの１タイプであって、最新のコンピュータおよびデバイスにおいて多数の用途を有する。例えば、パーソナルコンピュータは、フラッシュメモリチップ上に格納されたＢＩＯＳを有してもよい。別の実施例として、従来のハードドライブに取って代わる、ソリッドステートドライブにおけるフラッシュメモリの利用は、コンピュータおよび他のデバイスにとってますます一般的となっている。さらに別の実施例として、フラッシュメモリは、無線電子デバイスにおいて一般的である。なぜなら、フラッシュメモリは、製造者が、新しい通信プロトコルをそれらが標準化され次第サポートし、機能向上のためにデバイスを遠隔でアップグレードする性能を提供することを可能とするからである。
典型的なフラッシュメモリは、行および列形式に配列された多数のメモリセルを含むメモリアレイを含む。フラッシュメモリは、ブロックで消去され、再プログラムされることがある。ＮＡＮＤは、フラッシュメモリの基本的アーキテクチャであってもよい。ＮＡＮＤセルユニットは、メモリセルの直列結合体へと直列に結合される少なくとも一つの選択デバイスを含む（この直列結合体は、通常ＮＡＮＤストリングと称される）。例示的ＮＡＮＤアーキテクチャは、米国特許番号７，８９８，８５０に記述される。
フラッシュメモリセルストリングは、歴史的には水平方向に伸びるように配列されるが、現在は、垂直方向に伸びるメモリセルストリングが現在考えられている。垂直方向のメモリセルストリングの作製における目標の一つは、典型的には垂直方向の厚さが増加することを犠牲にしても、水平方向に伸びるメモリセルストリングと比較してメモリセルによって占有される基板の水平方向の面積を縮小することである。とは言うものの、垂直に方向付けられるメモリセルストリングは、水平に方向付けられたメモリセルストリングのレイアウトには存在しない水平方向のパッキング密度に関する検討事項を生み出すことがある。
図２における直線１−１に沿って描かれた、本発明の一実施形態に従うメモリアレイの上から見下ろした断面図である。 図１における直線２−２に沿って描かれた、図１のメモリアレイの複合構造概略図である。 図１における領域３の拡大図である。 本発明の一実施形態に従う、図１に示されたメモリアレイとは別の実施形態のメモリアレイの上から見下ろした断面図である。 図４における領域５の拡大図である。 本発明の一実施形態に従う、メモリアレイの複合構造概略図である。
本発明の幾つかの実施形態に従う３−Ｄメモリアレイは、図１−図３を参照して記述される。本文書で使用されるように、“サブアレイ（ｓｕｂ−ａｒｒａｙ）”は、アレイと考えられてもよい。図１は、図２における直線１−１を通るメモリアレイ１０の上から見下ろした断面図であり、図２は、図１における直線２−２を通る複合構造概略図である。三次元のメモリアレイ１０は、メモリセルの複数の高さ方向に伸びるストリングを含む。本文書において、高さ方向に伸びる（“ｅｌｅｖａｔｉｏｎａｌｌｙ ｅｘｔｅｎｄｉｎｇ”）とは、基板が作製中に処理される基礎表面から少なくとも４５°の角度を有する方向のことを称し、ほぼ水平方向を画定するものと考えられてもよい。さらに、本明細書で使用されるような垂直方向（“ｖｅｒｔｉｃａｌ”）および水平方向（“ｈｏｒｉｚｏｎｔａｌ”）とは、三次元空間における基板の方向とは関係なく、互いに対してほぼ垂直の方向である。個々のストリングは、垂直線１２によって図２において概略的に示され、メモリセルは、ドット１４によって概略的に示される。既存もしくは開発中の何れのメモリセル構造も以下により詳細に記述される一実施例で使用されてもよい。それとは関係なく、メモリセル１４は、図２に示されるように、個々のストリング１２内で互いに対して直列に結合されてもよいし、または、個々のストリング１２内で整列されてもよい。
選択デバイス１６のアレイは、ストリング１２より高さ方向的に上に存在し、選択デバイス１６は、個々のストリング１２と個別に（即ち、電気的に）結合する。選択デバイス１６は、（図示されていない）他の回路に選択デバイスを接続するために、（概略的に示された）導電性接点２５と接続してもよい。選択デバイスは、例えば示されるように、トランジスタを含んでもよい。例示的な選択デバイス１６は、チャネル１８、ゲート誘電体２０、およびゲート誘電体２０近傍のゲート材料２２を個別に含むものとして示される。本明細書で記述された任意の材料および／もしくは構造は、均質であってもよいし、不均質であってもよい。さらに、各々は、（プラズマを利用するか、もしくはプラズマを利用しない）任意の好適な既存もしくは開発中の技術を利用して形成されてもよく、原子層堆積、化学蒸着、物理蒸着、エピタキシャル成長、拡散ドーピング、およびイオン注入がその例である。例示的なチャネルおよびゲート材料は、好適な異なる濃度のドーパントでドープされた半導電性材料（例えば、ポリシリコン）を含み、チャネル１８上およびチャネル１８下のドープされた半導電性材料は、一実施形態においては、選択デバイストランジスタのソース／ドレインとして機能する。例示的なゲート誘電体は、二酸化シリコンおよび／もしくは窒化シリコンである。チャネル１８は、断面が円形であるものとして示されているが、他の形状が使用されてもよい。
幾つかの実施形態においては、個々のチャネルは、列に沿って互いに間隔が空けられ、ゲート材料は、それらの列に沿って走る複数のゲート線に配列される。一つ以上の列のチャネルは、個々のゲート線内にあってもよい。例えば、図１および図２は、ゲート線２６（２６ａ−２６ｈとして示される）を含むメモリアレイ１０の一部を示すが、各ゲート線は、個々のストリング１２より高さ方向的に上に個別にあるチャネル１８の複数の（示されるのは２つの）列２４ａ、２４ｂを含む。チャネル１８は、個々のストリング１２内のメモリセル１４のチャネル材料の延長であってもよい。図示された実施形態においては、個々のゲート線は、個々のゲート線２６ａ−ｈの材料２２によって個別に包囲される間隔の空いたチャネル１８の複数の列を含む。個々のトランジスタ選択デバイス１６のゲート部分は、其々の各選択デバイスに対する電流を活性化するための幾つかの機能的最小寸法環２８（図２および図３）と考えられてもよい。当該環の外側のゲート材料２２は、其々のゲート線２６ａ−ｈに沿って個々の隣接するゲート環を電気的に接続する導電性相互接続材料と考えられてもよい。環２８は、（図示されるように）事実上互いに間隔が空けられてもよいし、重なり合ってもよい（図示せず）。
誘電体材料３０は、真隣のゲート線２６の間に横方向に存在し、ドープされるおよび／もしくはドープされていない二酸化シリコンがその例である。誘電体材料３０とゲート線２６との互いに対する界面において、誘電体材料３０は、縦方向に非線形端３２を有し、ゲート線２６は、縦方向に非線形端３４（図１および図３）を有する。換言すると、誘電体材料３０およびゲート線２６は、そうした界面を形成する場所で非線形である縦方向の端を有する。理想的一実施形態においては、図示されるように、縦方向端３２／３４は曲線的である。別の実施例として、端３２および３４は、互いに対して縦方向に曲げる直線部分の組み合わせ（図示せず）を含むか、曲線および直線部分の組み合わせ（図示せず）を含んでもよい。
一実施形態においては、真隣のゲート線間の真隣の列におけるチャネルは、互いに対して縦方向に互い違いになり、一実施形態においては、例えば図示されるように、等距離に互い違いになる。具体的には、ゲート線２６ｂにおけるチャネル列２４ｂおよびゲート線２６ｃにおけるチャネル列２４ａは、互いに対して真隣である。さらに、誘電体材料３０を横断する列２６ｂおよび２６ｃにおけるチャネル１８は、互いに対して縦方向に互い違いであって、図１−図３の実施形態においては等距離である。一実施形態においては、全ての真隣の列のチャネルは、互いに縦方向に互い違いになる。例えば、図１−図３の実施形態においては、個々のゲート線２６ａ−ｈ内のチャネル列２４ａ、２４ｂは、真隣のゲート線間の列と同様に縦方向に互い違いである。
本発明の実施形態は、誘電体材料３０の幅を縮小しなくても真隣のゲート線間の間隔／幅を縮小することを可能とし、それによって、メモリセルの高さ方向に伸びるストリングを含むメモリアレイにおけるブロック高さを低下させる。例えば、図１は、寸法５５によって画定される広がり内にあるメモリセルストリングの集合によって画定されるメモリブロック６５（サブブロックとすることもできる）のブロック高さ寸法５５を示し、ブロック高さ寸法５５は、線形（即ち、縦方向に直線の）界面を有する誘電体およびゲート材料と比較して縮小されうる。
一実施形態においては、誘電体材料を横断する選択デバイスは、チャネル幅＋ゲート誘電体幅の２倍＋ゲート誘電体と誘電体材料との間のゲート材料幅＋誘電体材料幅に等しいピッチを有する。例えば、図３は、このような例示的ピッチＰ２がチャネル幅４０（例えば、チャネル半径の２倍）＋ゲート誘電体幅４１の２倍＋ゲート誘電体２０と誘電体材料３０との間のゲート材料幅４２＋誘電体材料幅４３に等しいことを示す。図示された実施形態においては、こうしたことは、ゲート誘電体２０の横方向の最外部端が誘電体材料３０およびゲート材料２２の界面の横方向の最内部位置（例えば、図３において直線５５によって示される）と線形に一致する場合に生じ得る。このようなピッチを生じる別の構造が使用されてもよいし、他のピッチが使用されてもよい。それとは関係なく、一実施形態においては、ゲート材料幅４２は、環２８の機能的最小寸法以下であって、一実施形態においては、（図示されるような）そうした寸法に等しく、一実施形態においては、そうした寸法より小さい（図示せず）。それとは関係なく、誘電体材料幅４３は、縦方向に沿って一定であってもよいし、一定でなくてもよく、幅４３は、図示された実施形態においては、一定である。
一実施形態においては、例えば、真隣のゲート線に対して列のチャネルが互いに縦方向に等距離に互い違いである場合、誘電体材料を横断する選択デバイスは以下のようにピッチＰ２を有する。
Figure 2016505221
 ここで、“Ｃ”は、真隣のゲート線における斜め方向に隣接するチャネル間の中心間距離であり、“Ａ”は、個々のゲート線の個々のチャネル列における縦方向に隣接するチャネル間の中心間距離である。例えば、図３を参照すると、そうした例示的ピッチＰ２は、真隣のゲート線２６ｂ、２６ｃにおける斜め方向に隣接するチャネル１８間の中心間距離Ｃについて図示され、ここで、“Ａ”は、ゲート線２６ｃのチャネル列２４ａにおける縦方向に隣接するチャネル１８間の中心間距離である。
図１−図３は、真隣のゲート線を横断する選択デバイスのピッチが、個々のゲート線内の選択デバイスのピッチよりも大きい（例えば、Ｐ２がＰ１よりも大きい）一実施形態を示す。あるいは、この関係は逆であってもよいし、これらの値は等しくてもよい。図４および図５は、例示する目的で、メモリアレイ１０ａの別の実施形態を示し、ここでは、真隣のゲート線を横断する選択デバイスのピッチ（Ｐ２’）が個々のゲート線内の選択デバイスのピッチ（Ｐ１）よりも小さい。こうしたことは、図１−図３の実施形態の幅４３と比較して、ゲート誘電体幅４３’を縮小することによって生じることがある。
幾つかの実施形態においては、メモリセルストリングは、高さ方向的に内部の層（ｔｉｅｒ）を通って伸びる活性領域柱（例えば、チャネル材料）を含む直列結合されたメモリセルを含む。内部の層は、柱に隣接する電荷格納構造および電荷格納構造に隣接するアクセス線を個別に含む。当該例示的実施形態は、図６を参照して記述され、上述された実施形態のうちの任意の実施形態に組み入れられてもよい。上記の実施形態における類似の参照番号は、適切な場合に利用される。図６は、ベース５２によって支持される積層５０を含む例示的構造４５を示す。ベース５２は、半導体基板を含んでもよい。本文書の文脈においては、“半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｓｕｂｓｔｒａｔｅ）”もしくは“半導電性基板（ｓｅｍｉｃｏｎｄｕｃｔｉｖｅ ｓｕｂｓｔｒａｔｅ）”という用語は、半導電性ウェーハ（単独もしくは他の材料をその上に含むアセンブリのいずれか）および半導電性材料層（単独もしくは他の材料を含むアセンブリのいずれか）などのバルク半導電性材料を含むがそのいずれにも限定はされない半導電性材料を含む任意の構造を意味するように定義される。“基板（ｓｕｂｓｔｒａｔｅ）”という用語は、上述された半導電性基板を含むがそれに限定はされない任意の支持構造のことを称する。
積層５０は、選択デバイス１６（概略的に図示される）が形成される外部の層５６の高さ方向的に内側にある層５４を含む。高さ方向に伸びるメモリセルストリング１２は、高さ方向的に内部の層５４を通って伸びる活性領域柱５８を個別に含み、一実施形態においては垂直に伸びる。柱５８は、外部の層５６内の（例えば、チャネル１８の少なくとも一部を形成する）選択デバイス１６へと伸びることがある。柱５８は、断面が円形もしくはその他の形状であってもよい。介在誘電体材料６０は、層５４の間にある。内部の層５４は、柱５８に隣接する電荷格納構造６２と、電荷格納構造６２に隣接するアクセス線６４とを個別に含む。アクセス線６４は、金属、金属元素、金属元素の合金、金属化合物および／もしくは導電性を有するようにドープされた半導電性材料などの任意の好適な導電性材料を含んでもよい。誘電体材料６５は、アクセス線６４と電荷格納構造６２との間にあり、二酸化シリコンおよび窒化シリコン合成物が例示的材料である。例示的な電荷格納構造６２は、誘電体材料７０（例えば、二酸化シリコンおよび／もしくは窒化シリコン）によって活性領域柱５８から分離された電荷格納材料６８を含むものとして図示されている。例示的な好適な電荷格納材料は、浮遊ゲート材料（例えば、ドープされた、もしくはドープされていないシリコン）および電荷捕捉材料（例えば、窒化シリコン、ナノドットなど）を含む。
外部の層５６内の選択デバイス１６は、選択ゲートドレイン（ＳＧＤ）および選択ゲートソース（ＳＧＳ）のうちの一つもしくはその組み合わせを含んでもよい。例えば、一実施形態においては、選択デバイス１６は、全てＳＧＤであってもよいし、一実施形態においては、ＳＧＳ７６のアレイは、層５４の高さ方向的に内側の内部の層７４内に提供され、個々のメモリセルストリング１２と個別に結合してもよい。別の実施例として、選択デバイス１６は、全てＳＧＳであってもよいし、例えば、パイプ型ビットコストスケーラブル（Ｐ−ＢｉＣＳ）ＮＡＮＤフラッシュ（図示せず）に関する、ＳＧＤおよびＳＧＳの組み合わせであってもよい。導電性接点もしくはその他の回路２５は、図６のあるページ平面に対して直行して走るビット線の形態であってもよく、例えば、異なる列にある個々の選択デバイス１６の高さ方向的に外側のソース／ドレイン領域（図示されていない）と結合する。
本発明の一実施形態は、メモリセルの高さ方向に伸びる複数のストリングを含む３−Ｄメモリアレイを包含する。これらは、個々のストリングより高さ方向的に上にあり、個々のストリングと個別に結合する選択デバイスのアレイをも含む。選択デバイスは、誘電体材料によって横方向に分離されたネスト型（入れ子構造）で縦方向に曲線のゲート線を含む。上述され、図１および図４に示された例示的実施形態は、このような３−Ｄメモリアレイの二つの実施例に過ぎない。上述されたような任意の他の特質も使用されてもよい。
［結論］
幾つかの実施形態においては、３−Ｄメモリアレイは、メモリセルの高さ方向に伸びる複数のストリングを含む。選択デバイスのアレイは、ストリングより高さ方向的に上にあり、個々のストリングと個別に結合する。選択デバイスは、チャネル、チャネルに隣接するゲート誘電体、ゲート誘電体に隣接するゲート材料を個別に含む。個々のチャネルは、互いに間隔を空けられる。ゲート材料は、ストリングより高さ方向的に上に、間隔の空いたチャネルの列に沿って走る複数のゲート線を含む。誘電体材料は、真隣のゲート線間に横方向にある。誘電体材料およびゲート線は、互いに対する界面に、縦方向に非線形の端を有する。
幾つかの実施形態においては、３−Ｄメモリアレイは、メモリセルの高さ方向に伸びる複数のストリングを含む。選択デバイスのアレイは、個々のストリングより高さ方向的に上にあり、個々のストリングと個別に結合する。選択デバイスは、誘電体材料によって横方向に分離された、ネスト型で縦方向に曲線のゲート線を含む。
幾つかの実施形態においては、３−Ｄメモリアレイは、メモリセルの高さ方向に伸びる複数のストリングを含む。選択デバイスのアレイは、個々のストリングより高さ方向的に上にあり、個々のストリングと個別に結合する。選択デバイスは、誘電体材料によって横方向に分離されたゲート線を含む。誘電体材料を横断する選択デバイスは、選択デバイスチャネル幅＋ゲート誘電体幅の２倍＋ゲート誘電体と誘電体材料との間のゲート線材料幅＋誘電体材料幅に等しいピッチを有する。
幾つかの実施形態においては、３−Ｄメモリアレイは、メモリセルの高さ方向に伸びる複数のストリングを含む。選択デバイスのアレイは、個々のストリングより高さ方向的に上にあり、個々のストリングと個別に結合する。選択デバイスは、誘電体材料によって横方向に分離されたゲート線を含む。選択デバイスは、個々のゲート線内に間隔の空いたチャネルの列を含む。真隣のゲート線に関する列におけるチャネルは、互いに対して縦方向に等距離に互い違いである。誘電体材料を横断する選択デバイスは、以下の式に等しいピッチＰを有する。
Figure 2016505221
 ここで、“Ｃ”は、真隣のゲート線における斜め方向に隣接するチャネル間の中心間距離であり、“Ａ”は、個々のゲート線におけるチャネル列における縦方向に隣接するチャネル間の中心間距離である。
幾つかの実施形態においては、３−Ｄメモリアレイは、メモリセルの高さ方向に伸びる複数のストリングを含む。選択デバイスのアレイは、個々のストリングより高さ方向的に上にあり、個々のストリングと個別に結合する。選択デバイスは、誘電体材料によって横方向に分離されたゲート線を含む。個々のゲート線は、個々のゲート線の材料によって個別に包囲された、間隔の空いた選択デバイスチャネルの複数の列を含む。真隣のゲート線を横断する選択デバイスのピッチは、個々のゲート線内の選択デバイスのピッチよりも小さい。
幾つかの実施形態においては、３−Ｄメモリアレイは、直列結合され、高さ方向に伸びるメモリセルの複数のストリングを含む。ストリングは、高さ方向的に内部の層を通って伸びる活性領域柱を個別に含む。内部の層は、柱に隣接する電荷格納構造と、電荷格納構造に隣接するアクセス線とを個別に含む。高さ方向的に外部の層は、個々のストリングに個別に結合する選択ゲートドレイン（ＳＧＤ）のアレイを含む。ＳＧＤは、活性領域柱の一つより高さ方向的に上にあり、活性領域柱の一つに結合されたチャネル柱を含む。ゲート誘電体は、チャネル柱を包囲し、ゲート材料はゲート誘電体を包囲する。ゲート材料は、チャネル柱の列に沿って走る外部の層内の複数のＳＧＤゲート線を含む。真隣のゲート線間で真隣の列におけるチャネル柱は、互いに対して縦方向に等距離に互い違いである。誘電体材料は、外部の層内にあり、真隣のゲート線を横方向に分離する。誘電体材料およびゲート線は、互いに対する界面において、縦方向に曲線の端を有する。

Claims (34)

  1. メモリセルの高さ方向に伸びる複数のストリングと、
    個々の前記複数のストリングより高さ方向的に上にあり、個々の前記複数のストリングに個別に結合する複数の選択デバイスのアレイであって、前記複数の選択デバイスは、チャネルと、前記チャネルに隣接するゲート誘電体と、前記ゲート誘電体に隣接するゲート材料とを個別に含み、前記複数の個々のチャネルは、互いに間隔を空けられ、前記ゲート材料は、前記複数のストリングより高さ方向的に上に、間隔の空いた前記複数のチャネルの複数の列に沿って走る複数のゲート線を含む、前記アレイと、
    真隣の前記複数のゲート線間に横方向にある誘電体材料であって、 前記誘電体材料および前記複数のゲート線は、互いに対する界面において、複数の縦方向に非線形の端を有する、前記誘電体材料と、
    を含む、
    ことを特徴とする３−Ｄメモリアレイ。
  2. 前記誘電体材料および前記複数のゲート線は、前記界面において縦方向に曲線の複数の端を有する、
    ことを特徴とする３−Ｄメモリアレイ。
  3. 前記真隣の複数のゲート線間で真隣の前記複数の列における前記複数のチャネルは、互いに対して縦方向に互い違いである、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  4. 真隣の前記複数のゲート線間で真隣の前記複数の列における前記複数のチャネルは、互いに対して縦方向に等距離に互い違いである、
    ことを特徴とする請求項３に記載の３−Ｄメモリアレイ。
  5. 真隣の前記全ての列の前記複数のチャネルは、互いに対して縦方向に互い違いである、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  6. 真隣の前記複数のゲート線間で真隣の前記複数の列の前記複数のチャネルは、互いに対して縦方向に等距離に互い違いである、
    ことを特徴とする請求項３に記載の３−Ｄメモリアレイ。
  7. 前記複数の個々のゲート線における間隔の空いた複数のチャネルの複数の列を含む、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  8. 前記複数のメモリセルは、個々の前記ストリング内に直列に結合され、前記複数のストリングは、高さ方向的に内部の層を通って伸びる活性領域柱を個別に含み、前記複数の内部の層は、前記複数の柱に隣接する複数の電荷格納構造と、前記複数の電荷格納構造に隣接する複数のアクセス線とを個別に含み、前記複数の選択デバイスは、複数の選択ゲートドレイン（ＳＧＤ）を含む、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  9. 前記誘電体材料を横断する前記複数の選択デバイスは、チャネル幅＋ゲート誘電体幅の２倍＋前記ゲート誘電体と前記誘電体材料との間のゲート材料幅＋誘電体材料幅に等しいピッチを有する、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  10. 真隣の前記複数のゲート線に関する前記複数の列における前記複数のチャネルは、互いに対して縦方向に等距離に互い違いであり、
    前記誘電体材料を横断する前記複数の選択デバイスは、
    Figure 2016505221
     に等しいピッチＰを有し、ここで、“Ｃ”は、真隣の前記複数のゲート線における斜め方向に隣接する複数のチャネル間の中心間距離であり、“Ａ”は、個々の前記複数のゲート線における前記複数のチャネルの列における縦方向に隣接する複数のチャネル間の中心間距離である、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  11. 個々の前記複数のゲート線は、個々の前記ゲート線の材料によって個別に包囲される、間隔の空いた複数のチャネルの複数の列を含み、
    真隣の前記複数のゲート線を横断する前記複数の選択デバイスのピッチは、個々の前記複数のゲート線内の前記複数の選択デバイスのピッチよりも小さい、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  12. 個々の前記複数のゲート線は、個々の前記ゲート線の材料によって個別に包囲される、間隔の空いた複数のチャネルの複数の列を含み、
    真隣の前記複数のゲート線を横断する前記複数の選択デバイスのピッチは、個々の前記複数のゲート線内の前記複数の選択デバイスのピッチよりも大きい、
    ことを特徴とする請求項１に記載の３−Ｄメモリアレイ。
  13. メモリセルの高さ方向に伸びる複数のストリングと、
    個々の前記複数のストリングより高さ方向的に上にあり、個々の前記複数のストリングと個別に結合する複数の選択デバイスのアレイであって、前記複数の選択デバイスは、誘電体材料によって横方向に分離されたネスト型の縦方向に曲線の複数のゲート線を含む、前記アレイと、
    を含む、
    ことを特徴とする３−Ｄメモリアレイ。
  14. 前記複数の選択デバイスは、個々の前記複数のゲート線中の列に沿って互いから個別に間隔を空けられた複数のチャネルを含み、真隣の前記複数のゲート線間で真隣の前記複数の列の前記複数のチャネルは、互いに対して縦方向に互い違いである、
    ことを特徴とする請求項１３に記載の３−Ｄメモリアレイ。
  15. 前記複数のメモリセルは、個々の前記複数のストリング内に直列に結合され、前記複数のストリングは、高さ方向的に複数の内部の層を通って伸びる活性領域柱を個別に含み、前記複数の内部の層は、前記複数の柱に隣接する複数の電荷格納構造と、前記複数の電荷格納構造に隣接する複数のアクセス線とを個別に含む、
    ことを特徴とする請求項１３に記載の３−Ｄメモリアレイ。
  16. 前記複数の選択デバイスは複数の選択ゲートドレイン（ＳＧＤ）を含む、
    ことを特徴とする請求項１５に記載の３−Ｄメモリアレイ。
  17. 複数のメモリセルの高さ方向に伸びる複数のストリングと、
    個々の前記複数のストリングより高さ方向的に上にあり、個々の前記複数のストリングと個別に結合する複数の選択デバイスのアレイであって、前記複数の選択デバイスは、誘電体材料によって横方向に分離された複数のゲート線を含む、前記アレイと、
    を含み、
    前記誘電体材料を横断する前記複数の選択デバイスは、選択デバイスチャネル幅＋ゲート誘電体幅の２倍＋前記ゲート誘電体と前記誘電体材料との間のゲート線材料幅＋誘電体材料幅に等しいピッチを有する、
    ことを特徴とする３−Ｄメモリアレイ。
  18. 前記複数の選択デバイスは、個々の前記複数のゲート線内に複数のチャネルの列を含み、真隣の前記複数のゲート線に関する前記複数の列中の前記複数のチャネルは、互いに対して縦方向に等距離に互い違いであり、
    前記誘電体材料を横断する前記複数の選択デバイスは、
    Figure 2016505221
     に等しいピッチＰを有し、ここで、“Ｃ”は、真隣の前記複数のゲート線における斜め方向に隣接する複数のチャネル間の中心間距離であり、“Ａ”は、個々の前記複数のゲート線中の前記複数のチャネルの列において縦方向に隣接する複数のチャネル間の中心間距離である、
    ことを特徴とする請求項１７に記載の３−Ｄメモリアレイ。
  19. 個々の前記複数のゲート線は、個々の前記ゲート線の材料によって個別に包囲される間隔の空いた複数の選択デバイスチャネルの複数の列を含み、
    真隣の前記複数のゲート線を横断する前記複数の選択デバイスのピッチは、個々の前記複数のゲート線内の前記複数の選択デバイスのピッチよりも小さい、
    ことを特徴とする請求項１７に記載の３−Ｄメモリアレイ。
  20. 真隣の前記複数のゲート線に関する前記複数の列中の前記複数のチャネルは、互いに対して縦方向に等距離に互い違いであり、
    前記誘電体材料を横断する前記複数の選択デバイスは、
    Figure 2016505221
     に等しいピッチＰを有し、ここで、“Ｃ”は、真隣の前記複数のゲート線における斜め方向に隣接する複数のチャネル間の中心間距離であり、“Ａ”は、個々の前記複数のゲート線中の前記複数のチャネルの列において縦方向に隣接する複数のチャネル間の中心間距離である、
    ことを特徴とする請求項１９に記載の３−Ｄメモリアレイ。
  21. 真隣の全ての前記複数の列の前記複数のチャネルは、互いに対して縦方向に互い違いである、
    ことを特徴とする請求項２０に記載の３−Ｄメモリアレイ。
  22. 前記複数のメモリセルは、個々の前記複数のストリング内で直列に結合され、前記複数のストリングは、高さ方向的に複数の内部の層を通って伸びる活性領域柱を個別に含み、前記複数の内部の層は、前記複数の柱に隣接する複数の電荷格納構造と、前記複数の電荷格納構造に隣接する複数のアクセス線とを個別に含み、前記複数の選択デバイスは複数の選択ゲートドレイン（ＳＧＤ）を含む、
    ことを特徴とする請求項１７に記載の３−Ｄメモリアレイ。
  23. 複数のメモリセルの高さ方向に伸びる複数のストリングと、
    個々の前記複数のストリングより高さ方向的に上にあり、個々の前記複数のストリングと個別に結合する複数の選択デバイスのアレイであって、前記複数の選択デバイスは、誘電体材料によって横方向に分離された複数のゲート線を含み、前記複数の選択デバイスは、個々の前記複数のゲート線内に間隔の空いた複数のチャネルの列を含み、真隣の前記複数のゲート線に関する前記複数の列における前記複数のチャネルは、互いに対して縦方向に等距離に互い違いである、前記アレイと
    を含み、
    前記誘電体材料を横断する前記複数の選択デバイスは、
    Figure 2016505221
     に等しいピッチＰを有し、ここで、“Ｃ”は、真隣の前記複数のゲート線における斜め方向に隣接する複数のチャネル間の中心間距離であり、“Ａ”は、個々の前記複数のゲート線における前記複数のチャネルの列において縦方向に隣接する複数のチャネル間の中心間距離である、
    ことを特徴とする３−Ｄメモリアレイ。
  24. 個々の前記複数のゲート線は、個々の前記ゲート線の材料によって個別に包囲される間隔の空いた複数のチャネルの複数の列を含み、
    真隣の前記複数のゲート線を横断する前記複数の選択デバイスのピッチは、個々の前記複数のゲート線内の前記複数の選択デバイスのピッチよりも小さい、
    ことを特徴とする請求項２３に記載の３−Ｄメモリアレイ。
  25. 前記複数のメモリセルは、個々の前記複数のストリング内で直列に結合され、前記複数のストリングは、高さ方向的に複数の内部の層を通って伸びる活性領域柱を個別に含み、前記複数の内部の層は、前記複数の柱に隣接する複数の電荷格納構造と、前記複数の電荷格納構造に隣接する複数のアクセス線とを個別に含み、前記複数の選択デバイスは、複数の選択ゲートドレイン（ＳＧＤ）を含む、
    ことを特徴とする請求項２３に記載の３−Ｄメモリアレイ。
  26. 複数のメモリセルの高さ方向に伸びる複数のストリングと、
    個々の前記複数のストリングより高さ方向的に上にあり、個々の前記複数のストリングと個別に結合する複数の選択デバイスのアレイであって、前記複数の選択デバイスは、誘電体材料によって横方向に分離された複数のゲート線を含み、個々の前記複数のゲート線は、個々の前記ゲート線の材料によって個別に包囲される間隔の空いた複数の選択デバイスチャネルの複数の列を含む、前記アレイと、
    を含み、
    真隣の前記複数のゲート線を横断する前記複数の選択デバイスのピッチは、個々の前記複数のゲート線内の前記複数の選択デバイスのピッチよりも小さい、
    ことを特徴とする３−Ｄメモリアレイ。
  27. 前記複数のメモリセルは、個々の前記複数のストリング内で直列に結合され、前記複数のストリングは、高さ方向的に複数の内部の層を通って伸びる活性領域柱を個別に含み、前記複数の内部の層は、前記複数の柱に隣接する複数の電荷格納構造と、前記複数の電荷格納構造に隣接する複数のアクセス線とを個別に含み、前記複数の選択デバイスは、複数の選択ゲートドレイン（ＳＧＤ）を含む、
    ことを特徴とする請求項２６に記載の３−Ｄメモリアレイ。
  28. 複数のメモリセルの直列結合された高さ方向に伸びる複数のストリングであって、前記複数のストリングは、複数の高さ方向的に内部の層を通って伸びる活性領域柱を個別に含み、前記複数の内部の層は、前記複数の柱に隣接する複数の電荷格納構造と、前記複数の電荷格納構造に隣接する複数のアクセス線とを個別に含む、前記ストリングと、
    個々の前記複数のストリングと個別に結合する複数の選択ゲートドレイン（ＳＧＤ）のアレイを含む高さ方向的に外部の層であって、前記ＳＧＤは、前記複数の活性領域柱の一つより高さ方向的に上にあり前記複数の活性領域柱のうちの一つと結合されたチャネル柱を個別に含み、ゲート誘電体は、前記チャネル柱を包囲し、ゲート材料は、前記ゲート誘電体を包囲し、前記ゲート材料は、前記複数のチャネル柱の複数の列に沿って走る前記外部の層中に複数のＳＧＤゲート線を含み、真隣の前記複数のゲート線間で真隣の複数の列中の前記複数のチャネル柱は、互いに対して縦方向に等距離に互い違いである、前記外部の層と、
    真隣の前記複数のゲート線を横方向に分離する前記外部の層中の誘電体材料であって、前記誘電体材料および前記複数のゲート線は、互いに対する界面において縦方向に曲線の複数の端を有する、前記誘電体材料と、
    を含む、
    ことを特徴とする３−Ｄメモリアレイ。
  29. 前記複数の内部の層の高さ方向的に内側の層を含み、前記内側の層は、個々の前記複数のストリング内で個別に結合する複数の選択ゲートソース（ＳＧＳ）のアレイを含む、
    ことを特徴とする請求項２８に記載の３−Ｄメモリアレイ。
  30. 真隣の全ての前記複数の列の前記複数のチャネル柱は、互いに対して縦方向に互い違いである、
    ことを特徴とする請求項２８に記載の３−Ｄメモリアレイ。
  31. 前記誘電体材料を横断する前記ＳＧＤは、チャネル柱幅＋ゲート誘電体幅の２倍＋前記ゲート誘電体と前記誘電体材料との間のゲート材料幅＋誘電体材料幅に等しいピッチを有する、
    ことを特徴とする請求項２８に記載の３−Ｄメモリアレイ
  32. 前記誘電体材料を横断する前記ＳＧＤは、
    Figure 2016505221
     に等しいピッチＰを有し、ここで、“Ｃ”は、真隣の前記複数のゲート線における斜め方向に隣接する複数のチャネル柱間の中心間距離であり、“Ａ”は、個々の前記複数のゲート線における前記複数のチャネル柱の列における縦方向に隣接する複数のチャネル柱間の中心間距離である、
    ことを特徴とする請求項２８に記載の３−Ｄメモリアレイ。
  33. 個々の前記複数のゲート線は、個々の前記ゲート線の材料によって個別に包囲される間隔の空いた複数の選択デバイスチャネル柱の複数の列を含み、
    真隣の前記複数のゲート線を横断する前記複数のＳＧＤのピッチは、個々の前記複数のゲート線内の前記複数のＳＧＤのピッチよりも小さい、
    ことを特徴とする請求項２８に記載の３−Ｄメモリアレイ。
  34. 前記複数の個々のゲート線は、前記個々のゲート線の材料によって個別に包囲される間隔の空いた複数のチャネルの複数の列を含み、
    前記複数の真隣のゲート線を横断する前記複数の選択デバイスのピッチは、個々の前記複数のゲート線の内の前記複数の選択デバイスのピッチよりも大きい、
    ことを特徴とする請求項２８に記載の３−Ｄメモリアレイ。
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