JP6131102B2 - 逐次比較型a/d変換器及びその駆動方法 - Google Patents
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Description
図10,図11は、第1の実施形態に係る逐次比較型A/D変換器を示す回路図である。図10はサンプルフェーズの状態を示し、図11はコンバージョンフェーズの状態を示している。図10,図11において、図1,図2と同一物には同一符号を付して、その詳細な説明は省略する。
図18,図19は、第2の実施形態に係る逐次比較型A/D変換器を示す回路図である。図18はサンプルフェーズの状態を示し、図19はコンバージョンフェーズの状態を示している。図18,図19において、図10,図11と同一物には同一符号を付して、その詳細な説明は省略する。
前記D/A変換部の前記第1の出力端子に接続された比較部と、
前記比較部の出力に応じて前記制御コードを出力する制御部とを有し、
前記比較部には、前記抵抗ラダーから前記比較部のオフセット電圧をキャンセルする電圧が供給されることを特徴とする逐次比較型A/D変換器。
前記D/A変換部の前記第1の出力端子からの出力が入力される前置増幅器と、
比較回路と、
前記前置増幅器の出力端子と前記比較回路の入力端子との間に配置された第1の容量と、
前記抵抗ラダーの第2の出力端子と前記比較回路の前記入力端子との間に配置されて前記制御部によりオン−オフする第1のスイッチとを有することを特徴とする付記1に記載の逐次比較型A/D変換器。
前記制御部により制御されて前記比較回路の前記入力端子をコモン電圧に保持する第2のスイッチと、
前記第2の容量と接地との間に配置された第3のスイッチとを有することを特徴とする付記2に記載の逐次比較型A/D変換器。
前記アナログ入力信号に対応するデジタル信号の上位Nビット(Nは任意の整数)を決定する第1のD/A変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Mビット(Mは任意の整数)を決定する、前記抵抗ラダーを含む第2のD/A変換器と、
前記第1のD/A変換器と前記第2のD/A変換器との間に接続されて前記制御部からの信号によりオン−オフする第4のスイッチとを有することを特徴とする付記2又は3に記載の逐次比較型A/D変換器。
前記サンプルフェーズの間に前記D/A変換部から前記比較部に当該比較部内の比較回路のオフセット電圧に対応する電圧を前記抵抗ラダーにて生成して容量に保持し、
前記コンバージョンフェーズでは前記容量に保持した電荷により前記比較回路のオフセット電圧をキャンセルする
ことを特徴とする逐次比較型A/D変換器の駆動方法。
前記サンプルフェーズの間に前記記憶部に記憶した制御コードを前記D/A変換部に出力して、前記D/A変換部で前記比較回路のオフセット電圧に対応する電圧を生成することを特徴とする付記11に記載の逐次比較型A/D変換器の駆動方法。
前記アナログ入力信号に対応するデジタル信号の上位Nビット(Nは任意の整数)を決定する第1のD/A変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Mビット(Mは任意の整数)を決定する、前記抵抗ラダーを含む第2のD/A変換器と、
前記第1のD/A変換器と前記第2のD/A変換器との間に接続されて前記制御部からの信号によりオン−オフするスイッチ素子とを有し、
前記制御部は前記サンプルフェーズの間に前記アナログ入力信号を前記第1のD/A変換器にサンプリングするとともに、前記第2のD/A変換器を制御して前記比較回路のオフセット電圧に対応する電圧を生成することを特徴とすることを特徴とする付記11又は12に記載の逐次比較型A/D変換器の駆動方法。
Claims (9)
- 抵抗ラダーを含み、アナログ入力信号及び制御コードに応じた電圧を第1の出力端子から出力するD/A変換部と、
前記D/A変換部の前記第1の出力端子に接続された比較部と、
前記抵抗ラダーから前記比較部のオフセット電圧をキャンセルする電圧に対応する前記制御コードを記憶すると共に、前記比較部の出力に応じて前記制御コードを出力する制御部とを有し、
前記比較部には、前記抵抗ラダーから前記オフセット電圧をキャンセルする前記電圧が供給されることを特徴とする逐次比較型A/D変換器。 - 前記比較部は、
前記D/A変換部の前記第1の出力端子からの出力が入力される前置増幅器と、
比較回路と、
前記前置増幅器の出力端子と前記比較回路の入力端子との間に配置された第1の容量と、
前記抵抗ラダーの第2の出力端子と前記比較回路の前記入力端子との間に配置されて前記制御部によりオン−オフする第1のスイッチとを有することを特徴とする請求項1に記載の逐次比較型A/D変換器。 - 更に、前記比較回路の前記入力端子と前記第1のスイッチとの間に配置された第2の容量と、
前記制御部により制御されて前記比較回路の前記入力端子をコモン電圧に保持する第2のスイッチと、
前記第2の容量と接地との間に配置された第3のスイッチとを有することを特徴とする請求項2に記載の逐次比較型A/D変換器。 - 前記D/A変換部は、
前記アナログ入力信号に対応するデジタル信号の上位Nビット(Nは任意の整数)を決定する第1のD/A変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Mビット(Mは任意の整数)を決定する、前記抵抗ラダーを含む第2のD/A変換器と、
前記第1のD/A変換器と前記第2のD/A変換器との間に接続されて前記制御部からの信号によりオン−オフする第4のスイッチとを有することを特徴とする請求項2又は3に記載の逐次比較型A/D変換器。 - 前記第1のD/A変換器が容量D/A変換器であることを特徴とする請求項4に記載の逐次比較型A/D変換器。
- 更に、前記制御部から出力される前記制御コードに応じて前記第2のD/A変換器を駆動する駆動回路を有することを特徴とする請求項4に記載の逐次比較型A/D変換器。
- 前記比較回路が、ダイナミックラッチ回路であることを特徴とする請求項2乃至6のいずれか1項に記載の逐次比較型A/D変換器。
- 抵抗ラダーを含むD/A変換部と、比較部と、制御部とを備え、サンプルフェーズとコンバージョンフェーズとを交互に実行してアナログ入力信号に対応するデジタルコードを決定する逐次比較型A/D変換器の駆動方法において、
前記サンプルフェーズの間に前記D/A変換部から前記比較部に当該比較部内の比較回路のオフセット電圧に対応する電圧を前記抵抗ラダーにて生成して容量に保持し、
前記コンバージョンフェーズでは前記容量に保持した電荷により前記比較回路のオフセット電圧をキャンセルし、
前記制御部が、前記D/A変換部に制御コードを出力して前記D/A変換部から出力される信号電圧を順次変更し、前記比較回路から出力される信号の極性の変化の有無を検出するとそのときの制御コードを記憶部に記憶し、
前記サンプルフェーズの間に前記制御コードを前記D/A変換部に出力して、前記D/A変換部で前記比較回路のオフセット電圧に対応する電圧を生成する
ことを特徴とする逐次比較型A/D変換器の駆動方法。 - 前記D/A変換部は、
前記アナログ入力信号に対応するデジタル信号の上位Nビット(Nは任意の整数)を決定する第1のD/A変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Mビット(Mは任意の整数)を決定する、前記抵抗ラダーを含む第2のD/A変換器と、
前記第1のD/A変換器と前記第2のD/A変換器との間に接続されて前記制御部からの信号によりオン−オフするスイッチ素子とを有し、
前記制御部は前記サンプルフェーズの間に前記アナログ入力信号を前記第1のD/A変換器にサンプリングするとともに、前記第2のD/A変換器を制御して前記比較回路のオフセット電圧に対応する電圧を生成することを特徴とすることを特徴とする
請求項8に記載の逐次比較型A/D変換器の駆動方法。
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