JP2016212944A - 半導体装置、又は該半導体装置を有する電子部品 - Google Patents
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Abstract
【解決手段】半導体装置は、メモリセルアレイと、第1乃至第6容量素子と、第1乃至第4配線と、第1及び第2センスアンプと、を有し、メモリセルアレイは、第1及び第2センスアンプの上部に位置し、第1配線は、メモリセルアレイと、第1容量素子の一方の電極と、第1トランジスタのソース−ドレイン間を介して第3配線と、第5容量素子を介して第4配線と、第1センスアンプを介して第2配線と、に電気的に接続され、第2配線は、第2容量素子の一方の電極と、第2トランジスタのソース−ドレイン間を介して第4配線と、第6容量素子を介して第3配線と、に電気的に接続され、第3配線は、第3容量素子の一方の電極と、第2センスアンプを介して第4配線と電気的と、に接続され、第4配線は、第4容量素子の一方の電極と、に電気的に接続される。
【選択図】図1
Description
本発明の一態様は、回路と、第1メモリセルと、を有する半導体装置であって、回路は、第1トランジスタと、第2トランジスタと、第1乃至第6容量素子と、第1乃至第4配線と、第1センスアンプと、第2センスアンプと、を有し、第1センスアンプは、第1入出力端子と、第2入出力端子と、を有し、第2センスアンプは、第3入出力端子と、第4入出力端子と、を有し、第1容量素子の容量C1、第2容量素子の容量C2、第3容量素子の容量C3、及び第4容量素子の容量C4は、下記の式(a1)の関係を満たし、第5容量素子の容量C5、及び第6容量素子の容量C6は、下記の式(a2)の関係を満たし、第1メモリセルは、第1センスアンプ及び第2センスアンプの上方に位置し、第1配線は、第1容量素子の第1電極と、第1トランジスタのソース又はドレインの一方と、第5容量素子の第1電極と、第1入出力端子と、電気的に接続され、第2配線は、第2容量素子の第1電極と、第2トランジスタのソース又はドレインの一方と、第6容量素子の第1電極と、第2入出力端子と、電気的に接続され、第3配線は、第3容量素子の第1電極と、第1トランジスタのソース又はドレインの他方と、第6容量素子の第2電極と、第3入出力端子と、電気的に接続され、第4配線は、第4容量素子の第1電極と、第2トランジスタのソース又はドレインの他方と、第5容量素子の第2電極と、第4入出力端子と、電気的に接続され、第1メモリセルは、第1配線と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)において、さらに、第1ダミーセルを有し、第1ダミーセルは、第1メモリセルと同じ構成を有し、第1ダミーセルは、第1センスアンプ及び第2センスアンプの上方に位置し、第1ダミーセルは、第3配線と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)において、さらに、第2メモリセルを有し、第2メモリセルは、第1メモリセルと同じ構成を有し、第2メモリセルは、第1センスアンプ及び第2センスアンプの上方に位置し、第2メモリセルは、第3配線と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(3)において、さらに、第1ダミーセルと、第2ダミーセルと、を有し、第1ダミーセル及び第2ダミーセルは、それぞれ第1メモリセルと同じ構成を有し、第1ダミーセル及び第2ダミーセルは、第1センスアンプ及び第2センスアンプの上方に位置し、第1ダミーセルは、第3配線と電気的に接続され、第2ダミーセルは、第1配線と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(4)のいずれか一において、第1トランジスタ及び第2トランジスタは、第1センスアンプ及び第2センスアンプの上方に位置し、第1トランジスタ及び第2トランジスタの少なくとも一方は、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(4)のいずれか一において、第1トランジスタ及び第2トランジスタの少なくとも一方は、チャネル形成領域にシリコンを有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(6)のいずれか一において、第1メモリセル及び第2メモリセルは、それぞれ第7容量素子を有し、第1乃至第7容量素子は、第1センスアンプ及び第2センスアンプの上方に位置することを特徴とする半導体装置である。
本発明の一態様は、回路と、第1乃至第3メモリセルと、を有する半導体装置であって、回路は、第1乃至第4トランジスタと、第1乃至第8容量素子と、第1乃至第6配線と、第1センスアンプと、第2センスアンプと、を有し、第1センスアンプは、第1入出力端子と、第2入出力端子と、を有し、第2センスアンプは、第3入出力端子と、第4入出力端子と、を有し、第1容量素子の容量C1、第2容量素子の容量C2、第3容量素子の容量C3、第4容量素子の容量C4、第5容量素子の容量C5、及び第6容量素子の容量C6は、下記の式(a3)の関係を満たし、第7容量素子の容量C7、及び第8容量素子の容量C8は、下記の式(a4)の関係を満たし、第1乃至第3メモリセルは、第1センスアンプ及び第2センスアンプの上方に位置し、第1配線は、第1容量素子の第1電極と、第1トランジスタのソース又はドレインの一方と、第7容量素子の第1電極と、第1入出力端子と、電気的に接続され、第2配線は、第2容量素子の第1電極と、第2トランジスタのソース又はドレインの一方と、第8容量素子の第1電極と、第2入出力端子と、電気的に接続され、第3配線は、第3容量素子の第1電極と、第1トランジスタのソース又はドレインの他方と、第3トランジスタのソース又はドレインの一方と、電気的に接続され、第4配線は、第4容量素子の第1電極と、第2トランジスタのソース又はドレインの他方と、第4トランジスタのソース又はドレインの一方と、電気的に接続され、第5配線は、第5容量素子の第1電極と、第3トランジスタのソース又はドレインの他方と、第8容量素子の第2電極と、第3入出力端子と、電気的に接続され、第6配線は、第6容量素子の第1電極と、第4トランジスタのソース又はドレインの他方と、第7容量素子の第2電極と、第4入出力端子と、電気的に接続され、第1メモリセルは、第1配線と電気的に接続され、第2メモリセルは、第3配線と電気的に接続され、第3メモリセルは、第5配線と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(8)において、第1乃至第4トランジスタは、第1センスアンプ及び第2センスアンプの上方に位置し、第1乃至第4トランジスタの少なくともいずれか一は、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(8)において、第1乃至第4トランジスタの少なくともいずれか一は、チャネル形成領域にシリコンを有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(8)乃至前記(10)のいずれか一において、第1乃至第3メモリセルは、それぞれ第9容量素子を有し、第1乃至第9容量素子は、第1センスアンプ及び第2センスアンプの上方に位置することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(11)のいずれか一において、第1乃至第3メモリセルは、それぞれ第5トランジスタを有し、第5トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(12)のいずれか一の半導体装置と、プロセッサコアと、を有することを特徴とする電子部品である。
本実施の形態では、本発明の一態様の半導体装置の構成例とその動作例について説明する。
本発明の一態様である半導体装置の構成例を図1に示す。半導体装置100は、メモリセルアレイと、読み出し回路と、を積層した記憶装置であり、層LYR1、及び層LYR2を有している。層LYR1は、読み出し回路を有し、層LYR2は、メモリセルアレイを有している。
次に、半導体装置100の動作例について、図6乃至図9を用いて、説明する。
メモリセルMCA[i]に保持されたデータが”11”の時の、半導体装置100の動作例について説明する。図6に示すタイミングチャートTC1−1は、メモリセルMCA[i]に保持されたデータが”11”であった場合において、そのデータの読み出し動作期間における配線BLA−1、配線BLA−2、配線BLB−1、配線BLB−2、及び配線TGの電位の変化を表している。
メモリセルMCA[i]に保持されたデータが”10”の時の、半導体装置100の動作例について説明する。図7に示すタイミングチャートTC1−2は、メモリセルMCA[i]に保持されたデータが”10”であった場合において、そのデータの読み出し動作期間における配線BLA−1、配線BLA−2、配線BLB−1、配線BLB−2、及び配線TGの電位の変化を表している。
<<動作例1−3>>
メモリセルMCA[i]に保持されたデータが”01”の時の、半導体装置100の動作例について説明する。図8に示すタイミングチャートTC1−3は、メモリセルMCA[i]に保持されたデータが”01”であった場合において、そのデータの読み出し動作期間における配線BLA−1、配線BLA−2、配線BLB−1、配線BLB−2、及び配線TGの電位の変化を表している。
メモリセルMCA[i]に保持されたデータが”00”の時の、半導体装置100の動作例について説明する。図9に示すタイミングチャートTC1−4は、メモリセルMCA[i]に保持されたデータが”00”であった場合において、そのデータの読み出し動作期間における配線BLA−1、配線BLA−2、配線BLB−1、配線BLB−2、及び配線TGの電位の変化を表している。
上述では、半導体装置100の構成例と動作例について説明したが、本発明の一態様はこれに限定されない。例えば、配線BLB−1にメモリセルアレイMCALAとは別のメモリセルアレイを設けて、メモリセルの数を増やした構成で読み出し動作を行うこともできる。
本実施の形態では、実施の形態1とは別の構成例と動作例について、説明する。
本発明の一態様である半導体装置の構成例を図11に示す。半導体装置200は、メモリセルアレイと、読み出し回路と、を積層した記憶装置であり、層LYR1、及び層LYR2を有している。層LYR1は、読み出し回路を有し、層LYR2は、メモリセルアレイを有している。
次に、半導体装置200の動作例について、図12を用いて、説明する。
上述では、半導体装置200の構成例と動作例について説明したが、本発明の一態様はこれに限定されない。例えば、配線BLB−1にメモリセルアレイMCALAとは別のメモリセルアレイを設けて、メモリセルの数を増やした構成で読み出し動作を行うことができる。
本実施の形態では、実施の形態1及び実施の形態2とは別の構成例と動作例について、説明する。
本発明の一態様である半導体装置の構成例を図14に示す。半導体装置300は、メモリセルアレイと、読み出し回路と、を積層した記憶装置であり、層LYR1、及び層LYR2を有している。層LYR1は、読み出し回路を有し、層LYR2は、複数のメモリセルを有している。
次に、半導体装置300の動作例について、図15、及び図16を用いて、説明する。図15、及び図16は、半導体装置300の動作を示すタイミングチャートである。
図15に示すタイミングチャートTC3−1は、メモリセルアレイMCALAの中のいずれかのメモリセルMCA[i]に保持されたデータを読み出す動作期間において、配線BLA−1、配線BLA−2、配線BLB−1、配線BLB−2、配線BLC−1、配線BLC−2、配線TGL及び配線TGRの電位の変化を表している。なお、本動作例で読み出すデータは”10”としている。
図16に示すタイミングチャートTC3−2は、メモリセルアレイMCALCの中のいずれかのメモリセルMCC[p]に保持されたデータを読み出す動作期間において、配線BLA−1、配線BLA−2、配線BLB−1、配線BLB−2、配線BLC−1、配線BLC−2、配線TGL及び配線TGRの電位の変化を表している。なお、本動作例で読み出すデータは”10”としている。
上述では、半導体装置300の構成例と動作例について説明したが、本発明の一態様はこれに限定されない。例えば、配線BLA−1、配線BLA−2、配線BLB−1、配線BLB−2、配線BLC−1、配線BLC−2、に備わる寄生容量の大きさがそれぞれ容量素子CA1、容量素子CA2、容量素子CB1、容量素子CB2、容量素子CC1、容量素子CC2の容量の大きさと等しい場合、容量素子CA1、容量素子CA2、容量素子CB1、容量素子CB2を設ける必要はない。つまり、配線の寄生容量を考慮し、容量素子の代わりに配線の寄生容量を用いた回路の構成を採用することにより、半導体装置の回路面積を低減することができる。また、 例えば、読み出したメモリセルの保持容量、配線の寄生容量、トランジスタの寄生容量などの影響も考慮して、容量素子CA1、容量素子CA2、容量素子CB1、容量素子CB2、容量素子CC1、容量素子CC2、容量素子CX1、容量素子CX2の容量をそれぞれ適した値に変更して、回路を作製してもよい。
本発明の一態様に係る記憶装置の構成の一例について、図17を用いながら説明する。
本実施の形態では、上記実施の形態に示した半導体装置を適用したCPU(Central Processor Unit)について説明する。
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
図19(A)乃至図19(C)は、トランジスタ1400aの上面図及び断面図である。図19(A)は上面図である。図19(B)は、図19(A)に示す一点鎖線A1−A2に対応する断面図であり、図19(C)は、図19(A)に示す一点鎖線A3−A4に対応する断面図である。なお、図19(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線A1−A2をトランジスタ1400aのチャネル長方向、一点鎖線A3−A4をトランジスタ1400aのチャネル幅方向と呼ぶ場合がある。
まず、金属酸化物1431乃至金属酸化物1433に適用可能な金属酸化物について説明を行う。
基板1450としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
絶縁膜1401は、基板1450と導電膜1414を電気的に分離させる機能を有する。
導電膜1411乃至導電膜1414して、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
導電膜1421乃至導電膜1424として、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
領域1441、領域1442は、例えば、導電膜1421、導電膜1423が、金属酸化物1431、金属酸化物1432の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域1441、領域1442には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域1441、領域1442に含まれるキャリア濃度が増加する。その結果、領域1441、領域1442が低抵抗化する。
絶縁膜1406は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜1406は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
図19に示すトランジスタ1400aは、導電膜1414及び絶縁膜1402、絶縁膜1403を省略してもよい。その場合の例を図22に示す。
図23に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、1432の幅を広げてもよい。その場合の例を図24に示す。
図23に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、金属酸化物1432から成る領域(以下、フィンと呼ぶ)を複数設けてもよい。その場合の例を図25に示す。
図26(A)乃至図26(D)は、トランジスタ1400fの上面図及び断面図である。図26(A)は、トランジスタ1400fの上面図であり、図26(B)は図26(A)に示す一点鎖線A1−A2に対応する断面図であり、図26(C)は一点鎖線A3−A4に対応する断面図である。なお、一点鎖線A1−A2をチャネル長方向、一点鎖線A3−A4をチャネル幅方向という場合がある。トランジスタ1400fもトランジスタ1400a等と同様に、s−channel構造のトランジスタである。トランジスタ1400fでは、ゲート電極を構成する導電膜1412の側面に接して、絶縁膜1409が設けられている。絶縁膜1409及び導電膜1412は、絶縁膜1407及び絶縁膜1408に覆われている。絶縁膜1409はトランジスタ1400fのサイドウォール絶縁膜として機能する。トランジスタ1400aと同様に、ゲート電極を導電膜1411乃至導電膜1413の積層としてもよい。
図27(A)及び図27(B)は、トランジスタ1680の上面図及び断面図である。図27(A)は上面図であり、図27(A)に示す一点鎖線A−B方向の断面が図27(B)に相当する。なお、図27(A)及び図27(B)では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線A−B方向をチャネル長方向と呼称する場合がある。
本実施の形態では、上記実施の形態に示す半導体装置100、半導体装置110、半導体装置200、半導体装置300(以下、まとめて半導体装置CDと呼称する)に適用可能なデバイスの構成例について、図28乃至図31を用いて説明を行う。
図28(A)、図28(B)は半導体装置CDの断面図の一部を示している。図28(A)は、半導体装置CDのメモリセルMCA[1]乃至メモリセルMCA[m]、メモリセルMCB[1]乃至メモリセルMCA[n]、メモリセルMCC[1]乃至メモリセルMCC[p]、ダミーセルMCDA、ダミーセルMCDB(以下、まとめてメモリセルMCと呼称する)を構成するトランジスタのチャネル長方向の断面図を表している。また、図28(B)は、半導体装置CDのメモリセルMCを構成するトランジスタのチャネル幅方向の断面図を表している。
半導体装置CDは、半導体装置CDが有する全てのOSトランジスタを、同一の層に形成してもよい。その場合の例を、図29(A)、図29(B)に示す。図28と同様に、図29(A)は半導体装置CDのメモリセルMCを構成するトランジスタのチャネル長方向の断面図を表し、図29(B)は半導体装置CDのメモリセルMCを構成するトランジスタのチャネル幅方向の断面図を表している。
本実施の形態では、上記実施の形態で説明したOSトランジスタに適用可能な酸化物半導体膜の構造について説明する。
以下では、酸化物半導体の構造について説明する。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図37、図38を用いて説明する。
図37(A)では上述の実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
次に上述した電子部品を適用した電子機器について説明する。
本実施の形態では、本発明の一態様の記憶装置を備えることができるRFタグの使用例について図39を用いながら説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図39(A)参照)、記録媒体(DVDやビデオテープ等、図39(B)参照)、包装用容器類(包装紙やボトル等、図39(C)参照)、乗り物類(自転車等、図39(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器(液晶表示装置、EL表示装置、テレビジョン装置、又は携帯電話)等の物品、若しくは各物品に取り付ける荷札(図39(E)、図39(F)参照)等に設けて使用することができる。
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書で説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
以下では、上記実施の形態中で言及した語句の定義について説明する。
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース(ソース領域又はソース電極)とドレイン(ドレイン領域又はドレイン電極)との間の距離をいう。
本明細書等において、チャネル幅とは、例えば、上面図において半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
BL2 配線
RBL1 配線
RBL2 配線
WL1 配線
WL2 配線
CNODE1 配線
CNODE2 配線
BLA−1 配線
BLA−2 配線
BLB−1 配線
BLB−2 配線
BLC−1 配線
BLC−2 配線
CSA[1] 容量素子
CSA[m] 容量素子
CSDA 容量素子
CSB[1] 容量素子
CSB[n] 容量素子
CSDB 容量素子
CSC[1] 容量素子
CSC[p] 容量素子
CA1 容量素子
CA2 容量素子
CB1 容量素子
CB2 容量素子
CC1 容量素子
CC2 容量素子
CX1 容量素子
CX2 容量素子
LYR1 層
LYR2 層
MCA[1] メモリセル
MCA[m] メモリセル
MCDA ダミーセル
MCB[1] メモリセル
MCB[n] メモリセル
MCDB ダミーセル
MCC[1] メモリセル
MCC[p] メモリセル
MCALA メモリセルアレイ
MCALB メモリセルアレイ
MCALC メモリセルアレイ
TA[1] トランジスタ
TA[m] トランジスタ
TDA トランジスタ
TB[1] トランジスタ
TB[n] トランジスタ
TDB トランジスタ
TC[1] トランジスタ
TC[p] トランジスタ
TG 配線
TGL 配線
TGR 配線
Tr1 トランジスタ
Tr2 トランジスタ
TrL1 トランジスタ
TrL2 トランジスタ
TrR1 トランジスタ
TrR2 トランジスタ
VC 配線
WLA[1] 配線
WLA[m] 配線
WLDA 配線
WLB[1] 配線
WLB[n] 配線
WLDB 配線
WLC[1] 配線
WLC[p] 配線
BLA 配線
BLB 配線
BLC 配線
T0 時刻
T1 時刻
T2 時刻
T3 時刻
T4 時刻
T5 時刻
T6 時刻
CD 半導体装置
L1 層
L2 層
L3 層
L4 層
L5 層
L6 層
L7 層
L8 層
L9 層
L10 層
L11 層
L12 層
C1 容量素子
TrA トランジスタ
TrB トランジスタ
TrC トランジスタ
OS1 トランジスタ
OS2 トランジスタ
C0 容量素子
100 半導体装置
110 半導体装置
200 半導体装置
210 半導体装置
300 半導体装置
101 センスアンプ
102 センスアンプ
1400a トランジスタ
1400b トランジスタ
1400c トランジスタ
1400d トランジスタ
1400e トランジスタ
1400f トランジスタ
1401 絶縁膜
1402 絶縁膜
1403 絶縁膜
1404 絶縁膜
1405 絶縁膜
1406 絶縁膜
1407 絶縁膜
1408 絶縁膜
1409 絶縁膜
1411 導電膜
1412 導電膜
1413 導電膜
1414 導電膜
1415 開口部
1421 導電膜
1422 導電膜
1423 導電膜
1424 導電膜
1430 金属酸化物
1431 金属酸化物
1431a 金属酸化物
1431b 金属酸化物
1431c 金属酸化物
1432 金属酸化物
1432a 金属酸化物
1432b 金属酸化物
1432c 金属酸化物
1433 金属酸化物
1441 領域
1442 領域
1450 基板
1451 低抵抗領域
1452 低抵抗領域
1461 領域
1461a 領域
1461b 領域
1461c 領域
1461d 領域
1461e 領域
1462 領域
1463 領域
1680 トランジスタ
1681 絶縁膜
1682 半導体
1683 導電膜
1684 導電膜
1685 絶縁膜
1686 絶縁膜
1687 絶縁膜
1688 導電膜
1689 導電膜
1700 基板
1701 素子分離層
1702 絶縁体
1703 絶縁体
1704 絶縁体
1705 絶縁体
1706 絶縁体
1710 導電体
1711 導電体
1712 導電体
1713 導電体
1714 導電体
1715 導電体
1716 導電体
1717 導電体
1718 導電体
1719 導電体
1730 配線
1731 配線
1732 配線
1733 配線
1734 配線
1735 配線
1736 配線
1737 配線
1751 第1の電極
1752 第2の電極
1753 絶縁体
1790 ゲート電極
1792 ウェル
1793 チャネル形成領域
1794 低濃度不純物領域
1795 高濃度不純物領域
1796 導電性領域
1797 ゲート絶縁膜
1798 側壁絶縁層
1799 側壁絶縁層
2100 CPU
2101 基板
2102 プロセッサコア
2103 記憶装置
2104 PMU
2105 データバス
2600 記憶装置
2601 周辺回路
2610 メモリセルアレイ
2621 ローデコーダ
2622 ワード線ドライバ回路
2630 ビット線ドライバ回路
2631 カラムデコーダ
2632 プリチャージ回路
2633 センスアンプ
2634 書き込み回路
2640 出力回路
2660 コントロールロジック回路
4000 RFタグ
4700 電子部品
4701 リード
4702 プリント基板
4703 回路部
4704 回路基板
5201 筐体
5202 筐体
5203 表示部
5204 表示部
5205 マイクロホン
5206 スピーカー
5207 操作キー
5208 スタイラス
5301 筐体
5302 冷蔵室用扉
5303 冷凍室用扉
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 第1筐体
5602 第2筐体
5603 第1表示部
5604 第2表示部
5605 接続部
5606 操作キー
5701 車体
5702 車輪
5703 ダッシュボード
5704 ライト
5801 第1筐体
5802 第2筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
6000 記憶装置
6100 メモリセル
Claims (13)
- 回路と、第1メモリセルと、を有する半導体装置であって、
前記回路は、第1トランジスタと、第2トランジスタと、第1乃至第6容量素子と、第1乃至第4配線と、第1センスアンプと、第2センスアンプと、を有し、
前記第1センスアンプは、第1入出力端子と、第2入出力端子と、を有し、
前記第2センスアンプは、第3入出力端子と、第4入出力端子と、を有し、
前記第1メモリセルは、前記第1センスアンプ及び前記第2センスアンプの上方に位置し、
前記第1配線は、前記第1容量素子の第1電極と、前記第1トランジスタのソース又はドレインの一方と、前記第5容量素子の第1電極と、前記第1入出力端子と、電気的に接続され、
前記第2配線は、前記第2容量素子の第1電極と、前記第2トランジスタのソース又はドレインの一方と、前記第6容量素子の第1電極と、前記第2入出力端子と、電気的に接続され、
前記第3配線は、前記第3容量素子の第1電極と、前記第1トランジスタのソース又はドレインの他方と、前記第6容量素子の第2電極と、前記第3入出力端子と、電気的に接続され、
前記第4配線は、前記第4容量素子の第1電極と、前記第2トランジスタのソース又はドレインの他方と、前記第5容量素子の第2電極と、前記第4入出力端子と、電気的に接続され、
前記第1メモリセルは、前記第1配線と電気的に接続されることを特徴とする半導体装置。 - 請求項1において、
さらに、第1ダミーセルを有し、
前記第1ダミーセルは、前記第1メモリセルと同じ構成を有し、
前記第1ダミーセルは、前記第1センスアンプ及び前記第2センスアンプの上方に位置し、
前記第1ダミーセルは、前記第3配線と電気的に接続されることを特徴とする半導体装置。 - 請求項1において、
さらに、第2メモリセルを有し、
前記第2メモリセルは、前記第1メモリセルと同じ構成を有し、
前記第2メモリセルは、前記第1センスアンプ及び前記第2センスアンプの上方に位置し、
前記第2メモリセルは、前記第3配線と電気的に接続されることを特徴とする半導体装置。 - 請求項3において、
さらに、第1ダミーセルと、第2ダミーセルと、を有し、
前記第1ダミーセル及び前記第2ダミーセルは、それぞれ前記第1メモリセルと同じ構成を有し、
前記第1ダミーセル及び前記第2ダミーセルは、前記第1センスアンプ及び前記第2センスアンプの上方に位置し、
前記第1ダミーセルは、前記第3配線と電気的に接続され、
前記第2ダミーセルは、前記第1配線と電気的に接続されることを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一において、
前記第1トランジスタ及び前記第2トランジスタは、前記第1センスアンプ及び前記第2センスアンプの上方に位置し、
前記第1トランジスタ及び前記第2トランジスタの少なくとも一方は、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一において、
前記第1トランジスタ及び前記第2トランジスタの少なくとも一方は、チャネル形成領域にシリコンを有することを特徴とする半導体装置。 - 請求項1乃至請求項6のいずれか一において、
前記第1メモリセル及び前記第2メモリセルは、それぞれ第7容量素子を有し、
前記第1乃至第7容量素子は、前記第1センスアンプ及び前記第2センスアンプの上方に位置することを特徴とする半導体装置。 - 回路と、第1乃至第3メモリセルと、を有する半導体装置であって、
前記回路は、第1乃至第4トランジスタと、第1乃至第8容量素子と、第1乃至第6配線と、第1センスアンプと、第2センスアンプと、を有し、
前記第1センスアンプは、第1入出力端子と、第2入出力端子と、を有し、
前記第2センスアンプは、第3入出力端子と、第4入出力端子と、を有し、
前記第1乃至第3メモリセルは、前記第1センスアンプ及び前記第2センスアンプの上方に位置し、
前記第1配線は、前記第1容量素子の第1電極と、前記第1トランジスタのソース又はドレインの一方と、前記第7容量素子の第1電極と、前記第1入出力端子と、電気的に接続され、
前記第2配線は、前記第2容量素子の第1電極と、前記第2トランジスタのソース又はドレインの一方と、前記第8容量素子の第1電極と、前記第2入出力端子と、電気的に接続され、
前記第3配線は、前記第3容量素子の第1電極と、前記第1トランジスタのソース又はドレインの他方と、前記第3トランジスタのソース又はドレインの一方と、電気的に接続され、
前記第4配線は、前記第4容量素子の第1電極と、前記第2トランジスタのソース又はドレインの他方と、前記第4トランジスタのソース又はドレインの一方と、電気的に接続され、
前記第5配線は、前記第5容量素子の第1電極と、前記第3トランジスタのソース又はドレインの他方と、前記第8容量素子の第2電極と、前記第3入出力端子と、電気的に接続され、
前記第6配線は、前記第6容量素子の第1電極と、前記第4トランジスタのソース又はドレインの他方と、前記第7容量素子の第2電極と、前記第4入出力端子と、電気的に接続され、
前記第1メモリセルは、前記第1配線と電気的に接続され、
前記第2メモリセルは、前記第3配線と電気的に接続され、
前記第3メモリセルは、前記第5配線と電気的に接続されることを特徴とする半導体装置。 - 請求項8において、
前記第1乃至前記第4トランジスタは、前記第1センスアンプ及び前記第2センスアンプの上方に位置し、
前記第1乃至前記第4トランジスタの少なくともいずれか一は、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。 - 請求項8において、
前記第1乃至前記第4トランジスタの少なくともいずれか一は、チャネル形成領域にシリコンを有することを特徴とする半導体装置。 - 請求項8乃至請求項10のいずれか一において、
前記第1乃至第3メモリセルは、それぞれ第9容量素子を有し、
前記第1乃至第9容量素子は、前記第1センスアンプ及び前記第2センスアンプの上方に位置することを特徴とする半導体装置。 - 請求項1乃至請求項11のいずれか一において、
前記第1乃至第3メモリセルは、それぞれ第5トランジスタを有し、
前記第5トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。 - 請求項1乃至請求項12のいずれか一の半導体装置と
プロセッサコアと、を有することを特徴とする電子部品。
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