JP2001282164A - 表示装置用駆動装置 - Google Patents

表示装置用駆動装置

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JP2001282164A
JP2001282164A JP2000099890A JP2000099890A JP2001282164A JP 2001282164 A JP2001282164 A JP 2001282164A JP 2000099890 A JP2000099890 A JP 2000099890A JP 2000099890 A JP2000099890 A JP 2000099890A JP 2001282164 A JP2001282164 A JP 2001282164A
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circuit
power
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Yusuke Tsutsui
雄介 筒井
Makoto Kitagawa
誠 北川
Mitsugi Kobayashi
貢 小林
Hisao Uehara
久夫 上原
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 表示装置などの電源システムにおいて、表示
を可能としつつ簡単な構成でパワーセーブモードに対応
可能とする。 【解決手段】 液晶等の表示装置の電源回路３００が、
通常動作時は昇圧電源電圧ＶＤＤ２を出力し、パワーセ
ーブ時には、電源回路３００内の出力切り替え用のスイ
ッチを制御することで、通常表示動作時よりも低い非昇
圧電源電圧ＶＤＤ２を発生し、これを駆動回路１００の
アナログ系回路（Ｄ／Ａ変換回路１２及びアンプ１４）
に供給し、アナログ系回路での消費電力低減を図る。ま
た、電源回路内の出力切り替え用のスイッチ及び電源用
クロックの供給を制御することで、パワーセーブ時に、
電源をオフ制御せずに低い電源電圧発生するモードに
も、電源をオフ制御するモードにも切り替えることもで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、表示装置、特に
パワーセーブモードに対応し、低消費電力な表示装置の
ための駆動装置に関する。
【０００２】
【従来の技術】液晶表示装置や有機ＥＬ表示装置等に代
表される平面表示装置は、薄型で軽量かつ低消費電力で
あることから、携帯電話などの携帯機器の表示装置とし
て優れており、多くの携帯機器に用いられている。
【０００３】図１０は、携帯電話の表示装置として用い
られる液晶表示装置の構成を示している。液晶表示装置
は、一対の基板間に液晶が封入されて構成された液晶表
示（ＬＣＤ）パネル２００と、このＬＣＤパネル２００
を駆動する駆動回路１０１と、駆動回路１０１及びＬＣ
Ｄパネル２００に必要な電源電圧を供給する電源回路３
５０を備えている。
【０００４】駆動回路１０１は、供給されるＲＧＢデジ
タルデータをラッチするラッチ回路１０、ラッチしたデ
ータをアナログデータに変換するデジタルアナログ（Ｄ
／Ａ）変換回路１２、変換されたアナログデータを増幅
し液晶表示パネル２００にＲ，Ｇ，Ｂアナログ表示デー
タとして供給するアンプ１４を備える。また駆動回路１
０１は、タイミングコントローラ（Ｔ／Ｃ）２２と、図
示しないＣＰＵから命令を受け取って命令に応じた制御
信号を出力するＣＰＵインターフェース（Ｉ／Ｆ）回路
２０を備える。Ｔ／Ｃ２２は、ドットクロックDOTCLK、
水平同期信号Hsync、垂直同期信号Vsync等のタイミング
信号に基づいて、液晶表示パネル２００での表示に適し
たタイミング信号を発生している。
【０００５】電源回路３５０は、必要に応じて複数の電
源電圧を発生しており、ここでは、低電圧駆動に適した
ＣＭＯＳ論理回路で構成され、デジタル信号処理を行う
上述のラッチ回路１０には低電圧の電源電圧ＶＤＤ１を
供給し、Ｄ／Ａ変換回路１２、アンプ１４にはより高電
圧の電源電圧ＶＤＤ２、ＬＣＤパネル２００には更に高
電圧の電源電圧ＶＤＤ３を供給している。
【０００６】図１１（ａ）及び（ｂ）はそれぞれ、上記
複数の電圧のうち、電圧ＶＤＤ２を発生する従来の電源
回路の構成を示しており、図１１（ａ）に示す電源回路
３５０は、スイッチングレギュレータ型、図１１（ｂ）
に示す電源回路３５０はチャージポンプ型回路である。
【０００７】図１１（ａ）のスイッチングレギュレータ
型の電源回路３５０は、入出力の間にこの順に設けられ
たコイルＬ１及びダイオードＤ１、所定パルス信号を発
振する発振回路３５ｓ、発振回路３５ｓからのパルス信
号をゲートに受けるトランジスタＴｒ３６を備える昇圧
部３５１を有し、発振回路３５ｓからのパルス信号によ
ってトランジスタＴｒ３６をオンオフ制御することで、
コイルＬ１及びダイオードＤ１において入力電圧ＶINを
昇圧しており、得られた昇圧電源電圧ＶＤＤ２は、液晶
駆動回路１０１に動作電源として供給されている。ま
た、電源回路３５０は、その出力端とグランドとの間
に、分圧抵抗Ｒ３７及びＲ３８を有し、コンパレータ３
６がこの抵抗Ｒ３７とＲ３８との間の分圧と基準電圧Ｖ
refとを比較して比較信号を出力する。そして、コンパ
レータ３６からの出力電圧ＶＤＤ２に応じた比較信号に
基づいて発振回路３５ｓの発振周波数を制御すること
で、出力電圧ＶＤＤ２が安定するように制御している。
【０００８】図１１（ｂ）のチャージポンプ型の電源回
路３５０は、２つのキャパシタＣ１，Ｃ２と、このキャ
パシタへの入力電圧の供給ルートを切り替えるキャパシ
タ用スイッチＳＷ１〜ＳＷ４、該スイッチＳＷ１〜ＳＷ
４の切替を制御するためのパルス信号を発生する発振回
路３５ｃ、ＡＮＤゲート３７及びＮＡＮＤゲート３９を
備えている。
【０００９】発振回路３５ｃは、例えばデューティ比１
／２のパルス信号を発生し、このパルス信号がＡＮＤゲ
ート３７を介してスイッチＳＷ１及びＳＷ２に供給さ
れ、ＮＡＮＤゲート３９を介してスイッチＳＷ３及びＳ
Ｗ４に供給され、スイッチＳＷ１及びＳＷ２と、スイッ
チＳＷ３及びＳＷ４とを交互に開閉している。
【００１０】スイッチＳＷ３及びＳＷ４が閉じると、キ
ャパシタＣ１の図中上側の電極に入力電圧ＶINが印加さ
れ、下側の電極はグランド（ＧＮＤ）電位となってキャ
パシタＣ１が充電される。次のタイミングでスイッチＳ
Ｗ３及びＳＷ４が開いて反対にスイッチＳＷ１及びＳＷ
２が閉じると、キャパシタＣ１の図中の下側電極に入力
電圧ＶINが印加され、キャパシタＣ１の上側電極の電位
が入力電圧ＶINの２倍の電位まで昇圧され、キャパシタ
Ｃ１の上側電極とキャパシタＣ２との間から引き出され
た出力端から入力電圧ＶINの２倍の出力電圧ＶＤＤ２を
得ている。
【００１１】ところで、例えば携帯電話等の携帯機器に
おいては、消費電力低減の要求が非常に強く、機器の表
示装置についても消費電力の一層の低下が求められてい
る。この要求に対応するため、従来より非動作時には、
装置電源をオフ制御することで装置の消費電力削減を行
うパワーセーブモードが採用されている。
【００１２】図１０に示す表示装置においてもこのよう
なパワーセーブモードに対応しており、Ｉ／Ｆ回路２０
が、図示しないＣＰＵから送出されるパワーセーブ制御
命令を解析し、パワーセーブ制御信号を発生している。
パワーセーブ制御信号は、例えば、通常動作時とパワー
セーブ時とでレベルが異なる信号で、図１１の電源回路
３５０に供給されており、図１１（ａ）及び（ｂ）のい
ずれの形式の電源回路３５０も、パワーセーブ制御信号
がパワーセーブを表すレベルになると、電源電圧ＶＤＤ
２の発生を停止する構成を有している。また、図示しな
いが、同様に、電源ＶＤＤ３もオフ制御され、ＬＣＤパ
ネル２００への電源供給が停止する。
【００１３】図１１（ａ）の電源回路３５０では、トラ
ンジスタＴｒ３５、Ｔｒ３７及びＴｒ３８、抵抗Ｒ３５
及びＲ３６、及びインバータ３８によって、このような
パワーセーブモードに対応している。なお、ここでは、
パワーセーブ制御信号が通常動作時Ｌレベル、パワーセ
ーブ時Ｈレベルとなる。
【００１４】通常動作時には、Ｌレベルのパワーセーブ
制御信号を受け、発振回路３５ｓは発振動作し、トラン
ジスタＴｒ３７がオンして、入出力経路に設けられたト
ランジスタＴｒ３５をオンさせる。また、電源回路３５
０の出力端とグランドとの間に接続されたトランジスタ
Ｔｒ３８は、この時オフ制御されている。従って、通常
動作時は、入力電圧ＶINを昇圧部３５１で昇圧して得ら
れた電圧ＶＤＤ２が出力される。
【００１５】またパワーセーブ時にパワーセーブ制御信
号がＨレベルとなると、発振回路３５ｓが発振動作を停
止し、トランジスタＴｒ３７がオフしてトランジスタＴ
ｒ３５がオフ制御されるので、昇圧部３５１からの出力
が絶たれる。また、トランジスタＴｒ３８がオンするた
め、出力端がグランドに接続されることとなり、電源回
路３５０からの出力電圧が０Ｖ、つまり電源回路３５０
がオフ制御される。
【００１６】一方、図１１（ｂ）の電源回路３５０は、
通常動作時にＨレベル、パワーセーブ時にＬレベルとな
るパワーセーブ制御信号を受けて、該パワーセーブ制御
信号がＨレベルであれば通常通りにパルス信号を発生す
る。このためスイッチＳＷ１及びＳＷ２と、ＳＷ３及び
ＳＷ４とが交互に切り替え制御され、チャージポンプが
機能して入力電圧ＶINより高い出力電圧ＶＤＤ２を得
る。しかし、パワーセーブ時において、パワーセーブ制
御信号がＬレベルとなると、発振回路３５ｃは動作を停
止し、ＡＮＤゲート３７の出力がＬレベルに固定され、
ＮＡＮＤゲート３９の出力がＨレベルに固定されるた
め、キャパシタＣ１及びＣ２が放電されて出力電圧が低
下し、電源回路３５０はオフ制御される。
【００１７】このように、パワーセーブモードに対応す
る従来の電源回路では、パワーセーブ時に、表示装置の
駆動回路１０１やＬＣＤパネル２００に供給される電源
電圧をオフ制御することで、駆動回路１０１やＬＣＤパ
ネル２００での電力消費をなくし、表示装置としての消
費電力をセーブしている。
【００１８】
【発明が解決しようとする課題】しかしながら、上述の
ようにパワーセーブ時に電源回路をオフ制御してしまう
と、表示装置では表示ができなくなる。携帯電話を例に
挙げると、非通話時等にパワーセーブモードとなると、
内蔵する時計の示す時刻や電波状態などを表示したくと
も、表示電源がオフ制御されているので何も表示できな
い。
【００１９】パワーセーブ時にも表示を可能とするため
には、表示用電源をオフせずに、表示装置の駆動周波数
を低下させるという方法が考えられる。しかし、表示装
置では、ＣＰＵ等と異なり、その駆動周波数の低下は単
なる動作速度の低下だけでなく、表示品質に大きな影響
を与えてしまい、一定周波数以下になると表示フリッカ
が発生し、著しい表示品質の劣化を招いてしまう。従っ
て、駆動周波数の低下によるパワーセーブには、低下可
能な周波数に限界があり、それでは消費電力の低減効果
が余り高くない。
【００２０】また、例えばラッチ回路等のデジタル処理
系の回路においては、信号がＨからＬ、ＬからＨへ変化
する時に電力を消費するので、駆動周波数を低下させる
ことにより、その消費電力を低減することができる。し
かし、Ｄ／Ａ回路やアンプ等のアナログ処理系の回路で
は、その消費電力の駆動周波数に依存性は低く、駆動周
波数を低下させるだけでは、省電力化ができないという
問題がある。
【００２１】さらに、パワーセーブのために、通常低下
可能な駆動周波数よりさらに低い駆動周波数で表示を行
うには、ＬＣＤパネル内の素子構成の設計変更や液晶材
料の変更、或いはＬＣＤ駆動方法の変更などが必要で、
大がかりな設計変更となり装置のコストアップなどを招
いてしまう。
【００２２】上記課題を解決するために、この発明は、
より簡単な方法で効率的にパワーセーブモードに対応し
て消費電力を低減することが可能で、かつパワーセーブ
時にも表示が可能な表示装置を実現することを目的とす
る。
【００２３】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、以下のような特徴を有する。
【００２４】まず、本発明に係る表示装置用駆動装置で
は、デジタル信号を処理するデジタル信号処理回路と、
デジタル信号をアナログ信号に変換するデジタルアナロ
グ変換回路と、アナログ信号を処理するアナログ信号処
理回路と、を備え、表示部に表示を行わせるための信号
を発生する駆動回路と、前記駆動回路のための電源電圧
を発生する電源回路と、を有し、前記電源回路は、所定
パワーセーブが命ぜられると、前記デジタルアナログ変
換回路及び前記アナログ信号処理回路に供給する電源電
圧を通常動作時よりも低くすることを特徴とする。
【００２５】本発明の他の特徴は、上記駆動装置におい
て、前記デジタルアナログ変換回路が、前記電源回路か
らの電源に直列接続された複数の分圧抵抗を有し、該分
圧抵抗によって前記電源電圧を複数段階に分圧し、デジ
タルデータに応じた分圧を選択してアナログ信号を出力
することである。
【００２６】また本発明では、デジタル信号を処理する
デジタル信号処理回路と、デジタル信号をアナログ信号
に変換するデジタルアナログ変換回路と、アナログ信号
を処理するアナログ信号処理回路と、を備え、表示部に
表示を行わせるための信号を発生する表示装置用の駆動
回路であって、所定パワーセーブが命ぜられると、前記
デジタルアナログ変換回路及び前記アナログ信号処理回
路は、通常動作時よりも低下した電源電圧により動作す
ることを特徴とする。
【００２７】このようにパワーセーブが命じられたとき
に、駆動回路内のデジタルアナログ変換回路及びアナロ
グ信号処理回路における電源電圧を低下させるので、ア
ナログ信号を処理するこれらの回路において消費電力を
低減することができる。さらに、本発明においてこれら
アナログ信号を処理する回路は、電源電圧が低下しても
動作することが可能であり、パワーセーブ時であっても
表示部に表示を行わせるための信号を発生することがで
き、表示を行うことが可能である。
【００２８】本発明の他の特徴は、上記駆動装置におい
て、前記電源回路が、入力電圧を昇圧する昇圧部と、電
源出力端での電源電圧を抵抗分圧として検出し、これを
基準電圧と比較して前記電源電圧を維持するよう前記昇
圧部を制御するフィードバック部と、を備え、さらに、
前記電源電圧を検出するために前記電源出力端にそれぞ
れ接続され互いに抵抗値の異なる複数の抵抗、及び前記
複数の抵抗のうち前記フィードバック部に接続する抵抗
を選択するセレクタスイッチと、を有し、前記セレクタ
スイッチが選択する抵抗の抵抗値に応じて、電源電圧の
前記フィードバック部への入力分圧値が変更され、前記
デジタルアナログ変換回路及び前記アナログ信号処理回
路への出力電源電圧が変更されることである。
【００２９】本発明の他の特徴は、上記電源回路におい
て、出力電源電圧の低下が要求される時は、前記セレク
タスイッチにより抵抗値の小さい抵抗を選択させ、前記
フィードバック部への入力分圧値を上昇させることであ
る。
【００３０】本発明の他の特徴は、表示装置用駆動装置
において、上記電源回路が、入力電圧を昇圧する昇圧部
と、前記昇圧部と電源出力端との間の導通を制御する昇
圧電源出力スイッチと、電源入力端と前記電源出力端と
をバイパスする非昇圧電源出力スイッチと、を備え、２
種類の前記出力スイッチを切り替え制御して、昇圧電源
電圧又は非昇圧電源電圧のいずれかを出力することであ
る。
【００３１】電源回路がこのように、昇圧電源電圧と非
昇圧電源電圧を選択して出力することが可能であれば、
パワーセーブ命令が出されたとき、デジタルアナログ変
換回路及びアナログ信号処理回路に対し、通常動作時よ
りは低いが電源電圧を簡易な構成によって供給できる。
そして、デジタルアナログ変換回路及びアナログ信号処
理回路がパワーセーブ時にも非昇圧電源電圧によって動
作することができる。
【００３２】本発明の他の特徴は、上記駆動装置におい
て、電源回路が、複数のキャパシタ及び複数のキャパシ
タ用スイッチを備え、前記キャパシタ用スイッチの切り
替え制御により入力電圧を昇圧する昇圧部と、前記昇圧
部と電源出力端との間の導通を制御する昇圧電源出力ス
イッチと、電源入力端を前記電源出力端にバイパスする
非昇圧電源出力スイッチと、を備え、駆動回路がシステ
ムクロックを用いて作成した電源用クロックを、前記複
数のキャパシタ用スイッチの切り替え制御に用い、前記
出力スイッチの切り替え制御と、前記電源用クロックに
応じて、前記デジタルアナログ変換回路及び前記アナロ
グ信号処理回路に対し、昇圧電源電圧又は非昇圧電源電
圧のいずれかを出力するか、又は電源電圧の出力を停止
することである。
【００３３】或いは、電源回路は、所定発振回路からの
クロックを、前記複数のキャパシタ用スイッチの切り替
え制御に用い、前記出力スイッチの切り替え制御と、前
記発振回路からのクロックに応じて、前記デジタルアナ
ログ変換回路及び前記アナログ信号処理回路に対し、昇
圧電源電圧又は非昇圧電源電圧のいずれかを出力する
か、又は前記電源電圧の出力を停止してもよい。
【００３４】このような本発明の表示装置用駆動装置
は、少なくとも３種類の電源発生動作が可能で、通常動
作の他、複数のパワーセーブモードに対応し、装置機能
を維持しつつ消費電力の低減を図り、或いは消費電力の
低減を最優先する等、多くの動作モードに対応できる。
即ち、通常動作時に表示が可能であると共に、例えば要
求される消費電力の低減レベルが低い場合には、非昇圧
電源電圧を発生することで表示を可能とし、要求レベル
が高い場合には、電源をオフ制御することでこの電源を
動作電源とする回路等における消費電力をなくすという
ように、多くのパワーセーブモードに対応した高機能な
装置を提供することが可能となる。
【００３５】また、本発明では、上記電源回路におい
て、前記集積回路が所定パワーセーブ制御命令に基づ
き、昇圧電源発生モードか、非昇圧電源発生モードか、
電源停止モードかを判定し、結果に応じて、前記電源ク
ロックの供給と供給停止又は前記発振回路からのクロッ
クの供給と供給停止、及び前記出力スイッチの開閉を制
御することができる。
【００３６】このようなクロックの供給及び停止は、例
えばＣＰＵなどからの制御命令に基づいて簡単な構成に
よって制御でき、またスイッチの開閉制御についても簡
単な構成で実現でき、複数の動作モードに簡易な構成で
対応することが容易である。
【００３７】
【発明の実施の形態】以下、図面を用いてこの発明の好
適な実施の形態（以下実施形態という）について説明す
る。
【００３８】［実施形態１］図１は、実施形態１に係る
パワーセーブモード対応型表示装置の概略構成を示して
いる。この表示装置は、例えば携帯電話に搭載されるＬ
ＣＤなどの平面表示装置であり、表示パネル（以下にお
いてはＬＣＤパネル）２００と、駆動回路１００を有
し、更にこれら駆動回路１００及びパネル２００に、必
要な複数の電源電圧（例えばＶＤＤ１、ＶＤＤ２、ＶＤ
Ｄ３）を供給する電源回路３００を備えている。
【００３９】駆動回路１００は、上述の図１０と同様に
デジタル信号を処理するデジタル信号処理回路であるラ
ッチ回路１０、アナログ信号を処理する回路に該当する
Ｄ／Ａ変換回路１２及びアンプ１４を備えると共に、Ｉ
／Ｆ回路１６及びＴ／Ｃ１８を備える。Ｉ／Ｆ回路１６
は、図示しないＣＰＵから送出される命令を受け取って
これを解析し、命令に応じた制御信号を出力する。ＣＰ
Ｕから送出される命令は、パワーセーブ制御命令の他、
表示パネルでの表示位置の調整命令やコントラスト調整
命令などで、これらの制御命令は、予め定められたデジ
タル制御データに表されており、Ｉ／Ｆ回路１６は、ロ
ード信号（S-LOAD）及びＣＰＵクロック（S-CLOCK）に
従ってデジタル制御データ（S-DATA）を取り込み、制御
データに応じた制御信号を発生する。なお、Ｉ／Ｆ回路
１６の構成及びパワーセーブ制御信号の発生動作は、後
述する実施形態２（図７及び図８（ａ）〜（ｉ））と同
じで、ここでは説明を省略する。また、Ｔ／Ｃ１８は、
本実施形態１では、ドットクロックDOTCLK、水平同期信
号Hsync、垂直同期信号Vsync等のタイミング信号に基づ
いて、ＬＣＤパネル２００での表示に適したタイミング
信号を発生し、これをＬＣＤパネル２００に出力してい
る。
【００４０】本実施形態では、上記駆動回路１００のう
ち、アナログ系の処理回路、具体的にはＤ／Ａ変換回路
１２とアンプ１４とに対し、以下に説明する電源回路３
００によってパワーセーブ時に、通常動作時よりは低い
がこれらの回路が動作可能な電源電圧ＶＤＤ２を供給す
る。これにより、パワーセーブ時での表示部での表示を
可能としつつ、これらアナログ系回路における消費電力
の低減を図っている。
【００４１】（スイッチングレギュレータ型電源回路）
図２は、本実施形態１に係る電源回路３００のうちＶＤ
Ｄ２を発生する回路構成を示している。この電源回路３
００は、パワーセーブモードに対応したスイッチングレ
ギュレータ型の電源回路であり、Ｉ／Ｆ回路１６から供
給されるパワーセーブ制御信号に基づき、パワーセーブ
時にも、オフすることなく、Ｄ／Ａ変換回路１２及びア
ンプ１４に対し、通常動作時の電源電圧ＶＤＤ２よりも
低い電源電圧ＶＤＤ２を発生して供給している。なお、
パワーセーブ時の電源電圧ＶＤＤ２は、通常動作時より
は低電圧であるが、上記Ｄ／Ａ変換回路１２及びアンプ
１４が動作するのに必要な電圧以上に設定されている。
【００４２】電源回路３００は昇圧部３０１及びフィー
ドバック部３０２を有し、昇圧部３０１は、図１１
（ａ）の昇圧部３５１と同様、入出力間に設けられたコ
イルＬ１及びダイオードＤ１と、発振回路３０ｓ及び発
振回路３０ｓからのパルス信号をゲートに受けてオンオ
フし、コイルＬ１とダイオードＤ１との間の電圧をスイ
ッチングするトランジスタＴｒ３０を備える。
【００４３】また、フィードバック部３０２は、電源出
力端に接続された抵抗Ｒ１及びＲ２、これらの抵抗と接
続されて抵抗分圧を発生するための抵抗Ｒ３、これらの
抵抗によって検出される出力電源電圧の分圧値と基準電
圧Ｖrefとを比較するコンパレータ３１を備える。そし
て、抵抗分圧によって検出した出力電源電圧を維持する
よう、上記昇圧部３５１での昇圧動作、具体的には発振
回路３０ｓの発振周波数を制御している。
【００４４】電源出力端に接続された抵抗Ｒ１及びＲ２
の他端は、セレクタスイッチＳＷ３０によって、グラン
ドに接続された抵抗Ｒ３と接続可能となっている。抵抗
Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値よりも大きく、スイ
ッチＳＷ３０は、Ｉ／Ｆ回路１６からのパワーセーブ制
御信号が通常動作（例えばＨレベル）を示していれば、
抵抗Ｒ１を選択し、パワーセーブモード（例えばＬレベ
ル）を示していれば、抵抗Ｒ２を選択する。
【００４５】フィードバック部３０２の入力に該当する
コンパレータ３１の正入力端は、スイッチＳＷ３０によ
って選択された抵抗Ｒ１又はＲ２と、抵抗Ｒ３との間に
接続され、出力電圧の分圧が印加され、負入力端には基
準電圧Ｖrefが印加されている。よって、コンパレータ
３１は、抵抗Ｒ１とＲ３、又は抵抗Ｒ２とＲ３との抵抗
比に応じた分圧と、印加される基準電圧Ｖrefと比較し
て比較信号を出力し、この比較信号により発振回路３０
ｓの発振周波数が制御されている。
【００４６】上述のように通常動作時にパワーセーブ制
御信号が例えばＨレベルであると、スイッチＳＷ３０が
高抵抗の抵抗Ｒ１を選択するため、コンパレータ３１の
正入力端に印加される電圧は、所定の低電圧となる。そ
して、この正入力電圧と基準電圧Ｖrefとが比較され、
コンパレータ３１からの比較出力によって発振回路３０
ｓはコンパレータ３１の正入力端の電圧が低下しないよ
うにその発振周波数が制御され、これに応じてトランジ
スタＴｒ３０がオンオフされ、電源回路３００から駆動
回路のアナログ系回路への出力電源電圧は、高い所定の
電圧ＶＤＤ２（例えば５Ｖ）に維持される。
【００４７】一方、図示しないＣＰＵからパワーセーブ
が命令されると、これに応じてパワーセーブ制御信号は
例えばＬレベルとなり、スイッチＳＷ３０は、Ｒ１より
低抵抗の抵抗Ｒ２を選択する。このためコンパレータ３
１の正入力端電圧は、通常動作時と比較して高く、これ
が通常動作時と同じ基準電圧Ｖrefと比較されるため、
発振回路３０ｓは、コンパレータ３１の正入力端電圧が
低く（Ｒ１が選択されたときと同じ電圧に）なるよう
に、つまり出力電源電圧ＶＤＤ２が低くなるようにその
発振周波数が変化（低下）する。このため、発振回路３
０ｓからの低い周波数のパルス信号によってトランジス
タＴｒ３０がオンオフ制御され、電源回路３００からの
出力電圧ＶＤＤ２は、通常動作時と比較して低い電圧
（例えば３Ｖ）となり、これが維持される。
【００４８】このように、スイッチＳＷ３０によって抵
抗Ｒ１とＲ２を切り替えることで、スイッチングレギュ
レータ型の電源回路３００の出力電圧をパワーセーブ時
に０Ｖではなく、通常動作時より低い所定の電圧とする
ことが可能となっている。
【００４９】（チャージポンプ型電源回路）次に、パワ
ーセーブモードに対応した本実施形態１のチャージポン
プ型電源回路について図３を用いて説明する。図３に示
す電源回路３００は、通常動作時に発生する電源電圧Ｖ
ＤＤ２が入力電圧Ｖinの例えば２倍で、パワーセーブ時
には通常動作時より低く、入力電圧Ｖinと同等の電源電
圧ＶＤＤ２を発生する。発振回路３０ｃ、キャパシタ用
スイッチＳＷ１〜ＳＷ４、ＡＮＤゲート３２、ＮＡＮＤ
ゲート３３、キャパシタＣ１及びＣ２は、図１１（ｂ）
に示す従来の電源回路３５０と共通するが、本実施形態
の電源回路３００では、通常動作時とパワーセーブ時と
で出力電圧を切り替えるための構成として、昇圧電源電
圧出力スイッチとしてトランジスタＴｒ３１及びインバ
ータ３４、非昇圧電源電圧出力スイッチとしてトランジ
スタＴｒ３２を備える。
【００５０】通常動作時には、Ｉ／Ｆ回路１６から出力
されるＨレベルのパワーセーブ制御信号が、インバータ
３４を介して昇圧部（チャージポンプ）３０３の出力端
に設けられたトランジスタＴｒ３１をオン制御し、入出
力間をバイパスするために設けられたトランジスタＴｒ
３２をオフ制御する。従って、通常動作時には、スイッ
チＳＷ１及びＳＷ２と、スイッチＳＷ３及びＳＷ４とを
交互に切り替えることで入力電圧Ｖinを昇圧して得た出
力電圧ＶＤＤ２（例えば５Ｖ）をトランジスタＴｒ３１
を介して出力することができる。一方、パワーセーブ時
にパワーセーブ制御信号がＬレベルとなると、トランジ
スタＴｒ３１はオフ制御され、反対にトランジスタＴｒ
３２がオン制御される。従って、パワーセーブ時には、
電源回路３００の入力端と出力端とがトランジスタＴｒ
３２にバイパスされ、昇圧部３０３の出力はトランジス
タＴｒ３１によって遮断される。従って、図３の電源回
路３００からはパワーセーブ時に、非昇圧電圧電源、つ
まり入力電圧Ｖinがそのまま電源電圧ＶＤＤ２として出
力される。
【００５１】（駆動回路１００）次に、上記図２又は図
３に示すような電源回路３００から電源電圧ＶＤＤ２を
受けて動作する図１のＤ／Ａ変換回路１２とアンプ１４
について、さらに図４及び図５を参照して説明する。上
述のように本実施形態の電源回路３００から出力される
電源電圧ＶＤＤ２は、パワーセーブ時は通常動作時より
低くなるように制御される。そこで、本実施形態では、
Ｄ／Ａ変換回路１２として、図４に示すように、電源
（ＶＤＤ２）とグランドとの間に複数の分圧抵抗が直列
接続された抵抗型Ｄ／Ａ変換（ＲＤＡＣ）回路を採用し
ている。
【００５２】このＤ／Ａ変換回路１２は、電源電圧ＶＤ
Ｄ２が低下しても変換動作が可能であると共に、分圧抵
抗の電源電圧ＶＤＤ２が通常動作時（５Ｖ）とパワーセ
ーブ時（３Ｖ）とで変化すると、各分圧抵抗からの分圧
出力がこれに応じて変化する。よって、供給されるデジ
タルデータに応じて通常時と同様にスイッチ１２０を切
り替えることで、図５に示すように電源電圧ＶＤＤ２の
変化に応じて出力するアナログ信号の電圧レベルが変化
し、結果、アナログ信号の振幅を変化させることができ
る。なお、Ｄ／Ａ変換回路１２は、上記ＲＣＡＣ型には
限らず、その電源電圧が低下しても変換動作が可能であ
って、電源電圧と、入力デジタルデータに応じたアナロ
グ信号を得ることができるものであればよい。
【００５３】アンプ１４は、このような電源電圧の変化
に振幅が対応したアナログ信号を電源電圧ＶＤＤ２を利
用して増幅し、ＬＣＤパネル２００に出力する。
【００５４】抵抗分圧電源となる電源ＶＤＤ２が低くな
ればＤ／Ａ変換回路１２での消費電力は低下し、またア
ンプ１４の動作電源ＶＤＤ２も同様に低下するので、こ
こでの消費電力も低下する。
【００５５】このように、パワーセーブ時には通常動作
時よりも電源電圧ＶＤＤ２を低く制御することで、アナ
ログ系の処理を行う回路において、パワーセーブ時にそ
の消費電力を低減することができ、表示装置全体として
の消費電力をセーブすることが可能となっている。
【００５６】また、以上の説明では、図示しないＣＰＵ
からのパワーセーブ制御命令に従ってＩ／Ｆ１６から出
力されるパワーセーブ制御信号に基づき、電源回路３０
０の電源電圧を制御する場合を例に挙げているが、図１
に示すように装置使用者等が任意に切り替え可能なスイ
ッチ４００を設け、このスイッチ４００を切り替えるこ
とで、上記パワーセーブ制御信号を発生しても良く、こ
の制御信号を図１中点線で示すように電源回路３００に
供給する構成を採用しても良い。また、ＣＰＵからのパ
ワーセーブ制御命令を受けて動作すると共に、このスイ
ッチ４００を用いて使用者等が任意にパワーセーブを行
う構成とすることもできる。
【００５７】［実施形態２］次に、実施形態２に係るパ
ワーセーブモード対応の電源回路及びこれを用いた装置
について、図１及び図６〜図９を参照して説明する。上
記実施形態１の表示装置では、パワーセーブ時に電源を
オフ制御せず、アナログ系の回路の電源電圧ＶＤＤ２を
通常動作時よりも低く制御していたが、本実施形態２で
は、パワーセーブのモードに応じて、（モード１）実施
形態１のようにアナログ系回路の電源電圧ＶＤＤ２を通
常動作時より低く制御できると共に、（モード２）その
電源をオフ制御することも可能となっている。
【００５８】表示装置の全体構成は、図１に示す通りで
あるが、本実施形態２において電源回路３００には、Ｉ
／Ｆ回路１６（又はスイッチ４００）からのパワーセー
ブ制御信号１と、図１において２点鎖線で示すＴ／Ｃ回
路１８の電源用クロックとが供給されている。図６は、
実施形態２に係る電源回路３００の構成を示し、図７
は、上記駆動回路１００のＩ／Ｆ回路１６、及びＴ／Ｃ
１８の電源用クロック発生部を示し、図８は、パワーセ
ーブモード１の場合における本実施形態２の装置動作、
図９はパワーセーブモード２の場合における装置動作を
示している。
【００５９】電源回路３００のうち、図６に示すように
本実施形態２においてアナログ系回路の動作電源である
電源電圧ＶＤＤ２を発生する回路は、チャージポンプ型
電源回路であり、後述のようにＴ／Ｃ回路１８から電源
用クロックを受けて動作可能で発振回路３０ｃが不要で
あり、他の構成については上記図３の電源回路３００と
共通する。
【００６０】図７に示すように、Ｉ／Ｆ回路１６は、Ａ
ＮＤゲート１６９、フリップフロップ（Ｆ／Ｆ）１６１
〜１６８、インバータ１７０〜１７３、１７５〜１７７
及びＮＡＮＤゲート１７４及び１７８を備える。そし
て、ＣＰＵから送出されるロード信号（図８（ａ）：S-
LOAD）がＨレベルになると、ＣＰＵから供給されるクロ
ック（図８（ｂ）：S-CLOCK）の立ち上がりに従って、
制御データ（図８（ｃ）又は図９（ｃ）：S-DATA）を取
り込んで対応する制御信号を発生する。なお、この制御
データは４ビットで構成されており、以下では、図８
（ｃ）の”０００１”が電源電圧ＶＤＤ２を通常動作時
より低下させるパワーセーブモード１、図９（ｃ）の”
００１０”が電源回路をオフ制御するパワーセーブモー
ド２を表している場合を例に挙げて説明する。
【００６１】図７において、Ｉ／Ｆ回路１６のＦ／Ｆ１
６１〜１６４は、クロック（S-CLOCK）とロード信号（S
-LOAD）とのＡＮＤ出力ＯＵＴ169（図８（ｄ））を各ク
ロック端子ＣＫに受け、この出力ＯＵＴ169の立ち上が
り時にＤ端子に供給されるシリアル制御データ（S-DAT
A）を順次取り込み、これをＱ端子から出力する。Ｆ／
Ｆ１６５〜１６８は、インバータ１７０から出力される
ロード信号（S-LOAD）の反転信号をクロック端子ＣＫに
受け、対応するＤ端子に供給されるＦ／Ｆ１６１〜１６
４からのＱ出力を順次取り込み、これをＱ端子から出力
する。
【００６２】（パワーセーブモード１：制御データ”０
００１”の時）まず、命令がパワーセーブモード１の場
合における動作について説明する。Ｆ／Ｆ１６１〜１６
４は、それぞれ図８（ｄ）の出力ＯＵＴ169の立ち上が
りで、順次図８（ｃ）の制御データ”０００１”を取り
込むので、Ｆ／Ｆ１６２〜１６４のＱ出力（Ｑ
162〜164）は、図８（ｆ）に示すように全期間Ｌレベル
を維持し、Ｆ／Ｆ１６１のＱ出力（Ｑ161）だけが、ク
ロック（S-CLOCK）の４回目の立ち上がりでＬレベルか
らＨレベルに変化する。
【００６３】Ｆ／Ｆ１６５は、図８（ａ）のロード信号
（S-LOAD）の立ち下がり時に、Ｆ／Ｆ１６１のＱ出力
（Ｑ161）を取り込むため、図８（ｇ）に示すようにＦ
／Ｆ１６５のＱ出力（Ｑ165）は、ロード信号（S-LOA
D）の立ち下がりでＬレベルからＨレベルに変化する。
また、Ｆ／Ｆ１６６〜１６８のＤ端子には、上述のよう
に全期間ＬレベルのＦ／Ｆ１６２〜１６４のＱ出力が供
給されているため、図８（ｈ）に示すようにロード信号
（S-LOAD）が立ち下がっても、各Ｑ出力（Ｑ166〜1 68）
はＬレベルを維持する。
【００６４】ＮＡＮＤゲート１７４には、Ｆ／Ｆ１６５
からのＱ出力（Ｑ165）と、Ｆ／Ｆ１６６〜１６８のＱ
出力（Ｑ166〜168）をインバータ１７１〜１７３で反転
して得た反転出力が供給されている。よって、ＮＡＮＤ
ゲート１７４からは、図８（ｉ）に示すように、Ｑ出力
（Ｑ165）のレベルと反転Ｑ出力（Ｑ166〜168）のレベ
ルが共にＨレベルになるとＬレベルが出力される。つま
り、ＮＡＮＤゲート１７４からは、ロード信号（S-LOA
D）のＨレベル期間中に供給された制御データ（S-DAT
A）が”０００１”（＝パワーセーブ１）であった場合
にのみ、ロード信号の立ち下がりからＬレベルとなるパ
ワーセーブ制御信号１（Ａ）が出力される。
【００６５】また、ＮＡＮＤゲート１７８には、Ｆ／Ｆ
１６５、１６７及び１６８の各Ｑ出力（Ｑ165、167、16
8）をインバータ１７１〜１７３で反転して得た反転出
力と、Ｆ／Ｆ１６６からの非反転Ｑ出力（Ｑ166）とが
供給されている。よって、ＮＡＮＤゲート１７８からの
出力ＯＵＴ178は、全入力がＨレベルにそろう期間がな
く図８（ｊ）に示すように、全期間Ｈレベルを維持する
パワーセーブ制御信号２（Ｂ）となる。
【００６６】ＮＡＮＤゲート１７４から出力されるパワ
ーセーブ制御信号１は、実施形態１と同様、図６の電源
回路３００のＡＮＤゲート３２、ＮＡＮＤゲート３３、
トランジスタＴｒ３２及びインバータ３４を介してトラ
ンジスタＴｒ３１に供給されている。
【００６７】一方、ＮＡＮＤゲート１７８から出力され
るパワーセーブ制御信号２は、図７に示すようにＴ／Ｃ
１８内に設けられた電源用クロック発生回路１８０に供
給される。この電源用クロック発生回路１８０は、パワ
ーセーブ制御信号２と、各ＩＣなどで共用され又は個々
のＩＣが作成するシステムクロックと、に基づいて電源
用クロックを発生する回路であり、本実施形態２では、
ＡＮＤゲートから構成され、このＡＮＤゲートの一方の
入力に上記パワーセーブ制御信号２が供給され、他方の
入力に図８（ｋ）に示すようなシステムクロックが供給
される。上述のように制御データ（S-DATA）が”０００
１”である場合には、パワーセーブ制御信号２は全期間
Ｈレベルであるため、電源用クロック発生回路１８０
は、システムクロック（図８（ｋ））をそのまま電源用
クロックとしてこれを電源回路３００に出力する。
【００６８】パワーセーブモード１に移行する場合、電
源回路３００は以下のように動作する。まず、通常動作
時には、Ｉ／Ｆ回路１６のＮＡＮＤゲート１７４から出
力されるパワーセーブ制御信号１はＨレベルで、これが
インバータ３４を介してチャージポンプの出力端に設け
られたトランジスタＴｒ３１をオン制御し、入出力間に
設けられたトランジスタＴｒ３２をオフ制御する。
【００６９】更に、パワーセーブ制御信号２も、通常動
作時においてＨレベルを維持するため、電源用クロック
発生回路１８０からは、システムクロックに応じて電源
用クロックが出力される。この電源用クロックは、電源
回路３００のＡＮＤゲート３２及びＮＡＮＤゲート３３
の一方の入力に供給され、また、通常動作時に、電源回
路３００のＡＮＤゲート３２及びＮＡＮＤゲート３３の
他方の入力に供給されるパワーセーブ制御信号１は、Ｈ
レベルである。従って、通常動作時には、ＡＮＤゲート
３２及びＮＡＮＤゲート３３から電源用クロックが非反
転、反転でスイッチＳＷ１〜ＳＷ４に供給され、スイッ
チＳＷ１及びＳＷ２と、スイッチＳＷ３及びＳＷ４とが
交互に切り替え制御され、入力電圧Ｖinを昇圧して得た
出力電圧ＶＤＤ２（例えば５Ｖ）がトランジスタＴｒ３
１を介して出力される。
【００７０】図８（ａ）のロード信号（S-LOAD）がＬレ
ベルに立ち下がると、パワーセーブモード１に移行し、
パワーセーブ制御信号１がＬレベルに下がり、実施形態
１と同様に、トランジスタＴｒ３１はオフ制御され、反
対にトランジスタＴｒ３２がオン制御される。電源回路
３００の入力端と出力端とがトランジスタＴｒ３２によ
ってバイパスされ、昇圧部３０３の出力はトランジスタ
Ｔｒ３１によって遮断される。
【００７１】このようにしてパワーセーブモード１の時
は、電源回路３００より入力電圧Ｖinが昇圧されずにそ
のまま電源電圧ＶＤＤ２として出力される。なお、パワ
ーセーブ１のとき、電源用クロックの供給は続いている
が、パワーセーブ制御信号１がＬレベルであるため、Ａ
ＮＤゲート３２及びＮＡＮＤゲート３３の出力は固定さ
れている。
【００７２】（パワーセーブモード２：制御データ”０
０１０”の時）次に、命令がパワーセーブモード２の場
合について説明する。この場合、Ｆ／Ｆ１６１〜１６４
は、図８（ｄ）の出力ＯＵＴ169の立ち上がりで、順次
図９（ｃ）の制御データ”００１０”を取り込むため、
Ｆ／Ｆ１６１、１６３及び１６４のＱ出力（Ｑ161、163、
164）は、全期間Ｌレベルを維持し、Ｆ／Ｆ１６２のＱ
出力（Ｑ162）だけが、クロック（S-CLOCK）の３回目の
立ち上がりでＬレベルからＨレベルに変化する。
【００７３】また、Ｆ／Ｆ１６５〜１６８は、図９
（ａ）のロード信号（S-LOAD）の立ち下がり時に、Ｆ／
Ｆ１６１〜１６４からのＱ出力（Ｑ161〜164）を取り込
むため、Ｆ／Ｆ１６６のＱ出力（Ｑ166）だけが、ロー
ド信号（S-LOAD）の立ち下がりでＬレベルからＨレベル
に変化し、Ｆ／Ｆ１６５、１６７及び１６８の各Ｑ出力
（Ｑ165、167、168）はＬレベルを維持する。
【００７４】従って、ＮＡＮＤゲート１７４から出力さ
れるパワーセーブ制御信号１（Ａ）は、全期間において
その入力レベルが一致しないので、図９（ｄ）に示すよ
うにＨレベルを維持する。一方、ＮＡＮＤゲート１７８
では、ロード信号（S-LOAD）の立ち下がって、Ｆ／Ｆ１
６６の出力がＨレベルになった時点から、該ＮＡＮＤゲ
ート１７８への入力レベルが全てＨレベルとなり、図９
（ｅ）に示すようにパワーセーブ制御信号２はＬレベル
に変化する。パワーセーブ制御信号２がＬレベルになる
と、図７の電源用クロック発生回路１８０からのシステ
ムクロック（図９（ｆ））の出力が禁止されて、図９
（ｇ）に示すように出力がＬレベルに固定される。従っ
て電源用クロックの電源回路３００への供給が停止す
る。
【００７５】電源回路３００は、図９（ａ）のロード信
号（S-LOAD）が立ち下がるまでの通常動作期間中は、上
記と同様に入力電圧Ｖinを昇圧して出力電圧ＶＤＤ２を
発生する。そして、ロード信号（S-LOAD）が立ち下がっ
た時点から、パワーセーブモード２に移行する。これに
より、電源用クロック発生回路１８０からの電源用クロ
ックがＬレベルに固定されるので、スイッチＳＷ１及び
ＳＷ２が開き、ＳＷ３及びＳＷ４が閉じたままとなる。
また、このときパワーセーブ制御信号１は、Ｈレベルを
維持しているので、トランジスタＴｒ３２はオフ制御さ
れ、トランジスタＴｒ３１がオン制御されており、電源
回路３００から電圧ＶＤＤ２の出力が停止する。
【００７６】従って、パワーセーブモード２の時には、
少なくとも電源回路３００のＶＤＤ２がオフ制御され、
駆動回路１００のアナログ系の回路は動作しない。ま
た、図示しないが、ＶＤＤ１及びＶＤＤ３についてもパ
ワーセーブモード２の場合にはオフ制御することで、駆
動回路等での電力消費を完全になくすことができ、表示
装置としての電力消費を確実に低減することができる。
また、パワーセーブモード２では、装置が表示を要求し
ないので、電源用クロックの発生を停止して、電源回路
３００をオフ制御しても、表示には全く影響を与えるこ
とがない。
【００７７】また、電源回路３００の構成は、上記図６
に限らず、実施形態１において説明した図３に示すよう
な電源回路３００でも対応できる。ここで、図３の電源
回路３００のパワーセーブモード１への対応は、実施形
態１と同じで、図７のＮＡＮＤゲート１７４から出力さ
れるパワーセーブ制御信号１（Ａ）に応じてトランジス
タＴｒ３１、３２を切り替え制御する。パワーセーブモ
ード２への対応は、発振回路３０ｃに図７のＮＡＮＤゲ
ート１７８から出力されるパワーセーブ制御信号２
（Ｂ）を供給し、この制御信号２に応じて発振回路３０
ｃの発振動作を停止させ、かつ同時にパワーセーブ制御
信号１でトランジスタＴｒ３１及び３２を切り替えて、
Ｔｒ３１をオン制御させればよい。
【００７８】以上のように本実施形態２によれば、パワ
ーセーブに際して、電源電圧を通常動作時より低くして
消費電力を抑制しつつ表示も可能とすることも、電源を
オフ制御することでこの電源を動作電源とする回路等で
の消費電力をなくすこともできる。従って、使い勝手が
高くかつ要求された場合には最大限消費電力を抑えるこ
との可能な高性能の機器にとって非常に有効である。
【００７９】また、電源用クロックを発生する回路１８
０は、パワーセーブ制御信号２とシステムクロックとの
論理積をとるＡＮＤゲートだけで構成することが可能で
あり、このＡＮＤゲートは容易かつ小面積にて駆動回路
用ＩＣ（１００）に内蔵できる。さらに、電源用クロッ
クを用いれば、電源回路３００に発振回路を必要としな
いので、電源回路３００は、そのキャパシタＣ１及びＣ
２以外の構成全てを例えば上記駆動回路１００と同一Ｉ
Ｃ内に作り込むことが可能となる。よって、電源回路と
駆動回路を含む表示装置の駆動部をより小さい面積で実
現することができる。
【００８０】なお、電源用クロック発生回路１８０は、
通常動作期間中、上述のようにシステムクロックをその
まま電源用クロックとして出力してもよいが、そのまま
出力するのではなくシステムクロックと同じ周波数で、
電源回路３００でのキャパシタＣ１、Ｃ２の比などに応
じて、その振幅やパルス幅の異なるクロックを出力して
もよい。また、通常動作期間中、システムクロックに基
づき、キャパシタＣ１、Ｃ２の容量値などを考慮して、
電源回路３００にとって最適な周波数のクロックを発生
する構成でもよい。
【００８１】以上に説明した本発明の実施形態１及び２
において、表示装置は、液晶表示装置に限らず有機ＥＬ
表示装置や、その他の平面表示装置であっても同様な効
果を奏する。また液晶表示装置などに代表される表示装
置において、表示を行う際、駆動回路では何らかのシス
テムクロックを利用しており、実施形態２のようにこの
システムクロックを利用すれば、電源回路に発振回路が
不要となり、簡単な構成で電源用クロックを作成するこ
とができる。
【００８２】さらに、実施形態１及び２において説明し
た本発明の電源回路は、表示装置のための電源に限られ
ず、パワーセーブモードに対応した他の機器の電源回路
としても用いることができる。
【００８３】また、実施形態１及び２において、パワー
セーブモードから通常動作状態への復帰は、例えば、Ｃ
ＰＵからのロード信号（S-LOAD）が次にＨレベルとなっ
た際に、ＣＰＵから送出された制御データが所定の通常
動作命令を表していた場合に、Ｉ／Ｆ回路１６がこれを
解析して、パワーセーブ制御信号ＡをＨレベルに戻すこ
とで実現できる（実施形態２では、パワーセーブ制御信
号１及び制御信号２の両方）。
【００８４】
【発明の効果】以上説明したように、本発明の表示装置
用の駆動装置はパワーセーブが命じられたときに、駆動
回路内のデジタルアナログ変換回路及びアナログ信号処
理回路における電源電圧を低下させるので、アナログ信
号を処理するこれらの回路において消費電力を低減する
ことができる。さらに、本発明においてこれらアナログ
信号を処理する回路は、電源電圧が低下しても動作する
ことが可能であり、パワーセーブ時であっても表示部に
表示を行わせるための信号を発生することができ、表示
を行うことが可能である。
【００８５】このような駆動回路に電源電圧を供給する
電源回路は、パワーセーブ命令が出されたときに、非昇
圧電源電圧を選択的に出力可能であればよく、電源電圧
検出用の抵抗及びそのセレクタスイッチ、又は昇圧電源
出力スイッチ及び非昇圧電源出力スイッチ等、非常に簡
易で制御が容易な構成によって実現できる。
【００８６】さらに本発明に係る表示装置用駆動装置
は、パワーセーブ制御命令に基づき、昇圧電源発生モー
ドか、非昇圧電源発生モードか、電源停止モードかを判
定し、これに応じてデジタルアナログ変換回路及びアナ
ログ信号処理回路への電源の制御できる。従って、簡単
な構成で多くの動作モードに対応すると共に、消費電力
を低減することが可能である。特に、必要な時は消費電
力の低減を図りつつ表示を行うことができ、また消費電
力の低減が優先されるときは電源を簡単な構成でオフ制
御することができる。
【図面の簡単な説明】
【図１】 本発明に係る表示装置の構成を示す図であ
る。
【図２】 本発明の実施形態１に係る表示装置のスイッ
チングレギュレータ型電源回路の構成を示す図である。
【図３】 本発明の実施形態１に係る表示装置のチャー
ジポンプ型電源回路の構成を示す図である。
【図４】 本発明の実施形態１に係る表示装置のＤ／Ａ
変換回路の構成を示す図である。
【図５】 図４の構成によって作成可能な信号波形を示
す図である。
【図６】 本発明の実施形態２に係る表示装置の電源回
路の構成を示す図である。
【図７】 本発明の実施形態２に係る表示装置のＣＰＵ
インターフェース回路及びタイミングコントローラ内の
電源用クロック作成回路の構成を示す図である。
【図８】 図７に示す構成のパワーセーブモード１の場
合の動作を示すタイミングチャートである。
【図９】 図７に示す構成のパワーセーブモード２の場
合の動作を示すタイミングチャートである。
【図１０】 従来の携帯機器用液晶表示装置の構成を示
す図である。
【図１１】 図１０の電源回路３５０の構成を示す図で
ある。
【符号の説明】
１０ ラッチ回路、１２ デジタルアナログ（Ｄ／Ａ）
変換回路、１４ アンプ、１６ ＣＰＵインターフェー
ス回路（CPU I/F）、１８ タイミングコントローラ
（Ｔ／Ｃ）、３０ｃ，３０ｓ 発振回路、３１ コンパ
レータ、３２ ＡＮＤゲート、３３ ＮＡＮＤゲート、
３４，１７０，１７１，１７２，１７３，１７５，１７
６，１７７ インバータ、１００ 駆動回路、１６１，
１６２，１６３，１６４，１６５，１６６，１６７，１
６８ フリップフロップ（Ｆ／Ｆ）、１６９ ＡＮＤゲ
ート、１７４，１７８ ＮＡＮＤゲート、１８０ 電源
用クロック発生回路（ＡＮＤゲート）、２００ 表示パ
ネル（ＬＣＤパネル）、３００ 電源回路、３０１，３
０３ 昇圧部、３０２ フィードバック部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 3/07 Ｈ０２Ｍ 3/07 3/155 3/155 Ｆ Ｈ０４Ｂ 7/26 Ｈ０４Ｂ 7/26 Ｘ (72)発明者 小林 貢 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 上原 久夫 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 2H093 NC02 NC03 ND39 ND49 5C006 AF53 AF61 AF69 AF81 AF82 BB11 BF04 BF14 BF16 BF25 BF26 BF27 BF31 BF43 FA47 5C080 AA06 AA10 BB05 DD26 FF03 JJ02 JJ03 JJ04 5H730 AA14 BB02 BB14 BB57 DD04 FD01 FG07 FG25 5K067 AA43 BB04 FF31 KK05

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 表示装置用駆動装置において、 デジタル信号を処理するデジタル信号処理回路と、デジ
    タル信号をアナログ信号に変換するデジタルアナログ変
    換回路と、アナログ信号を処理するアナログ信号処理回
    路と、を備え、表示部に表示を行わせるための信号を発
    生する駆動回路と、 前記駆動回路のための電源電圧を発生する電源回路と、
    を有し、 前記電源回路は、所定パワーセーブが命ぜられると、前
    記デジタルアナログ変換回路及び前記アナログ信号処理
    回路に供給する電源電圧を通常動作時よりも低くするこ
    とを特徴とする表示装置用駆動装置。
  2. 【請求項２】 請求項１に記載の駆動装置において、 前記デジタルアナログ変換回路は、 前記電源回路からの電源に直列接続された複数の分圧抵
    抗を有し、該分圧抵抗によって前記電源電圧を複数段階
    に分圧し、デジタルデータに応じた分圧を選択してアナ
    ログ信号を出力することを特徴とする表示装置用駆動装
    置。
  3. 【請求項３】 請求項１又は請求項２に記載の駆動装置
    において、 前記電源回路は、 入力電圧を昇圧する昇圧部と、 電源出力端での電源電圧を抵抗分圧として検出し、これ
    を基準電圧と比較して前記電源電圧を維持するよう前記
    昇圧部を制御するフィードバック部と、を備え、 さらに、前記電源電圧を検出するために前記電源出力端
    にそれぞれ接続され互いに抵抗値の異なる複数の抵抗、
    及び前記複数の抵抗のうち前記フィードバック部に接続
    する抵抗を選択するセレクタスイッチと、を有し、 前記セレクタスイッチが選択する抵抗の抵抗値に応じ
    て、電源電圧の前記フィードバック部への入力分圧値が
    変更され、前記デジタルアナログ変換回路及び前記アナ
    ログ信号処理回路への出力電源電圧が変更されることを
    特徴とする表示装置用駆動装置。
  4. 【請求項４】 請求項３に記載の駆動装置において、 出力電源電圧の低下が要求される時は、前記セレクタス
    イッチにより抵抗値の小さい抵抗を選択させ、前記フィ
    ードバック部への入力分圧値を上昇させることを特徴と
    する表示装置用駆動装置。
  5. 【請求項５】 請求項１又は請求項２に記載の駆動装置
    において、 前記電源回路は、 入力電圧を昇圧する昇圧部と、 前記昇圧部と電源出力端との間の導通を制御する昇圧電
    源出力スイッチと、 電源入力端と前記電源出力端とをバイパスする非昇圧電
    源出力スイッチと、を備え、 ２種類の前記出力スイッチを切り替え制御して、昇圧電
    源電圧又は非昇圧電源電圧のいずれかを前記デジタルア
    ナログ変換回路及び前記アナログ信号処理回路に出力す
    ることを特徴とする表示装置用駆動装置。
  6. 【請求項６】 請求項１又は請求項２に記載の駆動装置
    において、 前記電源回路は、 複数のキャパシタ及び複数のキャパシタ用スイッチを備
    え、前記キャパシタ用スイッチの切り替え制御により入
    力電圧を昇圧する昇圧部と、 前記昇圧部と電源出力端との間の導通を制御する昇圧電
    源出力スイッチと、 電源入力端を前記電源出力端にバイパスする非昇圧電源
    出力スイッチと、 を備え、 前記駆動回路がシステムクロックを用いて作成した電源
    用クロックを、前記複数のキャパシタ用スイッチの切り
    替え制御に用い、 前記出力スイッチの切り替え制御と、前記電源用クロッ
    クに応じて、前記デジタルアナログ変換回路及び前記ア
    ナログ信号処理回路に対し、昇圧電源電圧又は非昇圧電
    源電圧のいずれかを出力するか、又は前記電源電圧の出
    力を停止することを特徴とする表示装置用駆動装置。
  7. 【請求項７】 請求項１又は請求項２に記載の駆動装置
    において、 前記電源回路は、 複数のキャパシタ及び複数のキャパシタ用スイッチを備
    え、前記キャパシタ用スイッチの切り替え制御により入
    力電圧を昇圧する昇圧部と、 前記昇圧部と電源出力端との間の導通を制御する昇圧電
    源出力スイッチと、 電源入力端を前記電源出力端にバイパスする非昇圧電源
    出力スイッチと、 を備え、 所定発振回路からのクロックを、前記複数のキャパシタ
    用スイッチの切り替え制御に用い、 前記出力スイッチの切り替え制御と、前記発振回路から
    のクロックに応じて、前記デジタルアナログ変換回路及
    び前記アナログ信号処理回路に対し、昇圧電源電圧又は
    非昇圧電源電圧のいずれかを出力するか、又は前記電源
    電圧の出力を停止することを特徴とする表示装置用駆動
    装置。
  8. 【請求項８】 請求項６又は請求項７のいずれかに記載
    の駆動装置において、 前記駆動回路は、所定パワーセーブ制御命令に基づき、
    昇圧電源発生モードか、非昇圧電源発生モードか、電源
    停止モードかを判定し、 結果に応じて、前記電源クロックの供給と供給停止又は
    前記発振回路からのクロックの供給と供給停止、 及び前記電源回路の前記出力スイッチの開閉を制御する
    ことを特徴とする表示装置用駆動装置。
  9. 【請求項９】 デジタル信号を処理するデジタル信号処
    理回路と、デジタル信号をアナログ信号に変換するデジ
    タルアナログ変換回路と、アナログ信号を処理するアナ
    ログ信号処理回路と、を備え、表示部に表示を行わせる
    ための信号を発生する表示装置用の駆動回路であって、 所定パワーセーブが命ぜられると、前記デジタルアナロ
    グ変換回路及び前記アナログ信号処理回路は、通常動作
    時よりも低下した電源電圧により動作することを特徴と
    する表示装置用駆動回路。
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