JP2016154161A - 半導体素子搭載用リードフレーム及びその製造方法 - Google Patents
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Abstract
【解決手段】金属板10の表面側に窪み形状部分60を形成することにより形成された柱状形状のダイパッド部20及びリード部30を有し、ダイパッド部20上に半導体素子110を搭載するとともにリード部30上にボンディングワイヤ120を接続して表面側を樹脂封止した後、裏面側から金属板の不要部分を除去して形成される半導体パッケージ150の部品として用いられる半導体素子搭載用リードフレーム100である。樹脂封止を行う1つのブロック内に複数の半導体パッケージを形成可能にダイパッド部20及びリード部30の組を複数設け、隣接するダイパッド部20及びリード部30の組同士の間の切断ライン50上に、柱状形状の補強片40を設ける。
【選択図】図1
Description
前記樹脂封止を行う1つのブロック内に複数の前記半導体パッケージを形成可能に前記ダイパッド部及びリード部の組を複数設け、隣接する該ダイパッド部及びリード部の組同士の間の切断ライン上に、柱状形状の補強片を設ける。
図1は、本発明の第1の実施形態に係る半導体素子搭載用リードフレームの一例を示した図である。図1(a)は、本発明の第1の実施形態に係る半導体素子搭載用リードフレームの一例を示した断面図であり、図1(b)は、本発明の第1の実施形態に係るリードフレームを用いた半導体パッケージの一例を示した図である。図1(c)は、本発明の第1の実施形態に係る半導体素子搭載用リードフレームの一例の平面図である。なお、図1(a)、(b)は、図1(c)のA−A’断面における断面図である。
図5は、本発明の第2の実施形態に係る半導体素子搭載用リードフレーム100aの一例の平面構成を示した図である。
図6は、本発明の第3の実施形態に係る半導体素子搭載用リードフレーム100bの一例を示した図である。図6(a)は、本発明の第3の実施形態に係る半導体素子搭載用リードフレームの一例を示した断面図であり、図6(b)は、本発明の第3の実施形態に係るリードフレームを用いた半導体パッケージの一例を示した図である。図6(c)は、本発明の第3の実施形態に係る半導体素子搭載用リードフレームの一例の平面図である。なお、図6(a)、(b)は、図6(c)のB−B’断面における断面図である。
次に、本発明の実施形態に係る半導体素子搭載用リードフレーム及びその製造方法を実施した実施例について説明する。
金属板として、厚さ0.1mmの銅系合金材(古河電気工業株式会社製EFTEC64−T)を用いて、両面にドライフィルムレジスト(旭化成イーマテリアルズ株式会社製AQ−2558)をラミネートした。
実施例2は、補強片の配置を、半導体パッケージの切断ライン上に1ブロックの短手方向に3ヶ所のみ配置した。その他は、実施例1と同じである。
実施例3は、補強片の高さを、ハーフエッチングされた部分より0.03mm厚くした。また、補強片を形成するエッチング用レジストは、スリット状配置し、この配置密度を、エッチング液の濃度、エッチング液の吹き出し方向等各種条件を考慮し、補強片の高さがハーフエッチングされた部分より0.03mm厚くなるように設定した。その他は、実施例1と同じである。
実施例4は、補強片の高さを、ハーフエッチングされた部分より0.02mm厚くした。また、補強片を形成するエッチング用レジストは、スリット状配置し、この配置密度を、エッチング液の濃度、エッチング液の吹き出し方向等各種条件を考慮し、補強片の高さがハーフエッチングされた部分より0.02mm厚くなるように設定した。その他は、実施例1と同じである。
実施例5は、補強片の幅を0.1mmとした。その他は、実施例1と同じである。
比較例1は、補強片を配置しない設定で、その他は実施例1と同じである。
比較例2は、補強片の高さを、ハーフエッチングされた部分より0.01mm厚くした。また、補強片を形成するエッチング用レジストは、スリット状配置し、この配置密度を、エッチング液の濃度、エッチング液の吹き出し方向等各種条件を考慮し、補強片の高さがハーフエッチングされた部分より0.01mm厚くなるように設定した。その他は、実施例1と同じである。
11 枠状部分
20 ダイパッド部
30 リード部
40、40a、40b 補強片
50 切断ライン
60 窪み形状部分
70、71 めっき層
80、100 リードフレーム
90 樹脂封止ブロック
110 半導体素子
120 ボンディングワイヤ
130 封止樹脂
140〜149 レジストマスク
150 半導体パッケージ
Claims (13)
- 金属板の表面側に窪み形状部分を形成することにより形成された柱状形状のダイパッド部及びリード部を有し、該ダイパッド部上に半導体素子を搭載するとともに該リード部上にボンディングワイヤを接続して前記表面側を樹脂封止した後、裏面側から前記金属板の不要部分を除去して形成される半導体パッケージの部品として用いられる半導体素子搭載用リードフレームであって、
前記樹脂封止を行う1つのブロック内に複数の前記半導体パッケージを形成可能に前記ダイパッド部及びリード部の組を複数設け、隣接する該ダイパッド部及びリード部の組同士の間の切断ライン上に、柱状形状の補強片を設けた半導体素子搭載用リードフレーム。 - 前記補強片は、前記金属板の幅方向に延びる前記切断ライン上にのみ設けられた請求項1に記載の半導体素子搭載用リードフレーム。
- 前記補強片は、前記金属板の幅方向に延びる前記切断ライン及び前記金属板の長手方向に延びる前記切断ラインの双方に格子状に設けられた請求項1に記載の半導体素子搭載用リードフレーム。
- 前記補強片は、前記切断ラインの幅よりも狭い幅を有する請求項1乃至3のいずれか一項に記載の半導体素子搭載用リードフレーム。
- 前記補強片の厚さは、前記ダイパッド部及び前記リード部の少なくとも一方の厚さと同じである請求項1乃至4のいずれか一項に記載の半導体素子搭載用リードフレーム。
- 前記補強片の厚さは、前記ダイパッド部及び前記リード部よりも薄く、前記窪み形状部分よりも厚い請求項1乃至4のいずれか一項に記載の半導体素子搭載用リードフレーム。
- 半導体素子搭載用リードフレームの製造方法であって、
金属板の表面をハーフエッチング加工し、半導体素子を搭載するためのダイパッド部と、該ダイパッド部の周囲に配置され、前記半導体素子と電気的に接続されたボンディングワイヤの接続端子となるリード部と、隣接する該ダイパッド部及び該リード部の組同士の間に設けられる切断ライン上の少なくとも一部に設けられる補強片とを柱状に形成するハーフエッチング工程を有する半導体素子搭載用リードフレームの製造方法。 - 前記補強片の幅を、前記切断ラインの幅よりも狭く形成する請求項7に記載の半導体素子搭載用リードフレームの製造方法。
- 前記補強片を、前記金属板の幅方向の前記切断ライン上にのみ形成する請求項7又は8に記載の半導体素子搭載用リードフレームの製造方法。
- 前記補強片を、前記金属板の幅方向の前記切断ライン上及び前記金属板の長手方向の前記切断ライン上の双方に形成する請求項7又は8に記載の半導体素子搭載用リードフレームの製造方法。
- 前記ダイパッド部及び前記リード部の前記表面及び裏面にめっき層を形成するめっき工程を更に有する請求項7乃至10のいずれか一項に記載の半導体素子搭載用リードフレームの製造方法。
- 前記めっき工程は前記ハーフエッチング工程よりも前に行われ、前記ハーフエッチング工程は、前記ダイパッド部及び前記リード部の前記表面に形成された前記めっき層を前記表面側のエッチングマスクとして用いることにより行われる請求項11に記載の半導体素子搭載用リードフレームの製造方法。
- 前記ダイパッド部及び前記リード部の形成領域はレジスト層で覆われ、前記補強片の形成領域はスリット状又はドット状のレジスト層で覆われた状態で前記ハーフエッチング加工が行われ、前記補強片は前記ダイパッド部及び前記リード部よりも低い柱状に形成される請求項7乃至12のいずれか一項に記載の半導体素子搭載用リードフレームの製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107424937A (zh) * | 2017-03-21 | 2017-12-01 | 池州华钛半导体有限公司 | 一种多芯片整合封装方法 |
US20210134757A1 (en) * | 2019-11-04 | 2021-05-06 | Xilinx, Inc. | Fanout integration for stacked silicon package assembly |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004023007A (ja) * | 2002-06-20 | 2004-01-22 | Sony Corp | 半導体パッケージ用リードフレーム及び半導体パッケージ並びに半導体パッケージの製造方法。 |
JP2008182175A (ja) * | 2006-12-27 | 2008-08-07 | Denso Corp | モールドパッケージの製造方法 |
JP2009164232A (ja) * | 2007-12-28 | 2009-07-23 | Mitsui High Tec Inc | 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 |
JP2012109459A (ja) * | 2010-11-18 | 2012-06-07 | Dainippon Printing Co Ltd | リードフレームおよびリードフレームの製造方法 |
JP2012114354A (ja) * | 2010-11-26 | 2012-06-14 | Dainippon Printing Co Ltd | リードフレームおよびリードフレームの製造方法 |
JP2012209347A (ja) * | 2011-03-29 | 2012-10-25 | Dainippon Printing Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2013247199A (ja) * | 2012-05-24 | 2013-12-09 | Sumitomo Metal Mining Co Ltd | リードフレーム及びその製造方法 |
-
2015
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004023007A (ja) * | 2002-06-20 | 2004-01-22 | Sony Corp | 半導体パッケージ用リードフレーム及び半導体パッケージ並びに半導体パッケージの製造方法。 |
JP2008182175A (ja) * | 2006-12-27 | 2008-08-07 | Denso Corp | モールドパッケージの製造方法 |
JP2009164232A (ja) * | 2007-12-28 | 2009-07-23 | Mitsui High Tec Inc | 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 |
JP2012109459A (ja) * | 2010-11-18 | 2012-06-07 | Dainippon Printing Co Ltd | リードフレームおよびリードフレームの製造方法 |
JP2012114354A (ja) * | 2010-11-26 | 2012-06-14 | Dainippon Printing Co Ltd | リードフレームおよびリードフレームの製造方法 |
JP2012209347A (ja) * | 2011-03-29 | 2012-10-25 | Dainippon Printing Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2013247199A (ja) * | 2012-05-24 | 2013-12-09 | Sumitomo Metal Mining Co Ltd | リードフレーム及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107424937A (zh) * | 2017-03-21 | 2017-12-01 | 池州华钛半导体有限公司 | 一种多芯片整合封装方法 |
US20210134757A1 (en) * | 2019-11-04 | 2021-05-06 | Xilinx, Inc. | Fanout integration for stacked silicon package assembly |
US12027493B2 (en) * | 2019-11-04 | 2024-07-02 | Xilinx, Inc. | Fanout integration for stacked silicon package assembly |
Also Published As
Publication number | Publication date |
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