JP2016134544A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 claims description 38
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 239000010949 copper Substances 0.000 abstract description 105
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 104
- 229910052802 copper Inorganic materials 0.000 abstract description 104
- 239000011229 interlayer Substances 0.000 abstract description 49
- 238000011109 contamination Methods 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 2
- 238000000926 separation method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 76
- 230000004888 barrier function Effects 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 230000000875 corresponding effect Effects 0.000 description 21
- 230000008569 process Effects 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 14
- 238000002161 passivation Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000003384 imaging method Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000035882 stress Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000007788 liquid Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 7
- 239000002002 slurry Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 229910017604 nitric acid Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 150000001879 copper Chemical class 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- POFFJVRXOKDESI-UHFFFAOYSA-N 1,3,5,7-tetraoxa-4-silaspiro[3.3]heptane-2,6-dione Chemical compound O1C(=O)O[Si]21OC(=O)O2 POFFJVRXOKDESI-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- JRKICGRDRMAZLK-UHFFFAOYSA-L peroxydisulfate Chemical compound [O-]S(=O)(=O)OOS([O-])(=O)=O JRKICGRDRMAZLK-UHFFFAOYSA-L 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14632—Wafer-level processed structures
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
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- H01L27/146—Imager structures
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- H01L27/14687—Wafer level processing
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- H01L21/02041—Cleaning
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
【課題】不要な導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制することができる半導体装置の製造方法を提供する。【解決手段】半導体ウエハ110の上に形成された層間絶縁膜114に、有効チップ領域及び無効チップ領域の上において複数の凹部604を形成する工程と、層間絶縁膜114上に、複数の凹部604を埋め込むように銅膜121を形成する工程と、有効チップ領域上に銅膜121を残しつつ、無効チップ領域上の銅膜121を除去する工程と、有効チップ領域上に残された銅膜121の内、複数の凹部604の外側の部分を除去する工程と、を有し、複数の凹部604の内、ウエハへの投影面積が10μm2以下である凹部604の面積占有率が、有効チップ領域よりも無効チップ領域で高い。【選択図】 図10
Description
本発明は、半導体装置の製造法方法に関するものである。
近年、半導体装置の製造プロセスでは、配線形成プロセスとして、いわゆるダマシンプロセスが広く用いられている。ダマシンプロセスでは、絶縁膜に凹部(トレンチ)又はビアホールを含む凹部を形成した後、銅を含む金属材料をめっき法等により凹部に埋め込む。次いで、化学機械的研磨(CMP:Chemical Mechanical Polishing)法により凹部の外の金属材料を除去して平坦化する。
ビアホールや凹部に銅を埋め込む際には、シリコンウエハ等の半導体ウエハの表面の外周部や側面、裏面にも部分的に銅膜が成膜される。ウエハの外周部、側面、裏面に銅膜が露出したまま、次の工程に用いられる装置に搬入されると、ウエハ上に露出した銅膜の銅が、ウエハステージ、ウエハキャリア、コンベア等の表面に付着して装置が銅で汚染される。装置の表面に付着した銅がウエハに付着すると、付着した銅は、ウエハ内部に拡散し、素子領域の特性を変動させてしまう。そのため、銅膜を成膜した後は、次の工程に搬送する前に、ウエハの外周部、側面、及び裏面の不要な銅膜を除去する必要がある。この不要な銅膜の除去には、例えば、硝酸や濃硫酸が用いられている(特許文献1)。
一方、ウエハ面内の加工寸法及び加工形状を均一なものとするため、ウエハ外周部にダミーショットを配することが提案されている(特許文献2)。また、ウエハの端部からの微細パターンの剥がれを防止するため、ウエハの周辺領域に、ウエハ内部領域に存在するパターン最小寸法を少なくとも上回る最小寸法を有するダミーパターンを形成することが提案されている(特許文献3)。
しかしながら、不要な銅膜の除去が行われた領域の境界部付近においては、銅膜が一部除去されるが部分的に銅膜が残存している領域が存在している。このように部分的に銅膜が残存している領域では、銅膜の除去に用いた除去液により、残存している銅膜の表面に改質層が形成される。こうして形成された改質層は、これを起点として上層の膜が剥がれる膜剥がれの一因になり、製品の歩留まりの低下を招く。さらには、膜剥がれにより銅膜が露出すると、製造装置が銅で汚染され、その製造装置を用いて製造するすべての製品に影響が及ぶ場合がある。
本発明の目的は、不要な導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制することができる半導体装置の製造方法を提供することにある。
本発明の一観点による半導体装置の製造方法は、第1領域及び前記第1領域よりも外側の第2領域を有するウエハの上に形成された絶縁膜に、前記第1領域及び前記第2領域の上において複数の凹部を形成する工程と、前記絶縁膜上に、前記複数の凹部を埋め込むように導電膜を形成する工程と、前記第1領域上に前記導電膜を残しつつ、前記第2領域上の前記導電膜を除去する工程と、前記第1領域上に残された前記導電膜の内、前記複数の凹部の外側の部分を除去する工程と、を有し、前記複数の凹部の内、前記ウエハへの投影面積が10μm2以下である凹部の面積占有率が、前記第1領域よりも前記第2領域で高いことを特徴とする。
本発明によれば、不要な導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制することができる。
(参考形態)
一般に、銅配線を形成するダマシンプロセスにおいては、絶縁膜に溝等の凹部を配する。そのうえで、めっき法等により凹部に銅を埋め込み、硝酸等の除去液により、ウエハの外周部、側面及び裏面の不要な銅膜を除去する。ウエハの外周部において、不要な銅膜の除去が行われた領域の境界部付近には、銅膜の除去の程度が異なる領域が存在する。すなわち、その境界付近には、銅膜が完全に除去されている領域と、銅膜が一部除去されるが部分的に銅膜が残存している領域と、銅膜が除去されていない領域とが存在する。
一般に、銅配線を形成するダマシンプロセスにおいては、絶縁膜に溝等の凹部を配する。そのうえで、めっき法等により凹部に銅を埋め込み、硝酸等の除去液により、ウエハの外周部、側面及び裏面の不要な銅膜を除去する。ウエハの外周部において、不要な銅膜の除去が行われた領域の境界部付近には、銅膜の除去の程度が異なる領域が存在する。すなわち、その境界付近には、銅膜が完全に除去されている領域と、銅膜が一部除去されるが部分的に銅膜が残存している領域と、銅膜が除去されていない領域とが存在する。
上記除去の後、ダマシンプロセスでは、CMP法により凹部外の銅膜等の導電膜を除去して平坦化する。次いで、凹部が銅膜等の導電膜で埋め込まれた絶縁膜上に銅の拡散を防止するバリア絶縁膜を形成し、そのバリア絶縁膜上に、層間膜となる絶縁膜(層間絶縁膜)、膜応力が比較的高いパッシベーション膜等の膜を順次形成する。その後、シリコンと酸化シリコン膜との界面での界面準位を低減するため、水素ガスを含む雰囲気中でウエハを熱処理する水素シンター処理を行う。これにより、シリコンのダングリングボンドを水素で終端させる。
しかしながら、上記不要な銅膜の除去が行われた境界部付近においては、銅膜が一部除去されるが部分的に銅膜が残存している領域が存在している。このように部分的に銅膜が残存している領域においては、銅膜の除去に用いた除去液により、残存している銅膜の表面に銅の改質層が形成される。こうして形成された前記改質層は、銅膜の上層に形成されたバリア絶縁膜とその下地との密着性を悪化させる。
一方、層間絶縁膜の上層には、膜応力が比較的高いパッシベーション膜が形成されることになる。また、水素シンター処理等の熱処理により、ウエハには熱応力が加わることにもなる。上記銅の改質層によりバリア絶縁膜とその下地との密着性が悪化した状態でこれら膜応力や熱応力のような応力がウエハに加わると、改質層を起点として上層の膜が剥がれる膜剥がれが発生するという問題が生じている。また、ウエハの外周部に配された凹部の寸法を大きくしてしまうと、改質層の面積が大きくなり、この結果、さらに膜剥がれが発生しやすくなると考えられる。
上述のように膜剥がれが発生すると、パーティクルが発生し、その結果、製品の歩留りが低下してしまうことになる。さらには、膜剥がれにより銅膜が露出することで銅により製造装置が汚染され、その製造装置を用いるすべての製品に影響が及ぶ場合がある。このため、上述した銅の改質層に起因する膜剥がれを抑制する必要がある。
ここで、本発明の実施形態の説明に先立ち、参考形態として、上記ダマシンプロセスにより配線層を形成した場合であって、膜剥がれが生じる場合について図1乃至図7を用いてさらに詳細に説明する。
図1(a)は、半導体装置が製造される半導体ウエハ(以下、ウエハとも称する)1における露光領域、配線層を構成する導電膜の除去領域等を示す平面模式図である。
図1(a)は、ウエハ1の素子形成面である主面に対し、ウエハ1の中心10の直上から見たときのウエハ1を示している。外周101は、ウエハ1の外周であり、ウエハ1の主面の外縁である。以下の説明では、ウエハ1の主面上のある地点又は領域に対して、ウエハ1の中心10の側を内側、ウエハ1の外周101の側を外側とする。また、図1(a)には、露光領域について説明する格子が示されている。後述するように、格子で示された露光領域になされる露光は、あるレイヤについて凹部を形成するエッチングのためのレジストパターンを形成する工程における露光であるとする。
ここで、一般に、1枚の半導体ウエハからは、複数の半導体装置(半導体チップ)が製造される。図1(a)においては、1枚のウエハ1に、製造されるチップに対応するチップ領域102が複数配されている。ウエハ1上の複数のチップ領域102は、スクライブラインにより画定されており、半導体装置の製造時には、スクライブラインに沿って切断されて有効チップ或いは無効チップとして分割されることになる。有効チップは四角形であり、半導体装置として用いられる。無効チップは四角形であるものや四角形でないものを含み、例えば、四角形でないものは、外周101を含む形状を有し得る。
ウエハ1は、半導体装置が形成可能な有効領域106と、有効領域106以外の、半導体装置が形成されない無効領域105と、を有する。外周101と有効領域106との間の領域は全て無効領域105であり得る。図1(a)では、有効領域106にはハッチングを付けており、無効領域105にはハッチングを付けていない。ウエハ1上では、ウエハ1の外周部を除く外縁104を有する領域が、配線層を構成する導電パターンを形成するための導電膜が形成される領域となる。複数のチップ領域102の内、有効領域106に含まれるチップ領域102が、有効チップ領域102aである。有効チップ領域102aは、複数の有効チップ領域102aの各々が、導電膜が形成される領域の外縁104よりも内側に配置されている。複数のチップ領域102の内、無効領域105に含まれるチップ領域102が、無効チップ領域103である。詳細には、無効領域105において、外縁104と交差するように配置されているチップ領域102が無効チップ領域103a、外縁104の外側に配置されているチップ領域102が無効チップ領域103bである。つまり、有効チップ領域102aの全体が、外縁104よりも内側に配置されて初めて一つの半導体装置として成り立つ。図1(a)に示すウエハ1において、完成する半導体装置は、72個であり、これらは半導体装置が形成可能な有効領域106に含まれる72個の有効チップ領域102aから得られる。
図1(b)は、図1(a)において破線で囲まれた注目領域107を拡大して示す平面模式図である。図2は、図1(b)のX−Y線における配線層の凹部を形成するためのマスクパターンを示す平面模式図である。図2に示すマスクパターン400は、無効チップ領域103におけるレジストパターンを形成するためのフォトレジスト膜の露光に用いるレチクルに形成されたものである。図2では、図1(b)のX−Y線に対応する直線をX1−Y1線で示している。図2に示すように、X−Y線における配線層の凹部を形成するためのマスクパターン400は、凹部の形状に対応したパターン401を有している。マスクパターン400を用いた露光により得られるレジストパターンにおいて、パターン401に対応するパターンは、ドライエッチングされる絶縁膜を露出する開口部パターンとなる。第1無効チップ領域103aに用いられるマスクパターン400は、半導体装置が形成可能な有効領域106における有効チップ領域102aに用いられるマスクパターンと同一のマスクパターンである。なお、第2無効チップ領域103bに用いられるマスクパターンも、有効チップ領域102aに用いられるマスクパターンと同一のマスクパターンである。
以下、図2に示すX1−Y1線における配線層を含む半導体装置の製造方法について図3乃至図7を用いて説明する。図3乃至図6は、図2に示すX1−Y1線における配線層を含む半導体装置の製造方法を示す断面模式図である。図7は、銅膜の表面に形成された改質層を起点とする膜剥がれを説明する断面模式図である。
まず、シリコン単結晶からなるシリコンウエハ等の半導体ウエハ(半導体基板)110上に、トランジスタ、バイポーラトランジスタ、抵抗素子、容量素子等の種々の半導体素子を形成する。なお、図3乃至図6には、半導体素子としてゲート電極111を有するトランジスタを形成した場合を例として示している。また、半導体素子の形成には、通常の半導体製造プロセスを用いることができる。
次に、半導体ウエハ110上に、例えば化学気相成長(CVD:Chemical Vapor Deposition)法により、半導体ウエハ110上に形成された半導体素子を覆うように層間絶縁膜112を形成する。層間絶縁膜112は、例えばシリコン酸化膜(SiO膜)とすることができる。なお、この層間絶縁膜112の表面をCMP法により平坦化してもよい。
次に、層間絶縁膜112上に、例えばCVD法により、ストッパ絶縁膜113を堆積する。ストッパ絶縁膜113は、エッチングストッパとして機能し、例えば、シリコン炭化膜(SiC膜)、シリコン窒化膜(SiN膜)、シリコン炭窒化膜(SiCN膜)等とすることができる。
次に、図3(a)に示すように、ストッパ絶縁膜113上に、例えばCVD法により、配線形成用の層間絶縁膜114を堆積する。層間絶縁膜114は、例えばSiO膜とすることができる。
次に、層間絶縁膜114上にフォトレジスト膜500を塗布する。続いて、フォトレジスト膜500に対して露光を行い、図3(b)に示すように、フォトレジスト膜500に凹部形成用のパターンを形成する。パターンが形成されたフォトレジスト膜500は、凹部の形成予定領域に開口部501を有する。この際、図1(a)に示す有効チップ領域102a、及び無効チップ領域103a、103bについて、同一のマスクパターンを用いてフォトレジスト膜500に凹部形成用のパターンを形成する。すなわち、上述したように、有効チップ領域102a及び無効チップ領域103a、103bについて、図2に示すマスクパターン400を用いる。これにより、半導体ウエハ110の面内の加工寸法、加工形状及び平坦性を安定化する。
次に、フォトレジスト膜500をマスクとして、層間絶縁膜114及びストッパ絶縁膜113を順次ドライエッチングする。これにより、図3(c)に示すように、層間絶縁膜114及びストッパ絶縁膜113に、配線形成用の溝である複数の凹部600を形成する。
次に、例えばアッシングにより、フォトレジスト膜500を除去する。
次に、複数の凹部600を有する層間絶縁膜114上に、例えばスパッタ法により、チタン膜(Ti膜)、窒化チタン膜(TiN膜)等のバリアメタル膜(不図示)を形成する。次に、バリアメタル膜上に、例えばスパッタ法により、銅膜(Cu膜)のシード膜(不図示)を形成する。次に、図4(a)に示すように、シード膜上に、例えば電解めっき法により、前記複数の凹部600を埋め込むように、導電膜として銅膜121を形成する。
その後、図4(b)に示すように、外縁104を有する領域上に銅膜121を残しつつ、半導体ウエハ110の外周部、側面、及び裏面に成膜された不要な導電膜である銅膜121を除去する。これにより、半導体ウエハ110の主面上では、外縁104を境界として、外縁104の内側の領域には銅膜121が残され、外縁104の外側の領域からは銅膜121が除去される。この除去には、除去液として、例えば硝酸、濃硫酸、硫酸過水等の水溶液を用いる。また、除去の態様は、半導体ウエハ110の外周部、側面、及び裏面を除去液により除去することができるものであれば特に限定されるものではない。
この際、不要な銅膜121を除去するための工程が行われた領域の境界部付近、すなわち外縁104付近においては、銅膜121が一部除去されるが部分的に銅膜121が残存している領域300が形成される。この部分的に銅膜121が残存している領域300における銅膜121の表面は、上記の除去に用いられた除去液により改質される。この結果、領域300における銅膜121の表面には、銅の改質層301が形成される。
次に、図4(c)に示すように、CMP法を用いて層間絶縁膜114上の銅膜121、シード膜及びバリアメタル膜を研磨する。これにより、銅膜121、シード膜及びバリアメタル膜の内、複数の凹部600の外側の層間絶縁膜114上の部分を選択的に除去する。こうして、凹部600に埋め込まれた銅膜121を有する配線層601が形成される。この際、部分的に銅膜121が残存している領域300には、銅膜121が除去されることにより段差が発生するため、CMP法による研磨に用いたスラリが詰まるスラリ詰まりが発生しやすい。
次に、配線層601が埋め込まれた層間絶縁膜114上に、例えばCVD法により、銅の拡散を防止する機能を有するバリア絶縁膜115を堆積する。バリア絶縁膜115は、例えば、SiN膜、SiCN膜、SiC膜等とすることができる。
次に、図5(a)に示すように、バリア絶縁膜115上に、例えばCVD法により、層間絶縁膜116を堆積する。層間絶縁膜116は、例えば、SiO膜、FSG(Fluorinated Silicate Glass)膜、シリコン炭酸化膜(SiOC膜)等とすることができる。
部分的に銅膜121が残存している領域300においては、上述のように銅膜121の表面に改質層301が存在している。改質層301は、上層に形成されたバリア絶縁膜115とその下地との密着性を低下させる。また、領域300は、CMP法による研磨時にスラリ詰まりが発生しやすくなっている。このため、改質層301は、その上層の膜が剥がれる膜剥がれの起点となりやすい。
その後、図3(b)乃至図5(a)を用いて説明した配線形成工程を繰り返す。これにより、図5(b)に示すように、複数の配線層を含む多層配線を形成する。図5(b)に示す例では、層間絶縁膜116上にストッパ絶縁膜117及び層間絶縁膜118が形成され、これらに形成された凹部602に埋め込まれた銅膜122を有する配線層603が形成されている。領域300に残存している銅膜122の表面には、改質層301と同様の改質層302が形成されている。配線層603が埋め込まれた層間絶縁膜118上には、バリア絶縁膜119と、層間絶縁膜120とが順次堆積されている。
次に、図6に示すように、層間絶縁膜120上に、例えばCVD法により、パッシベーション膜125を形成する。パッシベーション膜125は、例えばSiN膜とすることができる。
パッシベーション膜125は、比較的高い膜応力を有している。また、パッシベーション膜125の形成後の工程において、シリコンと酸化シリコン膜界面での界面準位を低減するため、水素ガスを含んだ雰囲気中で、多層配線が形成された半導体ウエハ110に対して熱処理を行う。これにより、シリコンのダングリングボンドを水素で終端させる。その際の熱処理は、例えば400℃程度の熱処理である。このような熱処理により、層間絶縁膜、配線層等を含む半導体ウエハ110に熱応力が加わる。
このようにパッシベーション膜125による膜応力、熱処理による熱応力等の応力が、層間絶縁膜等を含む半導体ウエハ110に加わると、銅膜の表面に形成された前述の改質層を起点として膜剥がれを引き起こす。図7は、膜剥がれの例として、改質層301を起点とする膜剥がれを示す断面模式図である。図示するように、改質層301を起点として、改質層301の上層の膜が剥がれた膜剥がれ領域303が生じている。膜剥がれ領域303では、改質層301の上層に位置するバリア絶縁膜115、層間絶縁膜116、ストッパ絶縁膜117、層間絶縁膜118、バリア絶縁膜119、層間絶縁膜120、及びパッシベーション膜125が剥がれている。なお、図7では改質層301を起点とした膜剥がれの例を示しているが、改質層302についても、これを起点として同様の膜剥がれが生じうる。
上述のようにして膜剥がれが起きると、パーティクルが発生し、その結果、製品の歩留りが低下してしまうことになる。さらには、膜剥がれにより銅膜が露出することで、露出した銅膜の銅により製造装置が汚染されると、その製造装置を用いるすべての製品に影響が及ぶ場合があるため重大な問題である。
本発明による半導体装置の製造方法は、上述した不要な銅膜等の導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制するものである。以下、本発明の実施形態について詳述する。
(第1実施形態)
本発明の第1実施形態による半導体装置の製造方法について図8乃至図12を用いて説明する。図8は、本実施形態による半導体装置の製造方法で用いるマスクパターンを説明する平面模式図である。図9乃至図12は、本実施形態による半導体装置の製造方法を示す断面模式図である。なお、上記参考形態と同様の構成要素については同一の符号を付し、説明を省略し又は簡略にする。また、参考形態の説明に用いた図面も適宜参照することにする。
本発明の第1実施形態による半導体装置の製造方法について図8乃至図12を用いて説明する。図8は、本実施形態による半導体装置の製造方法で用いるマスクパターンを説明する平面模式図である。図9乃至図12は、本実施形態による半導体装置の製造方法を示す断面模式図である。なお、上記参考形態と同様の構成要素については同一の符号を付し、説明を省略し又は簡略にする。また、参考形態の説明に用いた図面も適宜参照することにする。
本実施形態による半導体装置の製造方法では、上述した半導体装置が形成可能な有効領域106における有効チップ領域102aの露光に用いるマスクパターンとは異なるマスクパターンを、無効チップ領域103a、103bの露光に用いることを特徴とする。
図8(a)及び図8(b)は、本実施形態において凹部を形成するためのマスクパターンを示している。図8(a)及び図8(b)に示すマスクパターン400、402は、レジストパターンを形成するためのネガ型のフォトレジスト膜の露光に用いるレチクルに形成されたものである。
本実施形態では、凹部を形成するための露光に際して、有効チップ領域102aについては、例えば、図8(a)に示すマスクパターン400を用いて露光する。図8(a)に示すマスクパターン400は、図2に示すマスクパターン400と同様のものであり、凹部の形状に対応したパターン401を有している。
一方、同じく凹部を形成するための露光に際して、無効チップ領域103a、103bについては、図8(b)に示すマスクパターン402を用いて露光する。図8(b)に示すマスクパターン402は、複数のアイランドパターン403を有している。マスクパターン402により得られるレジストパターンにおいて、アイランドパターン403に対応する部分は、露光時に遮光されており、現像後には現像液に可溶となることで、ドライエッチングされる絶縁膜を露出する開口部となる。同様のレジストパターンは、マスクパターン402を反転させたマスクパターンを用いて、ポジ型のフォトレジスト膜を露光することでも形成することができる。なお、露光に際しては、レチクルに形成されたパターンを等倍もしくは縮小してフォトレジスト膜に露光される。本例では1/4倍に縮小される。また、レチクルには複数のチップ領域用のマスクパターンが形成されて、一回の露光ショットで複数のチップ領域が同時に形成される。
図8(b)では、矩形状の平面形状を有する複数のアイランドパターン403が千鳥格子状に配列されている場合を例に示している。なお、アイランドパターン403の平面形状及び配列の態様は、図8(b)に示すものに限定されるものではない。アイランドパターン403の平面形状は、例えば、円形状、楕円形状であってもよい。また、複数のアイランドパターン403は、例えば正方格子状に配列されてもよい。
また、各アイランドパターン403は、その開口部から形成される凹部の投影面積で10μm2以下になっている。なお、ここにいう投影面積とは、露光によりフォトレジスト膜に転写されたパターンをマスクとして形成された凹部のウエハへの投影面積のことをいう。すなわち、マスクパターン402を用いた露光により得られたレジストパターンにおけるアイランドパターン403に対応するアイランドパターンを反転させた仮想的なパターンは、ウエハへの投影面積が10μm2以下になる。
各アイランドパターン403に対応して形成される、投影面積が10μm2以下である凹部の、ウエハ110に沿った第1方向における寸法は、第1方向に直交しウエハ110に沿った第2方向における寸法の1倍以上1000倍以下であることが好ましい。さらに、投影面積が10μm2以下である凹部の、ウエハ1に沿った第1方向における寸法は、第1方向に直交しウエハ1に沿った第2方向における寸法の1倍以上10倍以下であることがより好ましい。例えば、アイランドパターン403に対応して形成される凹部の形状を1辺が3.1μm以下の正方形、あるいは、半径が1.7μm以下の円形とすることができる。このような凹部の最大幅は、図8(a)に示すマスクパターン400によって有効領域106に形成された凹部の最大幅以下であることが望ましい。ここで凹部が長手方向と短手方向を有する場合、「幅」とは、短手方向における寸法を指す。マスクパターン402を用いた露光により無効領域105に形成された凹部の最大幅は、マスクパターン400を用いた露光により得られた凹部の最大幅以下であることが望ましい。マスクパターン402を用いた露光により得られた凹部の最大幅は、適宜設定することができるが、具体的には例えば0.1μm〜10μmである。このように無効チップ領域103a、103bにおけるレジストパターンの最大幅を比較的小さくすることにより、上述した改質層の面積を小さくすることができる。
なお、図8(a)に示すマスクパターン400も、アイランドパターン403と同様の、面積が投影面積で10μm2以下の凹部に対応したアイランドパターンを含みうる。ただし、このような場合、面積が投影面積で10μm2以下の凹部に対応したアイランドパターンの面積占有率が、図8(a)に示すマスクパターン400と、図8(b)に示すマスクパターン402とで異なる。
具体的には、無効チップ領域103a、103bに形成される、投影面積が10μm2以下の凹部の面積占有率が、有効チップ領域102aに形成される、投影面積が10μm2以下の凹部の面積占有率よりも高くなっている。ここで、無効チップ領域103a、103bに形成される凹部の面積占有率とは、無効チップ領域103a、103bが配された無効領域105の総面積に対する、凹部の投影面積の総和の比率(百分率)のことである。また、有効チップ領域102aに形成される凹部の面積占有率とは、全ての有効チップ領域102aが配された有効領域106の総面積に対する、凹部の投影面積の総和の比率(百分率)のことである。
上記のマスクパターン400、402を用いた露光により得られたレジストパターンによれば、複数の凹部の内、ウエハへの投影面積が10μm2以下である凹部の面積占有率が、有効チップ領域102aよりも無効チップ領域103a、103bで高くなる。ここにいう面積占有率は、全無効チップ領域又は全有効チップ領域の総面積に対する、全無効チップ領域又は全有効チップ領域における当該アイランドパターンに対応して形成される凹部のウエハへの投影面積の総和の比率(百分率)のことである。このように無効チップ領域103a、103bにおけるレジストパターンのアイランドパターンに対応して形成される凹部の面積占有率を比較的高く設定することが好ましい。これにより、上述した改質層が大きな面積で形成されるのを抑制することができ、改質層を起点とする膜剥がれを抑制することができる。
なお、無効チップ領域103a、103bにおける、ウエハへの投影面積が10μm2以下の凹部の面積占有率は、適宜設定することができるが、具体的には例えば35%以上である。なお、凹部同士の間隔を確保する必要があるため、無効チップ領域103a、103bにおける、ウエハへの投影面積が10μm2以下の凹部の面積占有率は、100%未満であり、典型的には70%以下で有り得る。このように、無効チップ領域103a、103bにおける、ウエハへの投影面積が10μm2以下の凹部の面積占有率は、例えば35%以上100%未満に設定し得る。
なお、マスクパターン402は、面積が投影面積で10μm2以下となる凹部に対応したアイランドパターン403のみを有するものとすることができる。この場合、無効チップ領域103a、103bにおいては、ウエハへの投影面積が10μm2以下の凹部のみが形成される。このように小面積の凹部のみとすることにより、改質層を起点とする膜剥がれをより確実に抑制することができる。
また、マスクパターン400、402のいずれも、面積が投影面積で10μm2を超える凹部に対応したアイランドパターンである10μm2超パターンを含みうる。ただし、このような場合、10μm2超パターンの面積占有率も、両マスクパターン400、402で異なることが望ましい。
具体的には、有効チップ領域102aに形成される、投影面積が10μm2を超える凹部の面積占有率が、無効チップ領域103a、103bに形成される、投影面積が10μm2を超える凹部の面積占有率よりも高くなっていることが望ましい。ここで、有効チップ領域102aに形成される凹部の面積占有率とは、全ての有効チップ領域102aが配された有効領域106の総面積に対する、凹部の投影面積の総和の比率(百分率)のことである。また、無効チップ領域103a、103bに形成される凹部の面積占有率とは、無効チップ領域103a、103bが配された無効領域105の総面積に対する、凹部の投影面積の総和の比率(百分率)のことである。
上記のマスクパターン400、402を用いた露光により得られたレジストパターンによれば、複数の凹部の内、ウエハへの投影面積が10μm2を超える凹部の面積占有率が、無効チップ領域103a、103bよりも有効チップ領域102aで高くなる。ここにいう面積占有率は、全無効チップ領域又は全有効チップ領域の総面積に対する、全無効チップ領域又は全有効チップ領域における当該アイランドパターンに対応して形成される凹部のウエハへの投影面積の総和の比率(百分率)のことである。
上述のように、本実施形態では、無効チップ領域103a、103bについては、図8(b)に示すような、投影面積が10μm2以下の凹部に対応した比較的小さなアイランドパターン403を含むマスクパターン402を用いる。これにより、本実施形態によれば、不要な銅膜の除去により形成される改質層301、302の面積を小さくすることができるため、改質層を起点とする膜剥がれを抑制することができる。
以下、上記マスクパターンを用いた本実施形態による半導体装置の製造方法についてさらに図9乃至図12を用いて説明する。ここで、図8(b)では、図1(b)のX−Y線に対応する直線をX2−Y2線で示している。図9乃至図12に示す断面模式図は、X2−Y2線における配線層を含む半導体装置の製造方法を示している。
まず、参考形態と同様に、シリコン単結晶からなる半導体ウエハ(半導体基板)110上に、トランジスタ、バイポーラトランジスタ、抵抗素子、容量素子等の種々の半導体素子を形成する。なお、図9乃至図12には、半導体素子としてゲート電極111を有するトランジスタを形成した場合を例として示している。
次に、図9(a)に示すように、参考形態と同様に、層間絶縁膜112、ストッパ絶縁膜113、配線形成用の層間絶縁膜114を堆積する。
次に、層間絶縁膜114上にフォトレジスト膜502を塗布する。続いて、フォトレジスト膜502に対して露光を行い、図9(b)に示すように、フォトレジスト膜502に凹部形成用のパターンを形成する。パターンが形成されたフォトレジスト膜502は、アイランドパターン403に対応する開口部503を有する。この際、図1(a)に示すように、有効チップ領域102a及び無効チップ領域103a、103bのパターンを形成する。これにより、半導体ウエハ110の面内の加工寸法、加工形状及び平坦性を安定化する。ただし、有効チップ領域102aについて用いるマスクパターンと、無効チップ領域103a、103bについて用いるマスクパターンとは互いに異なるものとする。すなわち、上述したように、有効チップ領域102aについては、図8(a)に示すマスクパターン400を用いる。一方、無効チップ領域103a、103bについては、図8(b)に示すマスクパターン402を用いる。
無効チップ領域103a、103bについて用いる図8(b)に示すマスクパターン402は、上述のように、複数のアイランドパターン403を含んでいる。各アイランドパターン403は、面積が投影面積で10μm2以下の凹部に対応したものになっている。また、各アイランドパターン403の最大幅は、図8(a)に示すマスクパターン400におけるパターン401を含むパターンの最大幅以下であることが望ましい。
また、無効チップ領域103a、103bについて用いるマスクパターン402のパターン密度は、有効チップ領域102aについて用いるマスクパターン400のパターン密度より低いことが望ましい。なお、ここにいうパターン密度とは、フォトレジスト膜に形成されるレジストパターンの開口部に対応するパターンの密度のことをいう。
次に、フォトレジスト膜502をマスクとして、層間絶縁膜114及びストッパ絶縁膜113を順次ドライエッチングする。これにより、図9(c)に示すように、層間絶縁膜114及びストッパ絶縁膜113に、配線形成用の溝である複数の凹部604を形成する。
次に、例えばアッシングにより、フォトレジスト膜502を除去する。
次に、複数の凹部604を有する層間絶縁膜114上に、例えばスパッタ法により、Ti膜、TiN膜等のバリアメタル膜(不図示)を形成する。次に、バリアメタル膜上に、例えばスパッタ法により、銅膜のシード膜(不図示)を形成する。次に、図10(a)に示すように、シード膜上に、例えば電解めっき法により、前記複数の凹部604を埋め込むように、導電膜として銅膜121を形成する。
その後、図10(b)に示すように、外縁104を有する領域上に銅膜121を残しつつ、半導体ウエハ110の外周部、側面、及び裏面に成膜された不要な導電膜である銅膜121を除去する。これにより、半導体ウエハ110の主面上では、外縁104を境界として、内側の領域の銅膜121が残され、外側の領域の銅膜121が除去される。この除去には、上述したように、除去液として、例えば硝酸、濃硫酸、硫酸過水等の水溶液を用いる。また、除去の態様は、半導体ウエハ110の外周部、側面、及び裏面を除去液により除去することができるものであれば特に限定されるものではない。
この際、本実施形態においても、不要な銅膜121を除去するための工程が行われた領域の境界部付近、すなわち外縁104付近においては、銅膜121が一部除去されるが部分的に銅膜121が残存している領域300が形成される。この部分的に銅膜121が残存している領域300における銅膜121の表面は、上記の除去に用いられた除去液により改質される。この結果、領域300における銅膜121の表面には、銅の改質層301が形成される。
本実施形態では、無効チップ領域103a、103bにおいては、図8(b)に示すアイランドパターン403を含むマスクパターン402を用いて、凹部604を形成するためのフォトレジスト膜502のレジストパターンを形成している。こうして形成されたフォトレジスト膜502によれば、上述のように、ウエハへの投影面積が10μm2以下の凹部の面積占有率が、有効チップ領域102aよりも無効チップ領域103a、103bで高くなる。このように凹部の面積占有率に応じてパターニングされたフォトレジスト膜502を用いて凹部604を形成することにより、不要な銅膜121の除去において、領域300に残存する銅膜121の面積を小さくすることができる。したがって、本実施形態において改質層301が形成される面積は、参考形態の場合(図4(b)参照)と比較して小さくなる。
次に、図10(c)に示すように、CMP法を用いて層間絶縁膜114上の銅膜121、シード膜及びバリアメタル膜を研磨する。これにより、銅膜121、シード膜及びバリアメタル膜の内、複数の凹部604の外側の層間絶縁膜114上の部分を選択的に除去する。こうして、凹部604に埋め込まれた銅膜121を有する配線層605が形成される。この際、本実施形態では、上述のように、図8(b)に示すアイランドパターン403を含むマスクパターン402を用いて凹部604が形成されている。このため、本実施形態では、部分的に銅膜121が残存している領域300において、参考形態の場合(図4(c)参照)と比較して段差が発生しにくくなり、スラリ詰まりが発生しにくくなる。
次に、図11(a)に示すように、配線層605が埋め込まれた層間絶縁膜114上に、参考形態と同様に、バリア絶縁膜115及び層間絶縁膜116を順次堆積する。ここで、バリア絶縁膜115として、層間絶縁膜114よりも屈折率の高い高屈折率膜を用いることができる。具体的には、シリコン酸化膜よりなる層間絶縁膜114に対して、シリコン窒化膜よりなるバリア絶縁膜115を用いることができる。
本実施形態でも、部分的に銅膜121が残存している領域300においては、上述のように銅膜121の表面に改質層301が存在している。しかしながら、本実施形態では、参考形態の場合(図5(a)参照)と比較して、改質層301が形成される面積が小さくなるため、上層に形成されたバリア絶縁膜115とその下地との密着性の低下を抑制することができる。また、本実施形態では、領域300においてCMP法による研磨時にスラリ詰まりが発生しにくくなっていることから、改質層301が膜剥がれの起点となりにくい。
その後、図9(b)乃至図11(a)を用いて説明した配線形成工程を繰り返す。これにより、図11(b)に示すように、複数の配線層を含む多層配線を形成する。図11(b)に示す例では、層間絶縁膜116上に、ストッパ絶縁膜117及び層間絶縁膜118が形成され、これらに形成された凹部606に埋め込まれた銅膜122を有する配線層607が形成されている。領域300に残存している銅膜122の表面には、改質層301と同様の改質層302が形成されている。配線層607が埋め込まれた層間絶縁膜118上には、バリア絶縁膜119と、層間絶縁膜120とが順次堆積されている。本実施形態では、凹部606についても、凹部604と同様に、アイランドパターンを含むマスクパターンを用いて形成する。これにより、改質層302が形成される面積も、参考形態の場合と比較して小さくすることができる。
次に、参考形態と同様に、図12に示すように、層間絶縁膜120上にパッシベーション膜125を形成する。また、パッシベーション膜125の形成後の工程において、参考形態と同様に、水素ガスを含んだ雰囲気中で、多層配線が形成された半導体ウエハ110に対して熱処理を行う。その後、多層配線が形成された半導体ウエハ10を分割して複数のチップを得る。有効領域6の有効チップ領域102aからは四角形のチップが得られ、無効領域5の無効チップ領域103a、103bからは四角形のチップや四角形でないチップが得られる。
本実施形態においては、前述の改質層301、302の面積が小さいため、バリア絶縁膜115、119とその下地との密着性の低下を抑制することができる。また、領域300においてCMP法による研磨時のスラリ詰まりが発生しにくくなっている。このため、改質層301、302は、膜剥がれの起点となりにくくなっている。したがって、本実施形態によれば、パッシベーション膜125による膜応力、熱処理による熱応力等の応力が、層間絶縁膜等を含む半導体ウエハ110に加わっても、改質層301、302を起点とする膜剥がれを抑制することができる。
このように、本実施形態によれば、不要な銅膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上することができる。さらに、膜剥がれを抑制することで、銅膜の露出に伴う銅による汚染を抑制することができる。
(第2実施形態)
本発明の第2実施形態による半導体装置について図13を用いて説明する。図13は、本実施形態による半導体装置の構成を示す平面模式図である。なお、上記参考形態及び第1実施形態と同様の構成要素については同一の符号を付し、説明を省略し又は簡略にする。また、参考形態の説明に用いた図面も適宜参照することにする。
本発明の第2実施形態による半導体装置について図13を用いて説明する。図13は、本実施形態による半導体装置の構成を示す平面模式図である。なお、上記参考形態及び第1実施形態と同様の構成要素については同一の符号を付し、説明を省略し又は簡略にする。また、参考形態の説明に用いた図面も適宜参照することにする。
本実施形態では、本発明の半導体装置の一例として、固体撮像装置の構成について説明する。
本実施形態による固体撮像装置1000は、図1(a)に示す1つの領域(半導体装置)102に相当し、例えばCMOS(Complementary Metal Oxide Semiconductor)型の固体撮像装置である。図13に示すように、固体撮像装置1000は、画素部1011と、垂直走査回路1012と、2つの読み出し回路1013と、2つの水平走査回路1014と、2つの出力アンプ1015を備えている。なお、画素部1011以外の領域を周辺回路部1016とする。
画素部1011は、複数の画素が2次元状に配列されて構成される。各画素は、少なくとも光電変換素子を有し、加えて読み出しのためのトランジスタ等を含みうる。読み出し回路1013は、例えば、列アンプ、相関二重サンプリング(CDS:Correlated Double Sampling)回路、加算回路等を含む。読み出し回路1013は、垂直走査回路1012によって選択された行の画素から垂直信号線を介して読み出された信号に対して増幅、加算等を行う。列アンプ、CDS回路、加算回路等は、例えば、画素列又は複数の画素列毎に配置される。水平走査回路1014は、読み出し回路1013の信号を順番に読み出すための信号を生成する。出力アンプ1015は、水平走査回路1014によって選択された列の信号を増幅して出力する。読み出し回路1013と水平走査回路1014と出力アンプ1015とは、2系統の出力経路を構成するため、画素部1011を挟んで上下に1つずつ配置されている。しかし、出力経路は3つ以上設けられていてもよい。
上記固体撮像装置1000の配線層を形成する際、図1(a)に示す無効チップ領域103a、103bについて用いるマスクパターン402では、少なくとも周辺回路部1016の配線パターン形成用のパターンを、アイランドパターン403とする。また、各アイランドパターン403に対応する凹部の面積は、投影面積で10μm2以下とする。
無効チップ領域103a、103bにおいて、画素部1011の配線パターン形成用のパターンは、有効な固体撮像装置1000を形成するためのマスクパターンと同一のマスクパターンであってもよいし、上述のアイランドパターン403であってもよい。これは、一般に、周辺回路部1016に比べ、画素部1011の方が、配線幅が細く設計されており、膜剥がれが発生しにくいためである。以上の構成とすることで、膜剥がれを抑制しつつ、ウエハ面内の加工寸法、加工形状及び平坦性を安定化することができる。
以上の構成は、固体撮像装置の一つの構成例にすぎず、これに限定されるものではない。例えば、固体撮像装置1000はCCD(Charged Coupled Device)型であってもよい。
(変形実施形態)
本発明は、上記実施形態に限らず、種々の変形が可能である。
本発明は、上記実施形態に限らず、種々の変形が可能である。
例えば、上記実施形態では、凹部に埋め込まれる導電膜として銅膜を用いる場合を例に説明したが、導電膜は銅膜に限定されるものではない。凹部に埋め込まれる導電膜としては、銅膜又は銅を主成分とする銅合金膜のほか、配線層を構成しうる種々の金属材料の膜を用いることができる。
また、上記実施形態では、ダマシンプロセスとしてシングルダマシンプロセスにより配線層を形成する場合を例に説明したが、配線層は、例えば、デュアルダマシンプロセスにより、導体プラグとともに配線層を一体的に形成することもできる。
また、上記第2実施形態では、本発明を適用することができる半導体装置の例として固体撮像装置について説明したが、本発明はメモリ等の他の半導体装置に適用可能である。
1:半導体ウエハ
102a:有効チップ領域
103a、103b:無効チップ領域
110:半導体ウエハ
111:ゲート電極
112、114、116、118、120:層間絶縁膜
113、117:ストッパ絶縁膜
115、119:バリア絶縁膜
121、122:銅膜
301、302:改質層
303:膜剥がれ領域
400:マスクパターン
401:パターン
402:マスクパターン
403:アイランドパターン
500、502:フォトレジスト膜
600、602、604、606:凹部
601、603、605、607:配線層
102a:有効チップ領域
103a、103b:無効チップ領域
110:半導体ウエハ
111:ゲート電極
112、114、116、118、120:層間絶縁膜
113、117:ストッパ絶縁膜
115、119:バリア絶縁膜
121、122:銅膜
301、302:改質層
303:膜剥がれ領域
400:マスクパターン
401:パターン
402:マスクパターン
403:アイランドパターン
500、502:フォトレジスト膜
600、602、604、606:凹部
601、603、605、607:配線層
Claims (8)
- 第1領域及び前記第1領域よりも外側の第2領域を有するウエハの上に形成された絶縁膜に、前記第1領域及び前記第2領域の上において複数の凹部を形成する工程と、
前記絶縁膜上に、前記複数の凹部を埋め込むように導電膜を形成する工程と、
前記第1領域上に前記導電膜を残しつつ、前記第2領域上の前記導電膜を除去する工程と、
前記第1領域上に残された前記導電膜の内、前記複数の凹部の外側の部分を除去する工程と、を有し、
前記複数の凹部の内、前記ウエハへの投影面積が10μm2以下である凹部の面積占有率が、前記第1領域よりも前記第2領域で高いことを特徴とする半導体装置の製造方法。 - 前記複数の凹部の内、前記ウエハへの投影面積が10μm2を超える凹部の面積占有率が、前記第2領域よりも前記第1領域で高いことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記複数の凹部は、前記第2領域において、前記ウエハへの投影面積が10μm2以下である前記凹部のみを有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2領域における前記凹部の最大幅は、前記第1領域における前記凹部の最大幅以下であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記複数の凹部の内、前記ウエハへの投影面積が10μm2以下であるパターンの面積占有率は、前記第2領域において35%以上100%未満であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記第2領域における投影面積が10μm2以下である前記凹部の、前記ウエハに沿った第1方向における寸法は、前記第1方向に直交し前記ウエハに沿った第2方向における寸法の1倍以上1000倍以下であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。
- 前記ウエハには、複数の光電変換素子が形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記ウエハを分割して複数のチップを得る工程をさらに有し、
前記第1領域からは四角形のチップが得られ、前記第2領域からは四角形でないチップが得られることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015009238A JP2016134544A (ja) | 2015-01-21 | 2015-01-21 | 半導体装置の製造方法 |
US14/967,650 US20160211405A1 (en) | 2015-01-21 | 2015-12-14 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2016134544A true JP2016134544A (ja) | 2016-07-25 |
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JP2015009238A Pending JP2016134544A (ja) | 2015-01-21 | 2015-01-21 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
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US (1) | US20160211405A1 (ja) |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11462545B2 (en) * | 2016-12-21 | 2022-10-04 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4948715B2 (ja) * | 2001-06-29 | 2012-06-06 | 富士通セミコンダクター株式会社 | 半導体ウエハ装置およびその製造方法 |
US7242021B2 (en) * | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
JP4659488B2 (ja) * | 2005-03-02 | 2011-03-30 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
JP4863770B2 (ja) * | 2006-05-29 | 2012-01-25 | セイコーインスツル株式会社 | 半導体装置の製造方法および半導体装置 |
-
2015
- 2015-01-21 JP JP2015009238A patent/JP2016134544A/ja active Pending
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