JP2011243847A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、パワー半導体列6とダイオード列7とを備えた半導体装置であって、ON状態におけるエミッタ電極およびコレクタ電極間の抵抗値は、パワー半導体11Bの方が、パワー半導体11Aおよびパワー半導体11Cよりも大きく、立ち上がり電圧以上の電圧が加えられたときのダイオード12Bの抵抗値は、立ち上がり電圧以上の電圧が加えられたときのダイオード12Aおよびダイオード12Cの抵抗値よりも高い。
【選択図】図2
Description
図1は、半導体装置1を示す平面図である。この図1に示すように、半導体装置1は、半導体基板2と、この半導体基板2の主表面上に設けられた複数の半導体ユニット3と、制御端子部8と、エミッタ端子部9とを備える。
コレクタ電極16からコレクタ電流が出力される。そして、エミッタ電極およびコレクタ電極間の電位差を大きくするにつれて、エミッタ電極およびコレクタ電極間を流れる電流も大きくなる。
IGBT11A、11Cの熱が、IGBT11Bに達するおそれがある一方で、IGBT11B自体の発熱量が低減されているので、IGBT11Bが他のIGBT11A,11Cと比較して高温となることを抑制することができる。これにより、IGBT11A〜11Cのライフサイクルを一致させることができる。
図4を用いて本実施の形態2に係る半導体装置について説明する。本実施の形態2に係る半導体装置も、図1に示す実施の形態1に係る半導体装置と同様に、半導体基板2と、この半導体基板2の主表面上に設けられた複数の半導体ユニット3と、制御端子部8と、エミッタ端子部9とを備える。図4は、実施の形態2に係る半導体装置に設けられた半導体ユニット3を示す平面図である。
図5を用いて、本実施の形態3に係る半導体装置について説明する。本実施の形態3に係る半導体装置も、図1に示す実施の形態1に係る半導体装置と同様に、半導体基板2と、この半導体基板2の主表面上に設けられた複数の半導体ユニット3と、制御端子部8と、エミッタ端子部9とを備える。図5は、実施の形態3に係る半導体装置に設けられた半導体ユニット3を示す平面図である。
図6から図8を用いて、本実施の形態4に係る半導体装置について説明する。本実施の形態4に係る半導体装置も、図1に示す実施の形態1に係る半導体装置と同様に、半導体基板2と、この半導体基板2の主表面上に設けられた複数の半導体ユニット3と、制御端子部8と、エミッタ端子部9とを備える。図6は、実施の形態4に係る半導体装置に設けられた半導体ユニット3を示す平面図である。
図9を用いて、本実施の形態5に係る半導体装置について説明する。本実施の形態5に係る半導体装置も、図1に示す実施の形態1に係る半導体装置と同様に、半導体基板2と、この半導体基板2の主表面上に設けられた複数の半導体ユニット3と、制御端子部8と、エミッタ端子部9とを備える。図9は、実施の形態5に係る半導体装置に設けられた半導体ユニット3を示す平面図である。
図10を用いて、本実施の形態5に係る半導体装置について説明する。本実施の形態6に係る半導体装置も、図1に示す実施の形態1に係る半導体装置と同様に、半導体基板2と、この半導体基板2の主表面上に設けられた複数の半導体ユニット3と、制御端子部8と、エミッタ端子部9とを備える。図10は、実施の形態6に係る半導体装置に設けられた半導体ユニット3を示す平面図である。
コレクタ端子部10およびIGBT11Aを接続する配線の配線長さと、コレクタ端子部10およびIGBT11Bを接続する配線の配線長さとを略等しくすることができると共に、各配線長さを短く抑えることができる。
Claims (12)
- エミッタ電極およびコレクタ電極を含むパワー半導体が一方向に間隔をあけて複数配列して形成されたパワー半導体列と、
前記パワー半導体列に対して、前記一方向と交差する方向に間隔をあけて設けられ、前記一方向に間隔をあけて配列する複数のダイオードによって形成されたダイオード列とを備えた半導体装置であって、
前記パワー半導体列は、前記パワー半導体列の一方端に位置する第1パワー半導体と他方端に位置する第2パワー半導体と、前記第1パワー半導体および前記第2パワー半導体の間に位置する第3パワー半導体とを含み、
前記ダイオード列は、前記ダイオード列の一方端に位置する第1ダイオードと、他方端に位置する第2ダイオードと、前記第1ダイオードおよび前記第2ダイオードの間に位置する第3ダイオードとを含み、
ON状態における前記エミッタ電極および前記コレクタ電極間の抵抗値は、前記第3パワー半導体の方が、前記第1パワー半導体および前記第2パワー半導体よりも大きく、
立ち上がり電圧以上の電圧が加えられたときの前記第3ダイオードの抵抗値は、立ち上がり電圧以上の電圧が加えられたときの前記第1ダイオードおよび前記第2ダイオードの抵抗値よりも高い、半導体装置。 - 絶縁基板と、
前記絶縁基板上に設けられ、上面に前記パワー半導体列および前記ダイオード列が配置された配線基板と、
前記配線基板上に設けられ、前記配線基板に接続された接続端子と、
をさらに備え、
前記接続端子は、前記第3ダイオードおよび前記第1ダイオードの間、または、前記第3ダイオードおよび前記第2ダイオードの間の少なくとも一方に配置された、請求項1に記載の半導体装置。 - 絶縁基板と、
前記絶縁基板上に設けられ、上面に前記パワー半導体列および前記ダイオード列が配置された配線基板と、
前記配線基板上に設けられ、前記配線基板に接続された接続端子と、
をさらに備え、
前記第3ダイオードは、前記一方向に間隔をあけて複数設けられ、
前記接続端子は、前記第3ダイオードの間に設けられた、請求項1に記載の半導体装置。 - 前記第3パワー半導体は、前記第1パワー半導体と前記第2パワー半導体との間に間隔をあけて複数設けられた、請求項1から請求項3のいずれかに記載の半導体装置。
- 絶縁基板と、
前記絶縁基板上に設けられた配線基板と、
前記配線基板上に設けられ、一方向に間隔をあけて配列する複数の素子を含む素子列と、
前記配線基板の上面のうち、前記素子列の中央部よりも前記素子列の一方端側に位置する第1接続端子と、
前記配線基板の上面のうち、前記素子列の中央部よりも前記素子列の他方端側に位置する第2接続端子と、
を備えた、半導体装置。 - 前記素子は、エミッタ電極およびコレクタ電極を含むパワー半導体であり、
前記素子列は、パワー半導体列であり、
前記パワー半導体列は、前記パワー半導体列の一方端に位置する第1パワー半導体と、他方端に位置する第2パワー半導体と、前記第1パワー半導体および前記第2パワー半導体の間に位置する第3パワー半導体とを含み、
ON状態における前記エミッタ電極および前記コレクタ電極間の抵抗値は、前記第3パワー半導体の方が、前記第1パワー半導体および前記第2パワー半導体よりも大きい、請求項5に記載の半導体装置。 - 前記第3パワー半導体は、間隔をあけて複数設けられた、請求項6に記載の半導体装置。
- 前記素子列は、一方端に位置する第1素子と、他方端に位置する第2素子と、前記第1素子および前記第2素子の間に位置する第3素子とを含み、
前記第1接続端子は、前記第1素子に対して前記第3素子と反対側に設けられ、
前記第2接続端子は、前記第2素子に対して前記第3素子と反対側に設けられた、請求項5から請求項7のいずれかに記載の半導体装置。 - 前記素子列は、一方端に位置する第1素子と、他方端に位置する第2素子と、前記第1素子および前記第2素子の間に位置し、前記第1素子と隣り合う第3素子と、前記第1素子および前記第2素子の間に位置し、前記第2素子と隣り合う第4素子とを含み、
前記第1接続端子は、前記第1素子および前記第3素子の間に設けられ、
前記第2接続端子は、前記第2素子および前記第4素子の間に設けられた、請求項5から請求項7のいずれかに記載の半導体装置。 - 前記素子は、ダイオードであり、
前記素子列は、ダイオード列であり、
前記ダイオード列は、前記ダイオード列の一方端に位置する第1ダイオードと、他方端に位置する第2ダイオードと、前記第1ダイオードおよび前記第2ダイオードの間に位置する第3ダイオードとを含み、
立ち上がり電圧以上の電圧が加えられたときの前記第3ダイオードの抵抗値は、立ち上がり電圧以上の電圧が加えられたときの前記第1ダイオードおよび前記第2ダイオードの抵抗値よりも高い、請求項5に記載の半導体装置。 - 絶縁基板と、
前記絶縁基板上に設けられた配線基板と、
前記配線基板上に設けられ、一方向に配列する複数のパワー半導体を含むパワー半導体列と、
前記パワー半導体列の一方端から間隔をあけて設けられた接続端子と、
を備え、
前記パワー半導体は、エミッタ電極およびコレクト電極を含み、
前記パワー半導体列は、前記一方端に位置する第1パワー半導体と、前記他方端に位置する第2パワー半導体とを含み、
ON状態における前記エミッタ電極および前記コレクタ電極間の抵抗値は、前記第1パワー半導体の方が、前記第2パワー半導体よりも大きい、半導体装置。 - 絶縁基板と、
前記絶縁基板上に設けられた配線基板と、
前記配線基板上に間隔をあけて設けられた第1パワー半導体および第2パワー半導体と、
前記配線基板の上面のうち、前記第1パワー半導体および前記第2パワー半導体の間に位置する部分に接続された接続端子と、
前記第2パワー半導体に対して前記接続端子と反対側に位置するダイオードと、
を備えた、半導体装置。
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