JP2016111656A - 固体撮像装置、撮像システム及び固体撮像装置の駆動方法 - Google Patents

Abstract

【課題】テスト信号の送信終了からデジタル信号の送信開始までの待機期間を短縮することができる固体撮像装置及び固体撮像装置の駆動方法を提供することを課題とする。【解決手段】固体撮像装置は、アナログ信号を出力する画素領域と、前記アナログ信号をデジタル信号に変換するアナログデジタル変換部（１３）と、テスト信号を送信し、その後に前記アナログデジタル変換部により変換された前記デジタル信号を送信する送信部（１９）とを有し、前記アナログデジタル変換部は、前記送信部が前記テスト信号を送信している期間に、前記アナログ信号を前記デジタル信号に変換することを特徴とする。【選択図】図４

Description

本発明は、固体撮像装置、撮像システム及び固体撮像装置の駆動方法に関する。

ＣＭＯＳ型固体撮像装置の高速化及び多画素化に伴い、固体撮像装置の送信部と信号処理装置の受信部とのインターフェースに求められるデータの伝送容量が高まってきている。このような要求に応えるため、クロック線とデータ線を別にして送信する方式でなく、８ｂ１０ｂ変換などの方式でデータを符号化して、データ信号にクロック情報を埋め込むクロック埋め込み方式が採用されている。

クロック埋め込み方式では、信号受信装置内のＣＤＲ（Clock Data Recovery）回路がクロック復元を行う。電源投入後や駆動モード切り替えにおいて、低消費電力化の目的のために送信部の信号出力を停止する場合には、送信部の動作再開時にはクロック復元のためのトレーニングシーケンスと呼ばれる信号を送信部から送る必要がある。特許文献１には、撮像モード切り替え時にトレーニングシーケンスを送信することが開示されている。

特開２０１２−１２０１５８号公報

しかしながら、特許文献１では、トレーニングシーケンス終了後から固体撮像装置の駆動を開始するため、トレーニングシーケンス終了後から画素データ出力開始までに待機期間が生じる。また、待機期間中もインターフェースのクロック位相のロックを保持するために、送信部はアイドルコードと呼ばれるコードを送る必要があり、固体撮像装置の画素出力までの待機期間増大につながるという課題がある。

本発明の目的は、テスト信号の送信終了からデジタル信号の送信開始までの待機期間を短縮することができる固体撮像装置、撮像システム及び固体撮像装置の駆動方法を提供することである。

本発明の固体撮像装置は、アナログ信号を出力する画素領域と、前記アナログ信号をデジタル信号に変換するアナログデジタル変換部と、テスト信号を送信し、その後に前記アナログデジタル変換部により変換された前記デジタル信号を送信する送信部とを有し、前記アナログデジタル変換部は、前記送信部が前記テスト信号を送信している期間に、前記アナログ信号を前記デジタル信号に変換することを特徴とする。

本発明によれば、テスト信号の送信終了からデジタル信号の送信開始までの待機期間を短縮することができる。

第１の実施形態の固体撮像装置の全体構成を示す図である。 第１の実施形態の固体撮像装置の画素アレイ構成を示す図である。 第１の実施形態の固体撮像装置の読み出しタイミングを示す図である。 固体撮像装置のモード切り替え時のタイミングチャートである。 固体撮像装置のモード切り替え時の詳細タイミングチャートである。 固体撮像装置のモード切り替え時の詳細タイミングチャートである。 固体撮像装置のトレーニングシーケンスの例を示す図である。 固体撮像装置の長秒蓄積時のタイミングチャートである。 固体撮像装置の長秒蓄積時のタイミングチャートである。 撮像システムの全体構成を示す図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像装置１０００の構成例を示す図である。固体撮像装置１０００は、画素領域１０、垂直出力線１１、列回路１２、列アナログデジタル変換部（列ＡＤ変換部）１３、列デジタルメモリ１４、水平走査部１５、垂直走査部１６、制御部１７、信号処理部１８及び送信部１９を有する。画素領域１０は、光電変換部を有する有効画素１００と、光電変換部を有さない非有効画素１０１を有する。図１では、説明の簡単化のために、有効画素１００が３行４列、非有効画素１０１が１行４列で示されているが、実際には、より多くの行及び列を構成するように、より多くの画素が配列される。図１では、４行４列の画素を示している。

各列の垂直出力線１１は、それぞれ、各列の画素１００又は１０１に接続される。垂直走査部１６は、画素１００又は１０１の行を選択する。選択された行の画素１００又は１０１は、それぞれ、各列の垂直出力線１１にアナログ信号（アナログ電圧）を出力する。列回路１２は、各列の垂直出力線１１の信号をサンプルホールド処理する。なお、列回路１２は、ゲイン増幅機能を備えてもよい。

列ＡＤ変換部１３は、列回路１２から出力された各列のアナログ信号をデジタル値に変換する。列ＡＤ変換部１３は、例えば、カウンタとランプ信号生成部と各列のコンパレータを有するシングルスロープ型のＡＤ変換部である。ランプ信号生成部は、時間と共にレベルが変化するランプ信号ＲＡＭＰ（図３）を生成する。ランプ信号生成部がランプ信号ＲＡＭＰのレベル変化を開始すると、カウンタは、カウント値のカウントを開始する。各列のコンパレータは、ランプ信号ＲＡＭＰと列回路１２の各列のアナログ出力信号を比較する。各列のコンパレータの出力信号が反転した時点のカウンタのカウント値が各列のデジタル値として、列ＡＤ変換部１３から出力される。これにより、列ＡＤ変換部１３は、アナログデジタル変換を行う。

列デジタルメモリ１４は、列ＡＤ変換部１３によりアナログデジタル変換された各列のデジタル出力値を保持するメモリであり、ＳＲＡＭ、フリップフロップなどが用いられる。水平走査部１５は、列デジタルメモリ１４に保持された各列のデジタル値を順次、信号処理部１８に出力する。水平走査部１５には、シフトレジスタ、デコーダなどの回路が用いられる。垂直走査部１６は、制御部１７からの制御信号により、画素領域１０の行を選択する。垂直走査部１６には、シフトレジスタ、デコーダなどの回路が用いられる。制御部１７は、列回路１２、列ＡＤ変換部１３、列デジタルメモリ１４、水平走査部１５、垂直走査部１６、信号処理部１８及び送信部１９の動作を制御する。

信号処理部１８は、画素信号処理部１８１、トレーニングシーケンス生成部１８２、選択部１８３及び８ｂ１０ｂ変換部１８４を有する。画素信号処理部１８１は、列デジタルメモリ１４から出力された各列のデジタル値に対して、相関２重サンプリング（ＣＤＳ）処理、オフセット調整、ゲイン調整等の信号処理を行う。また、画素信号処理部１８１は、後段の８ｂ１０ｂ変換部１８４での処理のために画素データを８ビット区切りのフォーマットに変換する。トレーニングシーケンス生成部１８２は、信号処理装置の受信部でクロック復元を行うためのトレーニングシーケンスデータ（テスト信号）を生成する回路であり、デジタルの固定値を生成する機能を有する。選択部１８３は、制御部１７からの制御信号に基づき、画素信号処理部１８１の出力信号又はトレーニングシーケンス生成部１８２の出力信号を選択する。８ｂ１０ｂ変換部１８４は、選択部１８３により選択された出力信号を８ｂ１０ｂ変換し、１０ビット単位のデータに変換したデータを送信部１９に送信する。８ｂ１０ｂ変換部１８４の回路構成は、メモリを用いたルックアップテーブル方式でのコード変換回路でもよいし、組み合わせ回路で構成してもよい。

送信部１９は、信号処理部１８から出力された１０ビットデータをパラレルシリアル変換する回路と、シリアル化されたデータを差動信号として送信する回路とを有する。差動信号としては、ＬＶＤＳ（Low Voltage Differential Signaling）方式でも、ＳＬＶＳ（Scalable Low Voltage Signaling）方式でもよい。

図２は、図１の画素領域１０の構成例を示す回路図である。図２において、図１と同様の部材には同じ符号が示されている。画素領域１０は、有効画素１００、非有効画素１０１及び垂直出力線１１を有する。なお、図２では、説明の簡単化のために、１行２列の有効画素１００と、１行２列の非有効画素１０１が示されているが、実際には、より多くの行及び列の有効画素１００及び非有効画素１０１が配列される。本実施形態では、有効画素１００及び非有効画素１０１は、それぞれ、垂直走査部１６が出力する駆動信号ＴＸ（ｎ），ＲＥＳ（ｎ），ＳＥＬ（ｎ）等によって駆動され、画素信号を垂直出力線１１に出力する。

有効画素１００は、光電変換部１００１と、転送トランジスタ１００２と、増幅トランジスタ１００３と、フローティングディフュージョン部（ＦＤ部）１００６とを含む。さらに、有効画素１００は、リセットトランジスタ１００４及び選択トランジスタ１００５を含んでもよい。光電変換部１００１は、例えば、フォトダイオードを有し、入射光を光電変換し、これによって発生した電荷を蓄積する。なお、光電変換部１００１によって発生した電荷は、光電変換部１００１とＦＤ部１００６との間に配された電荷保持部に保持されてもよい。転送トランジスタ１００２は、光電変換部１００１に蓄積された電荷をＦＤ部１００６に転送する。ＦＤ部１００６の電位は、ＦＤ部１００６に転送された電荷の量に応じて変化する。増幅トランジスタ１００３は、ソースフォロワ（ＳＦ）回路を構成し、ＦＤ部１００６の電圧をバッファし、選択トランジスタ１００５を介して垂直出力線１１に出力する。リセットトランジスタ１００４は、ＦＤ部１００６の電位を、電源線により供給されるリセット電圧にリセットする。選択トランジスタ１００５は、増幅トランジスタ１００３の出力ノードを垂直出力線１１に接続する。

非有効画素１０１は、光電変換部１００１を有さないこと以外は、有効画素１００と同じである。すなわち、非有効画素１０１は、転送トランジスタ１００２と、増幅トランジスタ１００３と、リセットトランジスタ１００４と、選択トランジスタ１００５と、ＦＤ部１００６とを有する。非有効画素１０１の信号により、光電変換部１００１以外の回路成分の固定パタンノイズを除去することが可能となる。

第ｎ行の信号ＴＸ（ｎ）は、第ｎ行の画素の転送トランジスタ１００２のゲートに供給される。第ｎ行の信号ＲＥＳ（ｎ）は、第ｎ行の画素のリセットトランジスタ１００４のゲートに供給される。第ｎ行の信号ＳＥＬ（ｎ）は、第ｎ行の画素の選択トランジスタ１００５のゲートに供給される。

第ｎ＋１行の信号ＴＸ（ｎ＋１）は、第ｎ＋１行の画素の転送トランジスタ１００２のゲートに供給される。第ｎ＋１行の信号ＲＥＳ（ｎ＋１）は、第ｎ＋１行の画素のリセットトランジスタ１００４のゲートに供給される。第ｎ＋１行の信号ＳＥＬ（ｎ＋１）は、第ｎ＋１行の画素の選択トランジスタ１００５のゲートに供給される。

図３は、固体撮像装置１０００における１行分の画素の読み出す駆動方法を示す。有効画素１００の読み出し方法と非有効画素１０１の読み出し方法は共に同じであるが、図３では有効画素１００の読み出し方法を例示する。

時刻ｔ３１では、制御部１７は、垂直走査部１６の選択信号ＰＶをハイレベルにすることにより、行の選択を指示する。時刻ｔ３２では、垂直走査部１６は、信号ＲＥＳ（１）をハイレベルにする。すると、第１行のリセットトランジスタ１００４がオンし、第１行のＦＤ部１００６がリセット電圧にリセットされる。その後、垂直走査部１６が信号ＲＥＳ（１）をローレベルにすることにより、第１行のリセットトランジスタ１００４がオフし、ＦＤ部１００６がリセット電圧でホールドされる。時刻ｔ３３では、垂直走査部１６は、信号ＳＥＬ（１）をハイレベルにする。すると、第１行の選択トランジスタ１００５がオンすることにより、第１行の画素が選択される。第１行の増幅トランジスタ１００３は、ＦＤ部１００６のリセット電圧に基づくノイズ信号を垂直出力線１１に出力する。

時刻ｔ３４では、制御部１７は、列ＡＤ変換部１３の信号ＣＮＴ＿ＥＮをハイレベルにする。すると、列ＡＤ変換部１３は、ランプ信号ＲＡＭＰのレベル変化を開始し、カウント値のカウントを開始する。時刻ｔ３４から時刻ｔ３５までの期間では、列ＡＤ変換部１３は、第１行の各列のＦＤ部１００６のリセット電圧に基づくノイズ信号をアナログデジタル変換する。すなわち、ＦＤ部１００６のリセット電圧に基づくノイズ信号とランプ信号ＲＡＭＰが同一となった時刻でコンパレータの出力信号が反転し、信号ＬＡＴＣＨがハイレベルとなる。すると、列デジタルメモリ１４内の書き込みメモリＮＭＥＭ＿Ｗには、列ＡＤ変換部１３のカウント値がデジタル値Ｎ（１）として書き込まれる。このデジタル値Ｎ（１）は、リセット電圧に基づくノイズ信号がアナログからデジタルに変換された値である。

時刻ｔ３６では、垂直走査部１６は、信号ＴＸ（１）をハイレベルにする。すると、第１行では、転送トランジスタ１００２がオンし、光電変換部１００１により光電変換された電荷がＦＤ部１００６に転送される。増幅トランジスタ１００３は、ＦＤ部１００６の電圧に基づく画素信号を出力する。

時刻ｔ３７では、制御部１７は、列ＡＤ変換部１３の信号ＣＮＴ＿ＥＮをハイレベルにする。すると、列ＡＤ変換部１３は、ランプ信号ＲＡＭＰのレベル変化を開始し、カウント値のカウントを開始する。時刻ｔ３７から時刻ｔ３８までの期間では、列ＡＤ変換部１３は、ＦＤ部１００６の電圧に基づく画素信号をアナログデジタル変換する。すなわち、ＦＤ部１００６の電圧に基づく画素信号とランプ信号ＲＡＭＰが同一となった時刻でコンパレータの出力信号が反転し、信号ＬＡＴＣＨがハイレベルとなる。すると、列デジタルメモリ１４内の書き込みメモリＳＭＥＭ＿Ｗには、列ＡＤ変換部１３のカウント値がデジタル値Ｓ（１）として書き込まれる。このデジタル値Ｓ（１）は、画素信号がアナログからデジタルに変換された値である。

時刻ｔ３９では、制御部１７は、列デジタルメモリ１４の信号ＭＴＸをハイレベルにする。すると、列デジタルメモリ１４内の書き込みメモリＮＭＥＭ＿Ｗから読み出しメモリＮＭＥＭ＿Ｒにデジタル値Ｎ（１）が転送され、書き込みメモリＳＭＥＭ＿Ｗから読み出しメモリＳＭＥＭ＿Ｒにデジタル値Ｓ（１）が転送される。

時刻ｔ３１０では、制御部１７は、水平走査部１５の信号ＰＨＳＴをハイレベルにする。すると、水平走査部１５は、走査を開始し、各列の信号ＰＨを順に列デジタルメモリ１４に出力する。時刻ｔ３１０から時刻ｔ３１１の期間では、信号ＰＨをハイレベルにする度に、第１行の複数の列を順に選択する。これにより、第１行の画素の信号Ｎ（１）及びＳ（１）が列デジタルメモリ１４内の読み出しメモリＮＭＥＭ＿Ｒ及びＳＭＥＭ＿Ｒから信号処理部１８に出力される。

また、時刻ｔ３１０から時刻ｔ３１１までの期間では、上記の時刻ｔ３１から時刻ｔ３１０までの第１行の読み出し処理と同様に、第２行の読み出し処理が行われる。

図４は、図１の固体撮像装置１０００のモード切り替え時の駆動方法を示すタイミングチャートである。図４では、簡単化のために、４行の非有効画素１０１と６行の有効画素１００の例を図示しているが、実際はより多くの行及び列の画素が配列される。

時刻ｔ４０では、読み出し動作を停止する。垂直走査部１６、列回路１２、列ＡＤ変換部１３、水平走査部１５、信号処理部１８、送信部１９の動作を停止する。時刻ｔ４１以降は、モードを切り替えた後の動作再開シーケンスを示している。

時刻ｔ４１では、トレーニングシーケンス生成部１８２のトレーニングシーケンス生成動作がオンになり、送信部１９の出力が開始することにより、送信部１９からトレーニングシーケンスデータが出力される。

時刻ｔ４２では、垂直走査部１６及び列ＡＤ変換部１３は動作を開始する。垂直走査部１３は、非有効画素１０１の１行目を選択する。時刻ｔ４２から時刻ｔ４３までの期間では、列ＡＤ変換部１３は、非有効画素１０１の１行目の信号に対してアナログデジタル変換を行う。列デジタルメモリ１４は、アナログデジタル変換後のデジタル値Ｎ（１）及びＳ（１）を書き込みレジスタＮＭＥＭ＿Ｗ及びＳＭＥＭ＿Ｗに格納する。図４で、四角内に１と表しているのは、１行目のデジタル値Ｎ（１）及びＳ（１）を表している。具体的な読み出し期間は、図３の時刻ｔ３１から時刻ｔ３８までの期間である。水平走査部１５はオフのままなので、画素信号処理部１８１の入力データは無効データのままである。

時刻ｔ４３から時刻ｔ４４までの期間では、非有効画素１０１の２行目の信号を読み出す。読み出し動作は、図３の時刻ｔ３１から時刻ｔ３８までの期間と同一の動作である。時刻ｔ４４では、列デジタルメモリ１４は１列分しかないので、１行目のデジタル値Ｎ（１）及びＳ（１）は上書きされて、２行目のデジタル値Ｎ（２）及びＳ（２）が残る。時刻ｔ４４以降では、非有効画素１０１の３行目以降の信号が巡回して読み出される。

時刻ｔ４５から時刻ｔ４７までの期間では、トレーニングシーケンス動作から画素出力動作への切り替えを行う。時刻ｔ４５では、非有効画素１０１の１行目の信号の読み出し動作を開始する。非有効画素１０１の1行目の信号の読み出し中の時刻ｔ４６では、信号処理装置の受信部でのクロック復元が完了し、画素信号を受信する準備ができた段階で、信号処理装置の受信部は制御部１７に有効画素を読み出す通知を行う。制御部１７は、時刻ｔ４６時点で、非有効画素１０１の１行目の信号のアナログデジタル変換が終わっている場合は、時刻ｔ４６から時刻ｔ４７までの期間に、非有効画素１０１の１行目のデジタル値Ｎ（１）及びＳ（１）の水平走査動作を開始する。すると、水平走査部１５は、列デジタルメモリ１４の１行目のデジタル値Ｎ（１）及びＳ（１）を信号処理部１８に出力させる。時刻ｔ４６で非有効画素１０１の１行目の信号のアナログデジタル変換が終了していない場合には、非有効画素１０１の１行目の信号のアナログデジタル変換が完了してから、非有効画素１０１の１行目のデジタル値Ｎ（１）及びＳ（１）の水平走査動作を開始する。

時刻ｔ４７では、非有効画素の２行目の信号の読み出しが開始し、トレーニングシーケンス生成部１８２は、トレーニングシーケンス生成動作をオフし、列デジタルメモリ１４から画素信号処理部１８１にデータが出力される。さらに、制御部１７は、信号処理部１８内の選択部１８３を、トレーニングシーケンス生成部１８２の出力信号の選択を終了し、画素信号処理部１８１の出力信号の選択を開始する。これにより、送信部１９の出力信号は、トレーニングシーケンスから画素出力信号に切り替わる。列デジタルメモリ１４は、切り替え前にアナログデジタル変換を行った際の１行目のデジタル値Ｎ（１）及びＳ（１）を保持しているので、トレーニングシーケンス終了後から待機期間をおくことなく、送信部１９は画素出力信号を出力することが可能となる。

以上のように、送信部１９は、時刻ｔ４１〜ｔ４７でトレーニングシーケンスデータ（テスト信号）を送信し、その後の時刻ｔ４７以降で列ＡＤ変換部１３により変換されたデジタル値に基づくデジタル信号を送信する。列ＡＤ変換部１３は、送信部１９がトレーニングシーケンスデータを送信している時刻ｔ４２〜ｔｔ４７の期間に、アナログ信号をデジタル値に変換する。これにより、送信部１９は、トレーニングシーケンスデータの送信を終了した後、列ＡＤ変換部１３により変換されたデジタル値に基づくデジタル信号をすぐに送信することができる。

送信部１９は、時刻ｔ４６で信号処理装置の受信部からクロック復元完了通知（テスト完了通知）を入力すると、時刻ｔ４７で、トレーニングシーケンスデータの送信を終了し、列ＡＤ変換部１３により変換されたデジタル値に基づくデジタル信号の送信を開始する。画素領域１０内の非有効画素１０１は、送信部１９がトレーニングシーケンスデータを送信している時刻ｔ４２〜ｔ４７の期間に、列回路１２を介して列ＡＤ変換部１３にアナログ信号を出力する。画素領域１０内の非有効画素１０１は、送信部１９がトレーニングシーケンスデータの送信を開始した時刻ｔ４１の後に、時刻ｔ４２で、列回路１２を介して列ＡＤ変換部１３にアナログ信号の出力を開始する。

画素領域１０は、各々がアナログ信号を出力する行列状に配列された複数の画素１００及び１０１を有する。垂直走査部１６の制御により、複数の画素１００及び１０１は、行単位で順に、列回路１２を介して列ＡＤ変換部１３にアナログ信号を出力する。また、画素領域１０は、光電変換部１００１を含む有効画素１００の行及び光電変換部１００１を含まない非有効画素１０１の行を有する。非有効画素１０１の行は、送信部１９がトレーニングシーケンスデータを送信している時刻ｔ４２〜ｔ４７の期間に、列回路１２を介して列ＡＤ変換部１３にアナログ信号を出力する。

８ｂ１０ｂ変換部１８４は、トレーニングシーケンスデータ又は列ＡＤ変換部１３により変換されたデジタル値に基づくデジタル信号に対して８ｂ１０ｂ変換を行う。送信部１９は、時刻ｔ４１〜ｔ４７で上記の８ｂ１０ｂ変換されたトレーニングシーケンスデータを送信し、その後の時刻ｔ４７以降で上記の８ｂ１０ｂ変換されたデジタル信号を送信する。

図５は、図４の時刻ｔ４５から時刻ｔ４７までの期間における各回路の動作タイミングを詳細に示すタイミングチャートである。時刻ｔ５０では、非有効画素１０１の１行目の信号の読み出しが開始する。時刻ｔ５１では、信号処理装置の受信部は、クロック復元通知を制御部１７に出力する。時刻ｔ５１では、列デジタルメモリ１４内の読み出しメモリＮＭＥＭ＿Ｒ及びＳＭＥＭ＿Ｒには、前行のデジタル値Ｎ（４）及びＳ（４）が書き込まれているため、すぐに水平走査動作を開始することができない。

時刻ｔ５２では、制御部１７は、列デジタルメモリ１４の信号ＭＴＸをハイレベルにして、列デジタルメモリ１４内の読み出しメモリＮＭＥＭ＿Ｒ及びＳＭＥＭ＿Ｒに、非有効画素１０１の１行目のデジタル値Ｎ（１）及びＳ（１）を書き込む。時刻ｔ５３では、制御部１７は、水平走査部１５の信号ＰＨＳＴをハイレベルにする。すると、水平走査部１５は、各列の信号ＰＨを順にハイレベルにすることで、列デジタルメモリ１４内の読み出しメモリＮＭＥＭ＿Ｒ及びＳＭＥＭ＿Ｒから信号処理部１８にデジタル値Ｎ（１）及びＳ（１）が出力される。画素信号処理部１８１は、ＣＤＳ処理により、デジタル値Ｓ（１）からデジタル値Ｎ（１）を減算した値Ｓ（１）−Ｎ（１）を出力する。画素信号処理部１８１の処理にはレイテンシがあるため、時刻ｔ５４で、送信部１９は、トレーニングシーケンス送信を終了するとともに、画素出力信号Ｓ（１）−Ｎ（１）の送信を開始する。

クロック復元通知を入力してから垂直走査を開始した場合は、トレーニングシーケンス終了から画素出力信号の出力までの待機期間が時刻ｔ５０〜時刻ｔ５４までかかるのに対し、本実施形態では、時刻ｔ５１からｔ５３までの期間に短縮することが可能となる。

クロック復元通知が、ある行の読み出し動作の開始から近い場合には、図５の読み出し動作では、待機期間の低減効果は小さくなる。そこで、別の読み出し方法も実施形態として適用される。

図６は、トレーニングシーケンスから画素出力信号への切り替えタイミングの別の例を示すタイミングチャートである。時刻ｔ６０では、非有効画素１０１の２行目の信号の読み出しを開始する例である。時刻ｔ６１では、制御部１７は、水平走査部１５の信号ＰＨＳＴをハイレベルにする。すると、水平走査部１５は、各列の信号ＰＨを順にハイレベルにして、列デジタルメモリ１４内の読み出しメモリＮＭＥＭ＿Ｒ及びＳＭＥＭ＿Ｒから信号処理部１８へ、非有効画素１０１の１行目のデジタル値Ｎ（１）及びＳ（１）が出力される。画素信号処理部１８１は、ＣＤＳ処理により、デジタル値Ｓ（１）からデジタル値Ｎ（１）を減算した値Ｓ（１）−Ｎ（１）を出力する。画素信号処理部１８１の処理にはレイテンシがあるため、時刻ｔ６２では、送信部１９は、トレーニングシーケンス送信を終了するとともに、画素出力信号Ｓ（１）−Ｎ（１）の送信を開始する。

時刻ｔ６３は、通常の１行読み出し（図５）時の列デジタルメモリ１４の信号ＭＴＸをハイレベルにするタイミングである。しかし、通常の１行読み出し（図５）のタイミングと比較して、水平走査部１５の読み出し開始時刻ｔ６１が画素読み出し開始時刻ｔ６０より遅れている。そのため、信号ＭＴＸをハイレベルにすると、水平走査部１５が読み出している読み出しメモリＮＭＥＭ＿Ｒ及びＳＭＥＭ＿Ｒのデジタル値Ｎ（１）及びＳ（１）を上書きしてしまう。したがって、時刻ｔ６３では、制御部１７は、信号ＭＴＸをハイレベルにせず、１行目のデジタル値Ｎ（１）及びＳ（１）の水平走査が完了する時刻ｔ６４で信号ＭＴＸをハイレベルにする。

時刻ｔ６５では、制御部１７は、水平走査部１５をリセットし、水平走査部１５の信号ＰＨＳＴをハイレベルにする。すると、水平走査部１５は、各列の信号ＰＨを順にハイレベルにし、非有効画素１０１の２行目のデジタル値Ｎ（２）及びＳ（２）を、読み出しメモリＮＭＥＭ＿Ｒ及びＳＭＥＭ＿Ｒから信号処理部１８へ出力させる。

クロック復元通知が入力された際の行読み出しのタイミングを変更する必要はあるが、クロック復元通知が入力されてから垂直走査を開始した場合は、トレーニングシーケンス終了から画素出力信号の出力までの待機期間が時刻ｔ６０から時刻ｔ６５までかかる。これに対し、本実施形態では、時刻ｔ６１から時刻ｔ６２までの期間に短縮することが可能となる。

図７（ａ）〜（ｃ）は、トレーニングシーケンス生成部１８２が出力するトレーニングシーケンスデータを例示する図である。トレーニングシーケンス生成部１８２の出力データは、信号処理装置の受信部でクロック復元できるように送受信のプロトコルで規定されている。図７（ａ）は、トレーニングシーケンス生成部１８２が出力する８ｂ１０ｂ変換前の８ビットデータで示している。Ｋ２８．５は、Ｋコードと呼ばれる８ｂ１０ｂ変換の規格で規定されるコードである。図７（ｃ）の２列目に書かれている「１０１１１１００」が実際の８ビットコードである。トレーニングシーケンス生成部１８２は、この８ビットデータとＫコードであることを示すＫフラグをハイレベルにして８ｂ１０ｂ変換部１８４に送信する。すると、８ｂ１０ｂ変換部１８４は、上記の８ビットデータを図７（ｃ）の３列目に示される１０ビットコードに変換する。図７（ｃ）のＲＤ−とＲＤ＋は、８ｂ１０ｂ変換部１８４の１０ビット変換結果が２種類あることを示している。ＲＤ−とＲＤ＋のどちらになるかはランニングディスパリティと呼ばれる前データの変換結果により決まる符号で決まる。ランニングディスパリティは、前変換データの１０ビットに含まれる０と１の個数が同数である場合には前の符号のままで、０と１の個数が異なる場合には、ランニングディスパリティのハイレベルとローレベルを切り替える。こうすることで、連続する０と１が６個以上にならない。

図７（ａ）において、次のクロック信号ＣＬＫでは、トレーニングシーケンス生成部１８２は、Ｄ１０．２コードを出力する。Ｄ１０．２コードは、図７（ｃ）の２列目に示す８ビットコードである。これはＫコードではないため、Ｋフラグはローレベルである。以降、トレーニングシーケンス生成部１８２は、クロック信号ＣＬＫに同期して、Ｄ１０．２コード及びＤ１０．２コードを順に出力する。トレーニングシーケンス生成部１８２は、クロック信号ＣＬＫの４個のパルスを１単位として繰り返し出力する。

図７（ｂ）は、トレーニングシーケンス生成部１８２が出力するデータの別の例を示している。トレーニングシーケンス生成部１８２は、クロック信号ＣＬＫの４個のパルスに同期して、Ｋ２８．５コード、Ｋ２８．０コード、Ｋ２８．０コード、Ｋ２８．０コードを出力する。トレーニングシーケンス生成部１８２は、この単位を１単位として繰り返し出力する。Ｋ２８．５コード及びＫ２８．０コードの具体的なコードは、図７（ｃ）の２列目に示している。

ここで示したトレーニングシーケンスは一例であり、信号処理装置の受信部のプロトコルにより変更されうるので、この限りではない。第１の実施形態において、トレーニングシーケンス送信期間中に読み出す画素は、非有効画素１０１であることが望ましい。その理由について以下に述べる。トレーニングシーケンスの送信期間は、信号処理装置の受信部がトレーニングシーケンスにより、クロック復元が完了するまでの期間で決まるが、クロック復元が完了する時刻は送受信のインターフェースの状態により前後する不確定性がある。したがって、トレーニングシーケンス終了前にデジタル値を列デジタルメモリ１４に格納するためには、垂直走査部１６による画素選択及び出力動作をトレーニングシーケンスの時間の不確定性を加味して開始する必要がある。トレーニングシーケンス終了に読み出し１行分以上の時間がかかった場合、１行目の画素の信号は送信部１９に読み出せないままとなる。有効画素１００の場合、光電変換部１００１の電荷を破壊して読み出すので１行目の画素の信号は完全に無効となるが、非有効画素１０１の場合、光電変換部１００１が存在せず非破壊読み出しとなるため、再度の読み出しが可能である。したがって、トレーニングシーケンス送信期間中に読み出す画素は、非有効画素１０１であることが望ましい。

図４において、時刻ｔ４０で、画素の読み出し動作を停止し、垂直走査部１６、列回路１２、列ＡＤ変換部１３、水平走査部１５、信号処理部１８及び送信部１９の動作を停止するとしたが、これに限定されない。時刻ｔ４０の後に時間を空けずに、時刻ｔ４１でトレーニングシーケンス生成動作をオンしてもよい。つまり、時刻ｔ４０と時刻ｔ４１は同時であっても構わない。この場合が本実施形態での最速の動作となる。

図８は、図１の固体撮像装置１０００の長秒蓄積時のタイミングチャートである。図４では、簡単化のために、４行の非有効画素１０１及び６行の有効画素１００の場合を図示しているが、実際はより多くの行及び列の画素が配列される。時刻ｔ８０では、シャッタ動作を停止する。時刻ｔ８０において、垂直走査部１６、列回路１２、列ＡＤ変換部１３、水平走査部１５、信号処理部１８及び送信部１９の動作は停止した状態である。時刻ｔ８１以降が読み出しのシーケンスを示している。時刻ｔ８１では、トレーニングシーケンス生成部１８２のトレーニングシーケンス生成動作をオンするとともに、送信部１９の出力を開始することにより、送信部１９からトレーニングシーケンスデータが出力される。

時刻ｔ８２では、垂直走査部１６及び列ＡＤ変換部１３の動作を開始する。垂直走査部１６は、非有効画素１０１の１行目を選択する。時刻ｔ８２から時刻ｔ８３までの期間では、非有効画素１０１の１行目の信号を読み出し、列ＡＤ変換部１３はその１行目の信号に対してアナログデジタル変換を行う。アナログデジタル変換後のデジタル値Ｎ（１）及びＳ（１）は、列デジタルメモリ１４内の書き込みメモリＮＭＥＭ＿Ｗ及びＳＭＥＭ＿Ｗを書き込まれる。図８の四角内に１と表しているのは、１行目の画素のデジタル値Ｎ（１）及びＳ（１）を表している。具体的な読み出し動作は、図３の時刻ｔ３１から時刻ｔ３８までの期間の動作となる。水平走査部１５は、オフのままなので、画素信号処理部１８１の入力データは無効データのままである。

時刻ｔ８３から時刻ｔ８４までの期間では、非有効画素１０１の２行目の信号を読み出す。読み出し動作は、図３の時刻ｔ３１から時刻ｔ３８までの期間と同一の動作である。時刻ｔ８４では、列デジタルメモリ１４は１列分しかないので、１行目のデジタル値Ｎ（１）及びＳ（１）は上書きされて、２行目のデジタル値Ｎ（２）及びＳ（２）が残る。時刻ｔ８４以降では、非有効画素１０１の３行目以降を巡回して読み出す。

時刻ｔ８５から時刻ｔ８７において、トレーニングシーケンスから画素出力動作への切り替えを行う。時刻ｔ８５では、非有効画素１０１の１行目の信号の読み出し動作を開始する。非有効画素１０１の1行目の信号の読み出し中の時刻ｔ８６では、信号処理装置の受信部は、クロック復元を完了し、画素信号を受信する準備ができた段階で、制御部１７に有効画素１００を読み出す通知を行う。制御部１７は、時刻ｔ８６時点で、非有効画素１０１の１行目の信号のアナログデジタル変換が終わっている場合は、時刻ｔ８６から時刻ｔ８７までの間の期間に、水平走査部１５は水平走査動作を開始する。時刻ｔ８６時点で非有効画素１０１の１行目の信号のアナログデジタル変換が終了していない場合には、非有効画素１０１の１行目の信号のアナログデジタル変換が完了してから、水平走査部１５は水平走査動作を開始する。

時刻ｔ８７では、非有効画素１０１の２行目の信号の読み出しを開始し、トレーニングシーケンス生成部１８２はトレーニングシーケンス生成動作をオフし、列デジタルメモリ１４から画素信号処理部１８１にデジタル値Ｎ（１）及びＳ（１）を出力する。さらに、制御部１７の制御により、信号処理部１８内の選択部１８３は、トレーニングシーケンス生成部１８２の出力信号の出力を終了し、画素信号処理部１８１の出力信号の出力を開始する。すると、送信部１９の出力信号は、トレーニングシーケンスデータから画素出力信号に切り替えられる。列デジタルメモリ１４は、切り替え前にアナログデジタル変換を行った際の１行目のデジタル値Ｎ（１）及びＳ（１）を保持しているので、トレーニングシーケンス終了後から待機期間をおくことなく、送信部１９は画素出力信号を出力することが可能となる。時刻ｔ８５〜ｔ８７の期間の読み出し動作は、図５の時刻ｔ５０〜ｔ５７の期間の読み出し動作と同じである。信号処理装置の受信部のクロック復元のタイミングによっては、時刻ｔ８５〜ｔ８７の期間の読み出し方法は、図６の時刻ｔ６０〜ｔ６５の読み出し方法でもよい。これにより、長秒蓄積開始から読み出し開始までの待機期間を短縮することが可能となる。

（第２の実施形態）
本発明の第２の実施形態による固体撮像装置１０００の構成は、第１の実施形態の図１と同じであり、画素領域１０の構成も第１の実施形態の図２と同じである。

図９は、本発明の第２の実施形態による固体撮像装置１０００の長秒蓄積時のタイミングチャートである。図９では、簡単化のために、４行の非有効画素１０１及び６行の有効画素１００の場合を図示しているが、実際はより多くの行及び列の画素が配列される。時刻ｔ９０では、シャッタ動作を停止する。時刻ｔ９０において、垂直走査部１６、列回路１２、列ＡＤ変換部１３、水平走査部１５、信号処理部１８及び送信部１９の動作は停止した状態である。時刻ｔ９１以降が読み出しのシーケンスを示している。時刻ｔ９１では、トレーニングシーケンス生成部１８２は、トレーニングシーケンス生成動作をオンするとともに、送信部１９は出力を開始する。これにより、送信部１９からトレーニングシーケンスデータが出力される。

時刻ｔ９２では、垂直走査部１６及び列ＡＤ変換部１３の動作を開始する。垂直走査部１６は、非有効画素１０１の１行目を選択する。時刻ｔ９２から時刻ｔ９３までの期間では、非有効画素１０１の１行目の信号を読み出し、列ＡＤ変換部１３はその１行目の信号に対してアナログデジタル変換を行う。アナログデジタル変換後のデジタル値Ｎ（１）及びＳ（１）は、列デジタルメモリ１４内の書き込みメモリＮＭＥＭ＿Ｗ及びＳＭＥＭ＿Ｗに書き込まれる。図９の四角内に１と表しているのは、１行目のデジタル値Ｎ（１）及びＳ（１）を表している。具体的な読み出し動作は、図３の時刻ｔ３１から時刻ｔ３８までの期間の動作となる。水平走査部１５はオフのままなので、画素信号処理部１８１の入力データは無効データのままである。

時刻ｔ９３以降では、垂直走査部１６の非有効画素１０１の走査と列ＡＤ変換部１３のアナログデジタル変換動作を止める。これにより、画素走査とアナログデジタル変換動作の更なる消費電力低減が可能となる。

時刻ｔ９４から時刻ｔ９５において、トレーニングシーケンスから画素出力動作への切り替えを行う。時刻ｔ９４では、信号処理装置の受信部は、クロック復元を完了し、画素信号を受信する準備ができた段階で、制御部１７に有効画素１００を読み出す通知を行う。制御部１７は、時刻ｔ９４時点で非有効画素１０１の１行目の信号のアナログデジタル変換が終わっている場合は、時刻ｔ９４から時刻ｔ９５までの期間に、水平走査部１５は水平走査動作を開始する。時刻ｔ９４時点で非有効画素１０１の１行目の信号のアナログデジタル変換が終了していない場合には、１行目の信号のアナログデジタル変換が完了してから、水平走査部１５は水平走査動作を開始する。

時刻ｔ９５では、非有効画素１０１の２行目の信号の読み出しを開始し、トレーニングシーケンス生成部１８２はトレーニングシーケンス生成動作をオフするとともに、列デジタルメモリ１４から画素信号処理部１８１にデータを出力する。さらに、制御部１７の制御により、信号処理部１８内の選択部１８３は、トレーニングシーケンス生成部１８２の出力信号の出力を終了し、画素信号処理部１８１の出力信号の出力を開始する。これにより、送信部１９の出力データは、トレーニングシーケンスデータから画素出力信号に切り替えられる。列デジタルメモリ１４は、切り替え前にアナログデジタル変換を行った際の非有効画素１０１の１行目のデジタル値Ｎ（１）及びＳ（１）を保持している。そのため、トレーニングシーケンス終了後から待機期間をおくことなく、送信部１９は画素出力信号を出力することが可能となる。

時刻ｔ９４〜ｔ９５の読み出し動作は、図５の時刻ｔ５０〜ｔ５７の読み出し動作と同じである。信号処理装置の受信部のクロック復元のタイミングによっては、時刻ｔ９４〜ｔ９５の読み出し動作は、図６の時刻ｔ６０〜ｔ６５の読み出し動作でもよい。これにより、長秒蓄積開始から読み出し開始までの待機期間を短縮することが可能となる。また、トレーニングシーケンス送信時に列ＡＤ変換部１３のアナログデジタル変換動作を止めるため、消費電力低減も可能となる。

以上のように、列ＡＤ変換部１３は、送信部１９がトレーニングシーケンスデータを送信している時刻ｔ９２〜ｔ９３の期間に、１行の非有効画素１０１が出力したアナログ信号をデジタル値に変換した後に変換動作を停止する。その後、列ＡＤ変換部１３は、送信部１９が列ＡＤ変換部１３により変換されたデジタル値に基づくデジタル信号の送信を開始する際に、時刻ｔ９５で変換動作を再開する。

第１及び第２の実施形態によれば、撮像モード切り替え時や長秒蓄積駆動時の有効画素出力までの待機期間を短縮することができる。

（第３の実施形態）
上記の各実施形態で述べた固体撮像装置は、種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図１０に、撮像システムの一例としてデジタルスチルカメラに、上述した実施形態のいずれかの固体撮像装置１０００を適用した撮像システムの図を示す。図１０の固体撮像装置１５４は、上記の固体撮像装置１０００に対応する。図１０に例示した撮像システムは、固体撮像装置１５４、レンズ１５２の保護のためのバリア１５１、被写体の光学像を固体撮像装置１５４に結像させるレンズ１５２、及びレンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２及び絞り１５３は固体撮像装置１５４に光を集光する光学系である。また、図１０に例示した撮像システムは、固体撮像装置１５４の送信部１９より出力される出力信号の処理を行う出力信号処理部１５５を有する。出力信号処理部１５５は、固体撮像装置１５４の送信部１９が出力するデジタル信号に基づいて画像を生成する。具体的には、出力信号処理部１５５は、その他、必要に応じて、各種の補正及び圧縮を行って、画像データを出力する。

図１０に例示した撮像システムは、さらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに、撮像システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は、撮像システムに内蔵されていてもよく、着脱可能であってもよい。

さらに、撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、固体撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは、外部から入力されてもよく、撮像システムは少なくとも固体撮像装置１５４と、固体撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。

以上のように、本実施形態の撮像システムは、固体撮像装置１５４を適用して撮像動作を行うことが可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０ 画素領域、１００ 有効画素、１０１ 非有効画素、１３ 列ＡＤ変換部、１９ 送信部

Claims (11)

1. アナログ信号を出力する画素領域と、
   前記アナログ信号をデジタル信号に変換するアナログデジタル変換部と、
   テスト信号を送信し、その後に前記アナログデジタル変換部により変換された前記デジタル信号を送信する送信部とを有し、
   前記アナログデジタル変換部は、前記送信部が前記テスト信号を送信している期間に、前記アナログ信号を前記デジタル信号に変換することを特徴とする固体撮像装置。
2. 前記送信部は、テスト完了通知を入力すると、前記テスト信号の送信を終了し、前記アナログデジタル変換部により変換されたデジタル信号の送信を開始することを特徴とする請求項１記載の固体撮像装置。
3. 前記画素領域は、前記送信部が前記テスト信号を送信している期間に、前記アナログデジタル変換部に前記アナログ信号を出力することを特徴とする請求項１又は２記載の固体撮像装置。
4. 前記画素領域は、前記送信部が前記テスト信号の送信を開始した後に、前記アナログデジタル変換部に前記アナログ信号の出力を開始することを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
5. 前記画素領域は、各々がアナログ信号を出力する行列状に配列された複数の画素を有し、
   前記複数の画素は、行単位で順に前記アナログデジタル変換部に前記アナログ信号を出力することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 前記画素領域は、光電変換部を含む有効画素の行及び光電変換部を含まない非有効画素の行を有し、
   前記非有効画素の行は、前記送信部が前記テスト信号を送信している期間に、前記アナログデジタル変換部に前記アナログ信号を出力することを特徴とする請求項５記載の固体撮像装置。
7. 前記アナログデジタル変換部は、前記送信部が前記テスト信号を送信している期間に、１行の前記画素が出力したアナログ信号をデジタル信号に変換した後に変換動作を停止し、前記送信部が前記アナログデジタル変換部により変換されたデジタル信号の送信を開始する際に、変換動作を再開することを特徴とする請求項５又は６記載の固体撮像装置。
8. 前記アナログデジタル変換部は、前記送信部が前記テスト信号を送信している期間に、１行の前記非有効画素が出力したアナログ信号をデジタル信号に変換した後に変換動作を停止し、前記送信部が前記アナログデジタル変換部により変換されたデジタル信号の送信を開始する際に、変換動作を再開することを特徴とする請求項６記載の固体撮像装置。
9. さらに、テスト信号又は前記アナログデジタル変換部により変換されたデジタル信号に対して８ｂ１０ｂ変換を行う８ｂ１０ｂ変換部を有し、
   前記送信部は、前記８ｂ１０ｂ変換されたテスト信号を送信し、その後に前記８ｂ１０ｂ変換されたデジタル信号を送信することを特徴とする請求項１〜８のいずれか１項に記載の固体撮像装置。
10. 請求項１〜９のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置の前記送信部から出力される前記デジタル信号に基づいて画像を生成する出力信号処理部とを有することを特徴とする撮像システム。
11. アナログ信号を出力する画素領域と、
    前記アナログ信号をデジタル信号に変換するアナログデジタル変換部とを有する固体撮像装置の駆動方法であって、
    送信部により、テスト信号を送信するステップと、
    前記アナログデジタル変換部により、前記送信部が前記テスト信号を送信している期間に、前記アナログ信号をデジタル信号に変換するステップと、
    前記送信部により、前記テスト信号の送信を終了し、その後に前記アナログデジタル変換部により変換された前記デジタル信号を送信するステップと
    を有することを特徴とする固体撮像装置の駆動方法。

Images