JP2016111047A - Cu配線の形成方法および半導体装置の製造方法 - Google Patents
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Abstract
【課題】微細な凹部に高い占有率でかつ良好な埋め込み性でCuまたはCu合金を埋め込むことができ、低抵抗のCu配線を得ることができるCu配線の形成方法および半導体装置の製造方法を提供する。
【解決手段】表面に所定パターンの凹部が形成された層間絶縁膜を有する基板に対し、凹部にCuまたはCu合金を埋め込んでCu配線を形成するCu配線の形成方法は、層間絶縁膜の表面全面にバリア膜を形成する工程と、次いで、バリア膜表面の凹部以外の部分にCuまたはCu合金が濡れる金属材料からなる被濡れ層を形成する工程と、次いで、表面全体にCuまたはCu合金からなるCu系膜を形成する工程と、次いで、Cu系膜を形成した後の基板を加熱して、凹部以外の表面のCuまたはCu合金を凹部内に流動させてCuまたはCu合金を埋め込む工程とを有する。
【選択図】 図9
【解決手段】表面に所定パターンの凹部が形成された層間絶縁膜を有する基板に対し、凹部にCuまたはCu合金を埋め込んでCu配線を形成するCu配線の形成方法は、層間絶縁膜の表面全面にバリア膜を形成する工程と、次いで、バリア膜表面の凹部以外の部分にCuまたはCu合金が濡れる金属材料からなる被濡れ層を形成する工程と、次いで、表面全体にCuまたはCu合金からなるCu系膜を形成する工程と、次いで、Cu系膜を形成した後の基板を加熱して、凹部以外の表面のCuまたはCu合金を凹部内に流動させてCuまたはCu合金を埋め込む工程とを有する。
【選択図】 図9
Description
本発明は、基板に形成された凹部にCuまたはCu合金を埋め込んでCu配線を形成するCu配線の形成方法および半導体装置の製造方法に関する。
半導体デバイスの製造においては、半導体ウエハに成膜処理やエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、近時、半導体デバイスの高速化、配線パターンの微細化、高集積化の要求に対応して、配線の低抵抗化(導電性向上)およびエレクトロマイグレーション耐性の向上が求められている。
このような点に対応して、配線材料にアルミニウム(Al)やタングステン(W)よりも導電性が高く(抵抗が低く)かつエレクトロマイグレーション耐性に優れている銅(Cu)が用いられるようになってきている。
Cu配線の形成方法としては、半導体ウエハに形成された、トレンチやホールのような凹部を有する層間絶縁膜全体にタンタル金属(Ta)、チタン(Ti)、窒化タンタル(TaN)、窒化チタン(TiN)などからなるバリア膜を物理的蒸着法(PVD)であるプラズマスパッタで形成し、バリア膜の上に同じくプラズマスパッタによりCuシード膜を形成し、さらにその上にCuめっきを施してトレンチやホールを完全に埋め込み、ウエハ表面の余分な銅薄膜およびバリア膜をCMP(Chemical Mechanical Polishing)処理により研磨処理して取り除く技術が提案されている(例えば特許文献1)。
しかしながら、半導体デバイスのデザインルールが益々微細化しており、Cuはバリア膜に対して濡れ性が悪く、しかもPVDはステップカバレッジが本質的に低いため、上記特許文献1に開示された技術では、Cuシード層をトレンチやホール内に健全に形成することが困難であり、Cuシード層がトレンチやホールの入口を狭めてしまう。そして、その状態でCuめっきを施してトレンチやホール内にCuを埋め込むと、埋め込まれたCu膜にボイドが生じてしまう。
このような観点から、トレンチやホールのような凹部が形成された層間絶縁膜全体にTaやTaN等からなるバリア膜を形成し、その上にCuとの濡れ性が良好なRu等からなる被濡れ層を化学的蒸着法(CVD)で形成した後、PVDによりCu膜を成膜し、その後、半導体ウエハを加熱することにより、表面のCuを凹部内に流し込んでCuを埋め込む技術が提案されている(例えば特許文献2)。また、この技術は、Cu膜の代わりにCu合金膜を用いて凹部内にCu合金を埋め込む場合にも適用可能である。
しかしながら、上述したようにトレンチやホールのような凹部内にTaやTaN等からなるバリア膜を形成し、さらにRu膜等からなる被濡れ層を形成した後に凹部内にCuまたはCu合金を埋め込むと、凹部内に占めるCuやCu合金以外の部分の体積が増加してしまい、その分、配線抵抗が増大してしまう。
したがって、本発明が解決しようとする課題は、微細な凹部に高い占有率でかつ良好な埋め込み性でCuまたはCu合金を埋め込むことができ、低抵抗のCu配線を得ることができるCu配線の形成方法および半導体装置の製造方法を提供することにある。
すなわち、本発明の第1の観点は、表面に所定パターンの凹部が形成された膜を有する基板に対し、前記凹部にCuまたはCu合金を埋め込んでCu配線を形成するCu配線の形成方法であって、前記膜の表面全面にバリア膜を形成する工程と、次いで、前記バリア膜表面の前記凹部以外の部分にCuまたはCu合金が濡れる金属材料からなる被濡れ層を形成する工程と、次いで、表面全体にCuまたはCu合金からなるCu系膜を形成する工程と、次いで、前記Cu系膜を形成した後の基板を加熱して、前記凹部以外の表面のCuまたはCu合金を前記凹部内に流動させてCuまたはCu合金を埋め込む工程とを有することを特徴とするCu配線の形成方法を提供する。
本発明の第1の観点において、前記被濡れ層は、前記凹部の側壁に形成されないか、またはわずかに形成されることが好ましい。また、前記被濡れ層は、前記凹部の側壁における平均膜厚が1nm以下になるように形成されることが好ましく、前記バリア膜表面の前記凹部以外の部分における膜厚が1〜5nmになるように形成されることが好ましい。さらに、前記被濡れ層は、PVDまたはCVDにより形成することができる。さらに、前記被濡れ層は、RuまたはCoで構成されることが好ましい。
本発明の第2の観点は、表面に所定パターンでトレンチが形成され、かつ前記トレンチの底部と下層配線との間を接続するビアが形成された層間絶縁膜を有する基板に対し、前記トレンチおよび前記ビアにCuまたはCu合金を埋め込んでCu配線を形成する半導体装置の製造方法であって、前記層間絶縁膜の表面全面にバリア膜を形成する工程と、次いで、前記バリア膜表面の前記トレンチ以外の部分および前記トレンチの底部の前記ビア以外の部分にCuまたはCu合金が濡れる金属材料からなる被濡れ層を形成する工程と、次いで、表面全体にCuまたはCu合金からなるCu系膜を形成する工程と、次いで、前記Cu系膜を形成した後の基板を加熱して、前記トレンチ底部のCuまたはCu合金を前記ビア内に流動させるとともに前記トレンチ以外の表面のCuまたはCu合金を前記トレンチ内に流動させて、前記ビアおよび前記トレンチにCuまたはCu合金を埋め込む工程と、次いで、全面を研磨して前記トレンチ以外の表面の前記Cu系膜、前記被濡れ層、および前記バリア膜を除去し、Cu配線を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
前記第2の観点において、前記被濡れ層は、前記トレンチおよび前記ビアの側壁に形成されないか、またはわずかに形成されることが好ましい。また、前記被濡れ層は、前記トレンチおよび前記ビアの側壁における平均膜厚が1nm以下になるように形成されることが好ましく、前記バリア膜表面の前記トレンチ以外の部分における膜厚が1〜5nmになるように形成されることが好ましい。さらに、前記被濡れ層は、PVDまたはCVDにより形成することができる。さらに、前記被濡れ層は、RuまたはCoで構成されていることが好ましい。
また、前記ビアおよび前記トレンチにCuまたはCu合金を埋め込んだ後、全面を研磨する前に、前記Cu膜の上にCuまたはCu合金からなる積み増し層を形成する工程をさらに有してもよい。
上記第1の観点および第2の観点において、前記CuまたはCu合金を埋め込む際の基板の加熱温度は、200〜400℃であることが好ましい。また、前記Cu系膜はPVDにより形成されることが好ましい。
本発明によれば、CuまたはCu合金が濡れる被濡れ層を凹部以外の表面に形成することにより、基板加熱によるCuまたはCu合金の流動性を確保して微細な凹部へのCuまたはCu合金の埋め込み性を良好にすることができ、凹部の側壁には被濡れ層が不要であることから、凹部内のCuまたはCu合金の占有率を高くして低抵抗のCu配線を得ることができる。
以下、添付図面を参照して本発明の実施形態について具体的に説明する。
<本発明に至った経緯>
最初に本発明に至った経緯について説明する。
上記特許文献1においては、図1に示すように、半導体ウエハ(以下単にウエハと記す)の微細なトレンチ(凹部)10を有する層間絶縁膜(Low−k膜)11の上にバリア膜12を形成し(図1(a))、その後、PVDによりCuシード層13を形成し(図1(b))、次いでトレンチ10内をCuめっき14で埋め込み(図1(c))、その後、CMPにより研磨処理してCu配線15を形成する(図1(d))。このとき、Cuはバリア膜に対して濡れ性が悪く、しかもPVDはステップカバレッジが本質的に低いため、PVDによるCuシード層13は、トレンチ10の入口を狭めてしまい、その後のCuめっき14の埋め込み性が悪化してボイド16が生じ、Cu配線15内にはボイド16が残存した状態のままとなる。
最初に本発明に至った経緯について説明する。
上記特許文献1においては、図1に示すように、半導体ウエハ(以下単にウエハと記す)の微細なトレンチ(凹部)10を有する層間絶縁膜(Low−k膜)11の上にバリア膜12を形成し(図1(a))、その後、PVDによりCuシード層13を形成し(図1(b))、次いでトレンチ10内をCuめっき14で埋め込み(図1(c))、その後、CMPにより研磨処理してCu配線15を形成する(図1(d))。このとき、Cuはバリア膜に対して濡れ性が悪く、しかもPVDはステップカバレッジが本質的に低いため、PVDによるCuシード層13は、トレンチ10の入口を狭めてしまい、その後のCuめっき14の埋め込み性が悪化してボイド16が生じ、Cu配線15内にはボイド16が残存した状態のままとなる。
一方、上記特許文献2においては、図2に示すように、同様に、微細なトレンチ10を有する層間絶縁膜(Low−k膜)11の全面にバリア膜12を形成した後(図2(a))、バリア膜12の上にCuが濡れる金属材料で構成された被濡れ層(ライナー膜)17をCVDで形成し(図2(b))、その上にPVDによりCu膜18を成膜し(図2(c))、その後、ウエハを加熱することにより、表面のトレンチ10以外の部分であるフィールド部19のCu膜をリフローさせ(リフロー処理)、トレンチ10内にCuを埋め込む(図2(d))。その後、同様に、CMPにより研磨処理してCu配線15を形成する(図2(e))。このとき、被濡れ層(ライナー膜)17はCuに対する濡れ性が良いので、リフロー処理の際の加熱によりフィールド部19およびトレンチ側壁のCuがトレンチ10の底へ流れ込み、トレンチ10の底からCuが埋まる。これにより、トレンチ10内にボイド等の欠陥のない健全なCu配線を形成することができる。図3は、バリア膜としてMn膜、被濡れ層(ライナー膜)としてRu膜を形成した後にPVDによりCu膜を形成した際(図3(a))、およびその後リフロー処理(400℃で600secのアニール)した際(図3(b))の透過型顕微鏡(TEM)写真であるが、表面(フィールド部)およびトレンチ側壁のCuがトレンチの底へ流れ落ちて、Cuがトレンチの底から埋め込まれることがわかる。
しかし、この場合に、被濡れ層(ライナー膜)17はフィールド部19のみならず、トレンチ10の側壁にも形成されており、その分、トレンチ10内に占めるCu以外の部分の体積割合が大きくなり、配線抵抗が増大してしまう。
そこで、被濡れ層を存在させずにPVDによりCu膜を形成した後、リフロー処理を行った際のCuの挙動を調査した。
その結果、図4に示すような結果が得られた。すなわち、図4(a)に示すように、トレンチ10を含む全面に形成されたバリア膜12の上に被濡れ層を形成せずに直接PVDによるCu膜18を成膜した後にリフロー処理を行うと、図4(b)に示すように、上面においてCuの流れが悪く、リフロー処理の際の熱によりCuが凝集してトレンチ10の入口においてCuが詰まってしまい、トレンチ10内にCuが流れることが阻止される。しかし、フィールド部19から一旦トレンチ10内に流入したCuやトレンチ10の側壁に形成されたCu膜はトレンチ10の底部に流れ、わずかではあるがCu膜18がトレンチ10の底部に埋め込まれる。図5は、バリア膜としてMn膜を形成した後に被濡れ層を形成することなくPVDによりCu膜を形成した際(図5(a))、およびその後リフロー処理(400℃で600secのアニール)した際(図5(b))の透過型顕微鏡(TEM)写真である。図5から、リフロー処理によりトレンチのトップにおいてCuが凝集してトレンチを塞いでおり、表面(フィールド部)のCuのトレンチへの流れ込みが阻止されるが、トレンチ側壁のCu等はリフロー処理によりトレンチの底へ流れ落ちていることがわかる。
その結果、図4に示すような結果が得られた。すなわち、図4(a)に示すように、トレンチ10を含む全面に形成されたバリア膜12の上に被濡れ層を形成せずに直接PVDによるCu膜18を成膜した後にリフロー処理を行うと、図4(b)に示すように、上面においてCuの流れが悪く、リフロー処理の際の熱によりCuが凝集してトレンチ10の入口においてCuが詰まってしまい、トレンチ10内にCuが流れることが阻止される。しかし、フィールド部19から一旦トレンチ10内に流入したCuやトレンチ10の側壁に形成されたCu膜はトレンチ10の底部に流れ、わずかではあるがCu膜18がトレンチ10の底部に埋め込まれる。図5は、バリア膜としてMn膜を形成した後に被濡れ層を形成することなくPVDによりCu膜を形成した際(図5(a))、およびその後リフロー処理(400℃で600secのアニール)した際(図5(b))の透過型顕微鏡(TEM)写真である。図5から、リフロー処理によりトレンチのトップにおいてCuが凝集してトレンチを塞いでおり、表面(フィールド部)のCuのトレンチへの流れ込みが阻止されるが、トレンチ側壁のCu等はリフロー処理によりトレンチの底へ流れ落ちていることがわかる。
一方、図6(a)に示すように、被濡れ層(ライナー膜)17がフィールド部19には形成されずトレンチ10の側壁および底部のみに形成されている状態で、PVDによりCu膜18を形成した場合には、その後リフロー処理を行うことにより、図6(b)に示すように、やはりトレンチ10のトップにおいてCuが凝集してトレンチ入口を塞ぐ不良が発生する。図7は、微細なトレンチを有するLow−k膜の表面のみにTiN膜が形成されたウエハにMn膜および被濡れ層としてのRu膜を形成して、Mn膜およびRu膜がトレンチの側壁および底部のみに形成されている状態とした後、PVDによりCu膜を形成し、その後リフロー処理を行った際のTEM写真である。この図に示すように、被濡れ層(ライナー膜)がトレンチの側壁に形成されていてもCuが凝集することによる埋め込み不良が多く生じていることがわかる。
以上の結果から、PVDによりCuを形成した後にリフロー処理を行った際の埋め込み不良は、リフロー処理(アニール)の際における熱によりバリア膜表面のトレンチ以外の部分であるフィールド部でCuが凝集して流動性が阻害されることが原因であり、フィールド部から一旦トレンチ内に流入したCuやトレンチ内の側壁に形成されたCu膜は、トレンチ側壁の被濡れ層(ライナー膜)の存在にかかわらず、すなわちCuに対する濡れ性にかかわらず、リフロー処理によりトレンチの底部に向けて流動することが判明した。したがって、Cuの良好な埋め込み性を得るためには、トレンチ以外の表面(フィールド部)に被濡れ層(ライナー膜)が形成されていればよい。
本発明は以上のような知見に基づいて完成されたものである。
本発明は以上のような知見に基づいて完成されたものである。
<第1の実施形態>
次に、本発明の第1の実施形態について図8のフローチャートおよび図9の工程断面図を参照して説明する。本実施形態では、凹部であるトレンチにCuまたはCu合金を埋め込んでCu配線を形成する。
次に、本発明の第1の実施形態について図8のフローチャートおよび図9の工程断面図を参照して説明する。本実施形態では、凹部であるトレンチにCuまたはCu合金を埋め込んでCu配線を形成する。
まず、下部構造101(詳細は省略)の上にSiO2膜、低誘電率(Low−k)膜(SiCO、SiCOH等)等からなる層間絶縁膜102が形成され、層間絶縁膜102に凹部としてトレンチ103が所定パターンで形成されたウエハWを準備する(ステップ1、図9(a))。このようなウエハWは、DegasプロセスやPre−Cleanプロセスによって、絶縁膜表面の水分やエッチング/アッシング時の残渣を除去することが好ましい。
次に、トレンチ103の表面を含む全面にCuまたはCu合金の拡散を抑制するバリア膜104を形成する(ステップ2、図9(b))。
バリア膜104としては、CuまたはCu合金に対して高いバリア性を有し、低抵抗のものが用いられ、このような特性を有していれば材料は問わないが、Mn膜、Ti膜、TiN膜、Ta膜、TaN膜、Ta/TaNの2層膜が好適である。また、TaCN膜、W膜、WN膜、WCN膜、Zr膜、ZrN膜、V膜、VN膜、Nb膜、NbN膜等を用いることもできる。バリア膜は、イオン化PVD(Ionized Physical Vapor Deposition;iPVD)、例えばプラズマスパッタにより成膜することができる。また、通常のスパッタ、イオンプレーティング等の他のPVDで成膜することもでき、CVDやALD(Atomic Layer Deposition)で成膜することもできる。CVDやALDはプラズマを用いてもよい。
Cu配線をより低抵抗化する観点から、バリア膜は薄く形成することが好ましく、1〜10nmが好ましい。Mn膜は層間絶縁膜102中のSiと反応してシリケート化し、バリア膜104を自己整合バリア膜として層間絶縁膜102側に形成することができるため、Cu配線中のCuの体積を増加させることができ、Cu配線を低抵抗化する効果が高い。このため、上記膜の中ではMn膜がより好ましい。
Mn膜はCVDまたはALDにより成膜することができる。CVDおよびALDによるMn膜を成膜する成膜方法としては、特開2014−135465号公報に記載されたものを用いることができる。
次いで、バリア膜104の上にCuまたはCu合金に対する濡れ性を確保するための被濡れ層であるライナー膜105を形成する(ステップ3、図9(c))。ライナー膜105としては、Cuに対する濡れ性が特に良好なRu膜またはCo膜を好適に用いることができる。
被濡れ層であるライナー膜105は、CuまたはCu合金に対して良好な濡れ性を有しているため、次のCu系膜の成膜およびリフロー処理を行った際にCuまたはCu合金の良好な移動性を確保することができる。この際に、上述したように、CuまたはCu合金の良好な埋め込み性を確保するためには、ウエハ表面のトレンチ以外の部分であるフィールド部110でのCuまたはCu合金の流動性が確保されていればよく、ライナー膜105はフィールド部110に成膜される。CuまたはCu合金の流動性を確保する観点からは、トレンチ側壁のライナー膜は不要である。むしろ、Cu配線の低抵抗化のためにはトレンチ側壁にライナー膜105が形成されないことが好ましく、形成される場合でもわずかであることが好ましい。その場合に、トレンチ側壁のライナー膜105は不連続であってもよく、具体的には、平均膜厚が1nm以下となるようにすることが好ましい。
一方、ウエハWにおけるフィールド部110のライナー膜105は、その後CMPで除去されるため、厚くてもCu配線の抵抗に影響せず、フィールド部110全体に連続して形成することができる厚さで形成されることが好ましく、具体的には1nm以上が好ましい。一方、フィールド部110のライナー膜105は厚くし過ぎても無駄になるだけであるから、5nm以下であることが好ましい。したがって、フィールド部110のライナー膜105の厚さは1〜5nmが好ましい。より好ましくは2〜5nmである。なお、トレンチ103の底部のライナー膜105はCu配線の抵抗への影響は小さいため、フィールド部と同程度の膜厚でよい。
以上のことから、ライナー膜105は、フィールド部110の膜厚がトレンチ側壁の膜厚よりも大きくなる異方性の高い状態で成膜されることが必要であり、フィールド部110における平均膜厚TFに対するトレンチ側壁における平均膜厚TSの比TS/TFが0.25以下であることが好ましい。このような異方性の高い膜形成を行うためには、ステップカバレッジが低い成膜手法を用いることが好ましく、本質的にステップカバレッジが低いPVDを好適に用いることができる。PVDの条件を選択することによりトレンチ側壁にほとんど成膜されない状態とすることができる。また、成膜手法としてCVDを用いることもできる。CVDは本質的にコンフォーマルな成膜手法ではあるが、条件を調整することにより、TS/TFを低くすることができ、TS/TFが0.25以下を満たすことが可能となる。
次いで、PVDによりCuまたはCu合金からなるCu系膜106を形成する(ステップ4、図9(d))。PVDとしてはiPVD、例えばプラズマスパッタが好ましい。iPVDでCu系膜を成膜する際には、チャンバ内にウエハを配置し、チャンバ内にArガスのプラズマを生成するとともに、CuまたはCu合金からなるターゲットをスパッタし、ウエハWに高周波バイアスを印加することにより、Cuイオンの成膜作用とArイオンのエッチング作用とを制御する。このため、通常のCVDよりも微細な凹部にCu系膜を成膜しやすい。この工程の後のリフロー処理によりトレンチ以外の表面(フィールド部)のCuまたはCu合金がトレンチ103内に流れ込むため、トレンチ103内の膜厚はわずかでよい。また、フィールド部のCu系膜の膜厚は、トレンチ103の幅や高さによって適宜調整すればよく、5〜50nm程度が好ましい。Cu合金としては、代表的なものとしてCu−Al、Cu−Mnを挙げることができる。また、他のCu合金として、Cu−Mg、Cu−Ag、Cu−Sn、Cu−Pb、Cu−Zn、Cu−Pt、Cu−Au、Cu−Ni、Cu−Co、Cu−Tiなどを用いることができる。
Cu系膜106の形成後、ウエハWを加熱してフィールド部のCuをトレンチ103内に流動させるリフロー処理を行う(ステップ5、図9(e))。このリフロー処理により、トレンチ103内にCuまたはCu合金を埋め込む。ステップ4のCu系膜の形成およびステップ5のリフロー処理を一回行ったのみではトレンチの埋め込みが不十分な場合、ステップ4とステップ5とを複数回繰り返してもよい。リフロー処理の加熱温度は200〜400℃の範囲が好ましい。200℃より低いとCuまたはCu合金が流動し難く、400℃より高くなるとCuまたはCu合金が凝集しやすくなり、かつ下地のLow−k膜等からなる層間絶縁膜102に悪影響を及ぼすおそれがある。このリフロー処理は、例えば、チャンバ内のステージにウエハを載置し、チャンバ内に不活性ガス、例えばArガスやN2ガスやH2ガスを導入しつつ排気し、チャンバ内を所定の真空雰囲気に維持し、ステージに埋設された抵抗ヒーターによりウエハを加熱することにより行われる。
このようにリフロー処理によりトレンチ103内にCuまたはCu合金を埋め込んだ後、必要に応じて、その後の平坦化処理に備えてCu系膜106の上にCuまたはCu合金からなる積み増し層107を形成する(ステップ6、図9(f))。積み増し層107は、Cu系膜106に引き続いてiPVD等のPVDによりCu膜を成膜することにより形成してもよいし、Cuめっきを施すことにより形成してもよい。
この後、CMP(Chemical Mechanical Polishing)によりウエハW表面の積み増し層107、Cu系膜106、ライナー膜105、バリア膜104を除去して平坦化する(ステップ7、図9(g))。これによりCu配線108が形成される。
以上のように、本実施形態によれば、CuまたはCu合金が濡れる被濡れ層であるライナー膜105をトレンチ103以外のフィールド部110に形成することにより、リフロー処理の際のウエハ加熱によるCuの流動性を確保して微細なトレンチ103へのCuまたはCu合金の埋め込み性を良好にすることができ、トレンチ103の側壁にはライナー膜105が不要であることから、トレンチ103内のCu占有率を高くして低抵抗のCu配線を得ることができる。
なお、図10に示すように、トレンチ103の入り口部分には、通常、角がとれたショルダー部分103aが形成されるが、良好な埋め込み性を実現するためには、ショルダー部分103aにもフィールド部と同程度のライナー膜105が形成されていることが好ましい。また、上記例ではトレンチにCuまたはCu合金を埋め込む場合について示したが、本実施形態は、ビア等のホールにCuまたはCu合金を埋め込む場合にも適用可能である。
<第2の実施形態>
次に、本発明の第2の実施形態について図11のフローチャートおよび図12の工程断面図を参照して説明する。本実施形態では、デュアルダマシン法によりCu配線を形成する際に本発明を適用する例を示す。
次に、本発明の第2の実施形態について図11のフローチャートおよび図12の工程断面図を参照して説明する。本実施形態では、デュアルダマシン法によりCu配線を形成する際に本発明を適用する例を示す。
まず、下層配線211を含む下部構造201(詳細は省略)の上にSiO2膜、低誘電率(Low−k)膜(SiCO、SiCOH等)等からなる層間絶縁膜202が形成され、層間絶縁膜202に凹部としてトレンチ203およびビア204が所定パターンで形成されたウエハWを準備する(ステップ11、図12(a))。ビア204はトレンチ203の底部から下層配線211にかけて形成されている。このようなウエハWは、DegasプロセスやPre−Cleanプロセスによって、絶縁膜表面の水分やエッチング/アッシング時の残渣を除去することが好ましい。
次に、トレンチ203およびビア204の表面を含む全面にCuまたはCu合金の拡散を抑制するバリア膜205を形成する(ステップ12、図12(b))。バリア膜205としては、第1の実施形態のバリア膜104と同様、CuまたはCu合金に対して高いバリア性を有し、低抵抗のものが用いられ、このような特性を有していれば材料は問わず、第1の実施形態において例示された材料を用いることができる。また、膜厚および成膜手法も第1の実施形態と同様である。
次いで、バリア膜205の上にCuまたはCu合金に対する濡れ性を確保するための被濡れ層であるライナー膜206を形成する(ステップ13、図12(c))。ライナー膜206としては、第1の実施形態と同様、CuまたはCu合金に対する濡れ性が特に良好なRu膜またはCo膜を好適に用いることができる。また、ライナー膜206は、第1の実施形態のライナー膜105と同様、フィールド部210には成膜され、トレンチやビアの側壁には形成されないか、形成される場合でもわずかであることが好ましい。その場合に、トレンチやビアの側面のライナー膜206は不連続であってもよく、具体的には、トレンチやビアの側壁における平均膜厚が1nm以下となるようにすることが好ましい。
一方、ウエハWにおけるフィールド部210のライナー膜206は、第1の実施形態のライナー膜105と同様、フィールド部210全体に連続して形成することができる厚さで形成されることが好ましく、具体的には1nm以上が好ましい。また、フィールド部210のライナー膜206は厚くし過ぎても無駄になるだけであるから、5nm以下であることが好ましい。したがって、フィールド部210のライナー膜106の厚さは1〜5nmが好ましい。より好ましくは2〜5nmである。また、トレンチ203の底部のライナー膜206は、ビア204の埋め込みに用いるため、ある程度の膜厚が必要であり、フィールド部210と同程度の膜厚であることが好ましい。
ライナー膜206は、第1の実施形態のライナー膜105と同様、フィールド部210の膜厚がトレンチやビアの側壁の膜厚よりも大きくなる異方性の高い状態で成膜されることが必要であり、フィールド部210における平均膜厚TFに対するトレンチおよびビアの側壁における平均膜厚TSの比TS/TFが0.25以下であることが好ましい。このような異方性の高い膜形成を行うためには、ステップカバレッジが低い成膜手法を用いることが好ましく、第1の実施形態と同様、本質的にステップカバレッジが低いPVDを好適に用いることができる。PVDの条件を選択することによりトレンチやビア側壁にほとんど成膜されない状態とすることができる。また、第1の実施形態と同様、条件を調整することにより、CVDを用いることもできる。
次いで、PVDによりCuまたはCu合金からなるCu系膜207を形成する(ステップ14、図12(d))。第1の実施形態と同様、PVDとしてはiPVD、例えばプラズマスパッタが好ましい。Cu合金としては、第1の実施形態と同様、代表的なものとしてCu−Al、Cu−Mnを挙げることができる。また、他のCu合金として、Cu−Mg、Cu−Ag、Cu−Sn、Cu−Pb、Cu−Zn、Cu−Pt、Cu−Au、Cu−Ni、Cu−Co、Cu−Tiなどを用いることができる。
Cu系膜207の形成後、ウエハWを加熱してトレンチ底部のCuまたはCu合金をビア204に流動させるとともに、フィールド部210のCuまたはCu合金をトレンチ203内に流動させるリフロー処理を行う(ステップ15、図12(e))。このリフロー処理により、ビア204およびトレンチ203にCuを埋め込む。この際に、底部のビア204から順にボトムアップするようにCuまたはCu合金が埋め込まれる。ステップ14のCu系膜の形成およびステップ15のリフロー処理を一回行ったのみではトレンチの埋め込みが不十分な場合、ステップ14とステップ15とを複数回繰り返してもよい。このリフロー処理の温度は、第1の実施形態と同様である。
このようにリフロー処理によりトレンチ203およびビア204内にCuまたはCu合金を埋め込んだ後、必要に応じて、その後の平坦化処理に備えてCu系膜207の上にCuまたはCu合金からなる積み増し層208を成膜する(ステップ16、図12(f))。積み増し層208は、Cu系膜207に引き続いてiPVD等のPVDによりCu系膜を成膜することにより形成してもよいし、Cuめっきを施すことにより形成してもよい。
この後、CMP(Chemical Mechanical Polishing)によりウエハW表面の積み増し層208、Cu系膜207、ライナー膜206、バリア膜205を除去して平坦化する(ステップ17、図12(g))。これによりCu配線209が形成される。
以上のように、本実施形態によれば、CuまたはCu合金が濡れる被濡れ層であるライナー膜206を、ウエハWのフィールド部210およびトレンチ203の底部に形成することにより、Cuの流動性を確保して微細なトレンチ203およびビア204へのCuまたはCu合金の埋め込み性を良好にすることができ、トレンチ203やビア204の側壁にはライナー膜206が不要であることから、トレンチ203およびビア204内のCuまたはCu合金の占有率を高くして低抵抗のCu配線を得ることができる。
<他の適用>
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。上記実施形態では、被処理基板として半導体ウエハを例にとって説明したが、半導体ウエハには典型的なシリコンウエハのみならず、GaAs、SiC、GaNなどの化合物半導体も含まれる。また、被処理基板は半導体ウエハに限定されず、液晶表示装置等のFPD(フラットパネルディスプレイ)に用いるガラス基板や、セラミック基板等にも本発明を適用することができることはもちろんである。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。上記実施形態では、被処理基板として半導体ウエハを例にとって説明したが、半導体ウエハには典型的なシリコンウエハのみならず、GaAs、SiC、GaNなどの化合物半導体も含まれる。また、被処理基板は半導体ウエハに限定されず、液晶表示装置等のFPD(フラットパネルディスプレイ)に用いるガラス基板や、セラミック基板等にも本発明を適用することができることはもちろんである。
101,201;下部構造
102,202;層間絶縁膜
103;トレンチ
104,205;バリア膜
105,206;ライナー膜(被濡れ層)
106,207;Cu系膜
107,208;積み増し層
108,209;Cu配線
110,210;フィールド部
211;下層配線
W;半導体ウエハ(被処理基板)
102,202;層間絶縁膜
103;トレンチ
104,205;バリア膜
105,206;ライナー膜(被濡れ層)
106,207;Cu系膜
107,208;積み増し層
108,209;Cu配線
110,210;フィールド部
211;下層配線
W;半導体ウエハ(被処理基板)
Claims (17)
- 表面に所定パターンの凹部が形成された膜を有する基板に対し、前記凹部にCuまたはCu合金を埋め込んでCu配線を形成するCu配線の形成方法であって、
前記膜の表面全面にバリア膜を形成する工程と、
次いで、前記バリア膜表面の前記凹部以外の部分にCuまたはCu合金が濡れる金属材料からなる被濡れ層を形成する工程と、
次いで、表面全体にCuまたはCu合金からなるCu系膜を形成する工程と、
次いで、前記Cu系膜を形成した後の基板を加熱して、前記凹部以外の表面のCuまたはCu合金を前記凹部内に流動させてCuまたはCu合金を埋め込む工程と
を有することを特徴とするCu配線の形成方法。 - 前記被濡れ層は、前記凹部の側壁に形成されないか、またはわずかに形成されることを特徴とする請求項1に記載のCu配線の形成方法。
- 前記被濡れ層は、前記凹部の側壁における平均膜厚が1nm以下になるように形成されることを特徴とする請求項2に記載のCu配線の形成方法。
- 前記被濡れ層は、前記バリア膜表面の前記凹部以外の部分における膜厚が1〜5nmになるように形成されることを特徴とする請求項2または請求項3に記載のCu配線の形成方法。
- 前記被濡れ層は、PVDまたはCVDにより形成されることを特徴とする請求項1から請求項4のいずれか1項に記載のCu配線の形成方法。
- 前記被濡れ層は、RuまたはCoで構成されていることを特徴とする請求項1から請求項5のいずれか1項に記載のCu配線の形成方法。
- 前記CuまたはCu合金を埋め込む際の基板の加熱温度は、200〜400℃であることを特徴とする請求項1から請求項6のいずれか1項に記載のCu配線の形成方法。
- 前記Cu系膜はPVDにより形成されることを特徴とする請求項1から請求項7のいずれか1項に記載のCu配線の形成方法。
- 表面に所定パターンでトレンチが形成され、かつ前記トレンチの底部と下層配線との間を接続するビアが形成された層間絶縁膜を有する基板に対し、前記トレンチおよび前記ビアにCuまたはCu合金を埋め込んでCu配線を形成する半導体装置の製造方法であって、
前記層間絶縁膜の表面全面にバリア膜を形成する工程と、
次いで、前記バリア膜表面の前記トレンチ以外の部分および前記トレンチの底部の前記ビア以外の部分にCuまたはCu合金が濡れる金属材料からなる被濡れ層を形成する工程と、
次いで、表面全体にCuまたはCu合金からなるCu系膜を形成する工程と、
次いで、前記Cu系膜を形成した後の基板を加熱して、前記トレンチ底部のCuまたはCu合金を前記ビア内に流動させるとともに前記トレンチ以外の表面のCuまたはCu合金を前記トレンチ内に流動させて、前記ビアおよび前記トレンチにCuまたはCu合金を埋め込む工程と、
次いで、全面を研磨して前記トレンチ以外の表面の前記Cu系膜、前記被濡れ層、および前記バリア膜を除去し、Cu配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記被濡れ層は、前記トレンチおよび前記ビアの側壁に形成されないか、またはわずかに形成されることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記被濡れ層は、前記トレンチおよび前記ビアの側壁における平均膜厚が1nm以下になるように形成されることを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記被濡れ層は、前記バリア膜表面の前記トレンチ以外の部分における膜厚が1〜5nmになるように形成されることを特徴とする請求項10または請求項11に記載の半導体装置の製造方法。
- 前記被濡れ層は、PVDまたはCVDにより形成されることを特徴とする請求項9から請求項12のいずれか1項に記載の半導体装置の製造方法。
- 前記被濡れ層は、RuまたはCoで構成されていることを特徴とする請求項9から請求項13のいずれか1項に記載の半導体装置の製造方法。
- 前記CuまたはCu合金を埋め込む際の基板の加熱温度は、200〜400℃であることを特徴とする請求項9から請求項14のいずれか1項に記載の半導体装置の製造方法。
- 前記Cu系膜はPVDにより形成されることを特徴とする請求項9から請求項15のいずれか1項に記載の半導体装置の製造方法。
- 前記ビアおよび前記トレンチにCuまたはCu合金を埋め込んだ後、全面を研磨する前に、前記Cu系膜の上にCuまたはCu合金からなる積み増し層を形成する工程をさらに有することを特徴とする請求項9から請求項16のいずれか1項に記載の半導体装置の製造方法。
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