JP2016092251A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】金属層の金属が溶出して異常析出するのを抑制できる半導体装置の製造方法を提
供する。
【解決手段】第1樹脂層15上にシード層16を形成する工程と、シード層16上の一部
にCu層18を形成する工程と、Cu層18をマスクとしてシード層16をエッチングす
ることで、第1樹脂層15を露出させるとともに、第1樹脂層15とCu層18に挟まれ
た空隙部19を形成する工程と、空隙部19を第2樹脂層20bで封止または埋め込む工
程と、無電解めっきでCu層18上にNi層を形成する工程と、を具備する半導体装置の
製造方法である。
【選択図】図8
供する。
【解決手段】第1樹脂層15上にシード層16を形成する工程と、シード層16上の一部
にCu層18を形成する工程と、Cu層18をマスクとしてシード層16をエッチングす
ることで、第1樹脂層15を露出させるとともに、第1樹脂層15とCu層18に挟まれ
た空隙部19を形成する工程と、空隙部19を第2樹脂層20bで封止または埋め込む工
程と、無電解めっきでCu層18上にNi層を形成する工程と、を具備する半導体装置の
製造方法である。
【選択図】図8
Description
本発明は、半導体装置及びその製造方法に関する。
従来の半導体装置の製造方法について説明する。
集積回路が形成されたSiウェハもしくは化合物半導体ウェハ上に応力緩和層を形成し
、その応力緩和層上にCuめっき層からなる再配置配線を形成する。次いで、その再配置
配線上に無電解めっき層を形成する。この無電解めっき層は例えばNi層、Au層を順に
積層、あるいはNi層、Pd層、Au層を順に積層したものである(例えば特許文献1参
照)。次いで、ウェハをダイシングによりチップに個片化し、そのチップを実装基板等に
実装する。実装方法としては、無電解めっき層とAuワイヤーをボンディング接合するこ
とで実装基板に実装したり、無電解めっき層を半田でAu/Sn接合することで実装基板
上に実装する。
集積回路が形成されたSiウェハもしくは化合物半導体ウェハ上に応力緩和層を形成し
、その応力緩和層上にCuめっき層からなる再配置配線を形成する。次いで、その再配置
配線上に無電解めっき層を形成する。この無電解めっき層は例えばNi層、Au層を順に
積層、あるいはNi層、Pd層、Au層を順に積層したものである(例えば特許文献1参
照)。次いで、ウェハをダイシングによりチップに個片化し、そのチップを実装基板等に
実装する。実装方法としては、無電解めっき層とAuワイヤーをボンディング接合するこ
とで実装基板に実装したり、無電解めっき層を半田でAu/Sn接合することで実装基板
上に実装する。
上記従来の製造方法によって製造された半導体装置には以下のような不具合が発見され
た。この不具合について図17〜図19を参照しつつ説明する。
た。この不具合について図17〜図19を参照しつつ説明する。
図17(A)は、Cu配線用シード層及びCuめっきからなる再配置配線(Cu配線)
を示す断面図であり、図17(B)は、図17(A)に示す点線で囲んだ領域を拡大した
断面図である。図17(C)は、図17(B)に示す再配置配線上に無電解Niめっき層
を形成した状態を示す断面図である。図18は、図17に示すCu配線からCuが溶出し
てCu−Auの合金の異常析出を示す外観図である。図19(A),(B)は、図18に
示す四角で囲んだ領域のSEM写真及び断面写真である。
を示す断面図であり、図17(B)は、図17(A)に示す点線で囲んだ領域を拡大した
断面図である。図17(C)は、図17(B)に示す再配置配線上に無電解Niめっき層
を形成した状態を示す断面図である。図18は、図17に示すCu配線からCuが溶出し
てCu−Auの合金の異常析出を示す外観図である。図19(A),(B)は、図18に
示す四角で囲んだ領域のSEM写真及び断面写真である。
図17に示すように、応力緩和層(図示せず)上にTiW層とCu層を積層したCu配
線用シード層101を形成し、Cu配線用シード層101上に選択的に電解めっき法によ
りCu配線102を形成する。次いで、Cu配線102をマスクとしてCu配線用シード
層101をウェットエッチングすることで、Cu配線102の下にCu配線用シード層1
01が残される。このときCu配線用シード層101上のCu配線102の下端がオーバ
ーハング形状となる。次いで、Cu配線102上に無電解Niめっき層103を形成する
。
線用シード層101を形成し、Cu配線用シード層101上に選択的に電解めっき法によ
りCu配線102を形成する。次いで、Cu配線102をマスクとしてCu配線用シード
層101をウェットエッチングすることで、Cu配線102の下にCu配線用シード層1
01が残される。このときCu配線用シード層101上のCu配線102の下端がオーバ
ーハング形状となる。次いで、Cu配線102上に無電解Niめっき層103を形成する
。
Cu配線102の下端がオーバーハング形状となり、Cu配線102上に形成する無電
解Niめっき層103の付きまわりが悪いと、図17(C)に示すようにCu配線102
の一部102aが露出する。この後、Niめっき層103上にPdめっき層を介して無電
解Auめっき層を形成する際、Cu配線102が露出した箇所102aに無電解Auめっ
き液が浸入する。この露出した箇所102aのCu配線と無電解Auめっき液が接液する
と矢印104のようにCuが溶出し、溶出したCuがイオン状態となり、電子と再結合し
、Cu−Auの合金となってCu配線102以外のところで合金の異常析出が発生するこ
とがある(図18及び図19参照)。この異常析出によって配線間ショートが発生するこ
とによるICの機能不具合や、Cu配線と下地のCu配線用シード層101との密着性が
低下することで実装時の応力に耐えられずCu配線剥れを引き起こす懸念がある。例えば
、置換タイプで、めっき液組成としてカルボン酸が含まれている無電解Auめっき液を用
いると、Cuの溶出が顕著となり、Cuの浸食が加速する。
解Niめっき層103の付きまわりが悪いと、図17(C)に示すようにCu配線102
の一部102aが露出する。この後、Niめっき層103上にPdめっき層を介して無電
解Auめっき層を形成する際、Cu配線102が露出した箇所102aに無電解Auめっ
き液が浸入する。この露出した箇所102aのCu配線と無電解Auめっき液が接液する
と矢印104のようにCuが溶出し、溶出したCuがイオン状態となり、電子と再結合し
、Cu−Auの合金となってCu配線102以外のところで合金の異常析出が発生するこ
とがある(図18及び図19参照)。この異常析出によって配線間ショートが発生するこ
とによるICの機能不具合や、Cu配線と下地のCu配線用シード層101との密着性が
低下することで実装時の応力に耐えられずCu配線剥れを引き起こす懸念がある。例えば
、置換タイプで、めっき液組成としてカルボン酸が含まれている無電解Auめっき液を用
いると、Cuの溶出が顕著となり、Cuの浸食が加速する。
本発明の幾つかの態様は、金属層の金属が溶出して異常析出するのを抑制できる半導体
装置またはその製造方法に関連している。
装置またはその製造方法に関連している。
本発明の一態様は、第1絶縁層上に第1金属層を形成する工程と、前記第1金属層上の
一部に第2金属層を形成する工程と、前記第2金属層をマスクとして前記第1金属層をエ
ッチングすることで、前記第1絶縁層を露出させるとともに、前記第1絶縁層と前記第2
金属層に挟まれた空隙部を形成する工程と、前記空隙部を前記第2絶縁層で封止または埋
め込む工程と、無電解めっきで前記第2金属層上に第3金属層を形成する工程と、を具備
することを特徴とする半導体装置の製造方法である。
一部に第2金属層を形成する工程と、前記第2金属層をマスクとして前記第1金属層をエ
ッチングすることで、前記第1絶縁層を露出させるとともに、前記第1絶縁層と前記第2
金属層に挟まれた空隙部を形成する工程と、前記空隙部を前記第2絶縁層で封止または埋
め込む工程と、無電解めっきで前記第2金属層上に第3金属層を形成する工程と、を具備
することを特徴とする半導体装置の製造方法である。
上記本発明の一態様によれば、空隙部が第2絶縁層で封止または埋め込むことにより、
後のめっき工程で第2金属層の金属が溶出することを抑制でき、その金属に起因する異常
析出の発生を抑制できる。
後のめっき工程で第2金属層の金属が溶出することを抑制でき、その金属に起因する異常
析出の発生を抑制できる。
また、本発明の一態様は、上記本発明の一態様において、前記第2金属層はCu層であ
ることを特徴とする半導体装置の製造方法である。
ることを特徴とする半導体装置の製造方法である。
上記本発明の一態様によれば、後のめっき工程でCu層のCuが溶出することを抑制で
き、その溶出したCuに起因する異常析出の発生を抑制できる。
き、その溶出したCuに起因する異常析出の発生を抑制できる。
また、本発明の一態様は、上記本発明の一態様において、前記埋め込む工程後の空隙部
は、前記第1絶縁層、前記第2絶縁層、前記第1金属層及び前記第2金属層によって囲ま
れていることを特徴とする半導体装置の製造方法である。
は、前記第1絶縁層、前記第2絶縁層、前記第1金属層及び前記第2金属層によって囲ま
れていることを特徴とする半導体装置の製造方法である。
上記本発明の一態様によれば、空隙部を、第1絶縁層、第2絶縁層、第1金属層及び第
2金属層によって囲むことで、後のめっき工程で第2金属層の金属が溶出することを抑制
でき、その金属に起因する異常析出の発生を抑制できる。
2金属層によって囲むことで、後のめっき工程で第2金属層の金属が溶出することを抑制
でき、その金属に起因する異常析出の発生を抑制できる。
本発明の一態様は、第1絶縁層上に位置する第1金属層と、前記第1金属層上に位置す
る第2金属層と、前記第2金属層上に位置する第3金属層からなる金属配線と、前記金属
配線の端部に位置し、前記第1絶縁層と前記第2金属層に挟まれた空隙部を含み、前記空
隙部に前記第3金属層が位置しないことを特徴とする半導体装置である。
る第2金属層と、前記第2金属層上に位置する第3金属層からなる金属配線と、前記金属
配線の端部に位置し、前記第1絶縁層と前記第2金属層に挟まれた空隙部を含み、前記空
隙部に前記第3金属層が位置しないことを特徴とする半導体装置である。
また、本発明の一態様は、上記本発明の一態様において、前記第2金属層はCu層であ
り、前記第3金属層は無電解めっきで形成される層であることを特徴とする半導体装置で
ある。
り、前記第3金属層は無電解めっきで形成される層であることを特徴とする半導体装置で
ある。
また、本発明の一態様は、上記本発明の一態様において、前記空隙部は、前記第1絶縁
層、前記第1金属層及び前記第2金属層に接していることを特徴とする半導体装置である
。
層、前記第1金属層及び前記第2金属層に接していることを特徴とする半導体装置である
。
また、本発明の一態様は、上記本発明の一態様において、前記第1絶縁層上に位置する
第2絶縁層を有し、前記空隙部は、前記第1絶縁層、前記第2絶縁層、前記第1金属層及
び前記第2金属層によって囲まれていることを特徴とする半導体装置である。
第2絶縁層を有し、前記空隙部は、前記第1絶縁層、前記第2絶縁層、前記第1金属層及
び前記第2金属層によって囲まれていることを特徴とする半導体装置である。
上記本発明の一態様によれば、後のめっき工程でCu層のCuが溶出することを抑制で
き、その溶出したCuに起因する異常析出の発生を抑制できる。
き、その溶出したCuに起因する異常析出の発生を抑制できる。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
[実施の形態1]
図1〜図5は、本発明の一態様に係る半導体装置の製造方法を説明するための図である
。
図1〜図5は、本発明の一態様に係る半導体装置の製造方法を説明するための図である
。
まず、図1(A)に示すように、半導体IC基板10を用意する。半導体IC基板10
は、シリコン基板に形成された不純物拡散層11と、シリコン基板上に形成された電極1
2、電極12に電気的に接続された配線層13及び配線層13に電気的に接続されたAl
パッド14とを有する。
は、シリコン基板に形成された不純物拡散層11と、シリコン基板上に形成された電極1
2、電極12に電気的に接続された配線層13及び配線層13に電気的に接続されたAl
パッド14とを有する。
次いで、半導体IC基板10上に第1樹脂層15(第1絶縁層ともいう)を形成する。
第1樹脂層15はAlパッド14を露出させる開口部14aを有している。第1樹脂層1
5には例えばポリイミド層を用いることができる。
第1樹脂層15はAlパッド14を露出させる開口部14aを有している。第1樹脂層1
5には例えばポリイミド層を用いることができる。
次に、図1(B)に示すように、Alパッド14及び第1樹脂層15の全面上にシード
層(UBM)16(第1金属層ともいう)を形成する。シード層16には例えば厚さ0.
1μmのTiW層上に厚さ0.3μmのCu層を積層したものを用いることができ、Ti
W層及びCu層はスパッタリングにより形成することができる。
層(UBM)16(第1金属層ともいう)を形成する。シード層16には例えば厚さ0.
1μmのTiW層上に厚さ0.3μmのCu層を積層したものを用いることができ、Ti
W層及びCu層はスパッタリングにより形成することができる。
次に、図1(C)に示すように、シード層16上にフォトレジスト膜を塗布し、露光及
び現像することで、シード層16上にはCuめっきを形成する箇所17aを開口したレジ
ストパターン17が形成される。
び現像することで、シード層16上にはCuめっきを形成する箇所17aを開口したレジ
ストパターン17が形成される。
次に、図1(D)に示すように、レジストパターン17から露出したシード層16上に
電解めっき法によりCu層18(第2金属層ともいう)を選択的に形成する。
電解めっき法によりCu層18(第2金属層ともいう)を選択的に形成する。
この後、図2(A)に示すように、レジストパターン17を剥離する。
次に、図2(B)に示すように、Cu層18をマスクとしてシード層16をウェットエ
ッチングすることで、Cu層18の下にシード層16が残され、第1樹脂層15が露出さ
れる。このとき、図5(A)に示すようにシード層16上のCu層18の下端がオーバー
ハング形状となり、第1樹脂層15とCu層18に挟まれた空隙部19が形成される。
次に、図2(B)に示すように、Cu層18をマスクとしてシード層16をウェットエ
ッチングすることで、Cu層18の下にシード層16が残され、第1樹脂層15が露出さ
れる。このとき、図5(A)に示すようにシード層16上のCu層18の下端がオーバー
ハング形状となり、第1樹脂層15とCu層18に挟まれた空隙部19が形成される。
次に、図2(C)に示すように、第1樹脂層15上に第2樹脂層20(第2絶縁層とも
いう)を形成することで、空隙部19を第2樹脂層20によって埋め込む。なお、本実施
の形態では、空隙部19を第2樹脂層20で埋め込んでいるが、空隙部19を第2樹脂層
で封止してもよい。
いう)を形成することで、空隙部19を第2樹脂層20によって埋め込む。なお、本実施
の形態では、空隙部19を第2樹脂層20で埋め込んでいるが、空隙部19を第2樹脂層
で封止してもよい。
図2(C)に示す工程について図5を参照しつつ詳細に説明する。
図5(A)に示すように、ドリップ等により選択的にレジスト20aを第1樹脂層15
上に塗布し、半導体IC基板(ウェハ)10を回転させることで、図5(B)に示す厚さ
の薄いオーバーコート層としての第2樹脂層20を形成する。一般的な樹脂層の形成は、
ウェハ全面にレジストを塗布し、露光、現像を行うものであるが、上記のようなドリップ
による選択的な塗布であれば、製造コストも安く抑えられ、環境負荷低減にも貢献できる
。
図5(A)に示すように、ドリップ等により選択的にレジスト20aを第1樹脂層15
上に塗布し、半導体IC基板(ウェハ)10を回転させることで、図5(B)に示す厚さ
の薄いオーバーコート層としての第2樹脂層20を形成する。一般的な樹脂層の形成は、
ウェハ全面にレジストを塗布し、露光、現像を行うものであるが、上記のようなドリップ
による選択的な塗布であれば、製造コストも安く抑えられ、環境負荷低減にも貢献できる
。
なお、第2樹脂層20は、空隙部19を埋め込み、または封止することができれば、C
u層18の底辺部のみが被覆される程度の厚さであってもよく、例えば1μm以下の厚さ
であってもよい。
u層18の底辺部のみが被覆される程度の厚さであってもよく、例えば1μm以下の厚さ
であってもよい。
この後、図2(D)に示すように、Cu層18上に無電解めっき法によりNi層21(
第3金属層ともいう)を形成する。このとき、空隙部19が第2樹脂層20によって埋め
込まれているため、Cu層18上にNi層21が付きまわり良く形成される。
第3金属層ともいう)を形成する。このとき、空隙部19が第2樹脂層20によって埋め
込まれているため、Cu層18上にNi層21が付きまわり良く形成される。
次に、図3(A)に示すように、Ni層21上に無電解めっき法によりPd層22を形
成する。
次に、図3(B)に示すように、Pd層22上に無電解めっき法によりAu層23を形
成する。
成する。
次に、図3(B)に示すように、Pd層22上に無電解めっき法によりAu層23を形
成する。
上述したように空隙部19を第2樹脂層20で埋め込むため、Cu層18上にNi層2
1が付きまわり良く形成され、無電解めっきでAu層23を形成する際にCu層18が露
出しない。このため、Cu層18に無電解Auめっき液が接液することを抑制でき、Cu
が溶出することを抑制できる。その結果、Cu層18以外のところでCu合金の異常析出
の発生を抑制できる。
1が付きまわり良く形成され、無電解めっきでAu層23を形成する際にCu層18が露
出しない。このため、Cu層18に無電解Auめっき液が接液することを抑制でき、Cu
が溶出することを抑制できる。その結果、Cu層18以外のところでCu合金の異常析出
の発生を抑制できる。
なお、本実施の形態では、Cu層18上にNi層21、Pd層22、Au層23を積層
しているが、Cu層18上にNi層21、Au層23を積層する構造としてもよい。
しているが、Cu層18上にNi層21、Au層23を積層する構造としてもよい。
この後、図4(A)に示すように、Au層23上に半田24によってAu/Sn接合す
ることで実装基板30に半導体IC基板10が実装される。なお、本実施の形態の実装方
法としてはAu/Sn半田接合を用いているが、これに限定されるものではなく、図4(
B)に示すAu/Auワイヤーボンディング接続による実装方法を用いてもよい。この場
合、Auワイヤー25の一端をAu層23と接続し、Auワイヤー25の他端を実装基板
31の電極と接続する。
ることで実装基板30に半導体IC基板10が実装される。なお、本実施の形態の実装方
法としてはAu/Sn半田接合を用いているが、これに限定されるものではなく、図4(
B)に示すAu/Auワイヤーボンディング接続による実装方法を用いてもよい。この場
合、Auワイヤー25の一端をAu層23と接続し、Auワイヤー25の他端を実装基板
31の電極と接続する。
本実施の形態によれば、上述したようにCu層18以外のところでCu合金の異常析出
の発生を抑制できるため、この異常析出に起因する配線間ショートの発生を抑制できる。
また、異常析出に起因するCu層18とシード層16との密着性低下を抑制できるため、
図4に示す実装時の応力によってCu層18がシード層16から剥がれることを抑制でき
る。
の発生を抑制できるため、この異常析出に起因する配線間ショートの発生を抑制できる。
また、異常析出に起因するCu層18とシード層16との密着性低下を抑制できるため、
図4に示す実装時の応力によってCu層18がシード層16から剥がれることを抑制でき
る。
[実施の形態2]
図6(A)は、本発明の一態様に係る半導体装置の製造方法を説明するための図であり
、図1〜図5と同一部分には同一符号を付す。
図6(A)は、本発明の一態様に係る半導体装置の製造方法を説明するための図であり
、図1〜図5と同一部分には同一符号を付す。
図3(B)に示す工程までは実施の形態1と同様であるので説明を省略する。
図3(B)に示す工程の後、第2樹脂層20を除去する。次いで、図6(A)に示すよ
うに、第1樹脂層15上にポリイミド等の第3樹脂層26を形成する。Au層23上に半
田24によってAu/Sn接合することで実装基板30に半導体IC基板10が実装され
る。なお、本実施の形態の実装方法としてはAu/Sn半田接合を用いているが、これに
限定されるものではなく、図6(B)に示すAu/Auワイヤーボンディング接続による
実装方法を用いてもよい。この場合、Auワイヤー25の一端をAu層23と接続し、A
uワイヤー25の他端を実装基板31の電極と接続する。なお、図6(B)において図1
〜図5及び図6(A)と同一部分には同一符号を付す。
うに、第1樹脂層15上にポリイミド等の第3樹脂層26を形成する。Au層23上に半
田24によってAu/Sn接合することで実装基板30に半導体IC基板10が実装され
る。なお、本実施の形態の実装方法としてはAu/Sn半田接合を用いているが、これに
限定されるものではなく、図6(B)に示すAu/Auワイヤーボンディング接続による
実装方法を用いてもよい。この場合、Auワイヤー25の一端をAu層23と接続し、A
uワイヤー25の他端を実装基板31の電極と接続する。なお、図6(B)において図1
〜図5及び図6(A)と同一部分には同一符号を付す。
本実施の形態においても実施の形態1と同様の効果を得ることができる。
[実施の形態1の変形例1]
図7は、実施の形態1の変形例1の半導体装置の製造方法を説明するための断面図であ
り、図2(C)に示す工程を変更して実施するための断面図である。図8(A),(B)
は、図7に示す変形例1を詳細に説明する断面図である。
図7は、実施の形態1の変形例1の半導体装置の製造方法を説明するための断面図であ
り、図2(C)に示す工程を変更して実施するための断面図である。図8(A),(B)
は、図7に示す変形例1を詳細に説明する断面図である。
図2(B)に示す工程までは実施の形態1と同様であるので説明を省略する。
図2(B)に示す工程の後、図7に示すように、第1樹脂層15上に第2樹脂層20b
(第2絶縁層ともいう)を形成することで、空隙部19を第2樹脂層20bによって封止
する。なお、本変形例では、空隙部19を第2樹脂層20bで封止しているが、空隙部1
9を第2樹脂層で埋め込んでもよい。
(第2絶縁層ともいう)を形成することで、空隙部19を第2樹脂層20bによって封止
する。なお、本変形例では、空隙部19を第2樹脂層20bで封止しているが、空隙部1
9を第2樹脂層で埋め込んでもよい。
図7に示す工程について図8を参照しつつ詳細に説明する。
図8(A),(B)に示すように、第1樹脂層15上に第2樹脂層20bを形成する。
即ち、Cu層18の上端部及び側面を覆い隠すようにオーバーコート層としての第2樹脂
層20を形成する。これにより、空隙部19が第2樹脂層20bによって封止される。つ
まり、空隙部19は、第1樹脂層15、第2樹脂層20b、シード層16及びCu層18
によって囲まれる。また、空隙部19は、第1樹脂層15、シード層16及びCu層18
に接している。
図8(A),(B)に示すように、第1樹脂層15上に第2樹脂層20bを形成する。
即ち、Cu層18の上端部及び側面を覆い隠すようにオーバーコート層としての第2樹脂
層20を形成する。これにより、空隙部19が第2樹脂層20bによって封止される。つ
まり、空隙部19は、第1樹脂層15、第2樹脂層20b、シード層16及びCu層18
によって囲まれる。また、空隙部19は、第1樹脂層15、シード層16及びCu層18
に接している。
この後は、図2(D)の工程が行われ、それ以降については実施の形態1と同様である
ので説明を省略する。
ので説明を省略する。
本変形例においても実施の形態1と同様の効果を得ることができる。
[実施の形態1の変形例2]
図9は、実施の形態1の変形例2の半導体装置の製造方法を説明するための断面図であ
り、図7と同一部分には同一符号を付し、異なる部分についてのみ説明する。図10は、
図9に示す変形例2を詳細に説明する断面図であり、図8と同一部分には同一符号を付す
。
図9は、実施の形態1の変形例2の半導体装置の製造方法を説明するための断面図であ
り、図7と同一部分には同一符号を付し、異なる部分についてのみ説明する。図10は、
図9に示す変形例2を詳細に説明する断面図であり、図8と同一部分には同一符号を付す
。
図9及び図10に示すように、空隙部19を封止する第2樹脂層20cは、Cu層18
の相互間において分離されている。
の相互間において分離されている。
本変形例においても実施の形態1と同様の効果を得ることができる。
[実施の形態1の変形例3]
図11は、実施の形態1の変形例3の半導体装置の製造方法を説明するための断面図で
あり、図7と同一部分には同一符号を付し、異なる部分についてのみ説明する。図12は
、図11に示す変形例3を詳細に説明する断面図であり、図8と同一部分には同一符号を
付す。
図11は、実施の形態1の変形例3の半導体装置の製造方法を説明するための断面図で
あり、図7と同一部分には同一符号を付し、異なる部分についてのみ説明する。図12は
、図11に示す変形例3を詳細に説明する断面図であり、図8と同一部分には同一符号を
付す。
図11及び図12に示すように、空隙部19を封止する第2樹脂層20dは、Cu層1
8の周囲において、Cu層18とより低い高さとされている(同一の高さでもよいし、C
u層18の底辺部が覆い隠されている程度の高さでもよい。)
8の周囲において、Cu層18とより低い高さとされている(同一の高さでもよいし、C
u層18の底辺部が覆い隠されている程度の高さでもよい。)
本変形例においても実施の形態1と同様の効果を得ることができる。
[実施の形態1の変形例4]
図13は、実施の形態1の変形例4の半導体装置の製造方法を説明するための断面図で
あり、図11と同一部分には同一符号を付し、異なる部分についてのみ説明する。図14
は、図13に示す変形例4を詳細に説明する断面図であり、図12と同一部分には同一符
号を付す。
図13は、実施の形態1の変形例4の半導体装置の製造方法を説明するための断面図で
あり、図11と同一部分には同一符号を付し、異なる部分についてのみ説明する。図14
は、図13に示す変形例4を詳細に説明する断面図であり、図12と同一部分には同一符
号を付す。
図13及び図14に示すように、空隙部19を封止する第2樹脂層20eは、広い範囲
で形成されてなく、一部切り離された状態であり、Cu層18の周囲に形成されている。
で形成されてなく、一部切り離された状態であり、Cu層18の周囲に形成されている。
本変形例においても実施の形態1と同様の効果を得ることができる。
[実施の形態1の変形例5]
図15は、実施の形態1の変形例5の半導体装置の製造方法を説明するための断面図で
あり、図11と同一部分には同一符号を付し、異なる部分についてのみ説明する。図16
は、図15に示す変形例5を詳細に説明する断面図であり、図12と同一部分には同一符
号を付す。
図15は、実施の形態1の変形例5の半導体装置の製造方法を説明するための断面図で
あり、図11と同一部分には同一符号を付し、異なる部分についてのみ説明する。図16
は、図15に示す変形例5を詳細に説明する断面図であり、図12と同一部分には同一符
号を付す。
図15及び図16に示すように、Cu層18とCu層18の間に第2樹脂層20fを形
成する。但し、Cu層18の側面には第2樹脂層20fが形成されない。
成する。但し、Cu層18の側面には第2樹脂層20fが形成されない。
上記のように第2樹脂層20fを形成することで、Cu層18とCu層18の間の絶縁
性を確保できる。このため、Cu層18以外のところでCu合金の異常析出が発生したと
しても、Cu層18とCu層18の間でショートが発生することを抑制できる。
性を確保できる。このため、Cu層18以外のところでCu合金の異常析出が発生したと
しても、Cu層18とCu層18の間でショートが発生することを抑制できる。
本変形例においても実施の形態1と同様の効果を得ることができる。
なお、実施の形態1,2及び変形例1〜5を適宜組み合わせて実施することも可能であ
る。
る。
10…半導体IC基板、11…不純物拡散層、12…電極、13…配線層、14…Al
パッド、14a…開口部、15…第1樹脂層、16…シード層、17…レジストパターン
、17a…Cuめっきを形成する箇所、18…Cu層、19…空隙部、20…第2樹脂層
、20a…レジスト、20b,20c,20d,20e,20f…第2樹脂層、21…N
i層、22…Pd層、23…Au層、24…半田、25…Auワイヤー、26…第3樹脂
層、30,31…実装基板、101…Cu配線用シード層、102…Cu配線、102a
…Cu配線の一部、103…無電解Niめっき層、104…矢印。
パッド、14a…開口部、15…第1樹脂層、16…シード層、17…レジストパターン
、17a…Cuめっきを形成する箇所、18…Cu層、19…空隙部、20…第2樹脂層
、20a…レジスト、20b,20c,20d,20e,20f…第2樹脂層、21…N
i層、22…Pd層、23…Au層、24…半田、25…Auワイヤー、26…第3樹脂
層、30,31…実装基板、101…Cu配線用シード層、102…Cu配線、102a
…Cu配線の一部、103…無電解Niめっき層、104…矢印。
Claims (7)
- 第1絶縁層上に第1金属層を形成する工程と、
前記第1金属層上の一部に第2金属層を形成する工程と、
前記第2金属層をマスクとして前記第1金属層をエッチングすることで、前記第1絶縁
層を露出させるとともに、前記第1絶縁層と前記第2金属層に挟まれた空隙部を形成する
工程と、
前記空隙部を前記第2絶縁層で封止または埋め込む工程と、
無電解めっきで前記第2金属層上に第3金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1において、
前記第2金属層はCu層であることを特徴とする半導体装置の製造方法。 - 請求項1または2において、
前記埋め込む工程後の空隙部は、前記第1絶縁層、前記第2絶縁層、前記第1金属層及
び前記第2金属層によって囲まれていることを特徴とする半導体装置の製造方法。 - 第1絶縁層上に位置する第1金属層と、
前記第1金属層上に位置する第2金属層と、
前記第2金属層上に位置する第3金属層からなる金属配線と、
前記金属配線の端部に位置し、前記第1絶縁層と前記第2金属層に挟まれた空隙部を含
み、
前記空隙部に前記第3金属層が位置しないことを特徴とする半導体装置。 - 請求項4において、
前記第2金属層はCu層であり、
前記第3金属層は無電解めっきで形成される層であることを特徴とする半導体装置。 - 請求項4または5において、
前記空隙部は、前記第1絶縁層、前記第1金属層及び前記第2金属層に接していること
を特徴とする半導体装置。 - 請求項4乃至6のいずれか一項において、
前記第1絶縁層上に位置する第2絶縁層を有し、
前記空隙部は、前記第1絶縁層、前記第2絶縁層、前記第1金属層及び前記第2金属層
によって囲まれていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014225854A JP2016092251A (ja) | 2014-11-06 | 2014-11-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014225854A JP2016092251A (ja) | 2014-11-06 | 2014-11-06 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016092251A true JP2016092251A (ja) | 2016-05-23 |
Family
ID=56017565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014225854A Pending JP2016092251A (ja) | 2014-11-06 | 2014-11-06 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016092251A (ja) |
-
2014
- 2014-11-06 JP JP2014225854A patent/JP2016092251A/ja active Pending
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Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
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