JP2016092251A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】金属層の金属が溶出して異常析出するのを抑制できる半導体装置の製造方法を提
供する。
【解決手段】第１樹脂層１５上にシード層１６を形成する工程と、シード層１６上の一部
にＣｕ層１８を形成する工程と、Ｃｕ層１８をマスクとしてシード層１６をエッチングす
ることで、第１樹脂層１５を露出させるとともに、第１樹脂層１５とＣｕ層１８に挟まれ
た空隙部１９を形成する工程と、空隙部１９を第２樹脂層２０ｂで封止または埋め込む工
程と、無電解めっきでＣｕ層１８上にＮｉ層を形成する工程と、を具備する半導体装置の
製造方法である。
【選択図】図８
供する。
【解決手段】第１樹脂層１５上にシード層１６を形成する工程と、シード層１６上の一部
にＣｕ層１８を形成する工程と、Ｃｕ層１８をマスクとしてシード層１６をエッチングす
ることで、第１樹脂層１５を露出させるとともに、第１樹脂層１５とＣｕ層１８に挟まれ
た空隙部１９を形成する工程と、空隙部１９を第２樹脂層２０ｂで封止または埋め込む工
程と、無電解めっきでＣｕ層１８上にＮｉ層を形成する工程と、を具備する半導体装置の
製造方法である。
【選択図】図８
Description
本発明は、半導体装置及びその製造方法に関する。
従来の半導体装置の製造方法について説明する。
集積回路が形成されたＳｉウェハもしくは化合物半導体ウェハ上に応力緩和層を形成し
、その応力緩和層上にＣｕめっき層からなる再配置配線を形成する。次いで、その再配置
配線上に無電解めっき層を形成する。この無電解めっき層は例えばＮｉ層、Ａｕ層を順に
積層、あるいはＮｉ層、Ｐｄ層、Ａｕ層を順に積層したものである（例えば特許文献１参
照）。次いで、ウェハをダイシングによりチップに個片化し、そのチップを実装基板等に
実装する。実装方法としては、無電解めっき層とＡｕワイヤーをボンディング接合するこ
とで実装基板に実装したり、無電解めっき層を半田でＡｕ／Ｓｎ接合することで実装基板
上に実装する。
集積回路が形成されたＳｉウェハもしくは化合物半導体ウェハ上に応力緩和層を形成し
、その応力緩和層上にＣｕめっき層からなる再配置配線を形成する。次いで、その再配置
配線上に無電解めっき層を形成する。この無電解めっき層は例えばＮｉ層、Ａｕ層を順に
積層、あるいはＮｉ層、Ｐｄ層、Ａｕ層を順に積層したものである（例えば特許文献１参
照）。次いで、ウェハをダイシングによりチップに個片化し、そのチップを実装基板等に
実装する。実装方法としては、無電解めっき層とＡｕワイヤーをボンディング接合するこ
とで実装基板に実装したり、無電解めっき層を半田でＡｕ／Ｓｎ接合することで実装基板
上に実装する。
上記従来の製造方法によって製造された半導体装置には以下のような不具合が発見され
た。この不具合について図１７〜図１９を参照しつつ説明する。
た。この不具合について図１７〜図１９を参照しつつ説明する。
図１７（Ａ）は、Ｃｕ配線用シード層及びＣｕめっきからなる再配置配線（Ｃｕ配線）
を示す断面図であり、図１７（Ｂ）は、図１７（Ａ）に示す点線で囲んだ領域を拡大した
断面図である。図１７（Ｃ）は、図１７（Ｂ）に示す再配置配線上に無電解Ｎｉめっき層
を形成した状態を示す断面図である。図１８は、図１７に示すＣｕ配線からＣｕが溶出し
てＣｕ−Ａｕの合金の異常析出を示す外観図である。図１９（Ａ），（Ｂ）は、図１８に
示す四角で囲んだ領域のＳＥＭ写真及び断面写真である。
を示す断面図であり、図１７（Ｂ）は、図１７（Ａ）に示す点線で囲んだ領域を拡大した
断面図である。図１７（Ｃ）は、図１７（Ｂ）に示す再配置配線上に無電解Ｎｉめっき層
を形成した状態を示す断面図である。図１８は、図１７に示すＣｕ配線からＣｕが溶出し
てＣｕ−Ａｕの合金の異常析出を示す外観図である。図１９（Ａ），（Ｂ）は、図１８に
示す四角で囲んだ領域のＳＥＭ写真及び断面写真である。
図１７に示すように、応力緩和層（図示せず）上にＴｉＷ層とＣｕ層を積層したＣｕ配
線用シード層１０１を形成し、Ｃｕ配線用シード層１０１上に選択的に電解めっき法によ
りＣｕ配線１０２を形成する。次いで、Ｃｕ配線１０２をマスクとしてＣｕ配線用シード
層１０１をウェットエッチングすることで、Ｃｕ配線１０２の下にＣｕ配線用シード層１
０１が残される。このときＣｕ配線用シード層１０１上のＣｕ配線１０２の下端がオーバ
ーハング形状となる。次いで、Ｃｕ配線１０２上に無電解Ｎｉめっき層１０３を形成する
。
線用シード層１０１を形成し、Ｃｕ配線用シード層１０１上に選択的に電解めっき法によ
りＣｕ配線１０２を形成する。次いで、Ｃｕ配線１０２をマスクとしてＣｕ配線用シード
層１０１をウェットエッチングすることで、Ｃｕ配線１０２の下にＣｕ配線用シード層１
０１が残される。このときＣｕ配線用シード層１０１上のＣｕ配線１０２の下端がオーバ
ーハング形状となる。次いで、Ｃｕ配線１０２上に無電解Ｎｉめっき層１０３を形成する
。
Ｃｕ配線１０２の下端がオーバーハング形状となり、Ｃｕ配線１０２上に形成する無電
解Ｎｉめっき層１０３の付きまわりが悪いと、図１７（Ｃ）に示すようにＣｕ配線１０２
の一部１０２ａが露出する。この後、Ｎｉめっき層１０３上にＰｄめっき層を介して無電
解Ａｕめっき層を形成する際、Ｃｕ配線１０２が露出した箇所１０２ａに無電解Ａｕめっ
き液が浸入する。この露出した箇所１０２ａのＣｕ配線と無電解Ａｕめっき液が接液する
と矢印１０４のようにＣｕが溶出し、溶出したＣｕがイオン状態となり、電子と再結合し
、Ｃｕ−Ａｕの合金となってＣｕ配線１０２以外のところで合金の異常析出が発生するこ
とがある（図１８及び図１９参照）。この異常析出によって配線間ショートが発生するこ
とによるＩＣの機能不具合や、Ｃｕ配線と下地のＣｕ配線用シード層１０１との密着性が
低下することで実装時の応力に耐えられずＣｕ配線剥れを引き起こす懸念がある。例えば
、置換タイプで、めっき液組成としてカルボン酸が含まれている無電解Ａｕめっき液を用
いると、Ｃｕの溶出が顕著となり、Ｃｕの浸食が加速する。
解Ｎｉめっき層１０３の付きまわりが悪いと、図１７（Ｃ）に示すようにＣｕ配線１０２
の一部１０２ａが露出する。この後、Ｎｉめっき層１０３上にＰｄめっき層を介して無電
解Ａｕめっき層を形成する際、Ｃｕ配線１０２が露出した箇所１０２ａに無電解Ａｕめっ
き液が浸入する。この露出した箇所１０２ａのＣｕ配線と無電解Ａｕめっき液が接液する
と矢印１０４のようにＣｕが溶出し、溶出したＣｕがイオン状態となり、電子と再結合し
、Ｃｕ−Ａｕの合金となってＣｕ配線１０２以外のところで合金の異常析出が発生するこ
とがある（図１８及び図１９参照）。この異常析出によって配線間ショートが発生するこ
とによるＩＣの機能不具合や、Ｃｕ配線と下地のＣｕ配線用シード層１０１との密着性が
低下することで実装時の応力に耐えられずＣｕ配線剥れを引き起こす懸念がある。例えば
、置換タイプで、めっき液組成としてカルボン酸が含まれている無電解Ａｕめっき液を用
いると、Ｃｕの溶出が顕著となり、Ｃｕの浸食が加速する。
本発明の幾つかの態様は、金属層の金属が溶出して異常析出するのを抑制できる半導体
装置またはその製造方法に関連している。
装置またはその製造方法に関連している。
本発明の一態様は、第１絶縁層上に第１金属層を形成する工程と、前記第１金属層上の
一部に第２金属層を形成する工程と、前記第２金属層をマスクとして前記第１金属層をエ
ッチングすることで、前記第１絶縁層を露出させるとともに、前記第１絶縁層と前記第２
金属層に挟まれた空隙部を形成する工程と、前記空隙部を前記第２絶縁層で封止または埋
め込む工程と、無電解めっきで前記第２金属層上に第３金属層を形成する工程と、を具備
することを特徴とする半導体装置の製造方法である。
一部に第２金属層を形成する工程と、前記第２金属層をマスクとして前記第１金属層をエ
ッチングすることで、前記第１絶縁層を露出させるとともに、前記第１絶縁層と前記第２
金属層に挟まれた空隙部を形成する工程と、前記空隙部を前記第２絶縁層で封止または埋
め込む工程と、無電解めっきで前記第２金属層上に第３金属層を形成する工程と、を具備
することを特徴とする半導体装置の製造方法である。
上記本発明の一態様によれば、空隙部が第２絶縁層で封止または埋め込むことにより、
後のめっき工程で第２金属層の金属が溶出することを抑制でき、その金属に起因する異常
析出の発生を抑制できる。
後のめっき工程で第２金属層の金属が溶出することを抑制でき、その金属に起因する異常
析出の発生を抑制できる。
また、本発明の一態様は、上記本発明の一態様において、前記第２金属層はＣｕ層であ
ることを特徴とする半導体装置の製造方法である。
ることを特徴とする半導体装置の製造方法である。
上記本発明の一態様によれば、後のめっき工程でＣｕ層のＣｕが溶出することを抑制で
き、その溶出したＣｕに起因する異常析出の発生を抑制できる。
き、その溶出したＣｕに起因する異常析出の発生を抑制できる。
また、本発明の一態様は、上記本発明の一態様において、前記埋め込む工程後の空隙部
は、前記第１絶縁層、前記第２絶縁層、前記第１金属層及び前記第２金属層によって囲ま
れていることを特徴とする半導体装置の製造方法である。
は、前記第１絶縁層、前記第２絶縁層、前記第１金属層及び前記第２金属層によって囲ま
れていることを特徴とする半導体装置の製造方法である。
上記本発明の一態様によれば、空隙部を、第１絶縁層、第２絶縁層、第１金属層及び第
２金属層によって囲むことで、後のめっき工程で第２金属層の金属が溶出することを抑制
でき、その金属に起因する異常析出の発生を抑制できる。
２金属層によって囲むことで、後のめっき工程で第２金属層の金属が溶出することを抑制
でき、その金属に起因する異常析出の発生を抑制できる。
本発明の一態様は、第１絶縁層上に位置する第１金属層と、前記第１金属層上に位置す
る第２金属層と、前記第２金属層上に位置する第３金属層からなる金属配線と、前記金属
配線の端部に位置し、前記第１絶縁層と前記第２金属層に挟まれた空隙部を含み、前記空
隙部に前記第３金属層が位置しないことを特徴とする半導体装置である。
る第２金属層と、前記第２金属層上に位置する第３金属層からなる金属配線と、前記金属
配線の端部に位置し、前記第１絶縁層と前記第２金属層に挟まれた空隙部を含み、前記空
隙部に前記第３金属層が位置しないことを特徴とする半導体装置である。
また、本発明の一態様は、上記本発明の一態様において、前記第２金属層はＣｕ層であ
り、前記第３金属層は無電解めっきで形成される層であることを特徴とする半導体装置で
ある。
り、前記第３金属層は無電解めっきで形成される層であることを特徴とする半導体装置で
ある。
また、本発明の一態様は、上記本発明の一態様において、前記空隙部は、前記第１絶縁
層、前記第１金属層及び前記第２金属層に接していることを特徴とする半導体装置である
。
層、前記第１金属層及び前記第２金属層に接していることを特徴とする半導体装置である
。
また、本発明の一態様は、上記本発明の一態様において、前記第１絶縁層上に位置する
第２絶縁層を有し、前記空隙部は、前記第１絶縁層、前記第２絶縁層、前記第１金属層及
び前記第２金属層によって囲まれていることを特徴とする半導体装置である。
第２絶縁層を有し、前記空隙部は、前記第１絶縁層、前記第２絶縁層、前記第１金属層及
び前記第２金属層によって囲まれていることを特徴とする半導体装置である。
上記本発明の一態様によれば、後のめっき工程でＣｕ層のＣｕが溶出することを抑制で
き、その溶出したＣｕに起因する異常析出の発生を抑制できる。
き、その溶出したＣｕに起因する異常析出の発生を抑制できる。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
［実施の形態１］
図１〜図５は、本発明の一態様に係る半導体装置の製造方法を説明するための図である
。
図１〜図５は、本発明の一態様に係る半導体装置の製造方法を説明するための図である
。
まず、図１（Ａ）に示すように、半導体ＩＣ基板１０を用意する。半導体ＩＣ基板１０
は、シリコン基板に形成された不純物拡散層１１と、シリコン基板上に形成された電極１
２、電極１２に電気的に接続された配線層１３及び配線層１３に電気的に接続されたＡｌ
パッド１４とを有する。
は、シリコン基板に形成された不純物拡散層１１と、シリコン基板上に形成された電極１
２、電極１２に電気的に接続された配線層１３及び配線層１３に電気的に接続されたＡｌ
パッド１４とを有する。
次いで、半導体ＩＣ基板１０上に第１樹脂層１５（第１絶縁層ともいう）を形成する。
第１樹脂層１５はＡｌパッド１４を露出させる開口部１４ａを有している。第１樹脂層１
５には例えばポリイミド層を用いることができる。
第１樹脂層１５はＡｌパッド１４を露出させる開口部１４ａを有している。第１樹脂層１
５には例えばポリイミド層を用いることができる。
次に、図１（Ｂ）に示すように、Ａｌパッド１４及び第１樹脂層１５の全面上にシード
層（ＵＢＭ）１６（第１金属層ともいう）を形成する。シード層１６には例えば厚さ０．
１μｍのＴｉＷ層上に厚さ０．３μｍのＣｕ層を積層したものを用いることができ、Ｔｉ
Ｗ層及びＣｕ層はスパッタリングにより形成することができる。
層（ＵＢＭ）１６（第１金属層ともいう）を形成する。シード層１６には例えば厚さ０．
１μｍのＴｉＷ層上に厚さ０．３μｍのＣｕ層を積層したものを用いることができ、Ｔｉ
Ｗ層及びＣｕ層はスパッタリングにより形成することができる。
次に、図１（Ｃ）に示すように、シード層１６上にフォトレジスト膜を塗布し、露光及
び現像することで、シード層１６上にはＣｕめっきを形成する箇所１７ａを開口したレジ
ストパターン１７が形成される。
び現像することで、シード層１６上にはＣｕめっきを形成する箇所１７ａを開口したレジ
ストパターン１７が形成される。
次に、図１（Ｄ）に示すように、レジストパターン１７から露出したシード層１６上に
電解めっき法によりＣｕ層１８（第２金属層ともいう）を選択的に形成する。
電解めっき法によりＣｕ層１８（第２金属層ともいう）を選択的に形成する。
この後、図２（Ａ）に示すように、レジストパターン１７を剥離する。
次に、図２（Ｂ）に示すように、Ｃｕ層１８をマスクとしてシード層１６をウェットエ
ッチングすることで、Ｃｕ層１８の下にシード層１６が残され、第１樹脂層１５が露出さ
れる。このとき、図５（Ａ）に示すようにシード層１６上のＣｕ層１８の下端がオーバー
ハング形状となり、第１樹脂層１５とＣｕ層１８に挟まれた空隙部１９が形成される。
次に、図２（Ｂ）に示すように、Ｃｕ層１８をマスクとしてシード層１６をウェットエ
ッチングすることで、Ｃｕ層１８の下にシード層１６が残され、第１樹脂層１５が露出さ
れる。このとき、図５（Ａ）に示すようにシード層１６上のＣｕ層１８の下端がオーバー
ハング形状となり、第１樹脂層１５とＣｕ層１８に挟まれた空隙部１９が形成される。
次に、図２（Ｃ）に示すように、第１樹脂層１５上に第２樹脂層２０（第２絶縁層とも
いう）を形成することで、空隙部１９を第２樹脂層２０によって埋め込む。なお、本実施
の形態では、空隙部１９を第２樹脂層２０で埋め込んでいるが、空隙部１９を第２樹脂層
で封止してもよい。
いう）を形成することで、空隙部１９を第２樹脂層２０によって埋め込む。なお、本実施
の形態では、空隙部１９を第２樹脂層２０で埋め込んでいるが、空隙部１９を第２樹脂層
で封止してもよい。
図２（Ｃ）に示す工程について図５を参照しつつ詳細に説明する。
図５（Ａ）に示すように、ドリップ等により選択的にレジスト２０ａを第１樹脂層１５
上に塗布し、半導体ＩＣ基板（ウェハ）１０を回転させることで、図５（Ｂ）に示す厚さ
の薄いオーバーコート層としての第２樹脂層２０を形成する。一般的な樹脂層の形成は、
ウェハ全面にレジストを塗布し、露光、現像を行うものであるが、上記のようなドリップ
による選択的な塗布であれば、製造コストも安く抑えられ、環境負荷低減にも貢献できる
。
図５（Ａ）に示すように、ドリップ等により選択的にレジスト２０ａを第１樹脂層１５
上に塗布し、半導体ＩＣ基板（ウェハ）１０を回転させることで、図５（Ｂ）に示す厚さ
の薄いオーバーコート層としての第２樹脂層２０を形成する。一般的な樹脂層の形成は、
ウェハ全面にレジストを塗布し、露光、現像を行うものであるが、上記のようなドリップ
による選択的な塗布であれば、製造コストも安く抑えられ、環境負荷低減にも貢献できる
。
なお、第２樹脂層２０は、空隙部１９を埋め込み、または封止することができれば、Ｃ
ｕ層１８の底辺部のみが被覆される程度の厚さであってもよく、例えば１μｍ以下の厚さ
であってもよい。
ｕ層１８の底辺部のみが被覆される程度の厚さであってもよく、例えば１μｍ以下の厚さ
であってもよい。
この後、図２（Ｄ）に示すように、Ｃｕ層１８上に無電解めっき法によりＮｉ層２１（
第３金属層ともいう）を形成する。このとき、空隙部１９が第２樹脂層２０によって埋め
込まれているため、Ｃｕ層１８上にＮｉ層２１が付きまわり良く形成される。
第３金属層ともいう）を形成する。このとき、空隙部１９が第２樹脂層２０によって埋め
込まれているため、Ｃｕ層１８上にＮｉ層２１が付きまわり良く形成される。
次に、図３（Ａ）に示すように、Ｎｉ層２１上に無電解めっき法によりＰｄ層２２を形
成する。
次に、図３（Ｂ）に示すように、Ｐｄ層２２上に無電解めっき法によりＡｕ層２３を形
成する。
成する。
次に、図３（Ｂ）に示すように、Ｐｄ層２２上に無電解めっき法によりＡｕ層２３を形
成する。
上述したように空隙部１９を第２樹脂層２０で埋め込むため、Ｃｕ層１８上にＮｉ層２
１が付きまわり良く形成され、無電解めっきでＡｕ層２３を形成する際にＣｕ層１８が露
出しない。このため、Ｃｕ層１８に無電解Ａｕめっき液が接液することを抑制でき、Ｃｕ
が溶出することを抑制できる。その結果、Ｃｕ層１８以外のところでＣｕ合金の異常析出
の発生を抑制できる。
１が付きまわり良く形成され、無電解めっきでＡｕ層２３を形成する際にＣｕ層１８が露
出しない。このため、Ｃｕ層１８に無電解Ａｕめっき液が接液することを抑制でき、Ｃｕ
が溶出することを抑制できる。その結果、Ｃｕ層１８以外のところでＣｕ合金の異常析出
の発生を抑制できる。
なお、本実施の形態では、Ｃｕ層１８上にＮｉ層２１、Ｐｄ層２２、Ａｕ層２３を積層
しているが、Ｃｕ層１８上にＮｉ層２１、Ａｕ層２３を積層する構造としてもよい。
しているが、Ｃｕ層１８上にＮｉ層２１、Ａｕ層２３を積層する構造としてもよい。
この後、図４（Ａ）に示すように、Ａｕ層２３上に半田２４によってＡｕ／Ｓｎ接合す
ることで実装基板３０に半導体ＩＣ基板１０が実装される。なお、本実施の形態の実装方
法としてはＡｕ／Ｓｎ半田接合を用いているが、これに限定されるものではなく、図４（
Ｂ）に示すＡｕ／Ａｕワイヤーボンディング接続による実装方法を用いてもよい。この場
合、Ａｕワイヤー２５の一端をＡｕ層２３と接続し、Ａｕワイヤー２５の他端を実装基板
３１の電極と接続する。
ることで実装基板３０に半導体ＩＣ基板１０が実装される。なお、本実施の形態の実装方
法としてはＡｕ／Ｓｎ半田接合を用いているが、これに限定されるものではなく、図４（
Ｂ）に示すＡｕ／Ａｕワイヤーボンディング接続による実装方法を用いてもよい。この場
合、Ａｕワイヤー２５の一端をＡｕ層２３と接続し、Ａｕワイヤー２５の他端を実装基板
３１の電極と接続する。
本実施の形態によれば、上述したようにＣｕ層１８以外のところでＣｕ合金の異常析出
の発生を抑制できるため、この異常析出に起因する配線間ショートの発生を抑制できる。
また、異常析出に起因するＣｕ層１８とシード層１６との密着性低下を抑制できるため、
図４に示す実装時の応力によってＣｕ層１８がシード層１６から剥がれることを抑制でき
る。
の発生を抑制できるため、この異常析出に起因する配線間ショートの発生を抑制できる。
また、異常析出に起因するＣｕ層１８とシード層１６との密着性低下を抑制できるため、
図４に示す実装時の応力によってＣｕ層１８がシード層１６から剥がれることを抑制でき
る。
［実施の形態２］
図６（Ａ）は、本発明の一態様に係る半導体装置の製造方法を説明するための図であり
、図１〜図５と同一部分には同一符号を付す。
図６（Ａ）は、本発明の一態様に係る半導体装置の製造方法を説明するための図であり
、図１〜図５と同一部分には同一符号を付す。
図３（Ｂ）に示す工程までは実施の形態１と同様であるので説明を省略する。
図３（Ｂ）に示す工程の後、第２樹脂層２０を除去する。次いで、図６（Ａ）に示すよ
うに、第１樹脂層１５上にポリイミド等の第３樹脂層２６を形成する。Ａｕ層２３上に半
田２４によってＡｕ／Ｓｎ接合することで実装基板３０に半導体ＩＣ基板１０が実装され
る。なお、本実施の形態の実装方法としてはＡｕ／Ｓｎ半田接合を用いているが、これに
限定されるものではなく、図６（Ｂ）に示すＡｕ／Ａｕワイヤーボンディング接続による
実装方法を用いてもよい。この場合、Ａｕワイヤー２５の一端をＡｕ層２３と接続し、Ａ
ｕワイヤー２５の他端を実装基板３１の電極と接続する。なお、図６（Ｂ）において図１
〜図５及び図６（Ａ）と同一部分には同一符号を付す。
うに、第１樹脂層１５上にポリイミド等の第３樹脂層２６を形成する。Ａｕ層２３上に半
田２４によってＡｕ／Ｓｎ接合することで実装基板３０に半導体ＩＣ基板１０が実装され
る。なお、本実施の形態の実装方法としてはＡｕ／Ｓｎ半田接合を用いているが、これに
限定されるものではなく、図６（Ｂ）に示すＡｕ／Ａｕワイヤーボンディング接続による
実装方法を用いてもよい。この場合、Ａｕワイヤー２５の一端をＡｕ層２３と接続し、Ａ
ｕワイヤー２５の他端を実装基板３１の電極と接続する。なお、図６（Ｂ）において図１
〜図５及び図６（Ａ）と同一部分には同一符号を付す。
本実施の形態においても実施の形態１と同様の効果を得ることができる。
［実施の形態１の変形例１］
図７は、実施の形態１の変形例１の半導体装置の製造方法を説明するための断面図であ
り、図２（Ｃ）に示す工程を変更して実施するための断面図である。図８（Ａ），（Ｂ）
は、図７に示す変形例１を詳細に説明する断面図である。
図７は、実施の形態１の変形例１の半導体装置の製造方法を説明するための断面図であ
り、図２（Ｃ）に示す工程を変更して実施するための断面図である。図８（Ａ），（Ｂ）
は、図７に示す変形例１を詳細に説明する断面図である。
図２（Ｂ）に示す工程までは実施の形態１と同様であるので説明を省略する。
図２（Ｂ）に示す工程の後、図７に示すように、第１樹脂層１５上に第２樹脂層２０ｂ
（第２絶縁層ともいう）を形成することで、空隙部１９を第２樹脂層２０ｂによって封止
する。なお、本変形例では、空隙部１９を第２樹脂層２０ｂで封止しているが、空隙部１
９を第２樹脂層で埋め込んでもよい。
（第２絶縁層ともいう）を形成することで、空隙部１９を第２樹脂層２０ｂによって封止
する。なお、本変形例では、空隙部１９を第２樹脂層２０ｂで封止しているが、空隙部１
９を第２樹脂層で埋め込んでもよい。
図７に示す工程について図８を参照しつつ詳細に説明する。
図８（Ａ），（Ｂ）に示すように、第１樹脂層１５上に第２樹脂層２０ｂを形成する。
即ち、Ｃｕ層１８の上端部及び側面を覆い隠すようにオーバーコート層としての第２樹脂
層２０を形成する。これにより、空隙部１９が第２樹脂層２０ｂによって封止される。つ
まり、空隙部１９は、第１樹脂層１５、第２樹脂層２０ｂ、シード層１６及びＣｕ層１８
によって囲まれる。また、空隙部１９は、第１樹脂層１５、シード層１６及びＣｕ層１８
に接している。
図８（Ａ），（Ｂ）に示すように、第１樹脂層１５上に第２樹脂層２０ｂを形成する。
即ち、Ｃｕ層１８の上端部及び側面を覆い隠すようにオーバーコート層としての第２樹脂
層２０を形成する。これにより、空隙部１９が第２樹脂層２０ｂによって封止される。つ
まり、空隙部１９は、第１樹脂層１５、第２樹脂層２０ｂ、シード層１６及びＣｕ層１８
によって囲まれる。また、空隙部１９は、第１樹脂層１５、シード層１６及びＣｕ層１８
に接している。
この後は、図２（Ｄ）の工程が行われ、それ以降については実施の形態１と同様である
ので説明を省略する。
ので説明を省略する。
本変形例においても実施の形態１と同様の効果を得ることができる。
［実施の形態１の変形例２］
図９は、実施の形態１の変形例２の半導体装置の製造方法を説明するための断面図であ
り、図７と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１０は、
図９に示す変形例２を詳細に説明する断面図であり、図８と同一部分には同一符号を付す
。
図９は、実施の形態１の変形例２の半導体装置の製造方法を説明するための断面図であ
り、図７と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１０は、
図９に示す変形例２を詳細に説明する断面図であり、図８と同一部分には同一符号を付す
。
図９及び図１０に示すように、空隙部１９を封止する第２樹脂層２０ｃは、Ｃｕ層１８
の相互間において分離されている。
の相互間において分離されている。
本変形例においても実施の形態１と同様の効果を得ることができる。
［実施の形態１の変形例３］
図１１は、実施の形態１の変形例３の半導体装置の製造方法を説明するための断面図で
あり、図７と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１２は
、図１１に示す変形例３を詳細に説明する断面図であり、図８と同一部分には同一符号を
付す。
図１１は、実施の形態１の変形例３の半導体装置の製造方法を説明するための断面図で
あり、図７と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１２は
、図１１に示す変形例３を詳細に説明する断面図であり、図８と同一部分には同一符号を
付す。
図１１及び図１２に示すように、空隙部１９を封止する第２樹脂層２０ｄは、Ｃｕ層１
８の周囲において、Ｃｕ層１８とより低い高さとされている（同一の高さでもよいし、Ｃ
ｕ層１８の底辺部が覆い隠されている程度の高さでもよい。）
８の周囲において、Ｃｕ層１８とより低い高さとされている（同一の高さでもよいし、Ｃ
ｕ層１８の底辺部が覆い隠されている程度の高さでもよい。）
本変形例においても実施の形態１と同様の効果を得ることができる。
［実施の形態１の変形例４］
図１３は、実施の形態１の変形例４の半導体装置の製造方法を説明するための断面図で
あり、図１１と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１４
は、図１３に示す変形例４を詳細に説明する断面図であり、図１２と同一部分には同一符
号を付す。
図１３は、実施の形態１の変形例４の半導体装置の製造方法を説明するための断面図で
あり、図１１と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１４
は、図１３に示す変形例４を詳細に説明する断面図であり、図１２と同一部分には同一符
号を付す。
図１３及び図１４に示すように、空隙部１９を封止する第２樹脂層２０ｅは、広い範囲
で形成されてなく、一部切り離された状態であり、Ｃｕ層１８の周囲に形成されている。
で形成されてなく、一部切り離された状態であり、Ｃｕ層１８の周囲に形成されている。
本変形例においても実施の形態１と同様の効果を得ることができる。
［実施の形態１の変形例５］
図１５は、実施の形態１の変形例５の半導体装置の製造方法を説明するための断面図で
あり、図１１と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１６
は、図１５に示す変形例５を詳細に説明する断面図であり、図１２と同一部分には同一符
号を付す。
図１５は、実施の形態１の変形例５の半導体装置の製造方法を説明するための断面図で
あり、図１１と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１６
は、図１５に示す変形例５を詳細に説明する断面図であり、図１２と同一部分には同一符
号を付す。
図１５及び図１６に示すように、Ｃｕ層１８とＣｕ層１８の間に第２樹脂層２０ｆを形
成する。但し、Ｃｕ層１８の側面には第２樹脂層２０ｆが形成されない。
成する。但し、Ｃｕ層１８の側面には第２樹脂層２０ｆが形成されない。
上記のように第２樹脂層２０ｆを形成することで、Ｃｕ層１８とＣｕ層１８の間の絶縁
性を確保できる。このため、Ｃｕ層１８以外のところでＣｕ合金の異常析出が発生したと
しても、Ｃｕ層１８とＣｕ層１８の間でショートが発生することを抑制できる。
性を確保できる。このため、Ｃｕ層１８以外のところでＣｕ合金の異常析出が発生したと
しても、Ｃｕ層１８とＣｕ層１８の間でショートが発生することを抑制できる。
本変形例においても実施の形態１と同様の効果を得ることができる。
なお、実施の形態１，２及び変形例１〜５を適宜組み合わせて実施することも可能であ
る。
る。
１０…半導体ＩＣ基板、１１…不純物拡散層、１２…電極、１３…配線層、１４…Ａｌ
パッド、１４ａ…開口部、１５…第１樹脂層、１６…シード層、１７…レジストパターン
、１７ａ…Ｃｕめっきを形成する箇所、１８…Ｃｕ層、１９…空隙部、２０…第２樹脂層
、２０ａ…レジスト、２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ…第２樹脂層、２１…Ｎ
ｉ層、２２…Ｐｄ層、２３…Ａｕ層、２４…半田、２５…Ａｕワイヤー、２６…第３樹脂
層、３０，３１…実装基板、１０１…Ｃｕ配線用シード層、１０２…Ｃｕ配線、１０２ａ
…Ｃｕ配線の一部、１０３…無電解Ｎｉめっき層、１０４…矢印。
パッド、１４ａ…開口部、１５…第１樹脂層、１６…シード層、１７…レジストパターン
、１７ａ…Ｃｕめっきを形成する箇所、１８…Ｃｕ層、１９…空隙部、２０…第２樹脂層
、２０ａ…レジスト、２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ…第２樹脂層、２１…Ｎ
ｉ層、２２…Ｐｄ層、２３…Ａｕ層、２４…半田、２５…Ａｕワイヤー、２６…第３樹脂
層、３０，３１…実装基板、１０１…Ｃｕ配線用シード層、１０２…Ｃｕ配線、１０２ａ
…Ｃｕ配線の一部、１０３…無電解Ｎｉめっき層、１０４…矢印。
Claims (7)
- 第１絶縁層上に第１金属層を形成する工程と、
前記第１金属層上の一部に第２金属層を形成する工程と、
前記第２金属層をマスクとして前記第１金属層をエッチングすることで、前記第１絶縁
層を露出させるとともに、前記第１絶縁層と前記第２金属層に挟まれた空隙部を形成する
工程と、
前記空隙部を前記第２絶縁層で封止または埋め込む工程と、
無電解めっきで前記第２金属層上に第３金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項１において、
前記第２金属層はＣｕ層であることを特徴とする半導体装置の製造方法。 - 請求項１または２において、
前記埋め込む工程後の空隙部は、前記第１絶縁層、前記第２絶縁層、前記第１金属層及
び前記第２金属層によって囲まれていることを特徴とする半導体装置の製造方法。 - 第１絶縁層上に位置する第１金属層と、
前記第１金属層上に位置する第２金属層と、
前記第２金属層上に位置する第３金属層からなる金属配線と、
前記金属配線の端部に位置し、前記第１絶縁層と前記第２金属層に挟まれた空隙部を含
み、
前記空隙部に前記第３金属層が位置しないことを特徴とする半導体装置。 - 請求項４において、
前記第２金属層はＣｕ層であり、
前記第３金属層は無電解めっきで形成される層であることを特徴とする半導体装置。 - 請求項４または５において、
前記空隙部は、前記第１絶縁層、前記第１金属層及び前記第２金属層に接していること
を特徴とする半導体装置。 - 請求項４乃至６のいずれか一項において、
前記第１絶縁層上に位置する第２絶縁層を有し、
前記空隙部は、前記第１絶縁層、前記第２絶縁層、前記第１金属層及び前記第２金属層
によって囲まれていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014225854A JP2016092251A (ja) | 2014-11-06 | 2014-11-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014225854A JP2016092251A (ja) | 2014-11-06 | 2014-11-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2016092251A true JP2016092251A (ja) | 2016-05-23 |
Family
ID=56017565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014225854A Pending JP2016092251A (ja) | 2014-11-06 | 2014-11-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2016092251A (ja) |
-
2014
- 2014-11-06 JP JP2014225854A patent/JP2016092251A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20160623 |