JP2016086088A - 積層基板およびその製造方法 - Google Patents

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Abstract

【課題】基板に形成される微細配線を介して複数の半導体チップ間を接続する際に、製造歩留りの低下および製造コストの上昇を抑制できる技術を提供する。
【解決手段】積層基板は、コア部と、コア部に積層され、表面の少なくとも一部が露出する第１の露出面を有する第１の配線部と、第１の配線部に積層され、表面の少なくとも一部が露出する第２の露出面を有し、且つ、第１の配線部より導体の配線密度が大きい第２の配線部と、を備え、第１の露出面および第２の露出面には、これらに跨って実装される単一の半導体チップの電極と接続する第１のパッドおよび第２のパッドがそれぞれ設けられている。
【選択図】図２

Description

本発明は、積層基板およびその製造方法に関する。
電子機器の高速化、大容量化に伴い、ロジックチップおよびメモリチップ間を高密度に接続する高密度実装技術のニーズが高まっている。この種の高密度実装技術として、シリコンプロセスにより製造されたシリコン・インターポーザをコア基板上に実装し、このシリコン・インターポーザにロジックチップとメモリチップを平面的に実装する２．５次元実装構造が知られている。この２．５次元実装構造は、シリコン貫通ビア（ＴＳＶ）を介してシリコン・インターポーザにメモリチップを実装する場合もある。
国際公開第２００９／１４１９２７号 特開平１１−３１７５８２号公報 特開２０００−１６５００７号公報
ここで、シリコン・インターポーザの微細配線機能をコア基板に持たせ、ロジックチップやメモリチップ等といった半導体チップを直接コア基板に実装する実装構造（以下、「２．１次元実装構造」という）について考える。この場合、ロジックチップとメモリチップとの接続端子数やメモリチップにおけるパッドの径およびピッチを考慮すると、線幅（Line）および線間距離（Space）が数μｍレベルの微細配線をコア基板に形成する必要が
ある。このような微細配線を基板全面に亘って形成すると、製造歩留りの低下や製造コストの上昇を招く要因となる。
本件は、上記の課題に鑑みてなされたものであり、基板に形成される微細配線を介して複数の半導体チップ間を接続する際に、製造歩留りの低下および製造コストの上昇を抑制できる技術を提供することを目的とする。
本件の一観点によると、コア部と、前記コア部に積層され、表面の少なくとも一部が露出する第１の露出面を有する第１の配線部と、前記第１の配線部に積層され、表面の少なくとも一部が露出する第２の露出面を有し、且つ、前記第１の配線部より導体の配線密度が大きい第２の配線部と、を備え、前記第１の露出面および前記第２の露出面には、これらに跨って実装される単一の半導体チップの電極と接続するための第１のパッドおよび第２のパッドがそれぞれ設けられている、積層基板が提供される。
また、本件の他の観点によると、表面の少なくとも一部が露出する第１の露出面を形成するように第１の配線部をコア部に積層する第１の配線部形成工程と、表面の少なくとも一部が露出する第２の露出面を形成するように、前記第１の配線部に比べて導体の配線密度が大きい第２の配線部を前記第１の配線部に積層する第２の配線部形成工程と、を備え、前記第１の露出面および前記第２の露出面に、これらに跨って実装される単一の半導体チップの電極と接続するための第１のパッドおよび第２のパッドをそれぞれ形成する、積層基板の製造方法が提供される。
本件によれば、基板に形成される微細配線を介して複数の半導体チップ間を接続する際に、製造歩留りの低下および製造コストの上昇を抑制できる技術を提供できる。
図１は、実施形態１に係る半導体パッケージの平面図を示す図である。 図２は、実施形態１に係る半導体パッケージの断面構造を示す図である。 図３は、実施形態１に係るコア部、第１の配線部、および第２の配線部を示す図である。 図４は、実施形態１に係る接着シートを示す図である。 図５は、実施形態１に係る第１接着シートおよび第２接着シートを仮接着する工程を示す図である。 図６は、実施形態１に係る第１接着シートおよび第２接着シートの貫通孔に導電性ペーストを充填する工程を示す図である。 図７は、実施形態１に係る第１の配線部および第２の配線部の積層工程を示す図である。 図８は、実施形態２に係る高密度積層基板の断面図である。 図９は、実施形態３に係る高密度積層基板の断面図である。
以下、本開示に係る実施形態について、図面を参照して説明する。
＜実施形態１＞
図１は、実施形態１に係る半導体パッケージ１の平面図を示す図である。図２は、実施形態１に係る半導体パッケージ１の断面構造を示す図である。半導体パッケージ１は、部分高密度積層基板１００と、この部分高密度積層基板１００に実装されたロジックチップ２１０および複数のメモリチップ２２０とを備える。ここで、ロジックチップ２１０およびメモリチップ２２０を総称して半導体チップと呼ぶ。
図１に示す例では、部分高密度積層基板１００の上面１００ａの中央にロジックチップ２１０が配置され、このロジックチップ２１０を囲むようにして複数のメモリチップ２２０が周囲に配置されている。
図２は、図１におけるＡ−Ａ´矢視断面を概略的に示している。部分高密度積層基板１００は、コア部（コア基板ともいう）１１０、コア部１１０に積層された第１の配線部１２０、第１の配線部１２０に積層された第２の配線部１３０等を有する。
図３は、実施形態１に係る部分高密度積層基板１００のコア部１１０を示す図である。コア部１１０は、コア板１１１と、コア板１１１を厚さ方向に貫通するスルーホールビア１１２を有するプリント配線基板である。コア部１１０の上面１１０ａおよび下面１１０ｂにはランド１１３，１１４が形成されている。スルーホールビア１１２を介して、コア部１１０における上面１１０ａ側に形成されたランド１１３と下面１１０ｂ側に形成されたランド１１４が電気的に接続される。コア部１１０におけるコア板１１１には、例えば、ガラスエポキシ樹脂基板を用いることができる。また、スルーホールビア１１２は、コア板１１１にレーザ加工、ドリル加工、打ち抜き加工等によって貫通孔を形成し、この貫通孔の内面に金属めっきを施すことで形成されている。コア部１１０における上面１１０ａおよび下面１１０ｂにおいて、スルーホールビア１１２の周囲にランド１１３，１１４が形成されており、上面１１０ａ側のランド１１３と下面１１０ｂ側のランド１１４がスルーホールビア１１２を介して電気的に接続されている。
図５は、実施形態１に係る部分高密度積層基板１００の第１の配線部１２０および第２
の配線部１３０を示す図である。第１の配線部１２０および第２の配線部１３０は、公知のビルドアップ法によって作製された多層配線層である。第１の配線部１２０は、第１の配線部１２０は、コア部１１０と同一の全面を覆う形状および大きさを有し、複数の配線層を積層して形成されている。第１の配線部１２０の各配線層における配線パターン同士は、ビア１２６によって層間接続されている。
第１の配線部１２０における上面は、平面方向における中央部側に位置する露出上面１２０ａと、端部側に位置すると共に第２の配線部１３０が積層されることで被覆された被覆上面１２０ｂとを含む。第１の配線部１２０の中央部側、即ち露出上面１２０ａに対応する領域は、配線層が５層構造となっている。一方、第１の配線部１２０の端部側、即ち被覆上面１２０ｂに対応する領域は、配線層が２層構造となっている。第１の配線部１２０における中央部側よりも端部側における配線層の積層数を少なくすることで、端部側に凹部１２７が形成されている。詳しくは後述するが、第１の配線部１２０の凹部１２７は、第２の配線部１３０を収容するための凹部である。
ここで、第１の配線部１２０における露出上面１２０ａには、ロジックチップ２１０に形成されたバンプ（電極）２１１と半田接続するための電極であるパッド１２８ａが形成されている。また、第１の配線部１２０における被覆上面１２０ｂ（凹部１２７の底面にも相当する）には、外部接続用の電極であるパッド１２８ｂが形成されている。また、第１の配線部１２０の下面１２０ｃには、外部接続用の電極であるパッド１２９が形成されている。第１の配線部１２０におけるパッド１２９は、コア部１１０に第１の配線部１２０が積層された際に、コア部１１０側のランド１１３と対向する位置（上下に重なる位置）に形成されている。
一方、第２の配線部１３０は、複数の配線層を積層して形成されており、上下に積層される配線層における配線パターン同士がビアによって層間接続されている。第２の配線部１３０は、第１の配線部１２０に形成されている凹部１２７に収容（格納）されている。第２の配線部１３０の上面１３０ａのうち、第１の配線部１２０の露出上面１２０ａ寄りの領域には、ロジックチップ２１０の底面に形成されたバンプ２１１と半田接続する電極であるパッド１３６ａが形成されている。そして、第２の配線部１３０の上面１３０ａのうち、パッド１３６ａが配置される部分よりも外側の領域には、メモリチップ２２０の底面に形成されたバンプ２２１と半田接続するための電極であるパッド１３６ｂが形成されている。また、第２の配線部１３０の下面１３０ｂには、外部接続用の電極であるパッド１３７が形成されている。
本実施形態に係る部分高密度積層基板１００は、第２の配線部１３０における配線層の配線パターン（導体）の配線密度が、第１の配線部１２０における配線層の配線パターン（導体）の配線密度に比べて相対的に大きい。即ち、第２の配線部１３０は、第１の配線部１２０に比べて相対的に高密度・微細配線が実現されている。例えば、第１の配線部１３２に係る配線層の配線パターンは、ライン（線幅Ｌ）／スペース（線間距離Ｓ）が１５μｍ／１５μｍ程度に設定されている。一方、第２の配線部１３０に係る配線層の配線パターンは、ライン／スペース（Ｌ／Ｓ）が２μｍ／２μｍ程度に設定されている。但し、これらの配線密度は例示的なものである。なお、部分高密度積層基板１００において、第１の配線部１２０における配線層の配線パターン（導体）の配線密度が、コア部１１０における配線層の配線パターン（導体）の配線密度に比べて相対的に大きい。
また、第１の配線部１２０のパッド１２８ａと、第２の配線部１３０のパッド１３６ａにおけるパッド間隔は、ロジックチップ２１０におけるバンプ２１１の間隔と等しくなっている。これにより、第１の配線部１２０の露出上面１２０ａと第２の配線部１３０の上面１３０ａに跨って、単一の半導体チップであるロジックチップ２１０を実装することが
できる。例えば、露出上面パッド１２８ａと上面パッド１３６ａとにおけるパッド間隔およびロジックチップ２１０におけるバンプ２１１の間隔は、１５０μｍ程度に設定されていてもよい。以下では、第２の配線部１３０における上面１３０ａのうちパッド１３６ａが形成されている領域と第１の配線部１２０における露出上面１２０ａとを併せて「ロジックチップ実装領域Ａ１」と呼ぶ。また、第２の配線部１３０における上面１３０ａのうちパッド１３６ｂが形成されている領域を「メモリチップ実装領域Ａ２」と呼ぶ。
また、第２の配線部１３０のメモリチップ実装領域Ａ２におけるパッド１３６ｂの間隔は、ロジックチップ実装領域Ａ１におけるパッド１２８ａおよびパッド１３６ａの間隔よりも狭く、メモリチップ２２０のバンプ２２１の間隔と等しい。本実施形態では、メモリチップ実装領域Ａ２におけるパッド１３６ｂの間隔を、例えば４０μｍ程度に設定されている。メモリチップ２２０を実装する際、メモリチップ２２０の底面に形成されたバンプ２２１が第２の配線部１３０のメモリチップ実装領域Ａ２に形成されたパッド１３６ｂに半田接続される。これにより、ロジックチップ２１０と同様、メモリチップ２２０をフェイスダウンで部分高密度積層基板１００に実装されることになる。
第１の配線部１２０および第２の配線部１３０は、公知のビルドアップ法によって作製することができる。第１の配線部１２０および第２の配線部１３０の製造方法の一例として、例えば、アラミド繊維の不織布にエポキシ樹脂を含浸させたプリプレグを用意し、このプリプレグにレーザ加工等によって貫通孔を穿設する。そして、プリプレグの貫通孔に導電性ペーストを充填し、これを銅箔と共に積層プレスで積層することで、両面が銅箔で被覆されると共に内層にビアを有する基板が得られる。次いで、フォトエッチング等により表面銅箔をパターニングすることで配線パターンが形成された両面基板を得る。そして、この両面基板を、貫通孔に導電性ペーストが充填されたプリプレグおよび銅箔と共に積層した後、表面銅箔のパターニングを行う。このように、配線層を所定の数だけ繰り返し積層することで、第１の配線部１２０および第２の配線部１３０を製造することができる。
以下、部分高密度積層基板１００および半導体パッケージ１の製造工程について説明する。部分高密度積層基板１００は、図３に示すように、コア部１１０、第１の配線部１２０、および第２の配線部１３０を個別に作製し、これらを接着シートによって相互に接着する。図４は、実施形態に係る接着シートを示す図である。図４に示す符号１５０は、コア部１１０に第１の配線部１２０を接着するための第１接着シートである。また、符号１６０は、第１の配線部１２０に第２の配線部１３０を接着するための第２接着シートである。第１接着シート１５０および第２接着シート１６０は、例えば、ガラス繊維にエポキシ樹脂を含浸させＢステージ化したガラスエポキシプリプレグである。
第１接着シート１５０は、コア部１１０および第１の配線部１２０と同一の大きさを有し、所定の位置に第１接着シート１５０を厚さ方向に貫通する貫通孔１５１が設けられている。また、第２接着シート１６０は、第１の配線部１２０の凹部１２７および第２の配線部１３０と同一の大きさを有し、所定の位置に第２接着シート１６０を厚さ方向に貫通する貫通孔１６１が設けられている。第１接着シート１５０の貫通孔１５１および第２接着シート１６０の貫通孔１６１は、例えばドリル加工等によって形成することができる。貫通孔１５１，１６１には、第１接着シート１５０によってコア部１１０および第１の配線部１２０を接着し、第２接着シート１６０によって第１の配線部１２０および第２の配線部１３０を接着する際、導電性ペースト（導電性接着剤）が充填される。
図５は、第１接着シート１５０および第２接着シート１６０を仮接着する工程を示す図である。本実施形態では、第１接着シート１５０の予熱を行いながら、コア部１１０の上面１１０ａに第１接着シート１５０を位置合わせして載置する。また、第２接着シート１
６０の予熱を行いながら、第１の配線部１２０の凹部１２７に第２接着シート１６０を位置合わせして載置する。予熱の温度は、エポキシ樹脂の硬化温度（例えば、１５０°程度）よりも低く、軟化温度以上の温度に設定されている。本実施形態では、予熱温度が、例えば８０℃程度に設定されている。第１接着シート１５０および第２接着シート１６０の予熱によってこれらが軟化する。第１接着シート１５０を軟化させつつ位置決めすることで、コア部１１０に対して第１接着シート１５０を精度よく正規の位置に仮付け（仮固定）できる。また、第２接着シート１６０を軟化させつつ位置決めすることで、第１の配線部１２０の凹部１２７に対して第２接着シート１６０を精度よく正規の位置に仮付け（仮固定）できる。
なお、本実施形態では、コア部１１０に第１接着シート１５０が仮付けされた状態で、コア部１１０のランド１１３と第１接着シート１５０の貫通孔１５１が対向配置される（上下に重なる）ようにランド１１３と貫通孔１５１の位置が対応付けられている。また、第１の配線部１２０に第２接着シート１６０が仮付けされた状態で、第１の配線部１２０のパッド１２８ｂと第２接着シート１６０の貫通孔１６１とが対向配置されるように、パッド１２８ｂと貫通孔１６１の位置が対応付けられている。
次に、図６に示すように、コア部１１０に仮付けされた第１接着シート１５０の貫通孔１５１に導電性ペースト１７０を充填する。また、第１の配線部１２０に仮付けされた第２接着シート１６０の貫通孔１６１に導電性ペースト１７０を充填する。導電性ペースト１７０は、金属粒子（導電性フィラー）と樹脂材料の混合物である。金属粒子としては、例えば、銅、金、銀、パラジウム、ニッケル、錫、鉛等を用いてもよいし、二種以上の金属粒子を併用してもよい。また、樹脂材料としては、例えばエポキシ樹脂等といった熱硬化性樹脂が用いられる。但し、導電性ペースト１７０に用いる樹脂材料はこれに限られず、例えばポリイミド樹脂等、他の樹脂であってもよい。また、導電性ペースト１７０には、圧接型の導電性ペーストを用いてもよいし、溶融型の導電性ペーストを用いてもよい。なお、圧接型は、金属粒子同士を加圧した状態で樹脂を加熱硬化させることで導電性が得られる。また、溶融型は、加熱および加圧によって金属粒子同士を溶融させ、合金化させることで導電性が得られる。
次に、図７に示すように、コア部１１０に第１の配線部１２０を積層し、第１の配線部１２０に第２の配線部１３０を積層する。この積層工程においては、コア部１１０上に第１の配線部１２０を位置決めして載置すると共に、第１の配線部１２０上に第２の配線部１３０を位置決めして載置する。本実施形態では、第１の配線部１２０の下面１２０ｃに配置されているパッド１２９が、第１接着シート１５０の貫通孔１５１（導電性ペースト１７０）に対向配置されるように、パッド１２９と貫通孔１５１の位置関係が対応付けられている。また、第２の配線部１３０の下面１３０ｂに配置されているパッド１３７が、第２接着シート１６０の貫通孔１６１（導電性ペースト１７０）に対向配置されるように、パッド１３７と貫通孔１６１の位置関係が対応付けられている。
そして、この積層工程では、コア部１１０および第１の配線部１２０間に第１接着シート１５０を挟み、第１の配線部１２０および第２の配線部１３０間に第２接着シート１６０を挟んだ状態で、加熱しつつ積層方向に加圧する熱プレスを行う。熱プレスは、例えば、真空プレス装置を用いて行われる。真空プレス装置を用いた熱プレスが開始されると、第１接着シート１５０および第２接着シート１６０に係るガラス繊維に含浸されたエポキシ樹脂と、導電性ペースト１７０に含まれるエポキシ樹脂が溶解する。そして、軟化した第１接着シート１５０および第２接着シート１６０はプレス圧によって積層方向に圧縮されつつ、エポキシ樹脂が硬化温度域まで加熱されることでエポキシ樹脂が硬化する。その結果、図７に示すように、第１接着シート１５０を介してコア部１１０と第１の配線部１２０が接着され、第２接着シート１６０を介して第１の配線部１２０と第２の配線部１３
０が接着される。これにより、コア部１１０に第１の配線部１２０が積層され、第１の配線部１２０に第２の配線部１３０が積層され、高密度積層基板１００が完成する。
なお、高密度積層基板１００においては、上述した積層工程においてエポキシ樹脂が硬化した導電性ペースト１７０によってビア１７０Ａ，１７０Ｂが形成される。ビア１７０Ａは、第１接着シート１５０内に配置され、第１の配線部１２０のパッド１２９とコア部１１０のランド１１３とを電気的に層間接続する。また、ビア１７０Ｂは、第２接着シート１６０内に配置され、第２の配線部１３０のパッド１３７と第１の配線部１２０のパッド１２８ｂとを電気的に層間接続する。
そして、上記のように作製した高密度積層基板１００のロジックチップ実装領域Ａ１にロジックチップ２１０を実装し、メモリチップ実装領域Ａ２にメモリチップ２２０を実装する。その結果、図２に示した半導体パッケージ１が完成する。即ち、ロジックチップ２１０のバンプ２１１を、第１の配線部１２０のパッド１２８ａおよび第２の配線部１３０のパッド１３６ａに半田接続することで、ロジックチップ２１０を高密度積層基板１００に実装する。また、メモリチップ２２０の底面に形成されたバンプ２２１を第２の配線部１３０のメモリチップ実装領域Ａ２に形成されたパッド１３６ｂに半田接続することで、メモリチップ２２０を高密度積層基板１００に実装する。
図１〜７に示したように、本実施形態に係る高密度積層基板１００においては、被覆上面１２０ｂが露出するように第１の配線部１２０がコア部１１０に積層される。そして、第１の配線部１２０よりも配線層における配線密度が大きい第２の配線部１３０を、上面１３０ａが露出するように第１の配線部１２０に積層するようにした。そして、第１の配線部１２０に係る被覆上面１２０ｂと第２の配線部１３０に係る上面１３０ａにパッド１２８ａ，１３６ａをそれぞれ設け、第１の配線部１２０と第２の配線部１３０に跨ってロジックチップ２１０を実装するようにした。これによれば、ロジックチップ２１０およびメモリチップ２２０を接続する箇所、即ち高密度・微細配線が要求される箇所に第２の配線部１３０を形成し、その他の部位に第２の配線部１３０よりも配線密度が小さい第１の配線部１２０を形成することができる。
その結果、高密度・微細配線を基板全面に亘って形成する必要が無く、第２の配線部１３０の面積を小さくすることができるため、製造歩留りの低下や製造コストの上昇を招くことを抑制できる。つまり、本実施形態に係る高密度積層基板１００によれば、基板に形成される微細配線を介して複数の半導体チップ間を接続する際に、製造歩留りの低下および製造コストの上昇を抑制できる。また、高密度積層基板１００の平面内において、第２の配線部１３０を自由に配置することができるため、設計の自由度を高めることができる。本実施形態において、第１の配線部１２０に係る被覆上面１２０ｂに形成されるパッド１２８ａが第１のパッドの一例である。また、第２の配線部１３０に係る上面１３０ａに形成されるパッド１３６ａが第２のパッドの一例である。
また、本実施形態では、コア部１１０、第１の配線部１２０、第２の配線部１３０を個別に作製し、コア部１１０と第１の配線部１２０、第１の配線部１２０と第２の配線部１３０のそれぞれをビア１７０Ａ，１７０Ｂ（導電性ペースト１７０）を介して接続した。このように、配線層における導体の配線密度が異なる第１の配線部１２０および第２の配線部１３０を個別に作製することで、製造歩留りを向上することができる。そして、個別に作製したコア部１１０、第１の配線部１２０、第２の配線部１３０について、品質検査を経た良品だけを用いて高密度積層基板１００を製造することができる。従って、コア部１１０、第１の配線部１２０、第２の配線部１３０の一部に欠陥がある場合に、欠陥のある部位のみを取り替えることができるため、製造歩留りをより一段と高めることができる。
また、本実施形態では、第１接着シート１５０および第２接着シート１６０をコア部１１０および第１の配線部１２０に仮固定した上で、コア部１１０、第１の配線部１２０、第２の配線部１３０を互いに接着するようにした。そのため、コア部１１０に対して第１の配線部１２０を精度よく位置決めし、積層することができる。また、第１の配線部１２０に対して第２の配線部１３０を精度よく位置決めし、積層することができる。
更に、高密度積層基板１００においては、第１の配線部１２０に設けられた凹部１２１に収容された状態で第１の配線部１２０上に第２の配線部１３０を積層するようにした。つまり、本実施形態では、第１の配線部１２０に設けられた凹部１２７に第２の配線部１３０を埋没（没入）させた状態で、第１の配線部１２０に第２の配線部１３０を積層するようにした。これによれば、第１の配線部１２０の露出上面１２０ａと第２の配線部１３０の上面１３０ａとの間に段差が形成されることを抑制できる。つまり、高密度積層基板１００におけるロジックチップ実装領域Ａ１を平坦にすることができる。そのため、通常のチップマウンターを用いてロジックチップ２１０の実装を行うことができる。なお、本実施形態においては、第１の配線部１２０に設けられた凹部１２７に第２の配線部１３０の全体を埋没（没入）させているが、第２の配線部１３０の一部を凹部１２７に埋没させてもよい。
＜実施形態２＞
次に、実施形態２に係る高密度積層基板１００Ａについて説明する。図８は、実施形態２に係る高密度積層基板１００Ａの断面図である。ここでは、実施形態１に係る高密度積層基板１００との相違点を中心に説明する。
実施形態２に係る高密度積層基板１００Ａは、コア部１１０Ａの構造が、実施形態１に係るコア部１１０と相違している。実施形態２に係るコア部１１０Ａは、第１の配線部１２０を収容する凹部１１５が設けられている。本実施形態では、コア部１１０Ａの２箇所に凹部１１５が設けられており、この凹部１１５に第１の配線部１２０を埋没（没入）させた状態で、コア部１１０Ａに第１の配線部１２０が積層されている。
また、コア部１１０Ａの上面１１０ａにおける中央側にはランド１１６が形成されており、ロジックチップ２１０の底部に形成されているバンプ２１１とランド１１６が半田接続されている。本実施形態に係る高密度積層基板１００Ａは、ロジックチップ２１０のバンプ２１１が、コア部１１０Ａのランド１１６、第１の配線部１２０のパッド１２８ａ、および第２の配線部１３０のパッド１３６ａに半田接続されている。その結果、図８に示すように、ロジックチップ２１０が、コア部１１０Ａ、第１の配線部１２０、および第２の配線部１３０に跨るようにして実装されている。その他の基本構造については実施形態１に係る高密度積層基板１００と同様であり、共通する構造について同一符号を付すことで詳しい説明を割愛する。
＜実施形態３＞
次に、実施形態３に係る高密度積層基板１００Ｂについて説明する。図９は、実施形態３に係る高密度積層基板１００Ｂの断面図である。ここでは、実施形態２に係る高密度積層基板１００Ａとの相違点を中心に説明する。実施形態３に係る高密度積層基板１００Ｂは、コア部１１０Ａ、第１の配線部１２０Ａ、および第２の配線部１３０を有している。実施形態３に係る高密度積層基板１００Ｂは、図９に示すように、第１の配線部１２０Ａに第２の配線部１３０を収容する凹部が形成されていない点で実施形態１および２と相違している。そして、第１の配線部１２０Ａにおける露出上面１２０ａが露出するように被覆上面１２０ｂ上に第２接着シート１６０が配置されており、この第２接着シート１６０を介して第２の配線部１３０が第１の配線部１２０Ａに接着されている。
上記のように、第１の配線部１２０Ａに、第２の配線部１３０を収容する凹部を設けていないため、第１の配線部１２０Ａの露出上面１２０ａと、第２の配線部１３０の上面１３０ａとにレベル差（段差）が生じる。そこで、本実施形態では、高密度積層基板１００Ｂにおけるロジックチップ実装領域Ａ１の凹凸（レベル差）を、ロジックチップ２１０のバンプ２１１の高さで吸収するようにしている。即ち、第２の配線部１３０のパッド１３６ａに半田接続されるバンプ２１１に比べて、第１の配線部１２０のパッド１２８ａに半田接続されるバンプ２１１の方がバンプ高さを大きくすることで、ロジックチップ実装領域Ａ１の凹凸を吸収することができる。これにより、高密度積層基板１００Ｂにおけるロジックチップ実装領域Ａ１に凹凸が設けられる場合においても、ロジックチップ２１０を好適に実装することができる。
以上、本件に係る実施形態について説明したが、これらの実施形態については種々の変更、改良、組み合わせ等が可能である。
１・・・半導体パッケージ
１００・・・部分高密度積層基板
１１０・・・コア部
１１１・・・コア板
１１２・・・スルーホールビア
１１３，１１４・・・ランド
１２０・・・第１の配線部
１２７・・・凹部
１２８ａ，１２８ｂ，１２９，１３６ａ，１３６ｂ，１３７・・・パッド
１３０・・・第２の配線部
１５０・・・第１接着シート
１６０・・・第２接着シート
２１０・・・ロジックチップ
２２０・・・メモリチップ

Claims (5)

  1. コア部と、
    前記コア部に積層され、表面の少なくとも一部が露出する第１の露出面を有する第１の配線部と、
    前記第１の配線部に積層され、表面の少なくとも一部が露出する第２の露出面を有し、且つ、前記第１の配線部より導体の配線密度が大きい第２の配線部と、
    を備え、
    前記第１の露出面および前記第２の露出面には、これらに跨って実装される単一の半導体チップの電極と接続する第１のパッドおよび第２のパッドがそれぞれ設けられている、
    積層基板。
  2. 前記第１のパッドおよび前記第２のパッドに単一の半導体チップの電極が接続された状態で前記半導体チップが実装されている、
    請求項１に記載の積層基板。
  3. 前記コア部と前記第１の配線部、および前記第１の配線部と前記第２の配線部のそれぞれが導電材料を介して接続されている、
    請求項１または２に記載の積層基板。
  4. 前記第２の配線部は、前記第１の配線部に設けられた凹部に少なくとも一部が収容されている、
    請求項３に記載の積層基板。
  5. 表面の少なくとも一部が露出する第１の露出面を形成するように第１の配線部をコア部に積層する第１の配線部形成工程と、
    表面の少なくとも一部が露出する第２の露出面を形成するように、前記第１の配線部に比べて導体の配線密度が大きい第２の配線部を前記第１の配線部に積層する第２の配線部形成工程と、
    を備え、
    前記第１の露出面および前記第２の露出面に、これらに跨って実装される単一の半導体チップの電極と接続する第１のパッドおよび第２のパッドをそれぞれ形成する、
    積層基板の製造方法。
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