JP2016046420A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which reduction in sensitivity to an optical signal of a solid-state imaging element, which is caused by defects formed in a region for element isolation, is suppressed, and to provide a method of manufacturing the same.SOLUTION: A semiconductor device comprises: photoelectric conversion elements PD; and a separation gate electrode SGE. A plurality of photoelectric conversion elements PD are formed in a semiconductor substrate SUB at spaces from each other. The separation gate electrode SGE is formed on a principle surface S1 of the semiconductor substrate SUB between a pair of photoelectric conversion elements PD adjacent to each other among the plurality of photoelectric conversion elements PD. By fixing a potential of the separation gate electrode SGE, the pair of photoelectric conversion elements PD adjacent to each other arranged so as to sandwich the separation gate electrode SGE therebetween are electrically isolated from each other.SELECTED DRAWING: Figure 7

Description

本発明は半導体装置およびその製造方法に関し、特に、光電変換素子を有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a photoelectric conversion element and a manufacturing method thereof.

複数の光電変換素子（受光素子）から構成されている固体撮像素子において、画素領域内に複数並ぶ光電変換素子のうち互いに隣り合う１対の光電変換素子に挟まれた領域には、これらの光電変換素子間を電気的に分離するための素子分離がなされている。素子分離は、ＬＯＣＯＳ(LOCal Oxidation of Silicon)法もしくはＳＴＩ(Shallow Trench Isolation)法により形成された絶縁膜、または注入分離によりなされるのが一般的である。   In a solid-state imaging device composed of a plurality of photoelectric conversion elements (light receiving elements), a region between a pair of adjacent photoelectric conversion elements among a plurality of photoelectric conversion elements arranged in a pixel region has these photoelectrical elements. Element isolation for electrically isolating the conversion elements is performed. In general, element isolation is performed by an insulating film formed by LOCOS (LOCal Oxidation of Silicon) method or STI (Shallow Trench Isolation) method, or by injection isolation.

上記の各方法により複数の光電変換素子間の素子分離がなされた固体撮像素子が、たとえば特開２００１−２５０９３１号公報（特許文献１）、特開２００８−１９３５２７号公報（特許文献２）、特開２０１３−４１８９０号公報（特許文献３）に開示されている。   Solid-state imaging devices in which a plurality of photoelectric conversion elements are separated by the above methods are disclosed in, for example, Japanese Patent Application Laid-Open No. 2001-250931 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2008-193527 (Patent Document 2). This is disclosed in Japanese Unexamined Patent Publication No. 2013-41890 (Patent Document 3).

特開２００１−２５０９３１号公報JP 2001-250931 A 特開２００８−１９３５２７号公報JP 2008-193527 A 特開２０１３−４１８９０号公報JP 2013-41890 A

特許文献１〜３のようにＬＯＣＯＳ法またはＳＴＩ法により素子分離用の絶縁膜を形成する場合、形成される絶縁膜の外縁部には、半導体基板のエッチングの際に発生する欠陥が多数存在する可能性がある。また導電性不純物の注入により素子分離用の領域を形成する場合、形成される素子分離用の領域には、導電性不純物の注入時に発生する欠陥が多数存在する可能性がある。この欠陥は、当該素子分離の周囲の光電変換素子に実際には光が入射されていないにもかかわらずノイズとして流れる電流（暗電流）を増やし、当該光電変換素子を含む固体撮像素子の光信号に対する感度を低下させる可能性がある。   When the insulating film for element isolation is formed by the LOCOS method or the STI method as in Patent Documents 1 to 3, a large number of defects are generated at the outer edge portion of the formed insulating film when the semiconductor substrate is etched. there is a possibility. In the case where an element isolation region is formed by injecting a conductive impurity, there may be many defects generated when the conductive impurity is injected in the formed element isolation region. This defect increases the current (dark current) that flows as noise even though no light is actually incident on the photoelectric conversion element around the element separation, and the optical signal of the solid-state imaging element including the photoelectric conversion element May reduce the sensitivity to.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態に係る半導体装置は、光電変換素子と、分離用ゲート電極とを備える。光電変換素子は半導体基板内に互いに間隔をあけて複数形成されている。分離用ゲート電極は複数の光電変換素子のうち互いに隣り合う１対の光電変換素子の間における半導体基板の主表面に形成されている。分離用ゲート電極の電位を固定することにより、分離用ゲート電極を挟むように配置される互いに隣り合う１対の光電変換素子同士が互いに電気的に分離されている。   A semiconductor device according to an embodiment includes a photoelectric conversion element and a separation gate electrode. A plurality of photoelectric conversion elements are formed in the semiconductor substrate at intervals. The separation gate electrode is formed on the main surface of the semiconductor substrate between a pair of adjacent photoelectric conversion elements among the plurality of photoelectric conversion elements. By fixing the potential of the separation gate electrode, a pair of adjacent photoelectric conversion elements arranged so as to sandwich the separation gate electrode are electrically separated from each other.

一実施の形態に係る半導体装置の製造方法は、まず主表面を有する半導体基板が準備される。上記主表面上に分離用ゲート電極が形成される。上記分離用ゲート電極の形成後に、半導体基板内に、分離用ゲート電極を挟むように互いに隣り合うように配置される１対の光電変換素子を含む複数の光電変換素子が形成される。上記分離用ゲート電極の電位を固定することにより、複数の光電変換素子のうち分離用ゲート電極を挟むように配置される互いに隣り合う１対の光電変換素子同士が互いに電気的に分離される。   In a method for manufacturing a semiconductor device according to an embodiment, a semiconductor substrate having a main surface is first prepared. A separation gate electrode is formed on the main surface. After the formation of the separation gate electrode, a plurality of photoelectric conversion elements including a pair of photoelectric conversion elements arranged adjacent to each other with the separation gate electrode interposed therebetween are formed in the semiconductor substrate. By fixing the potential of the separation gate electrode, a pair of adjacent photoelectric conversion elements arranged so as to sandwich the separation gate electrode among the plurality of photoelectric conversion elements are electrically separated from each other.

一実施の形態によれば、分離用ゲート電極に印加する電位により１対の光電変換素子の間の素子分離がなされる。分離用ゲート電極の形成時には欠陥が形成されないため、暗電流の原因となる欠陥の発生を抑制することができ、当該光電変換素子を含む固体撮像素子の光信号に対する感度、および耐圧を向上させることができる。   According to one embodiment, element separation between a pair of photoelectric conversion elements is performed by a potential applied to the separation gate electrode. Since defects are not formed when the separation gate electrode is formed, generation of defects that cause dark current can be suppressed, and sensitivity to an optical signal and a withstand voltage of a solid-state imaging device including the photoelectric conversion element can be improved. Can do.

一実施の形態に係る半導体装置であってウェハの状態を示す概略平面図である。1 is a schematic plan view showing a state of a wafer, which is a semiconductor device according to an embodiment. 図１中の丸点線で囲まれた領域ＩＩの概略拡大平面図である。FIG. 2 is a schematic enlarged plan view of a region II surrounded by a round dotted line in FIG. 1. 実施の形態１の第１例における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。FIG. 3 is a schematic plan view showing a configuration in plan view of a pixel region and a peripheral circuit region in a first example of the first embodiment. 実施の形態１の第２例における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。6 is a schematic plan view showing a configuration in a plan view of a pixel region and a peripheral circuit region in a second example of the first embodiment. FIG. 実施の形態１の第３例における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。6 is a schematic plan view showing a configuration in plan view of a pixel region and a peripheral circuit region in a third example of Embodiment 1. FIG. 図３のＶＩ−ＶＩ線に沿う部分の概略断面図である。It is a schematic sectional drawing of the part which follows the VI-VI line of FIG. 実施の形態１の概略断面図であり、図４および図５のＶＩＩ−ＶＩＩ線に沿う部分の概略断面図である。FIG. 7 is a schematic cross-sectional view of the first embodiment, and is a schematic cross-sectional view of a portion along the line VII-VII in FIGS. 4 and 5. 実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。FIG. 6 is a schematic cross sectional view showing a first step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。FIG. 6 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。FIG. 6 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a fifth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a sixth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a seventh step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing an eighth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a ninth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a tenth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。FIG. 11 is a schematic cross sectional view showing an eleventh step of the method for manufacturing a semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a twelfth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。FIG. 24 is a schematic cross sectional view showing a thirteenth step of the method for manufacturing the semiconductor device in the first embodiment. 実施の形態１の第１の比較例における図７に相当する部分の概略断面図である。FIG. 8 is a schematic cross-sectional view of a portion corresponding to FIG. 7 in the first comparative example of the first embodiment. 実施の形態１の第２の比較例における図７に相当する部分の概略断面図である。FIG. 8 is a schematic cross-sectional view of a portion corresponding to FIG. 7 in a second comparative example of the first embodiment. 実施の形態２の概略断面図であり、図７に相当する部分の概略断面図である。FIG. 8 is a schematic cross-sectional view of the second embodiment, and is a schematic cross-sectional view of a portion corresponding to FIG. 7. 実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a first step of the method for manufacturing a semiconductor device in the second embodiment. 実施の形態３における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。FIG. 10 is a schematic plan view showing a configuration in plan view of a pixel region and a peripheral circuit region in a third embodiment. 図２５のＸＸＶＩ−ＸＸＶＩ線に沿う部分の概略断面図である。It is a schematic sectional drawing of the part which follows the XXVI-XXVI line of FIG. 実施の形態３の概略断面図であり、図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う部分の概略断面図である。It is a schematic sectional drawing of Embodiment 3, and is a schematic sectional drawing of the part which follows the XXVII-XXVII line of FIG. 実施の形態３の比較例における図２６に相当する部分の概略断面図である。FIG. 27 is a schematic cross-sectional view of a portion corresponding to FIG. 26 in a comparative example of the third embodiment.

以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１〜図２を用いて、本実施の形態としてウェハ状態の半導体装置について説明する。 Hereinafter, an embodiment will be described with reference to the drawings.
(Embodiment 1)
First, a semiconductor device in a wafer state will be described as this embodiment with reference to FIGS.

図１を参照して、半導体基板ＳＵＢからなる半導体ウェハＳＣＷは、複数のイメージセンサ用の半導体装置が搭載されたチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。   Referring to FIG. 1, a semiconductor wafer SCW made of a semiconductor substrate SUB has a chip area IMC on which a plurality of image sensor semiconductor devices are mounted. Each of the plurality of chip regions IMC has a rectangular planar shape and is arranged in a matrix.

図２を参照して、複数のチップ領域ＩＭＣの各々は、光電変換素子としてたとえばフォトダイオードの形成領域である画素領域ＰＤＲと、フォトダイオードを制御するための周辺回路の形成領域である周辺回路領域ＰＣＲとを有している。周辺回路領域ＰＣＲは、画素領域ＰＤＲのたとえば両側に形成されている。また複数のチップ領域ＩＭＣの間には、ダイシングライン領域ＤＬＲが形成されている。このダイシングライン領域ＤＬＲに、アライメントマークが配置されている。このダイシングライン領域ＤＬＲで半導体ウェハＳＣＷがダイシングされることにより、半導体ウェハＳＣＷは複数個の半導体チップに分割されている。   Referring to FIG. 2, each of the plurality of chip regions IMC includes, for example, a pixel region PDR which is a photodiode formation region as a photoelectric conversion element, and a peripheral circuit region which is a formation region of a peripheral circuit for controlling the photodiode. PCR. The peripheral circuit region PCR is formed on, for example, both sides of the pixel region PDR. A dicing line region DLR is formed between the plurality of chip regions IMC. An alignment mark is arranged in the dicing line region DLR. The semiconductor wafer SCW is diced in the dicing line region DLR, whereby the semiconductor wafer SCW is divided into a plurality of semiconductor chips.

したがって、分割された複数個の半導体チップのそれぞれは、矩形の平面形状を有し、画素領域ＰＤＲと、周辺回路領域ＰＣＲと、ダイシングライン領域ＤＬＲとを有している。   Therefore, each of the divided semiconductor chips has a rectangular planar shape, and includes a pixel region PDR, a peripheral circuit region PCR, and a dicing line region DLR.

次に図３〜図７を用いて、本実施の形態におけるウェハ状態およびチップ状態の双方のイメージセンサの構成を、画素領域と周辺回路領域とのそれぞれについて説明する。まず図３〜図５を用いて、図２の点線で囲まれた領域Ａの概略拡大平面図としての、画素領域と周辺回路領域との平面視における構成について説明する。   Next, the configuration of the image sensor in both the wafer state and the chip state in this embodiment will be described for each of the pixel region and the peripheral circuit region with reference to FIGS. First, the configuration in plan view of the pixel region and the peripheral circuit region as a schematic enlarged plan view of the region A surrounded by the dotted line in FIG. 2 will be described with reference to FIGS.

図３を参照して、本実施の形態の第１例においては、図２の画素領域ＰＤＲに対応する画素領域には複数のフォトダイオードＰＤ（光電変換素子）が、平面視において互いに間隔をあけて形成されている。複数のフォトダイオードＰＤのそれぞれは、半導体基板ＳＵＢ内の活性領域ＡＲに、たとえば平面視において行列状に配置されている。活性領域ＡＲは図３の上下方向に４列、図の左右方向に延びる矩形の平面形状を有するように形成されている。   Referring to FIG. 3, in the first example of the present embodiment, a plurality of photodiodes PD (photoelectric conversion elements) are spaced from each other in a plan view in the pixel region corresponding to pixel region PDR in FIG. Is formed. Each of the plurality of photodiodes PD is arranged in a matrix in the active region AR in the semiconductor substrate SUB, for example, in plan view. The active region AR is formed to have a rectangular planar shape extending in four rows in the vertical direction in FIG. 3 and extending in the horizontal direction in the drawing.

半導体基板ＳＵＢには、複数のフォトダイオードＰＤのそれぞれに対応する複数の転送トランジスタＴＸが形成されている。複数の転送トランジスタＴＸのそれぞれは、フォトダイオードＰＤと、転送ゲート電極ＴＧと、浮遊拡散領域ＦＤとを有している。   A plurality of transfer transistors TX corresponding to the plurality of photodiodes PD are formed on the semiconductor substrate SUB. Each of the plurality of transfer transistors TX includes a photodiode PD, a transfer gate electrode TG, and a floating diffusion region FD.

フォトダイオードＰＤはたとえば通常のＭＯＳ（Metal Oxide Semiconductor）トランジスタのソース領域に相当し、転送ゲート電極ＴＧは通常のＭＯＳトランジスタのゲート電極に相当する。また浮遊拡散領域ＦＤは通常のＭＯＳトランジスタのドレイン領域に相当する。このため図３においては各転送トランジスタＴＸにおいて、半導体基板ＳＵＢの主表面に沿う方向に関して、フォトダイオードＰＤと転送ゲート電極ＴＧと浮遊拡散領域ＦＤとが互いに隣り合うように、この順に一直線状に並んでいる。しかしこれらは必ずしも一直線状に並ばなくてもよい。   The photodiode PD corresponds to, for example, a source region of a normal MOS (Metal Oxide Semiconductor) transistor, and the transfer gate electrode TG corresponds to a gate electrode of a normal MOS transistor. The floating diffusion region FD corresponds to the drain region of a normal MOS transistor. Therefore, in FIG. 3, in each transfer transistor TX, the photodiode PD, the transfer gate electrode TG, and the floating diffusion region FD are arranged in a straight line in this order in the direction along the main surface of the semiconductor substrate SUB. It is out. However, these are not necessarily arranged in a straight line.

図３においては図の上下方向に関して４列のフォトダイオードＰＤが並んでいる。このうち上から１列目のフォトダイオードＰＤと３列目のフォトダイオードＰＤとは、これらを含む転送トランジスタＴＸが図の上側から下側へフォトダイオードＰＤ、転送ゲート電極ＴＧ、浮遊拡散領域ＦＤの順に並ぶように配置されている。これに対して図３の上下方向に関して上から２列目のフォトダイオードＰＤと４列目のフォトダイオードＰＤとは、これらを含む転送トランジスタＴＸが図の上側から下側へ浮遊拡散領域ＦＤ、転送ゲート電極ＴＧ、フォトダイオードＰＤの順に並ぶように配置されている。またこれらのフォトダイオードＰＤは行列状に並ぶため、図の上下方向に４つ１列に並ぶフォトダイオードＰＤは、図の上下方向に関して互いに対向する位置に（図の左右方向の座標が互いにほぼ等しい位置に）配置されている。   In FIG. 3, four rows of photodiodes PD are arranged in the vertical direction of the drawing. Among these, the photodiode PD in the first column and the photodiode PD in the third column are arranged such that the transfer transistor TX including them is arranged from the upper side to the lower side of the photodiode PD, the transfer gate electrode TG, and the floating diffusion region FD. They are arranged in order. On the other hand, the photodiode PD in the second column and the photodiode PD in the fourth column from the top in the vertical direction in FIG. 3 includes the transfer transistor TX including these from the upper side to the lower side in the drawing, The gate electrode TG and the photodiode PD are arranged in this order. Since these photodiodes PD are arranged in a matrix, the photodiodes PD arranged in a line in the vertical direction of the figure are positioned opposite to each other in the vertical direction of the figure (the horizontal coordinates in the figure are substantially equal to each other). Position).

このため、図３の上から１列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤは、上から２列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤと互いに共有するように一体となっている。同様に、図３の上から３列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤは、上から４列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤと互いに共有するように一体となっている。   Therefore, the floating diffusion region FD of the transfer transistor TX including the photodiode PD in the first column from the top in FIG. 3 is shared with the floating diffusion region FD of the transfer transistor TX including the photodiode PD in the second column from the top. It is so integrated. Similarly, the floating diffusion region FD of the transfer transistor TX including the photodiode PD in the third column from the top in FIG. 3 is shared with the floating diffusion region FD of the transfer transistor TX including the photodiode PD in the fourth column from the top. It is so integrated.

図３の左右方向に複数並ぶフォトダイオードＰＤのうち互いに隣り合う１対のフォトダイオードＰＤの間には、分離用ゲート電極ＳＧＥが配置されている。すなわちここでは、半導体基板ＳＵＢの主表面に沿う方向に関して、フォトダイオードＰＤから見てそのフォトダイオードＰＤを含む転送トランジスタＴＸの転送ゲート電極ＴＧ（当該フォトダイオードＰＤに隣り合う転送ゲート電極ＴＧ）の配置される方向（図３の上下方向）と交差する方向（図３の左右方向）に、分離用ゲート電極ＳＧＥが配置されている。各分離用ゲート電極ＳＧＥは、これを挟むように隣り合うフォトダイオードＰＤが形成される活性領域ＡＲの幅方向（図３の上下方向）の全体を跨いでその外側の領域に達するように、図の上下方向に延びている。   A separation gate electrode SGE is arranged between a pair of photodiodes PD adjacent to each other among a plurality of photodiodes PD arranged in the left-right direction in FIG. That is, here, with respect to the direction along the main surface of the semiconductor substrate SUB, the arrangement of the transfer gate electrode TG (transfer gate electrode TG adjacent to the photodiode PD) of the transfer transistor TX including the photodiode PD when viewed from the photodiode PD. An isolation gate electrode SGE is arranged in a direction (horizontal direction in FIG. 3) intersecting with the direction (vertical direction in FIG. 3). Each isolation gate electrode SGE extends across the entire width direction (vertical direction in FIG. 3) of the active region AR where adjacent photodiodes PD are formed so as to sandwich the isolation gate electrode SGE so as to reach the outer region. It extends in the vertical direction.

したがって分離用ゲート電極ＳＧＥは、図３の縦方向および横方向のそれぞれの方向に関して複数並ぶフォトダイオードＰＤに隣り合う領域同士を結びながらこれらのフォトダイオードＰＤのいずれにも隣り合うように長く延びている。言い換えれば、たとえば図３の上下方向の中央部には、２つのフォトダイオードＰＤが上下方向に関してわずかの間隔をあけて並んでいるが、これら双方を跨ぐように、これらのフォトダイオードＰＤと隣り合う領域には長い１本の分離用ゲート電極ＳＧＥが形成されている。   Therefore, the separation gate electrode SGE extends long so as to be adjacent to any one of these photodiodes PD while connecting regions adjacent to the plurality of photodiodes PD arranged in the vertical direction and the horizontal direction in FIG. Yes. In other words, for example, two photodiodes PD are arranged at a slight interval in the vertical direction at the center in the vertical direction in FIG. 3, but adjacent to these photodiodes PD so as to straddle both of them. One long separation gate electrode SGE is formed in the region.

また画素領域には、転送トランジスタＴＸの周囲に、フォトダイオードＰＤと外部との間で信号を入出力するためのトランジスタ（選択トランジスタ、増幅トランジスタ、リセットトランジスタ）が形成されるためのトランジスタ形成領域ＴＲＲが形成されている。   In the pixel region, a transistor formation region TRR for forming a transistor (selection transistor, amplification transistor, reset transistor) for inputting / outputting a signal between the photodiode PD and the outside around the transfer transistor TX. Is formed.

一方、図２の周辺回路領域ＰＣＲに対応する周辺回路領域には、活性領域に制御用トランジスタＣＴＲが形成されている。制御用トランジスタＣＴＲはたとえば通常のＭＯＳトランジスタであり、ゲート電極ＧＥを有している。   On the other hand, a control transistor CTR is formed in the active region in the peripheral circuit region corresponding to the peripheral circuit region PCR of FIG. The control transistor CTR is a normal MOS transistor, for example, and has a gate electrode GE.

図４を参照して、本実施の形態の第２例においては、画素領域、周辺回路領域ともに、基本的に図３の第１例と同様の構成を有している。しかし図４においては、分離用ゲート電極ＳＧＥが図３における位置に加えてさらに他の位置にも配置されている。   Referring to FIG. 4, in the second example of the present embodiment, both the pixel region and the peripheral circuit region have basically the same configuration as in the first example of FIG. However, in FIG. 4, the separation gate electrode SGE is arranged in another position in addition to the position in FIG. 3.

具体的には、半導体基板ＳＵＢの主表面に沿う方向に関して、フォトダイオードＰＤから見てそのフォトダイオードＰＤを含む転送トランジスタＴＸの転送ゲート電極ＴＧ（当該フォトダイオードＰＤに隣り合う転送ゲート電極ＴＧ）の配置される方向（図４の上下方向）に沿う方向（図４の上下方向）に、分離用ゲート電極ＳＧＥが配置されている。言い換えれば、フォトダイオードＰＤとこれに隣り合う転送ゲート電極ＴＧとを結ぶ仮想の直線上のうち、フォトダイオードＰＤから見て転送ゲート電極ＴＧが配置される側と反対側に分離用ゲート電極ＳＧＥが配置されている。各分離用ゲート電極ＳＧＥは、これを挟むように図４の上下方向に隣り合うフォトダイオードＰＤが形成される活性領域ＡＲの長さ方向（図４の左右方向）に関してその全体を含みその外側の領域に達するように、図の左右方向に延びている。   Specifically, with respect to the direction along the main surface of the semiconductor substrate SUB, the transfer gate electrode TG (transfer gate electrode TG adjacent to the photodiode PD) of the transfer transistor TX including the photodiode PD when viewed from the photodiode PD. The separation gate electrode SGE is arranged in a direction (up and down direction in FIG. 4) along the arrangement direction (up and down direction in FIG. 4). In other words, of the imaginary straight line connecting the photodiode PD and the transfer gate electrode TG adjacent thereto, the separation gate electrode SGE is on the opposite side to the side where the transfer gate electrode TG is disposed when viewed from the photodiode PD. Is arranged. Each isolation gate electrode SGE includes the entirety of the active region AR in the length direction (left-right direction in FIG. 4) of the active region AR in which the photodiode PD adjacent in the vertical direction in FIG. It extends in the left-right direction in the figure so as to reach the region.

図４においては図３に示す位置と同一の位置にも、図３の分離用ゲート電極ＳＧＥと同様の態様で、分離用ゲート電極ＳＧＥが形成されている。ただし図５を参照して、本実施の形態の第３例に示すように、図４の左右方向に延びる分離用ゲート電極ＳＧＥのみが配置された構成であってもよい。   In FIG. 4, the separation gate electrode SGE is formed at the same position as that shown in FIG. 3 in the same manner as the separation gate electrode SGE in FIG. However, referring to FIG. 5, as shown in the third example of the present embodiment, a configuration in which only isolation gate electrode SGE extending in the left-right direction in FIG. 4 may be arranged.

図４および図５における分離用ゲート電極ＳＧＥ以外の構成は、図３の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。   4 and FIG. 5 are substantially the same as those in FIG. 3 except for the separation gate electrode SGE, and thus the same elements are denoted by the same reference numerals and description thereof will not be repeated.

次に、図６〜図７を用いて、分離用ゲート電極ＳＧＥを含む画素領域と周辺回路領域との断面図における構成について説明する。   Next, a configuration in a cross-sectional view of the pixel region including the isolation gate electrode SGE and the peripheral circuit region will be described with reference to FIGS.

図６を参照して、たとえば図３の左右方向に並び図の上下方向に延びる分離用ゲート電極ＳＧＥ、およびこれを図の左右方向から挟むフォトダイオードＰＤを含む画素領域においては、たとえばシリコンからなるｎ型の半導体基板ＳＵＢの主表面Ｓ１に、ｐ型ウェル領域ＰＷＲが形成されている。ｐ型ウェル領域ＰＷＲは画素領域の平面視における全体に形成されていることが好ましいがこのような態様に限られない。   Referring to FIG. 6, for example, the pixel region including isolation gate electrode SGE arranged in the left-right direction in FIG. 3 and extending in the up-down direction in FIG. 3 and photodiode PD sandwiching this from the left-right direction in FIG. A p-type well region PWR is formed on the main surface S1 of the n-type semiconductor substrate SUB. The p-type well region PWR is preferably formed over the entire pixel region in plan view, but is not limited to such a mode.

図６の画素領域の１対のフォトダイオードＰＤの双方が、単一のｐ型ウェル領域ＰＷＲ内に形成されている。これを言い換えれば、図３において図の左右方向に隣り合うように並ぶ１対のフォトダイオードＰＤのうち一方のフォトダイオードＰＤと他方のフォトダイオードＰＤとは同一の活性領域ＡＲ内に形成されている。したがって図３においては図の左右方向に並ぶ１対のフォトダイオードＰＤの間に分離用ゲート電極ＳＧＥが上下方向に延びる領域の真下においても、その左右側に配置される活性領域ＡＲと同一の活性領域ＡＲがその左右側の活性領域ＡＲと互いに連続するように形成されている。   Both the pair of photodiodes PD in the pixel region of FIG. 6 are formed in a single p-type well region PWR. In other words, one photodiode PD and the other photodiode PD of a pair of photodiodes PD arranged adjacent to each other in the horizontal direction in FIG. 3 are formed in the same active region AR. . Therefore, in FIG. 3, the same active region AR as the active region AR arranged on the left and right sides of the pair of photodiodes PD arranged in the left and right direction in the figure is located just below the region where the separation gate electrode SGE extends in the vertical direction. The region AR is formed to be continuous with the left and right active regions AR.

フォトダイオードＰＤは、画素領域におけるｐ型ウェル領域ＰＷＲ内の半導体基板ＳＵＢの主表面Ｓ１に形成されている。フォトダイオードＰＤは、たとえばダイオードｎ型領域ＤＮと、ダイオード表面ｐ型領域ＤＰＲとを有している。ダイオードｎ型領域ＤＮとダイオード表面ｐ型領域ＤＰＲとがｐｎ接合を構成することにより、フォトダイオードＰＤが形成されている。   The photodiode PD is formed on the main surface S1 of the semiconductor substrate SUB in the p-type well region PWR in the pixel region. The photodiode PD has, for example, a diode n-type region DN and a diode surface p-type region DPR. The photodiode PD is formed by the diode n-type region DN and the diode surface p-type region DPR forming a pn junction.

ダイオードｎ型領域ＤＮは、半導体基板ＳＵＢ内におけるその外縁がｐ型ウェル領域ＰＷＲ１と接するように半導体基板ＳＵＢの主表面Ｓ１に形成されており、フォトダイオードＰＤ全体の平面視における形状と同じ平面形状を有している。ダイオードｎ型領域ＤＮの深さ（図６の上下方向）はフォトダイオードＰＤ全体の深さに等しく、たとえばフォトダイオードＰＤ（ダイオードｎ型領域ＤＮ）はｐ型ウェル領域ＰＷＲの半分程度の深さを有している。図６の左右方向に関して互いに間隔を保つように、フォトダイオードＰＤが複数形成されている。   The diode n-type region DN is formed on the main surface S1 of the semiconductor substrate SUB so that its outer edge in the semiconductor substrate SUB is in contact with the p-type well region PWR1, and has the same planar shape as the shape of the entire photodiode PD in plan view. have. The depth of the diode n-type region DN (vertical direction in FIG. 6) is equal to the entire depth of the photodiode PD. For example, the photodiode PD (diode n-type region DN) has a depth about half that of the p-type well region PWR. Have. A plurality of photodiodes PD are formed so as to be spaced from each other in the left-right direction in FIG.

ダイオード表面ｐ型領域ＤＰＲは、ダイオードｎ型領域ＤＮに比べて半導体基板ＳＵＢの深さおよび幅が小さいが、それ故にその外縁の少なくとも一部がダイオードｎ型領域ＤＮと接するように半導体基板ＳＵＢの主表面Ｓ１に形成されており、図６においては半導体基板ＳＵＢ内におけるその外縁の全体がダイオードｎ型領域ＤＮと接するようにダイオードｎ型領域ＤＮ内に形成されている。しかしフォトダイオードＰＤの態様はこれに限らず、たとえばダイオードｎ型領域ＤＮはダイオード表面ｐ型領域ＤＰＲの上に積層され、ダイオードｎ型領域ＤＮとダイオード表面ｐ型領域ＤＰＲとの平面積が等しいような態様であってもよい。   The diode surface p-type region DPR is smaller in depth and width of the semiconductor substrate SUB than the diode n-type region DN. Therefore, at least a part of the outer edge of the diode surface p-type region DPR is in contact with the diode n-type region DN. It is formed in the main surface S1, and in FIG. 6, it is formed in the diode n-type region DN so that the entire outer edge in the semiconductor substrate SUB is in contact with the diode n-type region DN. However, the mode of the photodiode PD is not limited to this. For example, the diode n-type region DN is stacked on the diode surface p-type region DPR so that the planar areas of the diode n-type region DN and the diode surface p-type region DPR are equal. It may be a mode.

なおｐ型ウェル領域ＰＷＲ内にはｐ型高濃度不純物領域ＰＳＲ（高濃度不純物領域）が形成されている。ｐ型高濃度不純物領域ＰＳＲは、ｐ型ウェル領域ＰＷＲよりもｐ型の導電性不純物の濃度が高い領域である。図６においてはｐ型高濃度不純物領域ＰＳＲはｐ型ウェル領域ＰＷＲが形成される領域の平面視における全体に、ｐ型ウェル領域ＰＷＲの底部に（主表面Ｓ１と接しないようにその下方に）形成されている。このような態様でもよいが、ｐ型高濃度不純物領域ＰＳＲは、少なくとも分離用ゲート電極ＳＧＥと互いに間隔をあけて（主表面Ｓ１と接しないようにその下方に）、かつフォトダイオードＰＤの最下部（最も深い部分）よりも浅い領域を含むように、分離用ゲート電極ＳＧＥの真下の半導体基板内に形成されていればよい。したがってｐ型高濃度不純物領域ＰＳＲはその最上部がフォトダイオードＰＤの最下部よりも上方に存在し、特に分離用ゲート電極ＳＧＥの真下において、少なくともその一部がフォトダイオードＰＤと接するように形成されていることが好ましい。   A p-type high concentration impurity region PSR (high concentration impurity region) is formed in the p-type well region PWR. The p-type high concentration impurity region PSR is a region having a higher concentration of p-type conductive impurities than the p-type well region PWR. In FIG. 6, the p-type high-concentration impurity region PSR is entirely in the plan view of the region where the p-type well region PWR is formed, and is located at the bottom of the p-type well region PWR (below it so as not to contact the main surface S1). Is formed. Although such an embodiment may be employed, the p-type high concentration impurity region PSR is at least spaced apart from the isolation gate electrode SGE (below the main surface S1 so as not to contact the main surface S1) and the bottom of the photodiode PD. What is necessary is just to form in the semiconductor substrate directly under the gate electrode SGE for isolation | separation so that the area | region shallower than (the deepest part) may be included. Therefore, the p-type high-concentration impurity region PSR is formed so that the uppermost portion thereof exists above the lowermost portion of the photodiode PD, and at least a portion thereof is in contact with the photodiode PD, particularly directly below the isolation gate electrode SGE. It is preferable.

半導体基板ＳＵＢの主表面Ｓ１の上面を覆うように、図の左右方向に隣り合う１対のフォトダイオードＰＤの間に、ゲート絶縁膜ＧＩを挟んで分離用ゲート電極ＳＧＥが形成されている。図６および図７に示すように、本実施の形態においては、分離用ゲート電極ＳＧＥは、その側面が、これに隣り合う１対のフォトダイオードＰＤのそれぞれの側面と平面視において重なるように（フォトダイオードＰＤの分離用ゲート電極ＳＧＥ側の側面が分離用ゲート電極ＳＧＥの側面とツライチになるように）形成されてもよい。しかし本実施の形態においては、分離用ゲート電極ＳＧＥの側面が、１対のフォトダイオードＰＤの側面に挟まれた領域内に配置され、図６および図７の左右方向に関する分離用ゲート電極ＳＧＥの幅が１対のフォトダイオードＰＤの側面に挟まれた領域の図６および図７の左右方向に関する幅よりも狭くなっていてもよい。   A separation gate electrode SGE is formed between a pair of photodiodes PD adjacent in the left-right direction in the drawing so as to cover the upper surface of the main surface S1 of the semiconductor substrate SUB. As shown in FIGS. 6 and 7, in the present embodiment, the side surface of the isolation gate electrode SGE is overlapped with each side surface of the pair of photodiodes PD adjacent thereto in plan view ( The side surface of the photodiode PD on the side of the separation gate electrode SGE may be formed so as to be in a pitch with the side surface of the separation gate electrode SGE. However, in the present embodiment, the side surface of the isolation gate electrode SGE is disposed in a region sandwiched between the side surfaces of the pair of photodiodes PD, and the isolation gate electrode SGE in the horizontal direction in FIGS. The width of the region sandwiched between the side surfaces of the pair of photodiodes PD may be narrower than the width in the left-right direction in FIGS. 6 and 7.

このように互いに隣り合う１対のフォトダイオードＰＤの間に配置される分離用ゲート電極ＳＧＥは、そこに印加される電位を固定することにより、当該分離用ゲート電極ＳＧＥを挟むように配置される１対のフォトダイオードＰＤ同士を互いに電気的に分離する。そのためには分離用ゲート電極ＳＧＥには、フォトダイオードＰＤとの間にｐｎ接合を形成可能な電位が印加される。   Thus, the separation gate electrode SGE arranged between a pair of adjacent photodiodes PD is arranged so as to sandwich the separation gate electrode SGE by fixing the potential applied thereto. A pair of photodiodes PD are electrically isolated from each other. For this purpose, a potential capable of forming a pn junction with the photodiode PD is applied to the separation gate electrode SGE.

具体的には、たとえば図６の例においては、フォトダイオードＰＤの分離用ゲート電極ＳＧＥ側の外縁（側面）はダイオードｎ型領域ＤＮが露出するように形成されている。このためこのダイオードｎ型領域ＤＮと、分離用ゲート電極ＳＧＥの真下の領域との間でｐｎ接合を形成するためには１対のダイオードｎ型領域ＤＮに挟まれた（半導体基板ＳＵＢ内の）分離用ゲート電極ＳＧＥの真下の領域はｐ型不純物領域として正孔が多数集まることが好ましい。そのためには主表面Ｓ１上の分離用ゲート電極ＳＧＥには負の電位が印加固定されることが好ましい。あるいは図６の例においては、分離用ゲート電極ＳＧＥには接地電位が印加固定されてもよい。   Specifically, in the example of FIG. 6, for example, the outer edge (side surface) of the photodiode PD on the side of the separation gate electrode SGE is formed so that the diode n-type region DN is exposed. For this reason, in order to form a pn junction between the diode n-type region DN and a region directly below the isolation gate electrode SGE, the diode n-type region DN is sandwiched between a pair of diode n-type regions DN (within the semiconductor substrate SUB). It is preferable that a large number of holes gather as a p-type impurity region in a region directly below the separation gate electrode SGE. For this purpose, a negative potential is preferably applied and fixed to the separation gate electrode SGE on the main surface S1. Alternatively, in the example of FIG. 6, a ground potential may be applied and fixed to the separation gate electrode SGE.

図７を参照して、たとえば図４の上下方向に並び図の左右方向に延びる分離用ゲート電極ＳＧＥを含む画素領域においても、基本的に半導体基板ＳＵＢの主表面Ｓ１にｐ型ウェル領域ＰＷＲが形成されその内部にはｐ型高濃度不純物領域ＰＳＲおよびフォトダイオードＰＤが形成される。フォトダイオードＰＤはダイオードｎ型領域ＤＮと、ダイオード表面ｐ型領域ＤＰＲとを有している。そして隣り合う１対のフォトダイオードＰＤの間には、ゲート絶縁膜ＧＩを挟んで分離用ゲート電極ＳＧＥが形成されている。以上は図６に示す構成と同様である。   Referring to FIG. 7, for example, also in the pixel region including isolation gate electrode SGE arranged in the vertical direction in FIG. 4 and extending in the horizontal direction in the drawing, p-type well region PWR is basically formed on main surface S <b> 1 of semiconductor substrate SUB. A p-type high-concentration impurity region PSR and a photodiode PD are formed therein. The photodiode PD has a diode n-type region DN and a diode surface p-type region DPR. A separation gate electrode SGE is formed between the pair of adjacent photodiodes PD with the gate insulating film GI interposed therebetween. The above is the same as the configuration shown in FIG.

図７においては、左側のフォトダイオードＰＤの左側、および右側のフォトダイオードＰＤの右側におけるｐ型ウェル領域ＰＷＲ内の主表面Ｓ１には、フォトダイオードＰＤと間隔をあけて浮遊拡散領域ＦＤが形成されている。転送トランジスタＴＸのソース領域としてのフォトダイオードＰＤとドレイン領域としての浮遊拡散領域ＦＤとに挟まれる半導体基板ＳＵＢの主表面Ｓ１の上には、ゲート絶縁膜ＧＩを挟んで転送ゲート電極ＴＧが形成されている。この浮遊拡散領域ＦＤと転送ゲート電極ＴＧとフォトダイオードＰＤとの組み合わせにより、図７の画素領域には２つの転送トランジスタＴＸが形成されている。   In FIG. 7, a floating diffusion region FD is formed on the main surface S1 in the p-type well region PWR on the left side of the left photodiode PD and on the right side of the right photodiode PD with a space from the photodiode PD. ing. A transfer gate electrode TG is formed on the main surface S1 of the semiconductor substrate SUB sandwiched between the photodiode PD as the source region of the transfer transistor TX and the floating diffusion region FD as the drain region, with the gate insulating film GI interposed therebetween. ing. By the combination of the floating diffusion region FD, the transfer gate electrode TG, and the photodiode PD, two transfer transistors TX are formed in the pixel region of FIG.

転送ゲート電極ＴＧの側面には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、たとえばシリコン酸化膜からなる第１側壁膜Ｆ１とたとえばシリコン窒化膜からなる第２側壁膜Ｆ２とにより構成され、転送ゲート電極ＴＧに隣り合う半導体基板ＳＵＢの主表面Ｓ１上に乗るように配置されている。   A sidewall insulating film SW is formed on the side surface of the transfer gate electrode TG. Sidewall insulating film SW is formed of first side wall film F1 made of, for example, a silicon oxide film and second side wall film F2 made of, for example, a silicon nitride film, and is formed on main surface S1 of semiconductor substrate SUB adjacent to transfer gate electrode TG. It is arranged to ride.

ただし側壁絶縁膜ＳＷは、転送ゲート電極ＴＧのフォトダイオードＰＤ側と反対側の側面にのみ形成されている。具体的には図７の左側の転送ゲート電極ＴＧ（その右側にはフォトダイオードＰＤが配置される）の左側の側面、および図７の右側の転送ゲート電極ＴＧ（その左側にはフォトダイオードＰＤが配置される）の右側の側面にのみ側壁絶縁膜ＳＷが形成されている。図７の左側の転送ゲート電極ＴＧの右側の側面、および図７の右側の転送ゲート電極ＴＧの左側の側面には側壁絶縁膜ＳＷが形成されておらず、代わりにエッチングストッパ膜としてのシリコン窒化膜ＳＮが接触するようにこれらの側面を覆っている。また分離用ゲート電極ＳＧＥについても同様であり、その左側および右側にフォトダイオードＰＤが配置されるため、その左右の側面には側壁絶縁膜ＳＷが形成されず、エッチングストッパ膜としてのシリコン窒化膜ＳＮに覆われている。シリコン窒化膜ＳＮは、図６および図７に示す画素領域および周辺回路領域の、半導体基板ＳＵＢの主表面Ｓ１上に形成される転送ゲート電極ＴＧおよび側壁絶縁膜ＳＷなどのすべてを覆うように、主表面Ｓ１上のたとえば全面に形成されている。   However, the sidewall insulating film SW is formed only on the side surface opposite to the photodiode PD side of the transfer gate electrode TG. Specifically, the left side surface of the left transfer gate electrode TG in FIG. 7 (the photodiode PD is disposed on the right side thereof) and the right transfer gate electrode TG in FIG. 7 (the photodiode PD is disposed on the left side thereof). The side wall insulating film SW is formed only on the right side surface of the substrate. The sidewall insulating film SW is not formed on the right side surface of the left transfer gate electrode TG in FIG. 7 and the left side surface of the right transfer gate electrode TG in FIG. These side surfaces are covered so that the membrane SN contacts. The same applies to the isolation gate electrode SGE. Since the photodiode PD is arranged on the left and right sides thereof, the side wall insulating film SW is not formed on the left and right side surfaces, and the silicon nitride film SN as an etching stopper film is formed. Covered with Silicon nitride film SN covers all of transfer gate electrode TG and sidewall insulating film SW formed on main surface S1 of semiconductor substrate SUB in the pixel region and the peripheral circuit region shown in FIGS. 6 and 7. For example, it is formed on the entire surface of main surface S1.

一方、図６および図７の双方を参照して、たとえば図３の制御用トランジスタＣＴＲを含む周辺回路領域においては、半導体基板ＳＵＢの主表面Ｓ１に、画素領域と同様にたとえばｐ型ウェル領域ＰＷＲが形成されている。このｐ型ウェル領域ＰＷＲには、複数のフォトダイオードＰＤの動作を制御するための制御用トランジスタＣＴＲであるたとえばＭＯＳトランジスタが形成されている。   On the other hand, referring to both FIG. 6 and FIG. 7, in the peripheral circuit region including the control transistor CTR in FIG. 3, for example, on the main surface S1 of the semiconductor substrate SUB, for example, the p-type well region PWR as in the pixel region. Is formed. In this p-type well region PWR, for example, a MOS transistor which is a control transistor CTR for controlling the operation of the plurality of photodiodes PD is formed.

このＭＯＳトランジスタとしての制御用トランジスタＣＴＲは、１対のたとえばｎ型のソース領域ＳＲおよびドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のソース領域ＳＲおよびドレイン領域ＤＲの各々は、互いに間隔をあけて半導体基板ＳＵＢの表面に形成されている。１対のｎ型のソース領域ＳＲとドレイン領域ＤＲとの各々は、たとえば高濃度領域としてのｎ型不純物領域とＬＤＤ（Lightly Doped Drain）としてのｎ型不純物領域とを有している。ソース領域ＳＲおよびドレイン領域ＤＲ（の最上面）にはシリサイド層ＳＣが形成されることが好ましい。   The control transistor CTR as the MOS transistor has a pair of, for example, an n-type source region SR and drain region DR, a gate insulating film GI, and a gate electrode GE. Each of the pair of source region SR and drain region DR is formed on the surface of the semiconductor substrate SUB at a distance from each other. Each of the pair of n-type source region SR and drain region DR has, for example, an n-type impurity region as a high concentration region and an n-type impurity region as an LDD (Lightly Doped Drain). A silicide layer SC is preferably formed in the source region SR and the drain region DR (the uppermost surface thereof).

１対のソース領域ＳＲおよびドレイン領域ＤＲに挟まれる半導体基板ＳＵＢの主表面Ｓ１の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側面には、第１側壁膜Ｆ１と第２側壁膜Ｆ２とからなる側壁絶縁膜ＳＷが形成されている。   A gate electrode GE is formed on the main surface S1 of the semiconductor substrate SUB sandwiched between the pair of source region SR and drain region DR with the gate insulating film GI interposed therebetween. A sidewall insulating film SW composed of a first sidewall film F1 and a second sidewall film F2 is formed on the side surface of the gate electrode GE.

画素領域における転送ゲート電極ＴＧおよび分離用ゲート電極ＳＧＥ、ならびに周辺回路領域におけるゲート電極ＧＥの材質ははたとえば不純物がドープされた多結晶シリコンからなっていてもよく、またたとえば窒化チタンなどの金属からなっていてもよい。   The material of the transfer gate electrode TG and the separation gate electrode SGE in the pixel region and the gate electrode GE in the peripheral circuit region may be made of, for example, polycrystalline silicon doped with impurities, and may be made of, for example, a metal such as titanium nitride. It may be.

制御用トランジスタＣＴＲとその外側の他の制御素子などとを電気的に分離するために、半導体基板ＳＵＢの主表面Ｓ１には、分離絶縁膜ＳＩが形成されている。分離絶縁膜ＳＩは、たとえばＬＯＣＯＳ(LOCal Oxidation of Silicon)法もしくはＳＴＩ(Shallow Trench Isolation)法により形成されたシリコン酸化膜などである。分離絶縁膜ＳＩは、図示されないが画素領域においても、たとえば隣り合う転送トランジスタＴＸ同士を電気的に接続するために形成されてもよい。また画素領域と周辺回路領域との境界部に形成される分離絶縁膜ＳＩは、画素領域と周辺回路領域との間を電気的に分離する。   An isolation insulating film SI is formed on the main surface S1 of the semiconductor substrate SUB in order to electrically isolate the control transistor CTR from other control elements outside thereof. The isolation insulating film SI is, for example, a silicon oxide film formed by a LOCOS (LOCal Oxidation of Silicon) method or an STI (Shallow Trench Isolation) method. Although not shown, the isolation insulating film SI may also be formed in the pixel region in order to electrically connect adjacent transfer transistors TX, for example. The isolation insulating film SI formed at the boundary between the pixel region and the peripheral circuit region electrically isolates the pixel region from the peripheral circuit region.

画素領域および周辺回路領域の各々において、半導体基板ＳＵＢの主表面Ｓ１の上方、特に上記のシリコン窒化膜ＳＮの上面を覆うように層間絶縁膜ＩＩ１が形成されている。画素領域および周辺回路領域の各々において、層間絶縁膜ＩＩ１上に、たとえばパターニングされた１層目の金属配線Ｍ１が形成されている。この１層目の金属配線Ｍ１は、層間絶縁膜ＩＩ１およびシリコン窒化膜ＳＮのコンタクトホール内を埋め込む導電層Ｃ１を通じて、たとえば浮遊拡散領域ＦＤまたはドレイン領域ＤＲに電気的に接続されている。   In each of the pixel region and the peripheral circuit region, an interlayer insulating film II1 is formed so as to cover the main surface S1 of the semiconductor substrate SUB, particularly the upper surface of the silicon nitride film SN. In each of the pixel region and the peripheral circuit region, for example, a patterned first layer metal wiring M1 is formed on the interlayer insulating film II1. The first-layer metal wiring M1 is electrically connected to, for example, the floating diffusion region FD or the drain region DR through the conductive layer C1 that fills the contact holes of the interlayer insulating film II1 and the silicon nitride film SN.

画素領域および周辺回路領域の各々において、金属配線Ｍ１上を覆うように層間絶縁膜ＩＩ１上には層間絶縁膜ＩＩ２が形成されている。画素領域および周辺回路領域の各々において、層間絶縁膜ＩＩ２上に、たとえばパターニングされた２層目の金属配線Ｍ２が形成されている。この２層目の金属配線Ｍ２は、層間絶縁膜ＩＩ２のスルーホール内を埋め込む導電層Ｔ１を通じて１層目の金属配線Ｍ１と電気的に接続されている。   In each of the pixel region and the peripheral circuit region, an interlayer insulating film II2 is formed on the interlayer insulating film II1 so as to cover the metal wiring M1. In each of the pixel region and the peripheral circuit region, for example, a patterned second layer metal wiring M2 is formed on the interlayer insulating film II2. The second-layer metal wiring M2 is electrically connected to the first-layer metal wiring M1 through the conductive layer T1 filling the through hole of the interlayer insulating film II2.

画素領域および周辺回路領域の各々において、金属配線Ｍ２上を覆うように層間絶縁膜ＩＩ２上には層間絶縁膜ＩＩ３が形成されている。画素領域および周辺回路領域の各々において、層間絶縁膜ＩＩ３上に、たとえばパターニングされた３層目の金属配線Ｍ３が形成されている。この３層目の金属配線Ｍ３は、層間絶縁膜ＩＩ３のスルーホール内を埋め込む導電層Ｔ２を通じて２層目の金属配線Ｍ２と電気的に接続されている。   In each of the pixel region and the peripheral circuit region, an interlayer insulating film II3 is formed on the interlayer insulating film II2 so as to cover the metal wiring M2. In each of the pixel region and the peripheral circuit region, for example, a patterned third layer metal wiring M3 is formed on the interlayer insulating film II3. The third-layer metal wiring M3 is electrically connected to the second-layer metal wiring M2 through the conductive layer T2 filling the through hole of the interlayer insulating film II3.

画素領域および周辺回路領域の各々において、金属配線Ｍ３を覆うように層間絶縁膜ＩＩ３上には層間絶縁膜ＩＩ４が形成されている。画素領域および周辺回路領域の各々において、この層間絶縁膜ＩＩ４上にはパッシベーション膜ＰＡＦが形成されている。このパッシベーション膜ＰＡＦ上であって、フォトダイオードＰＤの真上にはカラーフィルタＣＦおよび集光レンズＬＮＳが配置されている。この集光レンズＬＮＳは光を集光してフォトダイオードＰＤに供給するためのものである。   In each of the pixel region and the peripheral circuit region, an interlayer insulating film II4 is formed on the interlayer insulating film II3 so as to cover the metal wiring M3. In each of the pixel region and the peripheral circuit region, a passivation film PAF is formed on the interlayer insulating film II4. On the passivation film PAF, the color filter CF and the condenser lens LNS are disposed just above the photodiode PD. This condensing lens LNS is for condensing light and supplying it to the photodiode PD.

なおフォトダイオードＰＤの真上には、集光レンズＬＮＳの上方から照射される光が金属配線Ｍ１〜Ｍ３を構成する金属材料により遮光されることなくフォトダイオードＰＤに供給されることを可能とする観点から、金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２が配置されていないことが好ましい。画素領域においては、転送トランジスタＴＸに対して電気信号を入出力するための金属配線Ｍ１〜Ｍ３（配線層）および導電層Ｃ１，Ｔ１，Ｔ２は、平面視において金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２から離れた領域に配置されている。   Note that light emitted from above the condenser lens LNS can be supplied to the photodiode PD without being shielded by the metal material constituting the metal wirings M1 to M3, just above the photodiode PD. From the viewpoint, it is preferable that the metal wirings M1 to M3 and the conductive layers C1, T1, and T2 are not arranged. In the pixel region, the metal wirings M1 to M3 (wiring layer) and the conductive layers C1, T1, and T2 for inputting / outputting electric signals to / from the transfer transistor TX are the metal wirings M1 to M3 and the conductive layer C1 in a plan view. , T1 and T2 are arranged in regions apart from each other.

上記において、層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４はたとえばシリコン酸化膜よりなっている。層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４は金属配線Ｍ１〜Ｍ３、シリコン窒化膜ＳＮ、および半導体基板ＳＵＢとはエッチング選択比の異なる材料からなっていることが好ましい。   In the above, the interlayer insulating films II1, II2, II3, and II4 are made of, for example, silicon oxide films. The interlayer insulating films II1, II2, II3, and II4 are preferably made of a material having a different etching selectivity from the metal wirings M1 to M3, the silicon nitride film SN, and the semiconductor substrate SUB.

図３〜図５の各例における分離用ゲート電極ＳＧＥは、いずれもこれを挟む１対のフォトダイオードＰＤに対して同様に機能する。   Each of the separation gate electrodes SGE in the examples of FIGS. 3 to 5 functions in the same manner with respect to a pair of photodiodes PD sandwiching the gate electrode SGE.

なお図３〜図５の平面図においては、図６および図７の断面図に示す構成の一部のみ（特にフォトダイオードＰＤおよび分離用ゲート電極ＳＧＥを中心に）を示しており、他の構成については図示が省略されている。また以上に示す半導体基板ＳＵＢなどの各構成要素の導電型は上記に限らず、たとえば上記とすべての構成要素においてｎ型とｐ型とが逆転した構成であってもよい。   3 to 5 show only a part of the configuration shown in the cross-sectional views of FIGS. 6 and 7 (particularly, centering on the photodiode PD and the separation gate electrode SGE), and other configurations. Is omitted in FIG. In addition, the conductivity type of each component such as the semiconductor substrate SUB described above is not limited to the above, and for example, a configuration in which the n-type and the p-type are reversed in the above and all the components may be used.

次に図８〜図２０を用いて、本実施の形態の半導体装置の製造方法について説明する。なお図８〜図２０においては、図７の断面図が示す領域と同一の領域の態様が示される。   Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 8 to 20 show aspects of the same region as the region shown in the sectional view of FIG.

図８を参照して、まずシリコンやゲルマニウムなど、使用時に照射する光の波長に応じて異なる半導体材料からなる半導体基板ＳＵＢが準備される。   Referring to FIG. 8, first, a semiconductor substrate SUB made of a different semiconductor material is prepared in accordance with the wavelength of light irradiated during use, such as silicon or germanium.

次に、たとえば通常のＬＯＣＯＳ法もしくはＳＴＩ法、または通常のイオン注入技術を用いて、画素領域および周辺回路領域の各々において、半導体基板ＳＵＢの主表面Ｓ１の一部に分離絶縁膜ＳＩが形成される。   Next, the isolation insulating film SI is formed on a part of the main surface S1 of the semiconductor substrate SUB in each of the pixel region and the peripheral circuit region using, for example, a normal LOCOS method or STI method, or a normal ion implantation technique. The

次に、たとえば周辺回路領域の全体における主表面Ｓ１上（分離絶縁膜ＳＩ上を含む）に、感光体としてのフォトレジストＰＨＲが塗布される。そして通常のイオン注入技術を用いて、画素領域における半導体基板ＳＵＢ内にｐ型ウェル領域ＰＷＲとｐ型高濃度不純物領域ＰＳＲとが形成される。ｐ型ウェル領域ＰＷＲはたとえば画素領域における半導体基板ＳＵＢの主表面Ｓ１の全体に形成される。ｐ型高濃度不純物領域ＰＳＲはたとえば画素領域におけるｐ型ウェル領域ＰＷＲの最下部を含む比較的深い領域に形成される。   Next, for example, a photoresist PHR as a photoreceptor is applied on the main surface S1 (including the isolation insulating film SI) in the entire peripheral circuit region. Then, the p-type well region PWR and the p-type high concentration impurity region PSR are formed in the semiconductor substrate SUB in the pixel region by using a normal ion implantation technique. The p-type well region PWR is formed on the entire main surface S1 of the semiconductor substrate SUB in the pixel region, for example. The p-type high concentration impurity region PSR is formed in a relatively deep region including, for example, the lowermost portion of the p-type well region PWR in the pixel region.

ただしｐ型高濃度不純物領域ＰＳＲは、後に形成されるフォトダイオードＰＤの最下部よりも浅い領域を含むように、かつ主表面Ｓ１と接しないように主表面Ｓ１よりも下方に隔てた領域に形成されることが好ましい。またｐ型高濃度不純物領域ＰＳＲは図８においては画素領域の全体に形成されているが、後に形成される分離用ゲート電極ＳＧＥの真下の領域を少なくとも含むように形成されれば、必ずしも画素領域の全体に形成されなくてもよい。   However, the p-type high concentration impurity region PSR is formed in a region separated from the main surface S1 so as to include a region shallower than the lowermost part of the photodiode PD to be formed later and so as not to contact the main surface S1. It is preferred that Further, although the p-type high concentration impurity region PSR is formed in the entire pixel region in FIG. 8, if it is formed so as to include at least a region directly below the isolation gate electrode SGE to be formed later, the pixel region is not necessarily provided. It does not have to be formed entirely.

図９を参照して、図８のフォトレジストＰＨＲが除去された後、画素領域の全体における主表面Ｓ１上（ｐ型ウェル領域ＰＷＲ上）に、感光体としてのフォトレジストＰＨＲが塗布される。そして通常のイオン注入技術を用いて、画素領域における半導体基板ＳＵＢ内にｐ型ウェル領域ＰＷＲが形成される。ｐ型ウェル領域ＰＷＲの深さは任意であるが、たとえば画素領域に形成されたｐ型ウェル領域ＰＷＲと同じ深さであることが好ましい。   Referring to FIG. 9, after removing photoresist PHR in FIG. 8, photoresist PHR as a photoreceptor is applied on main surface S1 (on p-type well region PWR) in the entire pixel region. Then, the p-type well region PWR is formed in the semiconductor substrate SUB in the pixel region by using a normal ion implantation technique. The depth of the p-type well region PWR is arbitrary, but is preferably the same depth as the p-type well region PWR formed in the pixel region, for example.

図１０を参照して、図９のフォトレジストＰＨＲが除去された後、ゲート絶縁膜ＧＩ、ならびに転送ゲート電極ＴＧ、分離用ゲート電極ＳＧＥおよびゲート電極ＧＥが、所望の場所に形成される。具体的にはたとえば熱酸化処理法により、半導体基板ＳＵＢの主表面Ｓ１上にゲート絶縁膜が形成される。そのゲート絶縁膜上に、ゲート電極となるべき多結晶シリコン膜等が堆積される。その後、上記ゲート絶縁膜および多結晶シリコン等がパターニングされて、図１０に示す態様のゲート絶縁膜ＧＩおよびゲート電極ＧＥ、転送ゲート電極、分離用ゲート電極ＳＧＥが形成される。   Referring to FIG. 10, after the photoresist PHR of FIG. 9 is removed, the gate insulating film GI, the transfer gate electrode TG, the separation gate electrode SGE, and the gate electrode GE are formed at desired locations. Specifically, a gate insulating film is formed on main surface S1 of semiconductor substrate SUB by, for example, a thermal oxidation method. A polycrystalline silicon film or the like to be a gate electrode is deposited on the gate insulating film. Thereafter, the gate insulating film, polycrystalline silicon, and the like are patterned to form the gate insulating film GI, the gate electrode GE, the transfer gate electrode, and the separation gate electrode SGE as shown in FIG.

したがって画素領域に形成されるゲート絶縁膜ＧＩと周辺回路領域に形成されるゲート絶縁膜ＧＩとは互いに同一の層として同時に形成される。また画素領域における転送ゲート電極ＴＧおよび分離用ゲート電極ＳＧＥと、周辺回路領域におけるゲート電極ＧＥとは、互いに同一の層として同時に形成される。   Therefore, the gate insulating film GI formed in the pixel region and the gate insulating film GI formed in the peripheral circuit region are simultaneously formed as the same layer. In addition, the transfer gate electrode TG and the separation gate electrode SGE in the pixel region and the gate electrode GE in the peripheral circuit region are simultaneously formed as the same layer.

図１１を参照して、図１０において分離用ゲート電極が形成された後に、通常の写真製版技術およびイオン注入技術により、画素領域における半導体基板ＳＵＢの主表面Ｓ１に、分離用ゲート電極ＳＧＥを挟むようにその両側に互いに隣り合うように１対のフォトダイオードＰＤを構成するダイオードｎ型領域ＤＮが形成される。ダイオードｎ型領域ＤＮがフォトダイオードＰＤの外縁（側面）を構成する場合には、その最下部が高濃度ｐ型高濃度不純物領域ＰＳＲの最上部よりも下方に配置されるように形成される。このようにすれば、ダイオードｎ型領域ＤＮの表面の少なくとも一部がｐ型高濃度不純物領域ＰＳＲと接触するように形成される。   Referring to FIG. 11, after the separation gate electrode is formed in FIG. 10, the separation gate electrode SGE is sandwiched between the main surface S1 of the semiconductor substrate SUB in the pixel region by a normal photoengraving technique and ion implantation technique. Thus, the diode n-type region DN constituting the pair of photodiodes PD is formed on both sides so as to be adjacent to each other. When the diode n-type region DN forms the outer edge (side surface) of the photodiode PD, the lowermost portion is formed below the uppermost portion of the high-concentration p-type high-concentration impurity region PSR. In this way, at least a part of the surface of the diode n-type region DN is formed so as to be in contact with the p-type high concentration impurity region PSR.

なおこの工程においては、分離用ゲート電極ＳＧＥをマスクとしてイオン注入技術がなされることにより、分離用ゲート電極ＳＧＥの側面と形成されるダイオードｎ型領域ＤＮの側面とがツライチになる（分離用ゲート電極ＳＧＥの側面の真下に当該側面と連続するようにダイオードｎ型領域ＤＮの側面が形成される）ようにダイオードｎ型領域ＤＮが形成されてもよい。あるいは分離用ゲート電極ＳＧＥの上面などにフォトレジストＰＨＲが塗布されることにより、形成されるダイオードｎ型領域ＤＮの側面の位置が（たとえば分離用ゲート電極ＳＧＥの側面から離れ、分離用ゲート電極ＳＧＥの幅よりも１対の対向するダイオードｎ型領域ＤＮの幅が広くなるように）調整されてもよい。   In this step, the ion implantation technique is performed using the isolation gate electrode SGE as a mask, so that the side surface of the isolation gate electrode SGE and the side surface of the diode n-type region DN to be formed become trichine (the isolation gate). The diode n-type region DN may be formed so that the side surface of the diode n-type region DN is formed immediately below the side surface of the electrode SGE so as to be continuous with the side surface. Alternatively, a photoresist PHR is applied on the upper surface of the separation gate electrode SGE, so that the position of the side surface of the formed diode n-type region DN is separated from the side surface of the separation gate electrode SGE (for example, separated from the separation gate electrode SGE). May be adjusted so that the width of the pair of opposing diode n-type regions DN is wider than the width of the pair.

図１２を参照して、図１１のフォトレジストＰＨＲが除去された後、新たなフォトレジストＰＨＲのパターンを用いた通常のイオン注入技術により、たとえばダイオードｎ型領域ＤＮ内の主表面Ｓ１に、ダイオード表面ｐ型領域ＤＰＲが形成される。ダイオード表面ｐ型領域ＤＰＲはその深さおよび幅がダイオードｎ型領域ＤＮより小さいため、主表面Ｓ１を除くその表面（の全体）がダイオードｎ型領域ＤＮと接触することにより、ダイオードｎ型領域ＤＮとの間でｐｎ接合を構成しており、これにより半導体基板ＳＵＢ内には複数のフォトダイオードＰＤが形成される。複数のフォトダイオードＰＤのうち互いに隣り合う１対のフォトダイオードＰＤは、分離用ゲート電極ＳＧＥを挟むように配置される。   Referring to FIG. 12, after the photoresist PHR of FIG. 11 is removed, a diode is formed on, for example, the main surface S1 in the diode n-type region DN by a normal ion implantation technique using a new photoresist PHR pattern. A surface p-type region DPR is formed. Since the depth and width of the diode surface p-type region DPR is smaller than that of the diode n-type region DN, the surface thereof (excluding the main surface S1) comes into contact with the diode n-type region DN. As a result, a plurality of photodiodes PD are formed in the semiconductor substrate SUB. A pair of adjacent photodiodes PD among the plurality of photodiodes PD are arranged so as to sandwich the separation gate electrode SGE.

図１３を参照して、図１２のフォトレジストＰＨＲが除去された後、画素領域および周辺回路領域の各々において、通常の写真製版技術およびイオン注入技術を用いて、たとえばｎ型不純物領域としての浮遊拡散領域ＦＤ、ソース領域ＳＲおよびドレイン領域ＤＲが形成される。   Referring to FIG. 13, after the photoresist PHR of FIG. 12 is removed, in each of the pixel region and the peripheral circuit region, for example, floating as an n-type impurity region is performed using a normal photolithography technique and ion implantation technique. Diffusion region FD, source region SR, and drain region DR are formed.

図１４を参照して、半導体基板ＳＵＢの主表面Ｓ１の全面に、たとえばシリコン酸化膜とシリコン窒化膜とがこの順に積層して堆積される。その後、通常の写真製版技術およびエッチング技術により、転送ゲート電極ＴＧおよびゲート電極ＧＥの、フォトダイオードＰＤ側の側面以外の側面（左側の転送ゲート電極ＴＧの左側の側面および右側の転送ゲート電極ＴＧの右側の側面）には、シリコン酸化膜の第１側壁膜Ｆ１およびシリコン窒化膜の第２側壁膜Ｆ２からなる側壁絶縁膜ＳＷが形成される。   Referring to FIG. 14, for example, a silicon oxide film and a silicon nitride film are stacked in this order on the entire main surface S1 of the semiconductor substrate SUB. Thereafter, the side surfaces of the transfer gate electrode TG and the gate electrode GE other than the side surface on the photodiode PD side (the left side surface of the left transfer gate electrode TG and the right transfer gate electrode TG are formed by ordinary photolithography and etching techniques). On the right side surface, a sidewall insulating film SW composed of a first sidewall film F1 of a silicon oxide film and a second sidewall film F2 of a silicon nitride film is formed.

図示されないがこの後、上記側壁絶縁膜ＳＷをマスクとして再度浮遊拡散領域ＦＤ、ソース領域ＳＲおよびドレイン領域ＤＲに対して図１３の工程よりも高濃度のｎ型不純物領域が形成されてもよい。この場合、図１３の工程において形成されるｎ型不純物領域はＬＤＤである。   Although not shown, an n-type impurity region having a higher concentration than in the step of FIG. 13 may be formed again in the floating diffusion region FD, the source region SR, and the drain region DR using the sidewall insulating film SW as a mask. In this case, the n-type impurity region formed in the step of FIG. 13 is LDD.

図１５を参照して、画素領域の主表面Ｓ１上に形成されるすべてを覆うように、画素領域の主表面Ｓ１上にフォトレジストＰＨＲが塗布される。この状態で、周辺回路領域の主表面Ｓ１上に形成されるすべてを覆うように、周辺回路領域の主表面Ｓ１上に金属膜が堆積される。この金属膜は、たとえばコバルトと窒化チタンとの積層構造が合計数ｎｍ以上数十ｎｍ以下だけ堆積されることにより形成される。また上記コバルトと窒化チタンとの積層構造の代わりに、たとえばニッケルと窒化チタンとの積層構造が形成されてもよい。このような金属膜の積層構造が、たとえばスパッタリング法などの一般的な金属薄膜形成方法により形成されることが好ましい。   Referring to FIG. 15, a photoresist PHR is applied on main surface S1 of the pixel region so as to cover everything formed on main surface S1 of the pixel region. In this state, a metal film is deposited on the main surface S1 of the peripheral circuit region so as to cover everything formed on the main surface S1 of the peripheral circuit region. This metal film is formed, for example, by depositing a laminated structure of cobalt and titanium nitride for a total of several nanometers to several tens of nanometers. Further, instead of the multilayer structure of cobalt and titanium nitride, for example, a multilayer structure of nickel and titanium nitride may be formed. Such a laminated structure of metal films is preferably formed by a general metal thin film forming method such as sputtering.

次に、当該半導体基板ＳＵＢが数百℃の温度で数十秒から数分間加熱される、いわゆるアニール処理がなされる。するとソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥを構成するシリコンの原子と、その上に形成されたコバルトやニッケルの原子とが反応して、ソース領域ＳＲの上面の近傍などにシリサイド層ＳＣが形成される。その後、シリサイド化がなされなかった金属膜が、たとえばウェットエッチングなどの処理により除去される。   Next, a so-called annealing process is performed in which the semiconductor substrate SUB is heated at a temperature of several hundred degrees Celsius for several tens of seconds to several minutes. Then, the silicon atoms constituting the source region SR, the drain region DR and the gate electrode GE react with the cobalt and nickel atoms formed thereon, and the silicide layer SC is formed near the upper surface of the source region SR. It is formed. Thereafter, the metal film that has not been silicided is removed by a process such as wet etching.

図１６を参照して、図１５のフォトレジストＰＨＲが除去された後、画素領域および周辺回路領域の各々において、主表面Ｓ１上に形成されるすべてを覆うように、主表面Ｓ１上にはエッチングストッパ膜としてのたとえばシリコン窒化膜ＳＮが形成される。   Referring to FIG. 16, after removal of photoresist PHR in FIG. 15, etching is performed on main surface S1 so as to cover everything formed on main surface S1 in each of the pixel region and the peripheral circuit region. For example, a silicon nitride film SN as a stopper film is formed.

図１７を参照して、画素領域および周辺回路領域の各々において、上記シリコン窒化膜ＳＮを覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、浮遊拡散領域ＦＤやドレイン領域ＤＲに達するように層間絶縁膜ＩＩ１にコンタクトホールＣＨ１が形成される。   Referring to FIG. 17, in each of the pixel region and the peripheral circuit region, an interlayer insulating film II1 made of a silicon oxide film is formed using, for example, a CVD (Chemical Vapor Deposition) method so as to cover the silicon nitride film SN. The Thereafter, the interlayer insulating film II1 is polished so as to have a flat upper surface by a chemical mechanical polishing method called CMP (Chemical Mechanical Polishing). Further, a contact hole CH1 is formed in the interlayer insulating film II1 so as to reach the floating diffusion region FD and the drain region DR by a normal photolithography technique and etching technique.

ここでコンタクトホールＣＨ１を形成するための層間絶縁膜ＩＩ１のエッチングのストッパ膜として、図１６において形成されたシリコン窒化膜ＳＮが用いられる。これによりコンタクトホールＣＨ１はその最下部が浮遊拡散領域ＦＤ、ドレイン領域ＤＲなどの上面にほぼ等しい位置となるように形成することができる。   Here, the silicon nitride film SN formed in FIG. 16 is used as a stopper film for etching the interlayer insulating film II1 for forming the contact hole CH1. As a result, the contact hole CH1 can be formed such that the lowermost portion thereof is positioned substantially equal to the upper surface of the floating diffusion region FD, the drain region DR, and the like.

図１８を参照して、コンタクトホールＣＨ１の内部にたとえばタングステンよりなる導電層Ｃ１が充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にもタングステンの薄膜が形成される。層間絶縁膜ＩＩ１上のタングステンの薄膜はＣＭＰにより除去される。この後、層間絶縁膜ＩＩ１上にたとえばアルミニウムからなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、金属配線Ｍ１が形成される。また金属配線Ｍ１は、導電層Ｃ１を通じて浮遊拡散領域ＦＤ、ドレイン領域ＤＲに電気的に接続されるように形成される。   Referring to FIG. 18, contact hole CH1 is filled with conductive layer C1 made of, for example, tungsten. In this process, for example, a CVD method is used, and a tungsten thin film is also formed on the interlayer insulating film II1. The tungsten thin film on the interlayer insulating film II1 is removed by CMP. Thereafter, a thin film made of, for example, aluminum is formed on interlayer insulating film II1 by, for example, sputtering. Then, the metal wiring M1 is formed by a normal photolithography technique and etching technique. The metal wiring M1 is formed so as to be electrically connected to the floating diffusion region FD and the drain region DR through the conductive layer C1.

次に層間絶縁膜ＩＩ１および金属配線Ｍ１上に層間絶縁膜ＩＩ２が形成され、所望の領域（金属配線Ｍ１上）にスルーホールＴＨ１が形成される。層間絶縁膜ＩＩ２およびスルーホールＴＨ１は、上記の層間絶縁膜ＩＩ１やコンタクトホールＣＨ１と同様の手順により形成される。層間絶縁膜ＩＩ２と金属配線Ｍ１とはエッチング選択比が互いに異なるため、上方から下方へ向かう層間絶縁膜ＩＩ２のエッチングは、金属配線Ｍ１に達したところで終了させることが容易となる。   Next, an interlayer insulating film II2 is formed on the interlayer insulating film II1 and the metal wiring M1, and a through hole TH1 is formed in a desired region (on the metal wiring M1). The interlayer insulating film II2 and the through hole TH1 are formed by the same procedure as the interlayer insulating film II1 and the contact hole CH1. Since the interlayer insulating film II2 and the metal wiring M1 have different etching selection ratios, the etching of the interlayer insulating film II2 from the upper side to the lower side can be easily terminated when the metal wiring M1 is reached.

図１９を参照して、スルーホールＴＨ１の内部にたとえばタングステンよりなる導電層Ｔ１が充填される。この後、層間絶縁膜ＩＩ２上にたとえばアルミニウムからなる金属配線Ｍ２のパターンが形成される。導電層Ｔ１と金属配線Ｍ２とは、上記の導電層Ｃ１および金属配線Ｍ１と同様の手順により形成される。   Referring to FIG. 19, through hole TH1 is filled with a conductive layer T1 made of, for example, tungsten. Thereafter, a pattern of metal wiring M2 made of, for example, aluminum is formed on interlayer insulating film II2. The conductive layer T1 and the metal wiring M2 are formed by the same procedure as the conductive layer C1 and the metal wiring M1.

層間絶縁膜ＩＩ２および金属配線Ｍ２上に、層間絶縁膜ＩＩ３が形成され、所望の領域（金属配線Ｍ２上）にスルーホールＴＨ２が形成される。層間絶縁膜ＩＩ３およびスルーホールＴＨ２は、上記の層間絶縁膜ＩＩ２やスルーホールＴＨ１と同様の手順により形成される。   An interlayer insulating film II3 is formed on the interlayer insulating film II2 and the metal wiring M2, and a through hole TH2 is formed in a desired region (on the metal wiring M2). The interlayer insulating film II3 and the through hole TH2 are formed by the same procedure as the interlayer insulating film II2 and the through hole TH1.

図２０を参照して、スルーホールＴＨ２の内部にたとえばタングステンよりなる導電層Ｔ２が充填される。この後、層間絶縁膜ＩＩ３上にたとえばアルミニウムからなる金属配線Ｍ３のパターンが形成される。導電層Ｔ２と金属配線Ｍ３とは、上記の導電層Ｔ１および金属配線Ｍ２と同様の手順により形成される。   Referring to FIG. 20, through hole TH2 is filled with conductive layer T2 made of, for example, tungsten. Thereafter, a pattern of metal wiring M3 made of, for example, aluminum is formed on interlayer insulating film II3. The conductive layer T2 and the metal wiring M3 are formed by the same procedure as that of the conductive layer T1 and the metal wiring M2.

層間絶縁膜ＩＩ３および金属配線Ｍ３上に、層間絶縁膜ＩＩ４が形成され、この層間絶縁膜ＩＩ４の上面がたとえばＣＭＰにより平坦化される。   An interlayer insulating film II4 is formed on the interlayer insulating film II3 and the metal wiring M3, and the upper surface of the interlayer insulating film II4 is planarized by, for example, CMP.

図７を参照して、図２０の後、層間絶縁膜ＩＩ４上に、たとえばＣＶＤ法によりシリコン窒化膜が堆積される。このシリコン窒化膜がパッシベーション膜ＰＡＦとなる。最後に複数のフォトダイオードＰＤのそれぞれの真上に赤、緑、青のカラーフィルタＣＦおよび集光レンズＬＮＳを設置することにより、図７に示すイメージセンサが形成される。   Referring to FIG. 7, after FIG. 20, a silicon nitride film is deposited on interlayer insulating film II4 by, eg, CVD. This silicon nitride film becomes the passivation film PAF. Finally, red, green, and blue color filters CF and a condensing lens LNS are installed right above each of the plurality of photodiodes PD, thereby forming the image sensor shown in FIG.

次に、図２１および図２２の比較例を参照しながら、本実施の形態の作用効果について説明する。   Next, the function and effect of the present embodiment will be described with reference to a comparative example of FIGS.

図２１を参照して、第１の比較例においては、図７に示す本実施の形態と基本的に同様の断面構成を有している。しかし図７と同じ位置の構成を示す図２１においては、１対の互いに隣り合うフォトダイオードＰＤの間における主表面Ｓ１には、分離用ゲート電極ＳＧＥの代わりに、たとえばＬＯＣＯＳ法またはＳＴＩ法により形成された分離絶縁膜ＳＩが形成されている。   Referring to FIG. 21, the first comparative example has basically the same cross-sectional configuration as the present embodiment shown in FIG. However, in FIG. 21 showing the configuration at the same position as FIG. 7, the main surface S1 between a pair of adjacent photodiodes PD is formed by, for example, the LOCOS method or the STI method instead of the separation gate electrode SGE. The isolation insulating film SI thus formed is formed.

図２２を参照して、第２の比較例においては、図７に示す本実施の形態と基本的に同様の断面構成を有している。しかし図７と同じ位置の構成を示す図２２においては、１対の互いに隣り合うフォトダイオードＰＤの間における主表面Ｓ１には、分離用ゲート電極ＳＧＥの代わりに、たとえば通常のイオン注入技術により形成された分離用注入領域ＩＳＩが形成されている。この分離用注入領域ＩＳＩは、これに隣り合うフォトダイオードＰＤの外縁を構成するダイオードｎ型領域ＤＮと接することによりｐｎ接合を構成してその空乏性により電気的な絶縁性を生じさせる領域である。   Referring to FIG. 22, the second comparative example has basically the same cross-sectional configuration as the present embodiment shown in FIG. However, in FIG. 22 showing the configuration at the same position as in FIG. 7, the main surface S1 between a pair of adjacent photodiodes PD is formed by, for example, a normal ion implantation technique instead of the separation gate electrode SGE. The separation injection region ISI thus formed is formed. This isolation injection region ISI is a region that forms a pn junction by contacting the diode n-type region DN that forms the outer edge of the photodiode PD adjacent thereto, and generates electrical insulation due to its depletion. .

図２１の分離絶縁膜ＳＩ、図２２の分離用注入領域ＩＳＩともに、半導体基板ＳＵＢの主表面側（図の上側）にｐ型高濃度不純物領域ＰＳＲが形成されている。このｐ型高濃度不純物領域ＰＳＲは、（分離用注入領域ＩＳＩと同様に）これに隣り合うフォトダイオードＰＤの外縁を構成するダイオードｎ型領域ＤＮと接することによりｐｎ接合を構成してその空乏性により電気的な絶縁性を生じさせる領域である。   In both of the isolation insulating film SI of FIG. 21 and the isolation implantation region ISI of FIG. 22, a p-type high concentration impurity region PSR is formed on the main surface side (upper side in the drawing) of the semiconductor substrate SUB. This p-type high-concentration impurity region PSR constitutes a pn junction by contacting with the diode n-type region DN constituting the outer edge of the photodiode PD adjacent to the p-type high-concentration impurity region PSR (similar to the implantation region for isolation ISI). This is a region that causes electrical insulation.

図２１および図２２における上記以外の構成は、図７の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。   Since configurations other than the above in FIGS. 21 and 22 are substantially the same as those in FIG. 7, the same elements are denoted by the same reference numerals, and the description thereof will not be repeated.

図２１に示すようなＬＯＣＯＳ法またはＳＴＩ法による分離絶縁膜ＳＩは、形成される絶縁膜の外縁部に、半導体基板ＳＵＢのエッチングによるダメージ、および角部に加わる応力により絶縁膜ＳＩと半導体基板ＳＵＢとの界面に界面欠陥が生じる。また図２２に示すような分離用注入領域ＩＳＩは、イオン注入のエネルギが半導体基板ＳＵＢ内にダメージを与えることによる結晶欠陥が生じる。当該分離用注入領域ＩＳＩにより形成されるｐｎ接合の絶縁性を高めるために分離用注入領域ＩＳＩの導電性不純物濃度を高めるほど、その形成時に大きなダメージが与えられるため、結晶欠陥がより多く形成される。   The isolation insulating film SI by the LOCOS method or the STI method as shown in FIG. 21 is formed on the outer edge portion of the formed insulating film due to damage caused by etching of the semiconductor substrate SUB and stress applied to the corner portions. Interface defect occurs at the interface. Further, in the isolation implantation region ISI as shown in FIG. 22, crystal defects are caused by the ion implantation energy damaging the semiconductor substrate SUB. As the conductive impurity concentration of the isolation implantation region ISI is increased in order to increase the insulation of the pn junction formed by the isolation implantation region ISI, a larger damage is caused at the time of formation, so that more crystal defects are formed. The

これらのダメージおよび欠陥は、これに隣り合うフォトダイオードＰＤによる暗電流の発生、およびフォトダイオードＰＤを含む回路の耐圧の低下を招き、固体撮像素子全体の画素特性の低下など、その信頼性を低下させる可能性がある。特にＳＴＩ法による分離絶縁膜ＳＩは、半導体基板ＳＵＢとの界面欠陥、ＳＴＩの外縁の形状（外縁が半導体基板の主表面に対してなす角度）の不具合、角部に加わる応力（コーナーストレス）による耐圧劣化、暗時白点の問題が起こり得る。   These damages and defects lead to dark current generated by the adjacent photodiode PD, and the breakdown voltage of the circuit including the photodiode PD is lowered, and the reliability of the solid-state imaging device as a whole is lowered. There is a possibility to make it. In particular, the isolation insulating film SI by the STI method is caused by an interface defect with the semiconductor substrate SUB, a defect in the shape of the outer edge of the STI (angle formed by the outer edge with respect to the main surface of the semiconductor substrate), and stress applied to the corner (corner stress). There may be problems with pressure resistance degradation and white spots in the dark.

また固体撮像素子におけるＣＭＯＳイメージセンサにおいて、微細化に伴い各画素における飽和電子数が減少する傾向にあるが、飽和電子数を増加させてＣＭＯＳイメージセンサの駆動能力を高めるためには最先端プロセスの適用、または製造工程に用いるマスクのグレードアップを図る必要がある。これらの方法はいずれも製造コストを高騰させる可能性があり、適用することは困難である。   In CMOS image sensors in solid-state image sensors, the number of saturated electrons in each pixel tends to decrease with miniaturization. In order to increase the number of saturated electrons and increase the drive capability of the CMOS image sensor, the state-of-the-art process is required. It is necessary to upgrade the mask used in the manufacturing process. Any of these methods can increase manufacturing costs and is difficult to apply.

そこで、本実施の形態においては図２１および図２２に示す分離絶縁膜ＳＩおよび分離用注入領域ＩＳＩの代わりに、隣り合う１対のフォトダイオードＰＤ間の電気的絶縁を確保するために、分離用ゲート電極ＳＧＥが用いられている。分離用ゲート電極ＳＧＥは、半導体基板ＳＵＢの主表面上に多結晶シリコン等の薄膜を堆積することにより形成されるものであるため、分離絶縁膜ＳＩなどのようにその形成時に結晶欠陥などが発生する可能性が低減できる。このため分離用ゲート電極ＳＧＥに適切な電圧（フォトダイオードＰＤの表面との間にｐｎ接合が形成可能な電圧）を印加固定することにより、高精度に１対のフォトダイオードＰＤ間を絶縁することができる。したがって分離用ゲート電極ＳＧＥにより、フォトダイオードＰＤを含む回路の耐圧を向上させることができる。この効果は、フォトダイオードＰＤに対して分離用ゲート電極ＳＧＥが配置される方向にかかわらず（つまり図３〜図５のいずれの場合においても）同様に奏することができる。   Therefore, in the present embodiment, instead of the isolation insulating film SI and the isolation injection region ISI shown in FIGS. 21 and 22, in order to ensure electrical insulation between a pair of adjacent photodiodes PD, A gate electrode SGE is used. Since the isolation gate electrode SGE is formed by depositing a thin film such as polycrystalline silicon on the main surface of the semiconductor substrate SUB, a crystal defect or the like occurs during the formation of the isolation insulating film SI or the like. The possibility of being reduced can be reduced. For this reason, by applying and fixing an appropriate voltage (voltage capable of forming a pn junction with the surface of the photodiode PD) to the isolation gate electrode SGE, the pair of photodiodes PD are insulated with high accuracy. Can do. Therefore, the withstand voltage of the circuit including the photodiode PD can be improved by the separation gate electrode SGE. This effect can be similarly achieved regardless of the direction in which the isolation gate electrode SGE is arranged with respect to the photodiode PD (that is, in any case of FIGS. 3 to 5).

分離用ゲート電極ＳＧＥに適切な電圧を印加し、フォトダイオードＰＤの表面との間にｐｎ接合を形成すれば、このｐｎ接合の空乏性により、フォトダイオードＰＤ（たとえば表面がダイオードｎ型領域ＤＮ）と分離用ゲート電極ＳＧＥの真下（分離用ゲート電極ＳＧＥに印加される負の電位により正孔が集まるためｐ型領域が形成）との間の電気的な絶縁性を確保することができる。したがって分離用ゲート電極ＳＧＥの真下の領域である１対のフォトダイオードＰＤの間の領域において、分離絶縁膜ＳＩのような欠陥を発生し得る構成要素を形成することなく、ゲート電極ＳＧＥに電位を固定することのみにより、簡単に１対のフォトダイオードＰＤ間の電気的な絶縁を確保することができる。   If an appropriate voltage is applied to the isolation gate electrode SGE to form a pn junction with the surface of the photodiode PD, the photodiode PD (for example, the surface is a diode n-type region DN) due to the depletion of the pn junction. And electrical insulation between the gate electrode SGE and the region immediately below the separation gate electrode SGE (a p-type region is formed because holes are collected by a negative potential applied to the separation gate electrode SGE). Therefore, in the region between the pair of photodiodes PD, which is the region immediately below the isolation gate electrode SGE, a potential is applied to the gate electrode SGE without forming a component that may cause a defect such as the isolation insulating film SI. Only by fixing, electrical insulation between the pair of photodiodes PD can be easily ensured.

本実施の形態においては、たとえば図３において図の左右方向に隣り合うように並ぶ１対のフォトダイオードＰＤのうち一方のフォトダイオードＰＤと他方のフォトダイオードＰＤとは同一の活性領域ＡＲ内に形成されている。このため上記１対のフォトダイオードＰＤ間の分離用ゲート電極ＳＧＥの真下にも活性領域ＡＲが形成される。活性領域ＡＲが形成されている分離用ゲート電極ＳＧＥの真下においても、単に分離用ゲート電極ＳＧＥの印加電圧を制御するだけで、１対のフォトダイオードＰＤ間の電気的な絶縁性を容易に確保することができる。   In the present embodiment, for example, one photodiode PD and the other photodiode PD of a pair of photodiodes PD arranged adjacent to each other in the horizontal direction in FIG. 3 are formed in the same active region AR. Has been. Therefore, an active region AR is also formed immediately below the separation gate electrode SGE between the pair of photodiodes PD. Even immediately below the isolation gate electrode SGE in which the active region AR is formed, electrical insulation between the pair of photodiodes PD can be easily ensured simply by controlling the voltage applied to the isolation gate electrode SGE. can do.

また本実施の形態においてはｐ型高濃度不純物領域ＰＳＲは、これに隣り合うフォトダイオードＰＤの外縁を構成するダイオードｎ型領域ＤＮの表面と接することにより両者の間にｐｎ接合を構成してその空乏性により電気的な絶縁性を生じさせる領域である。このためｐ型高濃度不純物領域ＰＳＲが分離用ゲート電極ＳＧＥの真下にて特に主表面Ｓ１から離れたｐ型ウェル領域ＰＷＲ内の深い領域に、かつ少なくとも一部にフォトダイオードＰＤの最下部より浅い領域を含ませ１対のフォトダイオードＰＤ（のダイオードｎ型領域ＤＮ）と互いに接するように形成されることにより、１対のフォトダイオードＰＤ間を絶縁させることができる。   In this embodiment, the p-type high-concentration impurity region PSR is in contact with the surface of the diode n-type region DN constituting the outer edge of the photodiode PD adjacent to the p-type high-concentration impurity region PSR. This is a region where electrical insulation is caused by depletion. For this reason, the p-type high-concentration impurity region PSR is located immediately below the isolation gate electrode SGE, particularly in a deep region in the p-type well region PWR far from the main surface S1, and at least partially shallower than the lowermost portion of the photodiode PD. By including the region and forming the pair of photodiodes PD (the diode n-type region DN) in contact with each other, the pair of photodiodes PD can be insulated from each other.

すなわち、隣り合う１対のフォトダイオードＰＤに挟まれた領域においては、半導体基板ＳＵＢの表面に近い浅い領域においては分離用ゲート電極ＳＧＥの印加電圧によりフォトダイオードＰＤとの間にｐｎ接合が形成されて１対のフォトダイオードＰＤ同士の電気的な絶縁が可能になる。また半導体基板ＳＵＢの表面から比較的離れた深い領域においてはｐ型高濃度不純物領域ＰＳＲの介在によるｐｎ接合の形成により１対のフォトダイオードＰＤ同士の電気的な絶縁が可能になる。   That is, in a region sandwiched between a pair of adjacent photodiodes PD, a pn junction is formed between the photodiode PD and the shallow region near the surface of the semiconductor substrate SUB due to the voltage applied to the separation gate electrode SGE. Thus, the pair of photodiodes PD can be electrically insulated from each other. In a deep region relatively far from the surface of the semiconductor substrate SUB, a pair of photodiodes PD can be electrically insulated from each other by forming a pn junction through the p-type high concentration impurity region PSR.

なお深い領域においてはｐ型高濃度不純物領域ＰＳＲの形成によりダメージまたは欠陥が発生する可能性があるが、少なくとも主表面Ｓ１の近傍においてはｐ型高濃度不純物領域ＰＳＲを形成する必要がなくなる。暗電流は主表面Ｓ１の近傍など比較的半導体基板ＳＵＢ内の浅い領域において高頻度に発生するため、当該領域におけるｐ型高濃度不純物領域ＰＳＲの形成を排除することにより、暗電流などの不具合の発生を有意に抑制することができ、分離用ゲート電極ＳＧＥの真下の領域における耐圧を向上させることができる。   In the deep region, damage or defects may occur due to the formation of the p-type high concentration impurity region PSR, but it is not necessary to form the p-type high concentration impurity region PSR at least in the vicinity of the main surface S1. Since the dark current is frequently generated in a relatively shallow region in the semiconductor substrate SUB such as the vicinity of the main surface S1, by eliminating the formation of the p-type high-concentration impurity region PSR in the region, there is a problem such as dark current. Generation | occurrence | production can be suppressed significantly and the proof pressure in the area | region directly under the gate electrode SGE for isolation | separation can be improved.

さらに本実施の形態においては、分離用ゲート電極ＳＧＥの側面、および転送ゲート電極ＴＧのうちフォトダイオードＰＤ側の側面には側壁絶縁膜ＳＷが形成されず、その上方を覆うエッチングストッパ膜としてのシリコン窒化膜ＳＮに覆われている。このようにすれば、主表面Ｓ１に沿う方向に関して大きな幅を有する側壁絶縁膜ＳＷが存在しない分だけフォトダイオードＰＤが形成される領域を広くすることができ、フォトダイオードＰＤは多量の光を受光可能な構成となるため、その感度などの駆動能力を高めることができる。   Furthermore, in this embodiment, the side wall insulating film SW is not formed on the side surface of the isolation gate electrode SGE and the side surface on the photodiode PD side of the transfer gate electrode TG, and silicon serving as an etching stopper film covering the upper side is formed. The nitride film SN is covered. In this way, the region where the photodiode PD is formed can be widened by the absence of the sidewall insulating film SW having a large width in the direction along the main surface S1, and the photodiode PD receives a large amount of light. Since this is a possible configuration, driving capability such as sensitivity can be increased.

なお本実施の形態においては、分離用ゲート電極ＳＧＥの主表面Ｓ１に沿う方向の幅を分離絶縁膜ＳＩや分離用注入領域ＩＳＩなどの主表面Ｓ１に沿う方向の幅よりも狭くなるように形成することができることから、分離絶縁膜ＳＩなどが用いられる場合に比べてフォトダイオードＰＤが形成される領域を広くすることができる。したがってフォトダイオードＰＤは多量の光を受光可能な構成となるため、その感度などの駆動能力を高めることができる。ただし特に上記のように分離用ゲート電極ＳＧＥの形成後にこれをマスクとして半導体基板ＳＵＢ内にフォトダイオードＰＤが形成される場合は、仮に極度に分離用ゲート電極ＳＧＥの幅を狭くすれば、これを挟むようにその両側に形成される１対のフォトダイオードＰＤのたとえばダイオードｎ型領域ＤＮ同士が接触する可能性がある。このため両者が接触しない程度に分離用ゲート電極ＳＧＥの幅を確保する必要がある。具体的には、分離用ゲート電極ＳＧＥの主表面Ｓ１に沿う方向の幅（ゲート長）を０．２μｍ以上とすることが好ましい。   In the present embodiment, the width in the direction along the main surface S1 of the isolation gate electrode SGE is formed to be narrower than the width in the direction along the main surface S1 such as the isolation insulating film SI and the isolation implantation region ISI. Therefore, the region where the photodiode PD is formed can be widened as compared with the case where the isolation insulating film SI or the like is used. Therefore, since the photodiode PD can receive a large amount of light, the driving ability such as sensitivity can be enhanced. However, in particular, when the photodiode PD is formed in the semiconductor substrate SUB using the separation gate electrode SGE as a mask after the formation of the separation gate electrode SGE as described above, if the width of the separation gate electrode SGE is extremely narrowed, There is a possibility that, for example, the diode n-type regions DN of a pair of photodiodes PD formed on both sides of the two electrodes will contact each other. For this reason, it is necessary to secure the width of the separation gate electrode SGE to such an extent that they do not contact each other. Specifically, the width (gate length) in the direction along the main surface S1 of the separation gate electrode SGE is preferably set to 0.2 μm or more.

また本実施の形態において、フォトダイオードＰＤに含まれる導電性不純物の量（ダイオードｎ型領域ＤＮが含み得る最大の電子の数すなわち飽和電子数）を増加させることにより、フォトダイオードＰＤの駆動能力すなわち出力を大きくすることができる。   In the present embodiment, the driving capability of the photodiode PD, that is, the number of conductive impurities contained in the photodiode PD (the maximum number of electrons that can be included in the diode n-type region DN, that is, the number of saturated electrons) is increased. The output can be increased.

（実施の形態２）
まず図２３を用いて、本実施の形態の分離用ゲート電極ＳＧＥを含む画素領域と周辺回路領域との断面図における構成について説明する。 (Embodiment 2)
First, a configuration in a cross-sectional view of a pixel region including a separation gate electrode SGE of this embodiment and a peripheral circuit region will be described with reference to FIG.

図２３を参照して、本実施の形態においては、図７に示す実施の形態１と基本的に同様の断面構成を有している。しかし図７と同じ位置の構成を示す図２３においては、１対の互いに隣り合うフォトダイオードＰＤのそれぞれの、特に分離用ゲート電極ＳＧＥ側の側面（左側のフォトダイオードＰＤの右側の側面および右側のフォトダイオードＰＤの左側の側面）の近傍に追加注入ｎ型領域ＤＮＮが形成されている。追加注入ｎ型領域ＤＮＮは、ダイオードｎ型領域ＤＮなどとどもにフォトダイオードＰＤの一部を構成するが、ダイオードｎ型領域ＤＮよりもｎ型の導電性不純物の濃度が高くなっていることが好ましい。   Referring to FIG. 23, the present embodiment has a cross-sectional configuration basically similar to that of the first embodiment shown in FIG. However, in FIG. 23 showing the configuration at the same position as FIG. 7, each of a pair of adjacent photodiodes PD, particularly the side surface on the side of the separation gate electrode SGE (the right side surface and the right side surface of the left photodiode PD). An additional injection n-type region DNN is formed in the vicinity of the left side surface of the photodiode PD. The additional implantation n-type region DNN forms part of the photodiode PD together with the diode n-type region DN and the like, but the concentration of the n-type conductive impurity is higher than that of the diode n-type region DN. preferable.

追加注入ｎ型領域ＤＮＮは、フォトダイオードＰＤ（ダイオードｎ型領域ＤＮ）の側面の外側にはみ出るように、すなわち分離用ゲート電極ＳＧＥの真下の領域の一部に配置されるように、形成されてもよい。ただし互いに隣り合う１対のフォトダイオードＰＤのうち一方のフォトダイオードＰＤの側面に形成される追加注入ｎ型領域ＤＮＮと、他方のフォトダイオードＰＤの側面に形成される追加注入ｎ型領域ＤＮＮとが互いに接触しないことが好ましい。   The additional injection n-type region DNN is formed so as to protrude outside the side surface of the photodiode PD (diode n-type region DN), that is, to be disposed in a part of the region immediately below the isolation gate electrode SGE. Also good. However, an additional injection n-type region DNN formed on the side surface of one photodiode PD of a pair of adjacent photodiodes PD and an additional injection n-type region DNN formed on the side surface of the other photodiode PD are provided. Preferably they do not touch each other.

図２３における上記以外の構成は、図７の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。   Since the configuration other than the above in FIG. 23 is substantially the same as the configuration in FIG. 7, the same elements are denoted by the same reference numerals, and the description thereof will not be repeated.

次に図２４を用いて、本実施の形態の半導体装置の製造方法について説明する。なお図２４においては、図２３の断面図が示す領域と同一の領域の態様が示される。   Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIG. Note that FIG. 24 shows an aspect of the same region as the region shown in the cross-sectional view of FIG.

図２４を参照して、実施の形態１の図８〜図１４と同一の処理がなされることにより、複数のフォトダイオードＰＤのそれぞれに対応する複数の転送トランジスタＴＸが形成され、転送ゲート電極ＴＧに側壁絶縁膜ＳＷが形成された後に、周辺回路領域のたとえば全面がフォトレジストＰＨＲに覆われる。この状態で、図中に矢印で示すように追加でフォトダイオードＰＤにｎ型の導電性不純物が通常のイオン注入技術により注入される。   Referring to FIG. 24, by performing the same processing as in FIGS. 8 to 14 of the first embodiment, a plurality of transfer transistors TX corresponding to each of the plurality of photodiodes PD are formed, and transfer gate electrode TG is formed. After the side wall insulating film SW is formed, for example, the entire surface of the peripheral circuit region is covered with the photoresist PHR. In this state, as indicated by an arrow in the figure, an n-type conductive impurity is additionally implanted into the photodiode PD by a normal ion implantation technique.

このとき、図２４の矢印が示すように、特にフォトダイオードＰＤの外縁の近くの領域においては、半導体基板ＳＵＢの主表面Ｓ１に垂直な方向（図の上下方向）に対して斜め方向から導電性不純物が注入されることが好ましい。具体的には、たとえば主表面Ｓ１に垂直な方向に対して５°以上１０°以下（特に５°以上８°以下）だけ傾いた方向から当該フォトダイオードＰＤの外縁に向けて注入されることが好ましい。   At this time, as shown by the arrows in FIG. 24, in the region near the outer edge of the photodiode PD in particular, the conductivity is observed from an oblique direction with respect to the direction perpendicular to the main surface S1 of the semiconductor substrate SUB (vertical direction in the figure). Impurities are preferably implanted. Specifically, for example, the injection is performed toward the outer edge of the photodiode PD from a direction inclined by 5 ° or more and 10 ° or less (particularly 5 ° or more and 8 ° or less) with respect to a direction perpendicular to the main surface S1. preferable.

また、特に各フォトダイオードＰＤに隣り合う転送ゲート電極ＴＧ内にｎ型の導電性不純物が含まれる場合には、上記の追加で注入されるｎ型の導電性不純物が、当該転送ゲート電極ＴＧ内にも注入されることが好ましい。転送ゲート電極ＴＧへの導電性不純物の追加注入においては、図２４の矢印が示すように、半導体基板ＳＵＢの主表面Ｓ１（転送ゲート電極ＴＧの最上面）にほぼ垂直な方向から導電性不純物が注入されてもよい。またフォトダイオードＰＤの外縁（追加注入ｎ型領域ＤＮＮ）以外の領域に導電性不純物を追加注入する場合においても、半導体基板ＳＵＢの主表面Ｓ１にほぼ垂直な方向から導電性不純物が注入されてもよい。   In particular, when an n-type conductive impurity is contained in the transfer gate electrode TG adjacent to each photodiode PD, the additional n-type conductive impurity implanted in the transfer gate electrode TG It is also preferable to be injected into. In the additional implantation of the conductive impurity into the transfer gate electrode TG, as indicated by the arrow in FIG. 24, the conductive impurity is introduced from a direction substantially perpendicular to the main surface S1 of the semiconductor substrate SUB (the uppermost surface of the transfer gate electrode TG). It may be injected. Even when conductive impurities are additionally implanted into regions other than the outer edge (additionally implanted n-type region DNN) of the photodiode PD, even when conductive impurities are implanted from a direction substantially perpendicular to the main surface S1 of the semiconductor substrate SUB. Good.

これ以降の工程については基本的に実施の形態１の図１５以降に示す工程と同様であるためその説明を省略する。   Since the subsequent steps are basically the same as those shown in FIG. 15 and thereafter of the first embodiment, the description thereof is omitted.

次に、本実施の形態の作用効果について説明する。
本実施の形態のようにフォトダイオードＰＤの外縁部に追加でイオン注入がなされれば、ダイオードｎ型領域ＤＮよりも導電性不純物の濃度が高い追加注入ｎ型領域ＤＮＮが形成されるため、分離用ゲート電極ＳＧＥの真下の領域およびその近くの領域の不純物濃度プロファイルが、実施の形態１よりもいっそう適した状態となるように最適化することができる。このためフォトダイオードＰＤの飽和電子数を増加させることができ、転送特性も高めることができる。本実施の形態は、特に実施の形態１の開示技術だけでは隣り合う１対のフォトダイオードＰＤ間の耐圧の向上が不十分である場合に実益がある。 Next, the effect of this Embodiment is demonstrated.
If additional ion implantation is performed on the outer edge portion of the photodiode PD as in the present embodiment, the additional implantation n-type region DNN having a higher concentration of conductive impurities than the diode n-type region DN is formed, so that separation is performed. The impurity concentration profile in the region immediately below and near the gate electrode SGE for use can be optimized to be in a more suitable state than in the first embodiment. For this reason, the number of saturated electrons of the photodiode PD can be increased, and the transfer characteristics can be improved. This embodiment is particularly beneficial when the disclosed technology of the first embodiment alone is insufficient to improve the breakdown voltage between a pair of adjacent photodiodes PD.

また本実施の形態により追加注入ｎ型領域ＤＮＮが形成されれば、ダイオードｎ型領域ＤＮおよび追加注入ｎ型領域ＤＮＮを含むフォトダイオードＰＤの全体の平面視における面積がいっそう大きくなるため、フォトダイオードＰＤの光に対する感度をいっそう高めることもできる。   If the additional injection n-type region DNN is formed according to the present embodiment, the area of the entire photodiode PD including the diode n-type region DN and the additional injection n-type region DNN in plan view is further increased. It is possible to further increase the sensitivity of the PD to light.

また本実施の形態のように、特にフォトダイオードＰＤの外縁部への導電性不純物の注入の際に主表面に垂直な方向に対して斜め方向から注入することにより、フォトダイオードＰＤの外縁部の外側、すなわち分離用ゲート電極ＳＧＥと平面視において重なるその真下の領域における導電性不純物の注入および不純物濃度の向上がいっそう効率的になされる。仮に主表面に垂直な方向にイオン注入がなされる場合には、分離用ゲート電極ＳＧＥを超えてその真下の領域に追加注入ｎ型領域ＤＮＮを形成することが困難であるためである。   Further, as in the present embodiment, in particular, when conductive impurities are injected into the outer edge portion of the photodiode PD, the conductive impurity is injected from an oblique direction with respect to the direction perpendicular to the main surface, thereby forming the outer edge portion of the photodiode PD. Conductive impurity implantation and impurity concentration can be more efficiently performed on the outside, that is, a region directly below the separation gate electrode SGE in plan view. This is because if ion implantation is performed in a direction perpendicular to the main surface, it is difficult to form the additional implantation n-type region DNN in the region directly below the isolation gate electrode SGE.

また本実施の形態のように、転送ゲート電極ＴＧに対して導電性不純物が追加注入されることにより、転送ゲート電極ＴＧ内の導電性不純物の濃度についても所望の値となるように容易に最適化することができる。   Further, as in the present embodiment, conductive impurities are additionally implanted into the transfer gate electrode TG, so that the concentration of the conductive impurities in the transfer gate electrode TG can be easily optimized so as to have a desired value. Can be

（実施の形態３）
図２５および図２６を参照して、本実施の形態は、実施の形態１のように隣り合う１対のフォトダイオードＰＤの間に分離用ゲート電極ＳＧＥが配置された構成を、いわゆる裏面照射型の固体撮像素子（ＣＭＯＳイメージセンサ）に適用した例である。 (Embodiment 3)
Referring to FIGS. 25 and 26, in the present embodiment, a configuration in which separation gate electrode SGE is arranged between a pair of adjacent photodiodes PD as in the first embodiment is a so-called back-illuminated type. This is an example applied to a solid-state imaging device (CMOS image sensor).

すなわち、図２５の平面図の構成は、図２６の断面図に示す構成の一部のみ（特にフォトダイオードＰＤおよび分離用ゲート電極ＳＧＥを中心に）を示しているため、図３の実施の形態１の平面図と同様の態様を示している。しかし図２６の断面図において、本実施の形態においては、図の上側から下側に、集光レンズＬＮＳと、フォトダイオードＰＤと、金属配線Ｍ１，Ｍ２とがこの順に並ぶように積層されている。そして半導体基板ＳＵＢ内に互いに間隔をあけて複数形成されたフォトダイオードＰＤの間には、実施の形態１などと同様に分離用ゲート電極ＳＧＥが形成されている。   That is, the configuration of the plan view of FIG. 25 shows only a part of the configuration shown in the cross-sectional view of FIG. 26 (particularly with the photodiode PD and the isolation gate electrode SGE as the center). The same aspect as the top view of 1 is shown. However, in the cross-sectional view of FIG. 26, in the present embodiment, the condenser lens LNS, the photodiode PD, and the metal wirings M1, M2 are stacked in this order from the upper side to the lower side of the drawing. . In addition, a separation gate electrode SGE is formed between a plurality of photodiodes PD formed at intervals in the semiconductor substrate SUB, as in the first embodiment.

たとえば図７の断面図に示す構成と同じ位置の構成を示す図２７を参照して、本実施の形態においては半導体基板ＳＵＢの画素領域における一方の主表面Ｓ１上にカラーフィルタＣＦと集光レンズＬＮＳが形成されている。画素領域において、半導体基板ＳＵＢのカラーフィルタＣＦなどが形成された側と反対側の主表面には、実施の形態１などと同様にフォトダイオードＰＤおよび分離用ゲート電極ＳＧＥなどが形成されている。半導体基板ＳＵＢのフォトダイオードＰＤ等が形成された主表面Ｓ１上には、層間絶縁膜ＩＩ１などおよび金属配線Ｍ１などが形成されている。   For example, referring to FIG. 27 showing the structure at the same position as the structure shown in the cross-sectional view of FIG. 7, in this embodiment, color filter CF and condenser lens on one main surface S1 in the pixel region of semiconductor substrate SUB. An LNS is formed. In the pixel region, a photodiode PD, a separation gate electrode SGE, and the like are formed on the main surface of the semiconductor substrate SUB opposite to the side on which the color filter CF is formed, as in the first embodiment. On the main surface S1 of the semiconductor substrate SUB where the photodiode PD and the like are formed, an interlayer insulating film II1 and the like, a metal wiring M1 and the like are formed.

つまり図２７においては、半導体基板ＳＵＢおよびその上方のフォトダイオードＰＤ、層間絶縁膜ＩＩ１、金属配線Ｍ１などの配置が、実施の形態１の図７などと上下方向に関して反対になっている。そして層間絶縁膜ＩＩ３の上面上にたとえばシリコン酸化膜からなる接着層ＳＴＫ１が形成されている。   That is, in FIG. 27, the arrangement of the semiconductor substrate SUB and the photodiode PD, the interlayer insulating film II1, the metal wiring M1, and the like thereabove is opposite to that in FIG. An adhesive layer STK1 made of, for example, a silicon oxide film is formed on the upper surface of the interlayer insulating film II3.

また半導体基板ＳＵＢとは別個の、たとえばｎ型のシリコンの支持基板ＳＳが準備され、支持基板ＳＳの一方の主表面上に、たとえばシリコン酸化膜からなる接着層ＳＴＫ２が、接着層ＳＴＫ１と同様に形成されている。そして接着層ＳＴＫ１と接着層ＳＴＫ２とが互いに対向するように接触された状態で、両者が貼り合わせられている。これにより、半導体基板ＳＵＢと支持基板ＳＳとが接合された構成の全体が、下方の支持基板ＳＳにより支持され、上方の集光レンズＬＮＳから光を受けるように形成されている。つまり支持基板ＳＳは、実施の形態１などの半導体基板ＳＵＢと同様に全体を支持するために配置される。   A support substrate SS made of, for example, n-type silicon, which is separate from the semiconductor substrate SUB, is prepared, and an adhesive layer STK2 made of, for example, a silicon oxide film is formed on one main surface of the support substrate SS in the same manner as the adhesive layer STK1. Is formed. Then, the adhesive layer STK1 and the adhesive layer STK2 are bonded together in a state where they are in contact with each other so as to face each other. As a result, the entire structure in which the semiconductor substrate SUB and the support substrate SS are joined is supported by the lower support substrate SS and is formed so as to receive light from the upper condenser lens LNS. That is, the support substrate SS is disposed to support the entire substrate in the same manner as the semiconductor substrate SUB in the first embodiment.

本実施の形態においては、図２６および図２７の上下方向に関して集光レンズＬＮＳとフォトダイオードＰＤとに挟まれた領域には金属配線Ｍ１〜Ｍ３が配置されず、フォトダイオードＰＤの下方に金属配線Ｍ１〜Ｍ３が配置されている。このため、たとえば実施の形態１のように、フォトダイオードＰＤに対する光の入射が阻害されないようにするためにフォトダイオードＰＤと平面視において重なる領域を避けて金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２が配置されなければならないという制約はない。図２６および図２７においては金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２はフォトダイオードＰＤと平面的に重なる領域（フォトダイオードＰＤの真下）に配置されている。   In the present embodiment, the metal wirings M1 to M3 are not arranged in the region sandwiched between the condensing lens LNS and the photodiode PD in the vertical direction of FIGS. 26 and 27, and the metal wiring is located below the photodiode PD. M1 to M3 are arranged. Therefore, as in the first embodiment, for example, in order to prevent the incidence of light on the photodiode PD from being obstructed, the metal wirings M1 to M3 and the conductive layers C1, T1 are avoided by avoiding a region overlapping the photodiode PD in plan view. , T2 must be placed. In FIG. 26 and FIG. 27, the metal wirings M1 to M3 and the conductive layers C1, T1, and T2 are arranged in a region that overlaps the photodiode PD in a plan view (just below the photodiode PD).

このため、本実施の形態のようにいわゆる裏面照射型の構造とした場合においては、たとえば実施の形態１などのようにいわゆる表面照射型の構造とした場合に比べて、金属配線Ｍ１〜Ｍ３などの配線の自由度を高めることができる。   For this reason, in the case of the so-called back-illuminated structure as in the present embodiment, for example, the metal wirings M1 to M3 are compared to the case of the so-called front-illuminated structure as in the first embodiment. The degree of freedom of wiring can be increased.

一方、周辺回路領域においては、基本的に本実施の形態においても実施の形態１などと同様に制御用トランジスタＣＴＲなどが形成されており、上下方向に関して実施の形態１などとは反対になっている点のみが異なっている。   On the other hand, in the peripheral circuit region, the control transistor CTR and the like are basically formed in the present embodiment as in the first embodiment, and the vertical direction is opposite to that in the first embodiment. The only difference is that

図２８を参照して、ここでは本実施の形態の比較例として、裏面照射型構造の固体撮像素子ではあるが隣り合う１対のフォトダイオードＰＤ間に、分離用ゲート電極ＳＧＥの代わりに分離絶縁膜ＳＩが形成されている。図２８は上記の点においてのみ図２６の本実施の形態の構成と異なっており、図２８における上記以外の構成は、図２６の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。   Referring to FIG. 28, here, as a comparative example of the present embodiment, separation insulation is used instead of the separation gate electrode SGE between a pair of adjacent photodiodes PD, although it is a solid-state imaging device having a back-illuminated structure. A film SI is formed. FIG. 28 differs from the configuration of the present embodiment in FIG. 26 only in the points described above, and the configuration other than the above in FIG. 28 is substantially the same as the configuration in FIG. The description is not repeated.

本実施の形態においても実施の形態１などと同様に、隣り合う１対のフォトダイオードＰＤ間に分離用ゲート電極ＳＧＥを用いることにより、図２８のように分離絶縁膜ＳＩを形成する場合に発生し得る結晶欠陥等の発生を抑制することができ、フォトダイオードＰＤを含む回路の耐圧を向上させることができる。   Also in the present embodiment, as in the first embodiment, it occurs when the isolation insulating film SI is formed as shown in FIG. 28 by using the isolation gate electrode SGE between a pair of adjacent photodiodes PD. Occurrence of possible crystal defects and the like can be suppressed, and the breakdown voltage of the circuit including the photodiode PD can be improved.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

ＡＲ 活性領域、Ｃ１，Ｔ１，Ｔ２ 導電層、ＣＦ カラーフィルタ、ＣＨ１ コンタクトホール、ＣＴＲ 制御用トランジスタ、ＤＬＲ ダイシングライン領域、ＤＮ ダイオードｎ型領域、ＤＮＮ 追加注入ｎ型領域、ＤＰＲ ダイオード表面ｐ型領域、Ｆ１ 第１側壁膜、Ｆ２ 第２側壁膜、ＦＤ 浮遊拡散領域、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４ 層間絶縁膜、ＩＭＣ チップ領域、ＩＳＩ 分離用注入領域、ＬＮＳ 集光レンズ、Ｍ１，Ｍ２，Ｍ３ 金属配線、ＰＡＦ パッシベーション膜、ＰＨＲ フォトレジスト、ＰＳＲ ｐ型高濃度不純物領域、ＰＷＲ ｐ型ウェル領域、Ｓ１ 主表面、ＳＣ シリサイド層、ＳＣＷ 半導体ウェハ、ＳＧＥ 分離用ゲート電極、ＳＩ 分離絶縁膜、ＳＮ シリコン窒化膜、ＳＳ 支持基板、ＳＴＫ１，ＳＴＫ２ 接着層、ＳＷ 側壁絶縁膜、ＰＣＲ 周辺回路領域、ＰＤＲ 画素領域、ＴＧ 転送ゲート電極、ＴＨ１，ＴＨ２ スルーホール、ＴＲＲ トランジスタ形成領域、ＴＸ 転送トランジスタ。   AR active region, C1, T1, T2 conductive layer, CF color filter, CH1 contact hole, CTR control transistor, DLR dicing line region, DN diode n-type region, DNN additional injection n-type region, DPR diode surface p-type region, F1 first sidewall film, F2 second sidewall film, FD floating diffusion region, GE gate electrode, GI gate insulating film, II1, II2, II3, II4 interlayer insulating film, IMC chip region, ISI separation injection region, LNS condensing Lens, M1, M2, M3 metal wiring, PAF passivation film, PHR photoresist, PSR p-type high concentration impurity region, PWR p-type well region, S1 main surface, SC silicide layer, SCW semiconductor wafer, SGE separation gate electrode, SI isolation insulating film, SN silicon nitride Film, SS support substrate, STK1, STK2 adhesive layer, SW sidewall insulating film, PCR peripheral circuit region, PDR pixel region, TG transfer gate electrode, TH1, TH2 through hole, TRR transistor formation region, TX transfer transistor.

Claims (12)

主表面を有する半導体基板と、
前記半導体基板内に互いに間隔をあけて複数形成された光電変換素子と、
前記複数の光電変換素子のうち互いに隣り合う１対の前記光電変換素子の間における前記主表面に形成された分離用ゲート電極とを備え、
前記分離用ゲート電極の電位を固定することにより、前記分離用ゲート電極を挟むように配置される互いに隣り合う１対の前記光電変換素子同士を互いに電気的に分離する、半導体装置。 A semiconductor substrate having a main surface;
A plurality of photoelectric conversion elements formed at intervals in the semiconductor substrate;
A separation gate electrode formed on the main surface between a pair of adjacent photoelectric conversion elements among the plurality of photoelectric conversion elements;
A semiconductor device that electrically isolates a pair of adjacent photoelectric conversion elements arranged so as to sandwich the separation gate electrode by fixing the potential of the separation gate electrode. 前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタを含み、
前記複数の転送トランジスタのそれぞれは、前記光電変換素子と、前記光電変換素子に隣り合うように配置される転送ゲート電極とを含み、
前記分離用ゲート電極は、前記主表面に沿う方向に関して、前記光電変換素子から見て前記転送ゲート電極が配置される方向と交差する方向に配置される、請求項１に記載の半導体装置。 A plurality of transfer transistors corresponding to each of the plurality of photoelectric conversion elements;
Each of the plurality of transfer transistors includes the photoelectric conversion element and a transfer gate electrode disposed adjacent to the photoelectric conversion element,
The semiconductor device according to claim 1, wherein the isolation gate electrode is arranged in a direction intersecting with a direction in which the transfer gate electrode is arranged as viewed from the photoelectric conversion element with respect to a direction along the main surface. 前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタを含み、
前記複数の転送トランジスタのそれぞれは、前記光電変換素子と、前記光電変換素子に隣り合うように配置される転送ゲート電極とを含み、
前記分離用ゲート電極は、前記主表面に沿う方向に関して、前記光電変換素子から見て前記転送ゲート電極が配置される方向に沿う方向に配置される、請求項１に記載の半導体装置。 A plurality of transfer transistors corresponding to each of the plurality of photoelectric conversion elements;
Each of the plurality of transfer transistors includes the photoelectric conversion element and a transfer gate electrode disposed adjacent to the photoelectric conversion element,
2. The semiconductor device according to claim 1, wherein the isolation gate electrode is arranged in a direction along the direction in which the transfer gate electrode is arranged as viewed from the photoelectric conversion element with respect to the direction along the main surface. 互いに隣り合う１対の前記光電変換素子のうち一方の前記光電変換素子と、前記一方の光電変換素子以外の他方の前記光電変換素子とは同一の活性領域内に形成されている、請求項２に記載の半導体装置。   The photoelectric conversion element of one of the pair of the photoelectric conversion elements adjacent to each other and the other photoelectric conversion element other than the one photoelectric conversion element are formed in the same active region. A semiconductor device according to 1. 前記分離用ゲート電極には、前記光電変換素子との間にｐｎ接合を形成可能な電位が印加固定される、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a potential capable of forming a pn junction with the photoelectric conversion element is applied and fixed to the isolation gate electrode. 前記光電変換素子に隣り合うように配置される転送ゲート電極をさらに備え、
前記分離用ゲート電極の側面および、前記転送ゲート電極の前記光電変換素子側の側面にはエッチングストッパ膜が接触している、請求項１に記載の半導体装置。 Further comprising a transfer gate electrode disposed adjacent to the photoelectric conversion element,
The semiconductor device according to claim 1, wherein an etching stopper film is in contact with a side surface of the isolation gate electrode and a side surface of the transfer gate electrode on the photoelectric conversion element side. 前記分離用ゲート電極の真下の前記半導体基板内において、前記分離用ゲート電極と互いに間隔をあけて、かつ前記光電変換素子の最下部よりも浅い領域を含むように、高濃度不純物領域が形成される、請求項１に記載の半導体装置。   A high-concentration impurity region is formed in the semiconductor substrate immediately below the isolation gate electrode so as to include a region spaced apart from the isolation gate electrode and shallower than the lowermost portion of the photoelectric conversion element. The semiconductor device according to claim 1. 前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタと、
前記光電変換素子に供給する光を集光するための集光レンズと、
前記転送トランジスタに対して電気信号を入出力するための配線層とをさらに備え、
前記集光レンズと前記光電変換素子と前記配線層とがこの順に並ぶように積層される、請求項１に記載の半導体装置。 A plurality of transfer transistors corresponding to each of the plurality of photoelectric conversion elements;
A condensing lens for condensing the light supplied to the photoelectric conversion element;
A wiring layer for inputting and outputting an electrical signal to the transfer transistor,
The semiconductor device according to claim 1, wherein the condensing lens, the photoelectric conversion element, and the wiring layer are stacked so as to be arranged in this order. 主表面を有する半導体基板を準備する工程と、
前記主表面上に分離用ゲート電極を形成する工程と、
前記分離用ゲート電極の形成後に、前記半導体基板内に、前記分離用ゲート電極を挟むように互いに隣り合うように配置される１対の光電変換素子を含む複数の光電変換素子を形成する工程とを備え、
前記分離用ゲート電極の電位を固定することにより、前記複数の光電変換素子のうち前記分離用ゲート電極を挟むように配置される互いに隣り合う１対の前記光電変換素子同士を互いに電気的に分離する、半導体装置の製造方法。 Preparing a semiconductor substrate having a main surface;
Forming a separation gate electrode on the main surface;
Forming a plurality of photoelectric conversion elements including a pair of photoelectric conversion elements disposed adjacent to each other so as to sandwich the isolation gate electrode in the semiconductor substrate after the formation of the isolation gate electrode; With
By fixing the potential of the separation gate electrode, a pair of adjacent photoelectric conversion elements arranged so as to sandwich the separation gate electrode among the plurality of photoelectric conversion elements are electrically separated from each other. A method for manufacturing a semiconductor device. 前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタが形成され、
前記複数の転送トランジスタが形成された後に、前記光電変換素子に追加で導電性不純物を注入する工程をさらに備える、請求項９に記載の半導体装置の製造方法。 A plurality of transfer transistors corresponding to each of the plurality of photoelectric conversion elements are formed,
The method for manufacturing a semiconductor device according to claim 9, further comprising a step of injecting additional conductive impurities into the photoelectric conversion element after the plurality of transfer transistors are formed. 前記追加で導電性不純物を注入する工程においては、前記主表面に垂直な方向に対して斜め方向から導電性不純物が注入される、請求項１０に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 10, wherein in the additional step of injecting the conductive impurity, the conductive impurity is injected from an oblique direction with respect to a direction perpendicular to the main surface. 前記追加で導電性不純物を注入する工程においては、前記複数の転送トランジスタのそれぞれを構成し前記光電変換素子に隣り合うように形成される転送ゲート電極に対して導電性不純物が注入される、請求項１０に記載の半導体装置の製造方法。   In the additional step of injecting the conductive impurity, the conductive impurity is injected into a transfer gate electrode that constitutes each of the plurality of transfer transistors and is formed adjacent to the photoelectric conversion element. Item 11. A method for manufacturing a semiconductor device according to Item 10.
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