JP2007053217A - Solid-state imaging device - Google Patents
Solid-state imaging device Download PDFInfo
- Publication number
- JP2007053217A JP2007053217A JP2005237083A JP2005237083A JP2007053217A JP 2007053217 A JP2007053217 A JP 2007053217A JP 2005237083 A JP2005237083 A JP 2005237083A JP 2005237083 A JP2005237083 A JP 2005237083A JP 2007053217 A JP2007053217 A JP 2007053217A
- Authority
- JP
- Japan
- Prior art keywords
- region
- floating diffusion
- gate electrode
- transfer gate
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
Description
本発明は固体撮像素子に関し、特に、ＣＭＯＳ（complementary metal oxide semiconductor）プロセスで製造される固体撮像素子に関する。 The present invention relates to a solid-state image sensor, and more particularly to a solid-state image sensor manufactured by a complementary metal oxide semiconductor (CMOS) process.
ＣＭＯＳプロセスで製造されるＣＭＯＳイメージセンサなどのように、各画素の信号電荷を画素ごとに読み出す動作を行う固体撮像素子においては、電子シャッタの機能を持たせることが難しいとされていたが、昨今では、ＣＭＯＳイメージセンサに電子シャッタの機能を持たせるような技術が開示されている。 In a solid-state imaging device that performs an operation of reading out signal charges of each pixel for each pixel, such as a CMOS image sensor manufactured by a CMOS process, it has been considered difficult to have an electronic shutter function. Discloses a technique for providing a CMOS image sensor with an electronic shutter function.
例えば、特許文献１の図１においては、Ｐ型ウエル領域の表面内に、Ｎ型不純物領域で構成されるフォトダイオード領域と、電荷を保持する容量部分であるフローティングディフュージョン領域とが間を開けて配設され、両者の間に存在するＰ型ウエル領域の上部には、ゲート絶縁膜を介して転送ゲート電極が選択的に配設されたＣＭＯＳイメージセンサが開示されている。
For example, in FIG. 1 of
また、フローティングディフュージョン領域の上記転送ゲート電極側の側面に隣接するように、Ｐ型ウエル領域の表面内に、完全空乏領域と呼称されるＮ型不純物領域が配設され、完全空乏領域の側面に隣接するように、電荷保持領域と呼称されるＮ型不純物領域が配設されている。 An N-type impurity region called a fully depleted region is disposed in the surface of the P-type well region so as to be adjacent to the side surface of the floating diffusion region on the transfer gate electrode side. N-type impurity regions called charge holding regions are arranged so as to be adjacent to each other.
電荷保持領域は、転送ゲート電極直下のＰ型ウエル領域の表面内に配設され、電荷保持領域とフォトダイオード領域との間はＰ型ウエル領域となっており、当該Ｐ型ウエル領域上には転送ゲート電極が存在している。 The charge holding region is disposed in the surface of the P-type well region immediately below the transfer gate electrode, and is a P-type well region between the charge holding region and the photodiode region. A transfer gate electrode is present.
このような構成を有するＣＭＯＳイメージセンサにおいて、フォトダイオード領域に光が入射すると光電変換されて電荷を発生させ、この電荷がフォトダイオード領域に蓄積される。 In the CMOS image sensor having such a configuration, when light is incident on the photodiode region, photoelectric conversion is performed to generate charges, and the charges are accumulated in the photodiode region.
転送ゲート電極の電位を所定のしきい値より高くすると、フォトダイオード領域と電荷保持領域との間のポテンシャルバリアが低くなり、フォトダイオード領域に蓄積された電荷が転送されて電荷保持領域に到達する。 When the potential of the transfer gate electrode is made higher than a predetermined threshold value, the potential barrier between the photodiode region and the charge holding region is lowered, and the charge accumulated in the photodiode region is transferred to reach the charge holding region. .
電荷が電荷保持領域に到達した後は、転送ゲート電極の電位を調整して電荷がフローティングディフュージョン領域にもフォトダイオード領域に流れないようなポテンシャル障壁を形成することで、電荷が電荷保持領域に保持されることになる。 After the charge reaches the charge holding region, the potential is held in the charge holding region by adjusting the potential of the transfer gate electrode to form a potential barrier that prevents the charge from flowing into the photodiode region as well as in the floating diffusion region. Will be.
このような電荷転送動作を全ての画素において同時に行うことで、電子シャッタ動作を行ったことと等価となる。 Performing such a charge transfer operation simultaneously in all pixels is equivalent to performing an electronic shutter operation.
以上説明した特許文献１記載のＣＭＯＳイメージセンサにおいては、転送ゲート電極直下に電荷保持領域を配設し、かつその横に完全空乏領域を配設している。
In the CMOS image sensor described in
このような構成を得るためには、転送ゲート電極を形成する前に、電荷保持領域、完全空乏領域およびフローティングディフュージョン領域を形成する必要があると考えられ、これらの領域を作り分けるために複数の注入マスクが必要となって、製造工程が複雑になるとともに、製造コストが増大することが考えられる。 In order to obtain such a configuration, it is considered necessary to form a charge holding region, a fully depleted region, and a floating diffusion region before forming the transfer gate electrode. It is conceivable that an implantation mask is required, which complicates the manufacturing process and increases the manufacturing cost.
また、上記各不純物領域間の界面において接触状態が変わるとＣＭＯＳイメージセンサの動作状態も変わり、動作状態が均一なＣＭＯＳイメージセンサを得ることが難しくなるので、各不純物領域の形成にあたっては注入マスクの重ね合わせずれを抑制する必要があり、高度な技術が要求され、製造コストがさらに増大することが考えられる。 Also, if the contact state changes at the interface between the impurity regions, the operation state of the CMOS image sensor also changes, making it difficult to obtain a CMOS image sensor with a uniform operation state. It is necessary to suppress misalignment, so that advanced technology is required, and the manufacturing cost can be further increased.
また、転送ゲート電極と、電荷保持領域および完全空乏領域との重ね合わせずれも抑制する必要があり、製造マージンが小さいという問題も考えられる。 In addition, it is necessary to suppress misalignment between the transfer gate electrode and the charge holding region and the fully depleted region, which may cause a problem that the manufacturing margin is small.
本発明は上記のような問題点を解消するためになされたものであり、製造工程が複雑にならず、かつ、製造マージンを大きく取ることが可能な電子シャッタ機能を有した固体撮像素子を提供することを目的とする。 The present invention has been made to solve the above-described problems, and provides a solid-state imaging device having an electronic shutter function that does not complicate the manufacturing process and that can provide a large manufacturing margin. The purpose is to do.
本発明に係る請求項１記載の固体撮像素子は、第１導電型の半導体領域の表面内に配設され、光電変換により入射光に応じた電荷を生成して蓄積する第２導電型のフォトダイオード領域と、前記フォトダイオード領域に蓄積された信号電荷を転送する第１の電荷転送部と、前記半導体領域の表面内に配設され、前記第１の電荷転送部によって転送される信号電荷を保持する第２導電型の第１のフローティングディフュージョン領域と、前記第１のフローティングディフュージョン領域に保持されている信号電荷を転送する第２の電荷転送部と、前記半導体領域の表面内に配設され、前記第２の電荷転送部によって転送される信号電荷を保持する第２導電型の第２のフローティングディフュージョン領域と、を有した第１の画素を複数備え、前記フォトダイオード領域、前記第１および第２のフローティングディフュージョン領域の不純物濃度は、前記フォトダイオード領域の濃度が最も低く、前記第１のフローティングディフュージョン領域、前記第２のフローティングディフュージョン領域の順で濃度が高くなるように設定されている。 According to a first aspect of the present invention, there is provided a solid-state imaging device according to the present invention, wherein the solid-state imaging device is disposed in the surface of the first conductivity type semiconductor region, and generates and accumulates charges corresponding to incident light by photoelectric conversion. A diode region, a first charge transfer unit that transfers signal charges accumulated in the photodiode region, and a signal charge that is disposed in the surface of the semiconductor region and is transferred by the first charge transfer unit. A first floating diffusion region of a second conductivity type to be held, a second charge transfer unit for transferring signal charges held in the first floating diffusion region, and a surface of the semiconductor region. A plurality of first pixels having a second conductivity type second floating diffusion region for holding a signal charge transferred by the second charge transfer unit, The impurity concentration of the photodiode region and the first and second floating diffusion regions is the lowest in the photodiode region, and the concentration is higher in the order of the first floating diffusion region and the second floating diffusion region. It is set to be.
本発明に係る請求項１記載の固体撮像素子によれば、フォトダイオード領域に蓄積された電荷を第１のフローティングディフュージョン領域に転送して保持する動作を全ての画素において同時に行うことで、フォトダイオード領域での信号電荷の蓄積の開始および終了のタイミングを全ての画素で一致させることができ、電子シャッタ機能を有した固体撮像素子を得ることができる。また、フォトダイオード領域、第１および第２のフローティングディフュージョン領域の不純物濃度が、フォトダイオード領域の濃度が最も低く、第１のフローティングディフュージョン領域、第２のフローティングディフュージョン領域の順で濃度が高くなるように設定されているので、光電変換された電荷をフォトダイオード領域から第１のフローティングディフュージョン領域を介して第２のフローティングディフュージョン領域に確実に転送可能なポテンシャルを形成できる。
According to the solid-state imaging device according to
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１（ａ）に、本発明に係る固体撮像素子の実施の形態１としてＣＭＯＳイメージセンサ１００の１つの画素の断面構成を示す。
<A.
<A-1. Device configuration>
FIG. 1A shows a cross-sectional configuration of one pixel of a
図１（ａ）において、半導体基板ＳＢの主面から所定の深さの領域にかけてＰ型ウエル領域１が設けられている。そして、半導体基板ＳＢの主面内に設けられたＬＯＣＯＳ(Local Oxidation of Silicon)やＳＴＩ(Shallow Trench Isolation)等の素子分離絶縁膜２によって素子形成領域が規定され、当該素子形成領域の半導体基板ＳＢの主面上には転送ゲート電極３（第１の転送ゲート電極）および転送ゲート電極１３（第２の転送ゲート電極）が間隔を開けて配設されている。
In FIG. 1A, a P-
転送ゲート電極３および１３は、ＭＯＳトランジスタのゲート電極と同様の構成を有し、転送ゲート電極３および１３と半導体基板ＳＢとの間には、それぞれゲート絶縁膜５および１５が設けられ、転送ゲート電極３および１３の側面には、それぞれサイドウォール絶縁膜４および１４が設けられている。
そして、転送ゲート電極３のゲート長方向の側面外方のＰ型ウエル領域１の表面内には、比較的浅い位置に分布するように、Ｐ型不純物を比較的高濃度（Ｐ+）に含む表面不純物領域７が配設されるとともに、表面不純物領域７よりも深い位置まで分布するように、Ｎ型不純物を比較的低濃度（Ｎ-）に含むフォトダイオード（以後ＰＤと略記）領域６が配設されている。なお、表面不純物領域７はフォトダイオードの空乏層端を基板界面から離すための不純物領域であり、表面不純物領域７を備えることで埋め込み型フォトダイオードが得られる。ここで、表面不純物領域７とＰＤ領域６とを含む領域を受光領域ＰＲと呼称する。
A P-type impurity is contained at a relatively high concentration (P + ) so as to be distributed at a relatively shallow position in the surface of the P-
また、ＰＤ領域６が配設された側とは反対側の転送ゲート電極３の側面外方のＰ型ウエル領域１の表面内には、Ｎ型不純物を含むフローティングディフュージョン（以後ＦＤと略記）領域８（第１のフローティングディフュージョン領域）が配設されている。
Further, a floating diffusion (hereinafter abbreviated as FD) region containing an N-type impurity is present in the surface of the P-
ＦＤ領域８は、転送ゲート電極３と転送ゲート電極１３との間に配設され、転送ゲート電極１３のゲート長方向の一方の側面外方に位置しており、ＦＤ領域８が配設された側とは反対側の転送ゲート電極１３の側面外方のＰ型ウエル領域１の表面内には、比較的浅い位置に分布するように、Ｎ型不純物を比較的低濃度（Ｎ-）に含む低濃度ソース・ドレイン（以後ＳＤと略記）領域９が配設されるとともに、低濃度ＳＤ領域９よりも深い位置まで分布するように、Ｎ型不純物を比較的高濃度（Ｎ+）に含むＦＤ領域１０（第２のフローティングディフュージョン領域）が配設されている。なお、ＦＤ領域１０は転送ゲート電極１３のサイドウォール絶縁膜１４よりも外側に存在するように設けられている。なお、ＦＤ領域１０の深さはＦＤ領域８との間では、この場合においては規定されない。
The
また、転送ゲート電極３と半導体基板ＳＢとの間のゲート絶縁膜５は、受光領域ＰＲ上を覆うように延在しており、受光領域ＰＲ側となる転送ゲート電極３の側面にはゲート絶縁膜４は設けられていない。
The
以上説明した転送ゲート電極３、ゲート絶縁膜５、ＰＤ領域６およびＦＤ領域８によってＮチャネル型のＭＯＳトランジスタＱ１（電荷転送トランジスタ）が構成され、転送ゲート電極１３、ゲート絶縁膜１５、ＦＤ領域８、１０および低濃度ＳＤ領域９によってＮチャネル型のＭＯＳトランジスタＱ２（電荷転送トランジスタ）が構成される。
The
なお、低濃度ＳＤ領域９を備えることで、ホットキャリアの発生を抑制することができる。 In addition, generation of hot carriers can be suppressed by providing the low concentration SD region 9.
ここで、ＣＭＯＳイメージセンサ１００の電荷転送動作の説明に先だって、図２を用いて本発明に係る固体撮像素子の回路構成を説明する。なお、図２においては図１（ａ）に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
Here, prior to the description of the charge transfer operation of the
図２において、フォトダイオードＰ１のカソードにＭＯＳトランジスタＱ１およびＱ２が直列に接続されている。なお、フォトダイオードＰ１は図１（ａ）に示すＰＤ領域６およびＰ型ウエル領域１で構成されており、図中の破線内の素子で１つの画素を構成する。
In FIG. 2, MOS transistors Q1 and Q2 are connected in series to the cathode of the photodiode P1. The photodiode P1 is composed of the
ＭＯＳトランジスタＱ２のＦＤ領域１０は、ＦＤ領域１０をリセットするためのＭＯＳトランジスタＱ３のソースに接続されるとともに、信号電荷を増幅するＭＯＳトランジスタＱ４（増幅トランジスタ）のゲートに接続されている。ＭＯＳトランジスタＱ３のドレインは電源電位Ｖｓに接続され、ＭＯＳトランジスタＱ４のソースは、信号電荷を出力する画素を選択するＭＯＳトランジスタＱ５のドレインに接続され、ＭＯＳトランジスタＱ５のソースは、信号出力線ＯＰに接続されている。
The
＜Ａ−２．装置動作＞
次に、図１（ｂ）〜図１（ｄ）を用いてＣＭＯＳイメージセンサ１００の電荷転送動作を説明する。
<A-2. Device operation>
Next, the charge transfer operation of the
まず、図１（ｂ）に示すように、ＰＤ領域６に光が入射すると光電変換されて電荷が発生し、この電荷がＰＤ領域６に蓄積される。
First, as shown in FIG. 1B, when light enters the
所定時間が経過後、図１（ｃ）に示すように転送ゲート電極３の電位を所定のしきい値より高くすると、ＰＤ領域６とＦＤ領域８との間のポテンシャルバリアが低くなり、ＰＤ領域６に蓄積された電荷が転送されてＦＤ領域８に到達する。なお、ＰＤ領域６のポテンシャルはＦＤ領域８よりも高い位置にあり、ＰＤ領域６に蓄積された信号電荷が確実にＦＤ領域８に転送されるように設定されている。
When the potential of the
電荷がＦＤ領域８に到達した後は、転送ゲート電極３および１３の電位を、それぞれのしきい値より低くすることで、電荷がＰＤ領域６から流れ込むことも、またＦＤ領域１０に流れ出ることもないポテンシャル障壁が形成され、電荷がＦＤ領域８内に保持されることになる。
After the charge reaches the
このようなＰＤ領域６に蓄積された電荷をＦＤ領域８に転送する動作を全ての画素において同時に行うことで、ＰＤ領域６での信号電荷の蓄積の開始および終了のタイミングが全ての画素で同時となり、電子シャッタ動作を行ったことと等価となる。従って、ＣＭＯＳイメージセンサ１００は電子シャッタ機能を有した固体撮像素子であると言える。
By simultaneously performing the operation of transferring the charge accumulated in the
なお、ＦＤ領域８に蓄積された電荷をＦＤ領域１０に転送するには、図１（ｄ）に示すように転送ゲート電極１３の電位を所定のしきい値より高くし、ＦＤ領域８とＦＤ領域１０の間のポテンシャルバリアを低くすることで達成できる。ＦＤ領域８のポテンシャルはＦＤ領域１０よりも高い位置にあり、ＦＤ領域８に蓄積された信号電荷が損失なく、確実にＦＤ領域１０に転送されるように設定されている。
In order to transfer the charge accumulated in the
ＦＤ領域１０に転送された電荷は、ＭＯＳトランジスタＱ４（図２）のゲートに与えられて増幅され、ＭＯＳトランジスタＱ５（図２）を介して信号出力線ＯＰ（図２）に与えられる。
The charges transferred to the
以上説明したような電荷転送動作を実現するには、ＰＤ領域６、ＦＤ領域８およびＦＤ領域１０の不純物濃度が、ＰＤ領域６＜ＦＤ領域８＜ＦＤ領域１０となるような大小関係を有していることが望ましく、それぞれの領域における不純物濃度は図１（ｂ）〜図１（ｄ）に示したポテンシャルの高低関係を満たすように最適化する。
In order to realize the charge transfer operation as described above, the impurity concentration of the
なお、上記各領域の不純物濃度は、各領域でのピーク濃度あるいは各領域での平均濃度で規定される。 The impurity concentration in each region is defined by the peak concentration in each region or the average concentration in each region.
＜Ａ−３．製造方法＞
次に、製造工程を順に示す断面図である図３〜図１０を用いてＣＭＯＳイメージセンサ１００の製造方法を説明する。
<A-3. Manufacturing method>
Next, a method for manufacturing the
まず、図３に示す工程において半導体基板ＳＢを準備し、半導体基板ＳＢの主面内にＬＯＣＯＳあるいはＳＴＩ等の素子分離絶縁膜２を形成して、各不純物導入領域を規定する。ここで、ＬＯＣＯＳおよびＳＴＩの形成方法は一般的な手法を用いれば良い。なお、以下の説明では素子分離絶縁膜２はＬＯＣＯＳ膜であるものとする。
First, in the step shown in FIG. 3, a semiconductor substrate SB is prepared, and an element
そして、半導体基板ＳＢの主面上を覆うようにシリコン酸化膜ＯＸ１を形成する。シリコン酸化膜ＯＸ１は、各種のイオン注入に際して半導体基板ＳＢの表面の保護を行う膜であるとともに、後に、ゲート絶縁膜となる膜である。 Then, a silicon oxide film OX1 is formed so as to cover the main surface of the semiconductor substrate SB. The silicon oxide film OX1 is a film that protects the surface of the semiconductor substrate SB during various types of ion implantation, and later becomes a gate insulating film.
その後、半導体基板ＳＢの主面から所定の深さの領域にかけてＰ型不純物をイオン注入し、熱処理を行うことでＰ型ウエル領域１を形成する。
Thereafter, P-type impurities are ion-implanted from the main surface of the semiconductor substrate SB to a region having a predetermined depth, and a P-
次に、図４に示す工程において、シリコン酸化膜ＯＸ１が形成された半導体基板ＳＢ上にポリシリコン層を形成した後、当該ポリシリコン層上にフォトリソグラフィによりレジストマスクＲＭ１をパターニングし、レジストマスクＲＭ１を用いてポリシリコン層を選択的にエッチングして転送ゲート電極３および１３を得る。
Next, in the step shown in FIG. 4, after a polysilicon layer is formed on the semiconductor substrate SB on which the silicon oxide film OX1 is formed, a resist mask RM1 is patterned on the polysilicon layer by photolithography, and then the resist mask RM1. Is used to selectively etch the polysilicon layer to obtain
レジストマスクＲＭ１を除去した後、図５に示す工程において、半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ２をパターニングする。レジストマスクＲＭ２は、受光領域ＰＲ（図１）を形成する部分が開口部となったパターンを有し、当該レジストマスクＲＭ２の上部から、リン（Ｐ）またはヒ素（Ａｓ）等のＮ型不純物をイオン注入することで、Ｐ型ウエル領域１の表面内にＰＤ領域６を形成する。
After removing the resist mask RM1, in the step shown in FIG. 5, the resist mask RM2 is patterned on the main surface of the semiconductor substrate SB by photolithography. The resist mask RM2 has a pattern in which a portion for forming the light receiving region PR (FIG. 1) is an opening, and N-type impurities such as phosphorus (P) or arsenic (As) are added from above the resist mask RM2. By ion implantation, a
なお、このときの注入条件は、数１００ｋｅＶのエネルギーで、１×１０12〜１×１０14／ｃｍ2のドーズ量とするが、先に説明したように、ＰＤ領域６の不純物濃度は、ＦＤ領域８およびＦＤ領域１０よりも薄くなるように設定するので、ＦＤ領域８およびＦＤ領域１０の不純物濃度によってＰＤ領域６のドーズ量も変わる。
The implantation conditions at this time are energy of several hundred keV and a dose of 1 × 10 12 to 1 × 10 14 / cm 2 , but as described above, the impurity concentration of the
また、ＰＤ領域６の形成に際しては、斜めイオン注入を行うことで転送ゲート電極３の直下にまでＰＤ領域６を延在させることができ、後に形成される表面不純物領域７によってＰＤ領域６が完全に覆われてしまうことを防止できる。なお、ＰＤ領域６を転送ゲート電極３側にシフトさせるため、レジストマスクＲＭ２に設ける開口部は受光領域ＰＲ（図１）を完全に露出させるのではなく、ＰＤ領域６が素子分離絶縁膜２の端縁部から離れた位置に形成されるように、レジストマスクＲＭ２に設ける開口部の位置が設定される。
In forming the
なお、垂直イオン注入や通常の７度注入（ランダム注入）で不純物を注入した後、熱処理により転送ゲート電極３の直下にまでＰＤ領域６を延在させるようにしても良い。
The
レジストマスクＲＭ２を除去した後、図６に示す工程において、半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ３をパターニングする。レジストマスクＲＭ３は、ＦＤ領域８を形成する部分が開口部となったパターンを有し、当該レジストマスクＲＭ３の上部から、リン（Ｐ）またはヒ素（Ａｓ）等のＮ型不純物をイオン注入することで、Ｐ型ウエル領域１の表面内にＦＤ領域８を形成する。
After removing the resist mask RM2, in the step shown in FIG. 6, the resist mask RM3 is patterned on the main surface of the semiconductor substrate SB by photolithography. The resist mask RM3 has a pattern in which a portion where the
なお、このときの注入条件は、数１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１×１０13〜１×１０15／ｃｍ2のドーズ量とするが、先に説明したように、ＦＤ領域８の不純物濃度は、ＰＤ領域６よりも濃く、ＦＤ領域１０よりも薄くなるように設定するので、ＰＤ領域６およびＦＤ領域１０の不純物濃度によってＦＤ領域８のドーズ量も変わる。
The implantation conditions at this time are energy of several tens of keV to 100 keV and a dose of 1 × 10 13 to 1 × 10 15 / cm 2 , but as described above, the impurity concentration of the
レジストマスクＲＭ３を除去した後、図７に示す工程において、半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ４をパターニングする。レジストマスクＲＭ４は、低濃度ＳＤ領域９を形成する部分が開口部となったパターンを有し、当該レジストマスクＲＭ４の上部から、リン（Ｐ）またはヒ素（Ａｓ）等のＮ型不純物をイオン注入することで、Ｐ型ウエル領域１の表面内に低濃度ＳＤ領域９を形成する。
After removing the resist mask RM3, in the step shown in FIG. 7, the resist mask RM4 is patterned on the main surface of the semiconductor substrate SB by photolithography. The resist mask RM4 has a pattern in which a portion where the low-concentration SD region 9 is formed becomes an opening, and N-type impurities such as phosphorus (P) or arsenic (As) are ion-implanted from above the resist mask RM4. As a result, a low concentration SD region 9 is formed in the surface of the P-
なお、このときの注入条件は、３０ｋｅＶ〜１００ｋｅＶのエネルギーで、１×１０13〜１×１０15／ｃｍ2のドーズ量とするが、後に形成するＦＤ領域１０の不純物濃度によって低濃度ＳＤ領域９のドーズ量も変わる。
The implantation conditions at this time are energy of 30 keV to 100 keV and a dose of 1 × 10 13 to 1 × 10 15 / cm 2 , but the low concentration SD region 9 depends on the impurity concentration of the
レジストマスクＲＭ４を除去した後、図８に示す工程において、半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ５をパターニングする。レジストマスクＲＭ５は、受光領域ＰＲ（図１）を形成する部分が開口部となったパターンを有し、当該レジストマスクＲＭ５の上部から、ボロン（Ｂ）または二フッ化ボロン（ＢＦ2）等のＰ型不純物をイオン注入することで、ＰＤ領域６の表面内に表面不純物領域７を形成する。
After removing the resist mask RM4, in the step shown in FIG. 8, the resist mask RM5 is patterned on the main surface of the semiconductor substrate SB by photolithography. The resist mask RM5 has a pattern in which a portion where the light receiving region PR (FIG. 1) is formed becomes an opening, and boron (B), boron difluoride (BF 2 ), or the like is formed from above the resist mask RM5. A
なお、このときの注入条件は、１０ｋｅＶ〜５０ｋｅＶのエネルギーで、１×１０13〜１×１０15／ｃｍ2のドーズ量とする。 The implantation conditions at this time are energy of 10 keV to 50 keV and a dose amount of 1 × 10 13 to 1 × 10 15 / cm 2 .
レジストマスクＲＭ５を除去した後、図９に示す工程において受光領域ＰＲを覆うレジストマスクＲＭ６を形成し、レジストマスクＲＭ６上およびレジストマスクＲＭ６で覆われない半導体基板ＳＢ上に、例えばＴＥＯＳ（tetra ethyl orthosilicate）を用いて酸化膜を形成する。 After removing the resist mask RM5, a resist mask RM6 covering the light receiving region PR is formed in the step shown in FIG. 9, and, for example, TEOS (tetraethyl orthosilicate) is formed on the resist mask RM6 and the semiconductor substrate SB not covered with the resist mask RM6. ) Is used to form an oxide film.
その後、上記酸化膜を異方性エッチングにより除去することで、転送ゲート電極３および１３の側面に、それぞれサイドウォール絶縁膜４および１４を形成する。このとき、ＦＤ領域８および低濃度ＳＤ領域９上のシリコン酸化膜ＯＸ１も除去され、転送ゲート電極３および１３の下部にはゲート絶縁膜５および１５が形成されるが、転送ゲート電極３の側面のうちレジストマスクＲＭ６で覆われた部分の側面にはサイドウォール絶縁膜は形成されず、また受光領域ＰＲ上のシリコン酸化膜ＯＸ１は除去されずに残り、ゲート絶縁膜５が受光領域ＰＲ上まで延在した構成となる。
Thereafter, the oxide film is removed by anisotropic etching to form sidewall insulating
レジストマスクＲＭ６を除去した後、図１０に示す工程において半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ７をパターニングする。レジストマスクＲＭ７は、ＦＤ領域１０を形成する部分が開口部となったパターンを有し、当該レジストマスクＲＭ７の上部から、ＰまたはＡｓ等のＮ型不純物をイオン注入することで、低濃度ＳＤ領域９の表面からＰ型ウエル領域１の内部にかけてＦＤ領域１０を形成する。
After removing the resist mask RM6, the resist mask RM7 is patterned on the main surface of the semiconductor substrate SB by photolithography in the step shown in FIG. The resist mask RM7 has a pattern in which a portion where the
なお、このときの注入条件は、数１０ｋｅＶ以上のエネルギーで、１×１０15／ｃｍ2以上のドーズ量とするが、先に説明したように、ＦＤ領域１０の不純物濃度つまりイオン注入量は、ＰＤ領域６およびＦＤ領域８よりも濃くなるように設定するので、ＰＤ領域６およびＦＤ領域８の不純物濃度によってＦＤ領域１０のドーズ量も変わる。
The implantation conditions at this time are energy of several tens keV or more and a dose amount of 1 × 10 15 / cm 2 or more. As described above, the impurity concentration of the
ＦＤ領域１０は、転送ゲート電極１３の側面に形成されたゲート絶縁膜１４の存在により、転送ゲート電極１３の側面から離れた位置に形成され、また、レジストマスクＲＭ７に設ける開口部の位置を、素子分離絶縁膜２の端縁部から離れた位置に設定することで、ＦＤ領域１０が素子分離絶縁膜２の端縁部からも離れた位置に形成されることになる。
The
以上の工程を経て図１（ａ）に示すＣＭＯＳイメージセンサ１００を得ることができる。なお、この後、半導体基板ＳＢ上を覆うように層間絶縁膜を形成する工程、当該層間絶縁膜上に配線層を形成する工程、層間絶縁膜を貫通して各不純物領域と配線層とを電気的に接続するコンタクトホールを形成する工程等を実行するが、これらについては従来的な技術であるので説明は省略する。
The
＜Ａ−４．効果＞
以上説明した本発明に係る実施の形態１のＣＭＯＳイメージセンサ１００によれば、ＰＤ領域６に蓄積された電荷をＦＤ領域８に転送して蓄積することができるので、当該転送動作を全ての画素において同時に行うことで、ＰＤ領域６での信号電荷の蓄積の開始および終了のタイミングを全ての画素で一致させることができ、電子シャッタ機能を有した固体撮像素子を得ることができる。
<A-4. Effect>
According to the
また、ＦＤ領域８は転送ゲート電極３および１３を形成した後に、転送ゲート電極３および１３を注入マスクとしてシリコン酸化膜ＯＸ１を介して自己整合的に形成されるので、ＦＤ領域８形成のためのレジストマスクＲＭ３の位置合わせに大きな製造マージンを持たせることができ、ＦＤ領域８を設けことによる製造コストの増加を抑制できるとともに、ＦＤ領域８と転送ゲート電極３および１３との位置関係が自己整合的に決まるので、電荷転送特性のばらつきを抑制することができる。
The
また、何れの不純物領域もゲート絶縁膜となるシリコン酸化膜ＯＸ１を形成した後に形成するので、ゲート酸化時に注入不純物がゲート絶縁膜に吸収されるなどして注入不純物の再分布が発生することがなく、電荷転送特性のばらつきを抑制できる。 In addition, since any impurity region is formed after forming the silicon oxide film OX1 serving as a gate insulating film, the implanted impurity may be redistributed due to the implanted impurity being absorbed by the gate insulating film during gate oxidation. Therefore, variation in charge transfer characteristics can be suppressed.
また、それぞれの不純物濃度がＰＤ領域６＜ＦＤ領域８＜ＦＤ領域１０となるようにＰＤ領域６、ＦＤ領域８およびＦＤ領域１０を形成することで、光電変換された信号電荷をＰＤ領域６からＦＤ領域８を介してＦＤ領域１０に確実に転送可能なポテンシャルを形成できる。
Further, by forming the
ここで、信号電荷の確実な転送においては、ＰＤ領域６、ＦＤ領域８およびＦＤ領域１０の深さが、ＰＤ領域６＞ＦＤ領域８＞ＦＤ領域１０となるようにＰＤ領域６、ＦＤ領域８およびＦＤ領域１０を形成することが望ましい。
Here, in the reliable transfer of signal charges, the
図１１には、各不純物の深さが上記大小関係を満たすように構成されたＣＭＯＳイメージセンサ１００Ａの１つの画素の断面構成を示す。なお、図１（ａ）に示したＣＭＯＳイメージセンサ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
FIG. 11 shows a cross-sectional configuration of one pixel of the
ここで、ＰＤ領域６、ＦＤ領域８およびＦＤ領域１０のそれぞれの深さは、ＰＤ領域６＞ＦＤ領域８＞ＦＤ領域１０となるような大小関係を有していることが望ましく、その場合の深さの定義としては、１×１０15〜１×１０17atoms／ｃｍ3の不純物濃度となっている部分の深さを指す。
Here, it is desirable that the depths of the
また、低濃度ＳＤ領域９およびＦＤ領域１０のように、複数の不純物領域が交わって存在しているような場合には、最も深くまで分布している不純物領域の深さを指す。
In addition, when a plurality of impurity regions exist such as the low concentration SD region 9 and the
不純物濃度の大小関係を、ＰＤ領域６＜ＦＤ領域８＜ＦＤ領域１０とする場合、各不純物領域での単位面積あたりの容量値の大小関係も、ＰＤ領域６＜ＦＤ領域８＜ＦＤ領域１０となる。
When the magnitude relationship of the impurity concentration is
一方、ＰＤ領域６で発生した電荷の全てを完全に転送するため、すなわち電荷をオーバーフローさせることなく転送するためには、各不純物領域での総容量値を同程度とする必要がある。
On the other hand, in order to completely transfer all the charges generated in the
このような条件を満たすためには、ＰＤ領域６＞ＦＤ領域８＞ＦＤ領域１０となるように各不純物領域の深さを設定し、不純物濃度の最も薄いＰＤ領域６では不純物深さを最も深くすることで、総容量値を他の不純物領域と同じにする。
In order to satisfy such conditions, the depth of each impurity region is set so that
これにより、ＣＭＯＳイメージセンサの平面レイアウトパターンを小さくできるという効果が得られる。 Thereby, the effect that the planar layout pattern of a CMOS image sensor can be made small is acquired.
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
図１２に、本発明に係る固体撮像素子の実施の形態２としてＣＭＯＳイメージセンサ２００の１つの画素の断面構成を示す。なお、図１（ａ）に示したＣＭＯＳイメージセンサ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
<B. Second Embodiment>
<B-1. Device configuration>
FIG. 12 shows a cross-sectional configuration of one pixel of a
図１２に示すように、ＣＭＯＳイメージセンサ２００においては、ＦＤ領域８の表面内に比較的浅い位置に分布するように、Ｐ型不純物を比較的高濃度（Ｐ+）に含む表面不純物領域１７が配設されている。
As shown in FIG. 12, in
＜Ｂ−２．製造方法＞
次に、ＣＭＯＳイメージセンサ２００の製造方法について図１３を用いて説明する。ＣＭＯＳイメージセンサ２００の製造方法は、基本的には図３〜図１０を用いて説明したＣＭＯＳイメージセンサ１００の製造方法と同じであるが、図８を用いて説明した表面不純物領域７の形成工程の代わりに、図１３に示す工程により表面不純物領域７および１７を同時に形成することになる。
<B-2. Manufacturing method>
Next, a manufacturing method of the
すなわち、図７に示す工程で形成したレジストマスクＲＭ４を除去した後、図１３に示す工程において、半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ１１をパターニングする。レジストマスクＲＭ１１は、受光領域ＰＲを形成する部分およびＦＤ領域８部分が開口部となったパターンを有し、当該レジストマスクＲＭ１１の上部から、ＢまたはＢＦ2等のＰ型不純物をイオン注入することで、ＰＤ領域６の表面内に表面不純物領域７を形成するとともに、ＦＤ領域８の表面内に表面不純物領域１７を形成する。
That is, after removing the resist mask RM4 formed in the step shown in FIG. 7, in the step shown in FIG. 13, the resist mask RM11 is patterned on the main surface of the semiconductor substrate SB by photolithography. The resist mask RM11 has a pattern in which a portion for forming the light receiving region PR and an
なお、このときの注入条件は、１０ｋｅＶ〜５０ｋｅＶのエネルギーで、１×１０13〜１×１０15／ｃｍ2のドーズ量とする。 The implantation conditions at this time are energy of 10 keV to 50 keV and a dose amount of 1 × 10 13 to 1 × 10 15 / cm 2 .
以後は、図９および図１０を用いて説明した工程を経てＣＭＯＳイメージセンサ２００が完成する。
Thereafter, the
＜Ｂ−３．効果＞
ＰＤ領域６で発生した電荷の全てを、損失なくＦＤ領域８を介してＦＤ領域１０に転送するためには、転送元となる不純物領域を完全に空乏化させることが望ましい。
<B-3. Effect>
In order to transfer all of the charges generated in the
ここで、ＦＤ領域８の表面内には表面不純物領域１７が設けられているので、両者に逆バイアスを印加すると、空乏層が表面不純物領域１７からＦＤ領域８内に伸びるように形成されるとともに、Ｐ型ウエル領域１からＦＤ領域８内に伸びるように形成されるので、ＦＤ領域８は上下から空乏層に挟まれることとなり、完全に空乏化されやすくなる。
Here, since the
ＦＤ領域８が完全に空乏化する、あるいはそれに近い状態になると、電荷が転送されずに残ることが防止されるので、残留電荷に起因するノイズの発生を抑制できる。
When the
また、一般にシリコン基板の表面には数多くのダングリングボンドが存在しており、ＦＤ領域８内の空乏層端が基板表面まで達すると表面リーク電流の発生原因となるが、表面不純物領域１７を設けることで、表面リーク電流を抑制できる。
In general, many dangling bonds exist on the surface of the silicon substrate. When the end of the depletion layer in the
＜Ｂ−４．変形例１＞
図１４に、ＣＭＯＳイメージセンサ２００の変形例１として、ＣＭＯＳイメージセンサ２００Ａの１つの画素の断面構成を示す。なお、図１２に示したＣＭＯＳイメージセンサ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
<B-4.
FIG. 14 shows a cross-sectional configuration of one pixel of a
図１４に示すように、ＣＭＯＳイメージセンサ２００Ａは、受光領域ＰＲ上からＦＤ領域８上にかけての領域を覆うように配設された表面保護膜２１を有している。
As shown in FIG. 14, the
表面保護膜２１は、ＴＥＯＳ酸化膜等の絶縁膜で構成され、転送ゲート電極３を完全に覆うとともに転送ゲート電極１３も半分程度覆い、転送ゲート電極３の全ての側面にはサイドウォール絶縁膜は形成されておらず、転送ゲート電極１３のうち表面保護膜２１に覆われない部分にのみサイドウォール絶縁膜１４が形成されている。そして、表面保護膜２１に覆われた領域ではシリコン酸化膜ＯＸ１が除去されずに残り、受光領域ＰＲ上およびＦＤ領域８上はシリコン酸化膜ＯＸ１で覆われている。なお、シリコン酸化膜ＯＸ１は転送ゲート電極３および１３の下部ではゲート絶縁膜となることは言うまでもない。
The surface
ここで、図１５を用いて表面保護膜２１の形成方法について説明する。
実施の形態２において図１３を用いて説明した工程を経た後、半導体基板ＳＢの全面に渡って、例えばＴＥＯＳを用いてシリコン酸化膜ＯＸ２１を形成する。
Here, a method of forming the surface
After the process described with reference to FIG. 13 in the second embodiment, the silicon oxide film OX21 is formed over the entire surface of the semiconductor substrate SB using, for example, TEOS.
その後、受光領域ＰＲ上からＦＤ領域８上にかけてのシリコン酸化膜ＯＸ２１を覆うように、フォトリソグラフィによりレジストマスクＲＭ２１をパターニングする。
Thereafter, the resist mask RM21 is patterned by photolithography so as to cover the silicon oxide film OX21 from the light receiving region PR to the
そして、当該レジストマスクＲＭ２１を用いて異方性エッチングを行うことで、転送ゲート電極１３の表面保護膜２１に覆われない部分にのみサイドウォール絶縁膜１４を形成するとともに、低濃度ＳＤ領域９上のシリコン酸化膜ＯＸ１が除去される。
Then, by performing anisotropic etching using the resist mask RM21, the
その後、レジストマスクＲＭ２１を除去することで、レジストマスクＲＭ２１で覆われた部分のシリコン酸化膜ＯＸ２１が表面保護膜２１として残る。
Thereafter, by removing the resist mask RM21, the portion of the silicon oxide film OX21 covered with the resist mask RM21 remains as the surface
以後は、図１０を用いて説明した工程を経てＣＭＯＳイメージセンサ２００Ａが完成する。
Thereafter, the
以上説明したように、受光領域ＰＲ上からＦＤ領域８上にかけての領域を覆うように表面保護膜２１を配設することで、受光領域ＰＲおよびＦＤ領域８の表面はサイドウォールエッチング等のドライエッチングに曝されることがないので、ダメージが生じることがなく、当該ダメージに起因する表面リーク電流を抑制できる。
As described above, by providing the surface
＜Ｂ−５．変形例２＞
図１６に、ＣＭＯＳイメージセンサ２００の変形例２として、ＣＭＯＳイメージセンサ２００Ｂの１つの画素の断面構成を示す。なお、図１２に示したＣＭＯＳイメージセンサ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
<B-5.
FIG. 16 shows a cross-sectional configuration of one pixel of a CMOS image sensor 200B as a second modification of the
図１６に示すように、ＣＭＯＳイメージセンサ２００Ｂは、受光領域ＰＲ上からＦＤ領域８上にかけての領域を覆うように配設された表面保護膜２１を有する点では図１４に示したＣＭＯＳイメージセンサ２００Ａと共通するが、ＣＭＯＳイメージセンサ２００Ｂにおいては、ＦＤ領域８と低濃度ＳＤ領域１９とが同じ注入条件で形成され、ＦＤ領域８と低濃度ＳＤ領域１９の不純物分布が同じになっている。
As shown in FIG. 16, the
このような構成を得るには、図３〜図５を用いて説明した工程を経てＰ型ウエル領域１の表面内にＰＤ領域６を形成した後、図６および図７を用いてそれぞれ説明したＦＤ領域８および低濃度ＳＤ領域９の形成工程の代わりに、図１７に示す工程により、ＦＤ領域８および低濃度ＳＤ領域１９を同時に形成する。
In order to obtain such a configuration, the
すなわち、図１７に示す工程において半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ３１をパターニングする。レジストマスクＲＭ３１は、ＦＤ領域８および低濃度ＳＤ領域１９を形成する部分が開口部となったパターンを有し、当該レジストマスクＲＭ３１の上部から、ＰまたはＡｓ等のＮ型不純物をイオン注入することで、Ｐ型ウエル領域１の表面内にＦＤ領域８および低濃度ＳＤ領域１９を形成する。
That is, in the step shown in FIG. 17, the resist mask RM31 is patterned on the main surface of the semiconductor substrate SB by photolithography. The resist mask RM31 has a pattern in which portions where the
このときの注入条件は、数１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１×１０13〜１×１０15／ｃｍ2のドーズ量とするが、先に説明したようにＦＤ領域８の不純物濃度は、ＰＤ領域６よりも濃く、ＦＤ領域１０よりも薄くなるように設定するので、ＰＤ領域６およびＦＤ領域１０の不純物濃度によってＦＤ領域８および低濃度ＳＤ領域１９のドーズ量も変わる。
The implantation conditions at this time are energy of several tens keV to 100 keV and a dose amount of 1 × 10 13 to 1 × 10 15 / cm 2. As described above, the impurity concentration of the
以後は、図１３、図１５および図１０を用いて説明した工程を経てＣＭＯＳイメージセンサ２００Ｂが完成する。 Thereafter, the CMOS image sensor 200B is completed through the steps described with reference to FIGS. 13, 15 and 10.
以上説明したように、ＦＤ領域８および低濃度ＳＤ領域１９を同じ注入条件で形成するので、イオン注入工程を１回分削減でき、またイオン注入工程に必要となるフォトリソグラフィ工程を１回分削減できるので、製造工程数を削減し、結果として製造コストを削減できる。
As described above, since the
なお、上記のような方法を採用する場合でも、ＰＤ領域６、ＦＤ領域８およびＦＤ領域１０の不純物濃度の大小関係は実施の形態１で説明した関係を保つことで、ＰＤ領域６で光電変換された電荷を損失なくＦＤ領域１０まで転送できることは言うまでもない。
Even when the method as described above is adopted, the
＜Ｂ−６．変形例３＞
図１８に、ＣＭＯＳイメージセンサ２００の変形例３として、ＣＭＯＳイメージセンサ２００Ｃの１つの画素の断面構成を示す。なお、図１２に示したＣＭＯＳイメージセンサ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
<B-6.
FIG. 18 illustrates a cross-sectional configuration of one pixel of a
図１８に示すように、ＣＭＯＳイメージセンサ２００Ｃは、受光領域ＰＲ上からＦＤ領域８上にかけての領域を覆うように配設された表面保護膜２１を有する点では図１４に示したＣＭＯＳイメージセンサ２００Ａと共通するが、ＣＭＯＳイメージセンサ２００Ｃにおいては、ＰＤ領域６とＦＤ領域１８とが同じ注入条件で形成され、ＰＤ領域６およびＦＤ領域１８の不純物分布が同じになっている。
As shown in FIG. 18, the
このような構成を得るには、図３、図４を用いて説明した工程を経て転送ゲート電極３および１３を形成した後、図５および図６を用いてそれぞれ説明したＰＤ領域６およびＦＤ領域８の形成工程の代わりに、図１９に示す工程により、ＰＤ領域６およびＦＤ領域１８を同時に形成する。
In order to obtain such a configuration, after forming the
すなわち、図１９に示す工程において半導体基板ＳＢの主面上にフォトリソグラフィによりレジストマスクＲＭ４１をパターニングする。レジストマスクＲＭ４１は、ＰＤ領域６およびＦＤ領域１８を形成する部分が開口部となったパターンを有し、当該レジストマスクＲＭ３１の上部から、ＰまたはＡｓ等のＮ型不純物を斜めイオン注入することで、Ｐ型ウエル領域１の表面内にＰＤ領域６およびＦＤ領域１８を形成する。
That is, in the step shown in FIG. 19, the resist mask RM41 is patterned on the main surface of the semiconductor substrate SB by photolithography. The resist mask RM41 has a pattern in which the portions where the
このときの注入条件は、数１００ｋｅＶのエネルギーで、１×１０12〜１×１０14／ｃｍ2のドーズ量とする。 The implantation conditions at this time are energy of several hundred keV and a dose amount of 1 × 10 12 to 1 × 10 14 / cm 2 .
なお、ＰＤ領域６およびＦＤ領域１８を、それぞれ転送ゲート電極３および１３側にシフトさせるため、レジストマスクＲＭ４１に設ける開口部は、ＰＤ領域６が素子分離絶縁膜２の端縁部から離れた位置に形成され、またＦＤ領域１８が転送ゲート電極３の端縁部から離れた位置に形成されるように、開口部の位置が設定される。
Since the
以後は、図７、図１３、図１５および図１０を用いて説明した工程を経てＣＭＯＳイメージセンサ２００Ｃが完成する。 Thereafter, the CMOS image sensor 200C is completed through the steps described with reference to FIG. 7, FIG. 13, FIG. 15, and FIG.
以上説明したように、ＰＤ領域６およびＦＤ領域１８を同じ注入条件で形成するので、イオン注入工程を１回分削減でき、またイオン注入工程に必要となるフォトリソグラフィ工程を１回分削減できるので、製造工程数を削減し、結果として製造コストを削減できる。
As described above, since the
また、斜めイオン注入によりＰＤ領域６およびＦＤ領域１８を形成するので、転送ゲート電極３および１３の直下に、それぞれＰＤ領域６およびＦＤ領域１８を延在させることができ、転送ゲート電極３および１３のオーバラップ領域を大きくして、転送パスを大きくでき、結果として損失の少ない転送を行うことができる。
Further, since the
＜Ｂ−７．平面レイアウトパターン例１＞
なお、斜めイオン注入によりＰＤ領域６およびＦＤ領域１８を同時に形成する場合の好適な平面レイアウトパターンを図２０に示す。
<B-7. Planar layout pattern example 1>
FIG. 20 shows a preferred planar layout pattern in the case where the
図２０において、平面形状が矩形のＰＤ領域６の一方の長辺に沿って転送ゲート電極３が配設され、転送ゲート電極３とゲート幅方向において並列するように転送ゲート電極１３が配設されている。
In FIG. 20, the
ＦＤ領域１８は、転送ゲート電極３と転送ゲート電極１３との間に挟まれた平面形状が矩形の領域であり、ＦＤ領域１８とＰＤ領域６とは並列して存在している。また、ＦＤ領域１８に並列するようにＦＤ領域１０が設けられており、ＦＤ領域１８およびＦＤ領域１０のゲート幅方向の長さは同じである。なお、図２０におけるＡ−Ａ線での断面構成が図１８に対応する。なお、図２０においては表面不純物領域７および１７、表面保護膜２１、サイドウォール絶縁膜１４等は便宜的に省略している。
The
このような平面レイアウトを採ることで、一度の斜めイオン注入によりＰＤ領域６およびＦＤ領域１８を形成することができる。
By adopting such a planar layout, the
なお、上記平面レイアウトは、ＣＭＯＳイメージセンサ２００Ｃに限定されるわけではなく、例えば図１２、図１４および図１６にそれぞれ示したＣＭＯＳイメージセンサ２００、２００Ａおよび２００Ｂに適用しても良いことは言うまでもない。その場合、図２０におけるＦＤ領域１８は、ＦＤ領域８として表されることは言うまでもない。
Note that the planar layout is not limited to the CMOS image sensor 200C, and may be applied to, for example, the
ここで、図２０の平面レイアウトを図１２に示すＣＭＯＳイメージセンサ２００に適用するものとした場合、ＰＤ領域６、ＦＤ領域８およびＦＤ領域１０の面積は、ＰＤ領域６＞ＦＤ領域８＞ＦＤ領域１０となるような大小関係を有している。
Here, when the planar layout of FIG. 20 is applied to the
先に説明したように、不純物濃度の大小関係を、ＰＤ領域６＜ＦＤ領域８＜ＦＤ領域１０とすることで、ＰＤ領域６で光電変換された電荷を損失することなくＦＤ領域１０まで転送できるが、一般的に不純物濃度が高い程、ＰＮ接合における接合リーク電流が大きくなる傾向にある。
As described above, by setting the impurity concentration relationship to
ここで問題となるのは、信号電荷の蓄積の開始および終了のタイミングを全画素において同じタイミングで行い、また、ＰＤ領域６からＦＤ領域８への電荷の転送も同じタイミングで行う電子シャッタ動作においては、ＦＤ領域８からＦＤ領域１０への電荷転送に際して、一番最初に電荷を転送する画素と、一番最後に電荷を転送する画素との間に、ある程度の待ち時間が生じることである。
The problem here is the electronic shutter operation in which the start and end timings of signal charge accumulation are performed at the same timing in all the pixels, and the charge transfer from the
この転送待ち時間の間にＰＮ接合リーク電流が多いと、転送のタイミングが後になるにつれてノイズによる画質劣化が生じる可能性がある。この問題は、ＦＤ領域８とＰ型ウエル領域１とのＰＮ接合において最も顕著となる。
If the PN junction leakage current is large during the transfer waiting time, the image quality may be deteriorated due to noise as the transfer timing is later. This problem is most noticeable in the PN junction between the
しかし、ＰＤ領域６＞ＦＤ領域８＞ＦＤ領域１０となるよう面積の大小関係を設定することで、ＰＮ接合リーク電流が発生しやすい不純物領域ほど面積が小さくなるので、ＰＮ接合リーク電流の総量は何れの不純物領域でもそれほど変わらず、ＰＮ接合リーク電流に起因する画質劣化を抑制できる。
However, by setting the size relationship so that
＜Ｂ−８．平面レイアウトパターン例２＞
上述したように、転送待ち時間におけるＦＤ領域８での電荷の損失を防止することは、ノイズによる画質劣化等のセンサ性能の低下を防止することにつながる。
<B-8. Planar layout pattern example 2>
As described above, preventing the loss of charge in the
一般にＬＯＣＯＳやＳＴＩ等の素子分離絶縁膜においては、その形成時のストレスに起因する転移や結晶欠陥が多く散在しており、これらが起因となってＰＮ接合リーク電流が生じやすいという性質がある。 In general, an element isolation insulating film such as LOCOS or STI has many dislocations and crystal defects due to stress at the time of formation, and PN junction leakage current is likely to occur due to these.
このようなＰＮ接合リーク電流を抑制するためには、図２１に示すようなＣＭＯＳイメージセンサの平面レイアウトパターンが有効である。なお、図２１においては図２０に示した平面レイアウトと同一の構成については同一の符号を付し、重複する説明は省略する。 In order to suppress such a PN junction leakage current, a planar layout pattern of a CMOS image sensor as shown in FIG. 21 is effective. In FIG. 21, the same components as those in the planar layout shown in FIG. 20 are denoted by the same reference numerals, and redundant description is omitted.
図２１に示すＦＤ領域８は素子分離絶縁膜２の端縁部２０から所定距離だけ離れるように配設されている。
The
ここで、図２１に示すＢ−Ｂ線での断面構成を図２２に示す。
図２２においては素子分離絶縁膜２（ここではＬＯＣＯＳ）の端縁部から距離Ｄだけ離れた位置に端縁部が存在するようにＦＤ領域８が形成されており、素子分離絶縁膜２とＦＤ領域８との間にはＰ型ウエル領域１が存在している。
Here, FIG. 22 shows a cross-sectional structure taken along line BB shown in FIG.
In FIG. 22, the
なお、距離ＤはＬＯＣＯＳにおいてはバーズビーク長よりも長くなるように設定されており、例えばバーズビーク長が０．２μｍ〜０．３μｍであると想定される場合は０．５μｍ程度に設定される。 The distance D is set to be longer than the bird's beak length in LOCOS. For example, when the bird's beak length is assumed to be 0.2 μm to 0.3 μm, the distance D is set to about 0.5 μm.
このように、ＦＤ領域８を素子分離絶縁膜２の端縁部２０から所定距離だけ離して形成することで、素子分離絶縁膜２の近傍に存在する転移や結晶欠陥に起因するＰＮ接合リーク電流を低減することができ、画質劣化を抑制できる。
Thus, by forming the
なお、以上の説明では、Ｐ型ウエル領域１によってＦＤ領域８と素子分離絶縁膜２とを隔てる構成を説明したが、ＦＤ領域８と素子分離絶縁膜２との間に、Ｐ型不純物を導入してＰ型不純物領域を形成する構成としても良い。
In the above description, the configuration in which the
また、図２２においては簡略化のためＦＤ領域８の表面内にはＰ型の表面不純物領域１７を示していないが、表面不純物領域１７を設けても良いことは言うまでもなく、その場合には、ＦＤ領域８が完全に空乏化されやすくなり、電荷が転送されずに残ることが防止されるので、残留電荷に起因するノイズの発生を抑制できる。
In FIG. 22, the P-type
また、半導体基板ＳＢ表面でのダングリングボンドの存在に起因する表面リーク電流を抑制できるので、電流リークの抑制効果が大きくなる。 In addition, since the surface leakage current due to the presence of dangling bonds on the surface of the semiconductor substrate SB can be suppressed, the effect of suppressing current leakage is increased.
＜Ｂ−９．平面レイアウトパターン例３＞
本発明に係るＣＭＯＳイメージセンサの平面レイアウトパターンとしては、図２３に示すような構成を採ることもできる。なお、図２３においては図２０に示した平面レイアウトと同一の構成については同一の符号を付し、重複する説明は省略する。
<B-9. Planar layout pattern example 3>
As a planar layout pattern of the CMOS image sensor according to the present invention, a configuration as shown in FIG. 23 can be adopted. In FIG. 23, the same components as those in the planar layout shown in FIG. 20 are denoted by the same reference numerals, and redundant description is omitted.
図２３に示す平面レイアウトにおいては、ＦＤ領域１０Ａのゲート幅方向の長さがＦＤ領域８よりも短く形成され、転送ゲート電極１３はゲート幅が転送ゲート電極３よりも実質的に狭くなった構成となっている。
In the planar layout shown in FIG. 23, the length of the
このような構成を採ることで、転送ゲート電極１３と、ＦＤ領域８および１０Ａによって構成されるＮチャネル型のＭＯＳトランジスタ（電荷転送トランジスタ）のソース/ドレイン間のリーク電流を小さく抑えることができ、ＦＤ領域８におけるリーク電流の発生、すなわち電荷の損失を低減することができる。
By adopting such a configuration, the leakage current between the source / drain of the N-channel MOS transistor (charge transfer transistor) constituted by the
なお、転送ゲート電極１３の実質的なゲート幅は、電荷転送に要する時間と、ソース/ドレイン間のリーク電流の低減の効果とを考慮し、電荷転送に要する時間が長くなり過ぎて、ＣＭＯＳイメージセンサの撮像速度を大幅に低下させないように設定される。
Note that the substantial gate width of the
＜Ｂ−１０．平面レイアウトパターン例４＞
本発明に係るＣＭＯＳイメージセンサの平面レイアウトパターンとしては、図２４に示すような構成を採ることもできる。なお、図２４においては図２０に示した平面レイアウトと同一の構成については同一の符号を付し、重複する説明は省略する。
<B-10. Planar Layout Pattern Example 4>
As a planar layout pattern of the CMOS image sensor according to the present invention, a configuration as shown in FIG. 24 can be adopted. In FIG. 24, the same components as those in the planar layout shown in FIG.
図２４に示す平面レイアウトにおいては、ＦＤ領域８とＦＤ領域１０との間の転送ゲート電極１３Ａ（第２の転送ゲート電極）のゲート長が転送ゲート電極３のゲート長よりも長くなるように形成されている。
24, the gate length of the
このような構成を採ることで、転送ゲート電極１３Ａと、ＦＤ領域８および１０によって構成されるＮチャネル型のＭＯＳトランジスタ（電荷転送トランジスタ）のホットキャリア耐性を改善することができる。
By adopting such a configuration, it is possible to improve hot carrier resistance of the N-channel MOS transistor (charge transfer transistor) constituted by the
すなわち、転送ゲート電極１３Ａと、ＦＤ領域８および１０によって構成される電荷転送トランジスタは、ソースおよびドレイン、すなわちＦＤ領域８および１０の不純物濃度が高いため、転送ゲート電極３と、ＰＤ領域６およびＦＤ領域８によって構成されるＮチャネル型の電荷転送トランジスタよりもホットキャリア耐性が弱いという可能性があるが、転送ゲート電極１３Ａのゲート長を転送ゲート電極３よりも長くすることで、転送ゲート電極１３Ａの端縁部での電界を弱めてホットキャリア耐性を改善することができる。
That is, since the charge transfer transistor constituted by the
なお、転送ゲート電極１３Ａのゲート長は、電荷転送に要する時間が長くなり過ぎて、ＣＭＯＳイメージセンサの撮像速度を大幅に低下させないように設定される。
The gate length of the
＜Ｂ−１１．平面レイアウトパターン例５＞
本発明に係るＣＭＯＳイメージセンサの平面レイアウトパターンとしては、図２５に示すような構成を採ることもできる。なお、図２５においては図２０に示した平面レイアウトと同一の構成については同一の符号を付し、重複する説明は省略する。
<B-11. Planar Layout Pattern Example 5>
As a planar layout pattern of the CMOS image sensor according to the present invention, a configuration as shown in FIG. 25 can be adopted. In FIG. 25, the same components as those in the planar layout shown in FIG.
図２５に示す平面レイアウトにおいては、ＰＤ領域６とＦＤ領域８との間の転送ゲート電極３Ａ（第１の転送ゲート電極）のゲート長が転送ゲート電極１３のゲート長よりも長くなるように形成されている。
25, the gate length of the
ＰＤ領域６は光電変換の際に光を効率良く吸収および変換するために、Ｐ型ウエル領域１と反対導電型の不純物を数１００ｋｅＶという高エネルギーでイオン注入して、深く形成される。
The
一方、ＦＤ領域８では光電変換をすることはないので、ＦＤ領域８を形成するための不純物の注入エネルギーは、数１０ｋｅＶ程の比較的低いエネルギーに設定し、ＦＤ領域８はＰＤ領域６に比べて浅い位置に形成される。
On the other hand, since photoelectric conversion is not performed in the
また、ＰＤ領域６は、実施の形態１において図５を用いて説明したように、斜めイオン注入を行うことで転送ゲート電極３の直下にまでＰＤ領域６を延在させる、あるいは熱処理により転送ゲート電極３の直下にまでＰＤ領域６を延在させるものとしたが、このような構成を採ると、ＰＤ領域６とＦＤ領域８との距離が短くなり、また、ＰＤ領域６の分布が非常に深いことからパンチスルーを起こす可能性がある。
Further, as described with reference to FIG. 5 in the first embodiment, the
しかし、転送ゲート電極３Ａのゲート長を転送ゲート電極１３よりも長くすることで、転送ゲート電極３Ａと、ＰＤ領域６およびＦＤ領域８によって構成されるＮチャネル型の電荷転送トランジスタにおいてパンチスルーを起こしにくくなる。
However, by making the gate length of the
＜Ｂ−１２．平面レイアウトパターン例６＞
以上説明した本発明に係るＣＭＯＳイメージセンサの平面レイアウトパターン例１〜５においては、転送ゲート電極３（３Ａ）と並列するように転送ゲート電極１３（１３Ａ）が設けられた構成を示したが、これに限定されるものではなく、例えば図２６に示すようなレイアウトパターンを採用しても良い。
<B-12. Planar Layout Pattern Example 6>
In the planar layout pattern examples 1 to 5 of the CMOS image sensor according to the present invention described above, the configuration in which the transfer gate electrode 13 (13A) is provided in parallel with the transfer gate electrode 3 (3A) is shown. For example, a layout pattern as shown in FIG. 26 may be adopted.
すなわち、図２６に示す平面レイアウトにおいては、転送ゲート電極３のゲート幅方向に対して転送ゲート電極１３のゲート幅方向が直交するように転送ゲート電極１３が配設され、ＦＤ領域の平面形状はＬ字型をなしている。
That is, in the planar layout shown in FIG. 26, the
このような平面レイアウトにおけるＣ−Ｃ線での断面形状は、例えば図１２に示すＣＭＯＳイメージセンサ２００と同じである。
The cross-sectional shape taken along line CC in such a planar layout is the same as that of the
また、転送ゲート電極３と転送ゲート電極１３との位置関係は、ゲート幅方向が直交する関係に限定されるものではなく、９０度以上の角度を有するように配置されていても良く、複数の画素を面積効率良く配置できるように設定すれば良い。
Further, the positional relationship between the
＜Ｂ−１３．画素の接続例１＞
以上説明した本発明に係るＣＭＯＳイメージセンサの画素（第１の画素）を複数配設して画素アレイが構成されるが、当該画素アレイについては１つ１つの画素に個々に増幅トランジスタを接続するのではなく、複数の画素を１つの増幅トランジスタに共通に接続する構成としても良い。
<B-13. Pixel connection example 1>
A pixel array is configured by arranging a plurality of pixels (first pixels) of the CMOS image sensor according to the present invention described above. In the pixel array, an amplification transistor is connected to each pixel individually. Instead of this, a configuration may be adopted in which a plurality of pixels are commonly connected to one amplification transistor.
例えば、図２７には２つの画素を１つの増幅トランジスタＱ４に共通に接続した構成を示している。 For example, FIG. 27 shows a configuration in which two pixels are commonly connected to one amplification transistor Q4.
ここで、図２７における各ＣＭＯＳイメージセンサの画素１つのレイアウトパターンは、図２３に示したレイアウトパターンと同じであり、同一の構成については同一の符号を付し、重複する説明は省略する。 Here, the layout pattern of one pixel of each CMOS image sensor in FIG. 27 is the same as the layout pattern shown in FIG. 23, and the same components are denoted by the same reference numerals, and redundant description is omitted.
図２７に示すように、各ＣＭＯＳイメージセンサのＦＤ領域１０は、それぞれコンタクトホールＣＨを介して、増幅トランジスタＱ４のゲートに接続される配線ＷＬに接続されている。
As shown in FIG. 27, the
図２８には上述した構成を回路図レベルで表している。なお、図２８において図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。 FIG. 28 shows the above configuration at a circuit diagram level. In FIG. 28, the same components as those shown in FIG. 2 are denoted by the same reference numerals, and redundant description is omitted.
このように、複数の画素を１つの増幅トランジスタに共通に接続することで、増幅トランジスタの個数を削減してレイアウト面積を低減することができる。 Thus, by connecting a plurality of pixels in common to one amplification transistor, the number of amplification transistors can be reduced and the layout area can be reduced.
＜Ｂ−１４．画素の接続例２＞
図２７に示した画素の接続例では、それぞれが２つのＦＤ領域８および１０を有する複数のＣＭＯＳイメージセンサを１つの増幅トランジスタに共通に接続する構成を示したが、図２９に示すように、本発明に係る２つのＦＤ領域を有するＣＭＯＳイメージセンサと、１つのＦＤ領域を有する従来のＣＭＯＳイメージセンサとを１つの増幅トランジスタＱ４に共通に接続する構成としても良い。
<B-14. Pixel connection example 2>
In the pixel connection example shown in FIG. 27, a configuration in which a plurality of CMOS image sensors each having two FD
すなわち、図２９においてはＦＤ領域８および１０を有する本発明に係るＣＭＯＳイメージセンサの１つの画素（第１の画素）と、ＰＤ領域６１から転送ゲート電極３１を介してＦＤ領域１０１に電荷を転送する従来的なＣＭＯＳイメージセンサの１つの画素（第２の画素）とが示され、ＦＤ領域１０および１０１は、それぞれコンタクトホールＣＨを介して、増幅トランジスタＱ４のゲートに接続される配線ＷＬに接続されている。ここで、従来的なＣＭＯＳイメージセンサは、電子シャッタ機能を有していない。
That is, in FIG. 29, the charge is transferred from one pixel (first pixel) of the CMOS image sensor according to the present invention having the
このような構成を採用することで、電子シャッタ機能を有する画素が１つ置きに配設されているような画素アレイにおいて、増幅トランジスタの個数を削減してレイアウト面積を低減することができる。 By adopting such a configuration, the layout area can be reduced by reducing the number of amplification transistors in a pixel array in which every other pixel having an electronic shutter function is arranged.
＜Ｂ−１５．遮光膜の配設例＞
図３０にＣＭＯＳイメージセンサ２００Ａの上方に遮光膜３０を配設した構成を示す。
<B-15. Example of arrangement of light shielding film>
FIG. 30 shows a configuration in which the
図３０において、図１４を用いて説明したＣＭＯＳイメージセンサ２００Ａ上を層間絶縁膜ＺＬで覆い、その主面上に遮光膜３０が配設されている。
In FIG. 30, the
遮光膜３０は、少なくともＦＤ領域８および１０の形成領域上を覆い、ＰＤ領域６の上方には設けられていない。なお、遮光膜３０の材質としては、層間絶縁膜ＺＬ上に配設される配線層と同じ材質で構成され、例えばアルミニウム等の金属で構成される。
The
このように、遮光膜３０を備えることで、ＦＤ領域８に電荷を保持している期間に、ＦＤ領域８に直接または間接的に光が入射し、ＦＤ領域８で光電変換されて、保持している電荷に影響を与えることが防止できる。
As described above, by providing the
なお、遮光膜３０の大きさは、ＣＭＯＳイメージセンサ２００Ａにおいて製造プロセスのばらつきが生じ、ＦＤ領域８および１０の形成位置にずれが生じた場合でも、ＦＤ領域８および１０確実に覆うことができるようにマージンを含むように設定される。
It should be noted that the size of the
なお、上記では、ＣＭＯＳイメージセンサ２００Ａ上に遮光膜３０を設けた例を示したが、これに限定されるものではなく、実施の形態１および２において説明した何れのＣＭＯＳイメージセンサの上方に設けても良いことは言うまでもない。
In the above description, the example in which the
以上、本発明に係る実施の形態１および２について説明したが、これらの実施の形態においては、電荷転送トランジスタをＮＭＯＳトランジスタで構成した例を示したが、これに限るものではなく、ＰＭＯＳトランジスタで構成しても良く、その場合にはＰ型、Ｎ型の導電型を全ての構成について反対にすれば良い。 As described above, the first and second embodiments according to the present invention have been described. In these embodiments, the example in which the charge transfer transistor is configured by an NMOS transistor has been described. However, the present invention is not limited to this. In this case, the P-type and N-type conductivity types may be reversed for all the configurations.
１ Ｐ型ウエル領域、３，３Ａ，１３，１３Ａ，３１ 転送ゲート電極、６，６１ ＰＤ領域、８，１０，１０１ ＦＤ領域、Ｑ４ 増幅トランジスタ。
1 P-type well region, 3, 3A, 13, 13A, 31 transfer gate electrode, 6, 61 PD region, 8, 10, 101 FD region, Q4 amplification transistor.
Claims (15)
前記フォトダイオード領域に蓄積された信号電荷を転送する第１の電荷転送部と、
前記半導体領域の表面内に配設され、前記第１の電荷転送部によって転送される信号電荷を保持する第２導電型の第１のフローティングディフュージョン領域と、
前記第１のフローティングディフュージョン領域に保持されている信号電荷を転送する第２の電荷転送部と、
前記半導体領域の表面内に配設され、前記第２の電荷転送部によって転送される信号電荷を保持する第２導電型の第２のフローティングディフュージョン領域と、を有した第１の画素を複数備え、
前記フォトダイオード領域、前記第１および第２のフローティングディフュージョン領域の不純物濃度は、前記フォトダイオード領域の濃度が最も低く、前記第１のフローティングディフュージョン領域、前記第２のフローティングディフュージョン領域の順で濃度が高くなるように設定される、固体撮像素子。 A second conductivity type photodiode region disposed within the surface of the first conductivity type semiconductor region and generating and storing electric charge according to incident light by photoelectric conversion;
A first charge transfer unit that transfers signal charges accumulated in the photodiode region;
A first floating diffusion region of a second conductivity type disposed in the surface of the semiconductor region and holding a signal charge transferred by the first charge transfer unit;
A second charge transfer unit for transferring signal charges held in the first floating diffusion region;
A plurality of first pixels having a second conductivity type second floating diffusion region disposed within a surface of the semiconductor region and holding a signal charge transferred by the second charge transfer unit; ,
The impurity concentration of the photodiode region and the first and second floating diffusion regions is the lowest in the photodiode region, and the concentration is in the order of the first floating diffusion region and the second floating diffusion region. A solid-state image sensor that is set to be higher.
前記第２の電荷転送部は、前記第１のフローティングディフュージョン領域と前記第２のフローティングディフュージョン領域との間の前記半導体領域上に配設された第２の転送ゲート電極を有し、
前記フォトダイオード領域および前記第１のフローティングディフュージョン領域を覆うとともに、前記第１の転送ゲート電極を完全に覆い、前記第２の転送ゲート電極の前記第１のフローティングディフュージョン領域側の側面を少なくとも覆うように配設された表面保護膜をさらに備える、請求項１記載の固体撮像素子。 The first charge transfer unit includes a first transfer gate electrode disposed on the semiconductor region between the photodiode region and the first floating diffusion region,
The second charge transfer unit has a second transfer gate electrode disposed on the semiconductor region between the first floating diffusion region and the second floating diffusion region,
The photodiode region and the first floating diffusion region are covered, the first transfer gate electrode is completely covered, and at least a side surface of the second transfer gate electrode on the first floating diffusion region side is covered. The solid-state imaging device according to claim 1, further comprising a surface protective film disposed on the surface.
前記第２の電荷転送部は、前記第１のフローティングディフュージョン領域と前記第２のフローティングディフュージョン領域との間の前記半導体領域上に配設された第２の転送ゲート電極を有し、
前記第１のフローティングディフュージョン領域が配設された側とは反対側の前記第２の転送ゲート電極の側面外方の前記半導体領域の表面内に、前記第２のフローティングディフュージョン領域よりも浅い位置に分布するように配設され、前記第２のフローティングディフュージョン領域よりも低濃度の第２導電型の低濃度ソース・ドレイン領域をさらに備える、請求項１記載の固体撮像素子。 The first charge transfer unit includes a first transfer gate electrode disposed on the semiconductor region between the photodiode region and the first floating diffusion region,
The second charge transfer unit has a second transfer gate electrode disposed on the semiconductor region between the first floating diffusion region and the second floating diffusion region,
In the surface of the semiconductor region outside the side surface of the second transfer gate electrode opposite to the side on which the first floating diffusion region is disposed, at a position shallower than the second floating diffusion region. 2. The solid-state imaging device according to claim 1, further comprising a low-concentration source / drain region of a second conductivity type that is disposed so as to be distributed and has a lower concentration than the second floating diffusion region.
前記第２の電荷転送部は、前記第１のフローティングディフュージョン領域と前記第２のフローティングディフュージョン領域との間の前記半導体領域上に配設された第２の転送ゲート電極を有し、
前記第１および第２の転送ゲート電極はゲート幅方向において並列するように配設される、請求項１記載の固体撮像素子。 The first charge transfer unit includes a first transfer gate electrode disposed on the semiconductor region between the photodiode region and the first floating diffusion region,
The second charge transfer unit has a second transfer gate electrode disposed on the semiconductor region between the first floating diffusion region and the second floating diffusion region,
The solid-state imaging device according to claim 1, wherein the first and second transfer gate electrodes are arranged in parallel in the gate width direction.
前記第２の電荷転送部は、前記第１のフローティングディフュージョン領域と前記第２のフローティングディフュージョン領域との間の前記半導体領域上に配設された第２の転送ゲート電極を有し、
前記第１のフローティングディフュージョン領域の外縁のうち前記第１および第２の転送ゲート電極に沿った端縁部以外の端縁部は、素子分離絶縁膜から間隔を空けて配設される、請求項１記載の固体撮像素子。 The first charge transfer unit includes a first transfer gate electrode disposed on the semiconductor region between the photodiode region and the first floating diffusion region,
The second charge transfer unit has a second transfer gate electrode disposed on the semiconductor region between the first floating diffusion region and the second floating diffusion region,
The edge portion other than the edge portions along the first and second transfer gate electrodes among the outer edges of the first floating diffusion region is disposed at a distance from the element isolation insulating film. The solid-state imaging device according to 1.
前記第２の電荷転送部は、前記第１のフローティングディフュージョン領域と前記第２のフローティングディフュージョン領域との間の前記半導体領域上に配設された第２の転送ゲート電極を有し、
前記第２の転送ゲート電極のゲート幅は、前記第１の転送ゲート電極のゲート幅よりも短い、請求項１記載の固体撮像素子。 The first charge transfer unit includes a first transfer gate electrode disposed on the semiconductor region between the photodiode region and the first floating diffusion region,
The second charge transfer unit has a second transfer gate electrode disposed on the semiconductor region between the first floating diffusion region and the second floating diffusion region,
The solid-state imaging device according to claim 1, wherein a gate width of the second transfer gate electrode is shorter than a gate width of the first transfer gate electrode.
前記第２の電荷転送部は、前記第１のフローティングディフュージョン領域と前記第２のフローティングディフュージョン領域との間の前記半導体領域上に配設された第２の転送ゲート電極を有し、
前記第２の転送ゲート電極のゲート長は、前記第１の転送ゲート電極よりも長い、請求項１記載の固体撮像素子。 The first charge transfer unit includes a first transfer gate electrode disposed on the semiconductor region between the photodiode region and the first floating diffusion region,
The second charge transfer unit has a second transfer gate electrode disposed on the semiconductor region between the first floating diffusion region and the second floating diffusion region,
The solid-state imaging element according to claim 1, wherein a gate length of the second transfer gate electrode is longer than that of the first transfer gate electrode.
前記第２の電荷転送部は、前記第１のフローティングディフュージョン領域と前記第２のフローティングディフュージョン領域との間の前記半導体領域上に配設された第２の転送ゲート電極を有し、
前記第２の転送ゲート電極のゲート長は、前記第１の転送ゲート電極よりも短い、請求項１記載の固体撮像素子。 The first charge transfer unit includes a first transfer gate electrode disposed on the semiconductor region between the photodiode region and the first floating diffusion region,
The second charge transfer unit has a second transfer gate electrode disposed on the semiconductor region between the first floating diffusion region and the second floating diffusion region,
The solid-state imaging device according to claim 1, wherein a gate length of the second transfer gate electrode is shorter than that of the first transfer gate electrode.
前記第２のフォトダイオード領域に蓄積された信号電荷を転送する第３の電荷転送部と、
前記半導体領域の表面内に配設され、前記第３の電荷転送部によって転送される信号電荷を保持する第２導電型の第３のフローティングディフュージョン領域と、を有した第２の画素を複数さらに備え、
前記複数の第１の画素のうち、少なくとも１つの前記第２のフローティングディフュージョン領域と、
前記複数の第２の画素のうち、少なくとも１つの前記第３のフローティングディフュージョン領域とを、信号電荷を増幅するトランジスタのゲートに共通に接続する、請求項１記載の固体撮像素子。 A second photodiode region of a second conductivity type disposed within the surface of the semiconductor region and generating and storing a charge according to incident light by photoelectric conversion;
A third charge transfer unit for transferring signal charges accumulated in the second photodiode region;
A plurality of second pixels each having a second conductivity type third floating diffusion region disposed within the surface of the semiconductor region and holding a signal charge transferred by the third charge transfer unit; Prepared,
At least one second floating diffusion region of the plurality of first pixels; and
2. The solid-state imaging device according to claim 1, wherein at least one third floating diffusion region of the plurality of second pixels is commonly connected to a gate of a transistor that amplifies a signal charge.
The solid-state imaging device according to claim 1, further comprising a light shielding film provided above a region where the first and second floating diffusion regions are formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005237083A JP2007053217A (en) | 2005-08-18 | 2005-08-18 | Solid-state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005237083A JP2007053217A (en) | 2005-08-18 | 2005-08-18 | Solid-state imaging device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007053217A true JP2007053217A (en) | 2007-03-01 |
Family
ID=37917464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005237083A Pending JP2007053217A (en) | 2005-08-18 | 2005-08-18 | Solid-state imaging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007053217A (en) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243744A (en) * | 2006-03-10 | 2007-09-20 | Nikon Corp | Solid-state imaging device and electronic camera using the same |
| JP2008072470A (en) * | 2006-09-14 | 2008-03-27 | Nikon Corp | Photoelectric conversion element and imaging apparatus |
| JP2010056515A (en) * | 2008-08-01 | 2010-03-11 | Sony Corp | Solid-state imaging device, method for manufacturing the same, and imaging apparatus |
| EP2277199A1 (en) * | 2008-05-09 | 2011-01-26 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| JP2011049524A (en) * | 2009-07-27 | 2011-03-10 | Sony Corp | Solid-state imaging element, and method of manufacturing the same |
| JP2012129797A (en) * | 2010-12-15 | 2012-07-05 | Sony Corp | Solid state imaging sensor, driving method and electronic apparatus |
| US8462247B2 (en) | 2009-07-29 | 2013-06-11 | Samsung Electronics Co., Ltd. | Single gate pixel and operation method of single gate pixel |
| JP2013165279A (en) * | 2013-03-28 | 2013-08-22 | Canon Inc | Photoelectric conversion device and imaging system using the same |
| JP5539373B2 (en) * | 2009-10-09 | 2014-07-02 | キヤノン株式会社 | Solid-state imaging device and manufacturing method thereof |
| JP2015188049A (en) * | 2014-03-14 | 2015-10-29 | キヤノン株式会社 | Solid state image pickup device and image pickup system |
| JP2016046420A (en) * | 2014-08-25 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device and method of manufacturing the same |
| JP2016100509A (en) * | 2014-11-25 | 2016-05-30 | セイコーエプソン株式会社 | Solid-state imaging apparatus and method for manufacturing the same |
| JP2016178143A (en) * | 2015-03-19 | 2016-10-06 | セイコーエプソン株式会社 | Solid-state imaging element and manufacturing method thereof |
| JP2017033996A (en) * | 2015-07-29 | 2017-02-09 | キヤノン株式会社 | Manufacturing method of solid-state image pickup device |
| JP2017152481A (en) * | 2016-02-23 | 2017-08-31 | 株式会社リコー | Pixel unit and image pick-up device |
-
2005
- 2005-08-18 JP JP2005237083A patent/JP2007053217A/en active Pending
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4710660B2 (en) * | 2006-03-10 | 2011-06-29 | 株式会社ニコン | Solid-state imaging device and electronic camera using the same |
| JP2007243744A (en) * | 2006-03-10 | 2007-09-20 | Nikon Corp | Solid-state imaging device and electronic camera using the same |
| JP2008072470A (en) * | 2006-09-14 | 2008-03-27 | Nikon Corp | Photoelectric conversion element and imaging apparatus |
| US10727266B2 (en) | 2008-05-09 | 2020-07-28 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| US9419038B2 (en) | 2008-05-09 | 2016-08-16 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| EP2277199A1 (en) * | 2008-05-09 | 2011-01-26 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| US11600650B2 (en) | 2008-05-09 | 2023-03-07 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| US10283546B2 (en) | 2008-05-09 | 2019-05-07 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| US11114487B2 (en) | 2008-05-09 | 2021-09-07 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| US10636828B2 (en) | 2008-05-09 | 2020-04-28 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| US8552353B2 (en) | 2008-05-09 | 2013-10-08 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and imaging system using the same |
| EP2277199A4 (en) * | 2008-05-09 | 2014-04-30 | Canon Kk | Photoelectric conversion apparatus and imaging system using the same |
| JP2010056515A (en) * | 2008-08-01 | 2010-03-11 | Sony Corp | Solid-state imaging device, method for manufacturing the same, and imaging apparatus |
| US8953077B2 (en) | 2008-08-01 | 2015-02-10 | Sony Corporation | Solid-state imaging device, method for manufacturing solid-state imaging device, and imaging apparatus |
| US8525909B2 (en) | 2008-08-01 | 2013-09-03 | Sony Corporation | Solid-state imaging device, method for manufacturing solid-state imaging device, and imaging apparatus |
| US9024361B2 (en) | 2009-07-27 | 2015-05-05 | Sony Corporation | Solid-state imaging device and method of manufacturing solid-state imaging device |
| JP2011049524A (en) * | 2009-07-27 | 2011-03-10 | Sony Corp | Solid-state imaging element, and method of manufacturing the same |
| KR101752494B1 (en) * | 2009-07-27 | 2017-06-29 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | Solid-state imaging device and method of manufacturing solid-state imaging device |
| US8462247B2 (en) | 2009-07-29 | 2013-06-11 | Samsung Electronics Co., Ltd. | Single gate pixel and operation method of single gate pixel |
| JP5539373B2 (en) * | 2009-10-09 | 2014-07-02 | キヤノン株式会社 | Solid-state imaging device and manufacturing method thereof |
| US9749557B2 (en) | 2010-12-15 | 2017-08-29 | Sony Corporation | Solid-state image pickup device in which charges overflowing a memory during a charge transfer period are directed to a floating diffusion and method of driving same |
| US9054009B2 (en) | 2010-12-15 | 2015-06-09 | Sony Corporation | Solid-state image pickup device in which charges overflowing a memory during a charge transfer period are directed to a floating diffusion and method of driving same |
| JP2012129797A (en) * | 2010-12-15 | 2012-07-05 | Sony Corp | Solid state imaging sensor, driving method and electronic apparatus |
| JP2013165279A (en) * | 2013-03-28 | 2013-08-22 | Canon Inc | Photoelectric conversion device and imaging system using the same |
| JP2015188049A (en) * | 2014-03-14 | 2015-10-29 | キヤノン株式会社 | Solid state image pickup device and image pickup system |
| JP2016046420A (en) * | 2014-08-25 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device and method of manufacturing the same |
| JP2016100509A (en) * | 2014-11-25 | 2016-05-30 | セイコーエプソン株式会社 | Solid-state imaging apparatus and method for manufacturing the same |
| JP2016178143A (en) * | 2015-03-19 | 2016-10-06 | セイコーエプソン株式会社 | Solid-state imaging element and manufacturing method thereof |
| JP2017033996A (en) * | 2015-07-29 | 2017-02-09 | キヤノン株式会社 | Manufacturing method of solid-state image pickup device |
| JP2017152481A (en) * | 2016-02-23 | 2017-08-31 | 株式会社リコー | Pixel unit and image pick-up device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007053217A (en) | Solid-state imaging device | |
| JP5320659B2 (en) | Solid-state imaging device | |
| KR100619396B1 (en) | CMOS Image sensor and its fabricating method | |
| JP5444694B2 (en) | Solid-state imaging device, manufacturing method thereof, and imaging device | |
| US8268662B2 (en) | Fabricating method of complementary metal-oxide-semiconductor (CMOS) image sensor | |
| JP6406585B2 (en) | Imaging device | |
| KR100959435B1 (en) | Image Sensor and Methof for Manufacturing Thereof | |
| US20080191302A1 (en) | Solid-state image pickup device and method for producing the same | |
| US7638853B2 (en) | Solid state imaging device, method for fabricating the same, and camera | |
| US7939859B2 (en) | Solid state imaging device and method for manufacturing the same | |
| US20060273359A1 (en) | Solid state imaging device, camera, and method for fabricating solid state imaging device | |
| US8384177B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US8952428B2 (en) | Element isolation structure of a solid-state pickup device | |
| JP2010212536A (en) | Method of manufacturing solid-state imaging device | |
| JP2005072236A (en) | Semiconductor device and method for manufacturing same | |
| JP2012109540A (en) | Method for manufacturing solid state imaging device | |
| JP2008153566A (en) | Solid-state imaging apparatus, and method of manufacturing the same | |
| JP5458135B2 (en) | Manufacturing method of solid-state imaging device | |
| JP5161475B2 (en) | Method of manufacturing a CMOS image sensor for protecting a photodiode from plasma damage | |
| JP2002190586A (en) | Solid-state image pickup device and method of manufacturing the same | |
| WO2014002365A1 (en) | Solid-state image pickup apparatus and method for manufacturing same | |
| JP5199545B2 (en) | Image sensor and manufacturing method thereof | |
| US20080157145A1 (en) | Method of fabricating image sensor | |
| KR101016552B1 (en) | Image sensor and manufacturing method of image sensor | |
| KR20110077409A (en) | Image sensor and fabricating method thereof |