JP2016046318A - 半導体装置 - Google Patents

Abstract

【課題】電気的特性の低下を抑えつつ、サージ電流に対する耐量を効果的に高め得る構成を提供する。
【解決手段】
半導体装置１は、ＳＯＩ基板１０の上面側にＬＤＭＯＳ５が構成されている。このＬＤＭＯＳ５は、ＳＯＩ基板１０の上面側にＰ型チャネル領域２３と、Ｎ＋ソース領域２４と、Ｎ＋ドレイン領域２２と、ＳＴＩ酸化膜３４とが形成され、Ｐ型チャネル領域２３の上方には、ゲート絶縁膜３２を介してゲート電極層４０が配置されている。そして、ＳＯＩ基板１０の内部においてＳＴＩ酸化膜３４の下方側且つＳＴＩ酸化膜３４から離れた位置には、誘電体材料からなる誘電体層５０が形成されている。
【選択図】図３

Description

本発明は、半導体装置に関するものである。

ＥＳＤ（Electro-Static Discharge：静電気放電）等に起因するサージ電流が発生し得る半導体装置では、装置内に瞬間的な大電流が流れることによる素子の劣化や破壊、あるいは半導体装置の誤動作などが懸念される。従って、この種の半導体装置では、サージ電流に対して耐性のある構成が求められる。

特開２００５−３３２８９１号公報

サージ対策に関する技術としては、例えば、特許文献１のような技術が提案されている。この特許文献１の半導体装置では、半導体基板１１中の素子領域ＥＡにソース層２４とドレイン層２２とが交互に形成されるとともに、それら交互に形成されたソース層２４とドレイン層２２との間にそれぞれチャネル２３が形成され、素子領域ＥＡの外周がドレイン層２２によって終端された構造となっている。このような構成により、素子領域の外周付近での電流の集中を緩和し、ＥＳＤ等に起因するサージに対する耐性を高めている。

ところで、このような半導体装置の構成では、サージ電流に対し耐量を向上させる方法として、例えばドリフト層２１に注入されているバッファ層（ｎ型導電層）の濃度を大きくする、もしくは、ドリフト層２１に注入されているバッファ層（ｎ型導電層）の濃度を大きくする等の方法が考えられる。しかしながら、単にバッファ層の濃度を大きくするだけでは静耐圧の低下を招いてしまうことになり、単にドリフト長を長くするだけでは、オン抵抗の上昇を招いてしまうことになる。

本発明は、上述した課題を解決するためになされたものであり、電気的特性の低下を抑えつつ、サージ電流に対する耐量を効果的に高め得る構成を提供することを目的とする。

上記目的を達成するため、請求項１の発明は、
板厚方向一方側に上面が構成され、少なくとも前記上面側に第１導電型の第１半導体領域（１１ｂ）が構成された半導体基板（１０）と、
前記半導体基板の前記上面側に配置され、チャネル領域として構成された第２導電型の第２半導体領域（２３）と、
前記半導体基板の前記上面側において前記第１半導体領域から離れた位置に形成され、前記第１半導体領域との間に前記第２半導体領域を介在させて配置された前記第１導電型の第３半導体領域（２４）と、
前記半導体基板の前記上面側において、前記第２半導体領域及び前記第３半導体領域から離れた位置に形成された前記第１導電型の第４半導体領域（２２）と、
前記半導体基板の上方において少なくとも前記第２半導体領域を覆う位置に配置された第１絶縁体層（３２）と、
前記第１絶縁体層の上方側を覆う構成で少なくとも前記第２半導体領域の上方領域に配置されたゲート電極層（４０）と、
前記半導体基板の上面側において前記第２半導体領域と前記第４半導体領域との間に形成された第２絶縁体層（３４、９５）と、
前記半導体基板の内部において前記第２絶縁体層の下方側且つ前記第２絶縁体層から離れた位置に形成された誘電体材料からなる誘電体層（５０）と、
を備えることを特徴とする。

請求項１の発明では、半導体基板の上面側にチャネル領域として構成された第２導電型の第２半導体領域が配置され、その第２半導体領域（チャネル領域）の一方側に第１導電型の第１半導体領域及び第４半導体領域が設けられ、他方側に第１導電型の第３半導体領域が設けられている。そして、第２半導体領域（チャネル領域）の上方には、第１絶縁体層を介してゲート電極層が配置されている。このような構成により、第３半導体領域と第４半導体領域との間を通電状態と非通電状態とに切り替え可能なＭＯＳ構造を実現できる。
そして、半導体基板の上面側において第２半導体領域と第４半導体領域との間には、第２絶縁体層が形成され、この第２絶縁体層の下方側且つ第２絶縁体層から離れた位置には、誘電体材料からなる誘電体層が配置されている。このように誘電体層を存在させると、サージ電流の発生時に第２絶縁体層付近で電位の集中を生じさせることができ、この第２絶縁層から第２半導体領域（チャネル領域）にかけての電位分布をより急勾配にすることができる。そして、このように局所的に電位の急勾配を生じさせて電流密度を上げ、第２半導体領域付近で寄生バイポーラ動作を生じやすくすることで、流れ込んだサージ電流を効率的に抜くことができるため、サージ電流に対する耐量をより効果的に高めることができる。

図１は、第１実施形態に係る半導体装置を概略的に例示する断面概略図である。 図２は、図１の半導体装置の一部を概略的に示す断面概略図である。 図３は、図２の半導体装置の一部を拡大して示す断面概略図である。 図４は、図１の半導体装置にサージ電流を流入させる構成を概略的に説明する説明図である。 図５は、サージ電流が流入した時の電位分布及び電流密度分布を示す図であり、図５（Ａ）は、誘電体層を備えない従来のＬＤＭＯＳ構造の半導体装置に関する図であり、図５（Ｂ）は、図１の半導体装置に関する図である。 図６は、図１の半導体装置において形成される寄生バイポーラトランジスタを概略的に説明する説明図である。 図７は、図１の半導体装置にサージ電流が流入して寄生バイポーラトランジスタが動作した時の様子を示す図であり、図７（Ａ）は、電子電流密度分布を示す図であり、図７（Ｂ）は、ホール電流密度分布を示す図である。 図８は、図１の半導体装置において、誘電体層の深さが０．８μｍの場合における、ＥＳＤ耐量の誘電体層の長さ依存性を示す図であり、図８（Ａ）〜（Ｃ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が−０．８μｍ、−０．４μｍ、０μｍである構成に関する図である。 図９は、図８と同様の内容を示す図であり、図９（Ａ）、（Ｂ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が０．４μｍ、１．２μｍである構成に関する図である。 図１０は、図１の半導体装置において、誘電体層の深さが１．３μｍの場合における、ＥＳＤ耐量の誘電体層の長さ依存性を示す図であり、図１０（Ａ）〜（Ｃ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が−０．８μｍ、−０．４μｍ、０μｍである構成に関する図である。 図１１は、図１０と同様の内容を示す図であり、図１１（Ａ）、（Ｂ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が０．４μｍ、１．２μｍである構成に関する図である。 図１２は、図１の半導体装置において、誘電体層の深さが１．８μｍの場合における、ＥＳＤ耐量の誘電体層の長さ依存性を示す図であり、図１２（Ａ）〜（Ｃ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が−０．８μｍ、−０．４μｍ、０μｍである構成に関する図である。 図１３は、図１２と同様の内容を示す図であり、図１３（Ａ）、（Ｂ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が０．４μｍ、１．２μｍである構成に関する図である。 図１４は、図１の半導体装置において、誘電体層の深さが０．８μｍの場合における、ＥＳＤ耐量の誘電体層の厚さ依存性を示す図であり、図１４（Ａ）〜（Ｃ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が−０．８μｍ、−０．４μｍ、０μｍである構成に関する図である。 図１５は、図１４と同様の内容を示す図であり、図１５（Ａ）、（Ｂ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が０．４μｍ、１．２μｍである構成に関する図である。 図１６は、図１の半導体装置において、誘電体層の深さが１．３μｍの場合における、ＥＳＤ耐量の誘電体層の厚さ依存性を示す図であり、図１６（Ａ）〜（Ｃ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が−０．８μｍ、−０．４μｍ、０μｍである構成に関する図である。 図１７は、図１６と同様の内容を示す図であり、図１７（Ａ）、（Ｂ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が０．４μｍ、１．２μｍである構成に関する図である。 図１８は、図１の半導体装置において、誘電体層の深さが１．８μｍの場合における、ＥＳＤ耐量の誘電体層の厚さ依存性を示す図であり、図１８（Ａ）〜（Ｃ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が−０．８μｍ、−０．４μｍ、０μｍである構成に関する図である。 図１９は、図１８と同様の内容を示す図であり、図１９（Ａ）、（Ｂ）は、それぞれ誘電体層のＳＴＩ酸化膜の端部からの横方向の距離が０．４μｍ、１．２μｍである構成に関する図である。 図２０は、図１の半導体装置におけるＥＳＤ耐量のＳＴＩ酸化膜の端部からの横方向の距離依存性を示す図であり、図２０（Ａ）〜（Ｃ）は、それぞれ誘電体層の配置深さが０．８μｍ、０．９μｍ、１．３μｍである構成に関する図である。 図２１は、図２０と同様の内容を示す図であり、図２１（Ａ）、（Ｂ）は、それぞれ誘電体層の配置深さが１．５μｍ、１．８μｍである構成に関する図である。 図２２は、本発明に係る半導体装置を製造する工程の一部で順次行われる各工程を説明する説明図である。 図２３は、図２２の工程に続く工程で順次行われる各工程を説明する説明図である。 図２４は、図２３の工程に続く工程で順次行われる各工程を説明する説明図である。 図２５は、図２４の工程に続く工程で順次行われる各工程を説明する説明図である。 図２６は、第１実施形態の第１変形例に係る半導体装置を概略的に例示する断面概略図である。 図２７は、図２６の半導体装置の一部を拡大して示す断面概略図である。 図２８は、第２実施形態に係る半導体装置を概略的に例示する断面概略図である。 図２９は、図２８の半導体装置の一部を拡大して示す断面概略図である。 図３０（Ａ）は、誘電体層５０の誘電率が３．９である第１実施形態における等電位線及び電流密度を示す図であり、図３０（Ｂ）は、誘電体層５０の誘電率が５０００である第３実施形態における等電位線及び電流密度を示す図である。 図３１は、図１の半導体装置において、誘電率がそれぞれ３．９、１０００、５０００である場合における、ＥＳＤ耐量のＳＴＩ酸化膜端‐誘電体層間の距離依存性を示す図である。

[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
（半導体装置の構成）
まず、図１等を参照し、第１実施形態の代表例に係る半導体装置１の構成について説明する。本実施形態に係る半導体装置１は、図１〜図３に示すように、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）５を備える構成であり、ＳＯＩ（Silicon On Insulator）基板１０を用いて形成されている。図１では、半導体装置１に設けられた配線構造を含めた半導体装置１の断面を概略的に示しており、図２では、図１の断面の一部を拡大して概略的に示している。また、図３では、図１、図２で示す半導体装置１におけるＳＯＩ基板１０の表層部近傍の断面（一点鎖線で囲む部分）を拡大して概略的に示している。また、図２、図３では、ゲート電極層４０の上方側の領域などを省略して示している。なお、図１〜図３では、半導体装置１の一部のみを概略的に示しているが、半導体装置１には、図１〜図３で図示されるようなＬＤＭＯＳ５が１又は複数形成されていればよく、その他の素子が形成されていても、形成されていなくてもよい。

なお、本構成では、図１〜図３に示すように、ＳＯＩ基板１０の板厚方向（厚さ方向）を上下方向としている。そして、ＳＯＩ基板１０の板厚方向両側に構成される板面のうち、ＬＤＭＯＳ５が形成される側の板面を上面１０ａ（表面）とし、その上面１０ａとは反対側の板面を下面（裏面）とする。従って、ＳＯＩ基板１０の板厚方向（厚さ方向）において、ＬＤＭＯＳ５が形成される側が上方であり、それとは反対側が下方である。さらに、上記上下方向と直交する所定方向を横方向（左右方向）としており、図１等で示す例では、Ｎ＋ソース領域２４とＮ＋ドレイン領域２２とが並ぶ方向を横方向（左右方向）とし、Ｎ＋ソース領域２４側を左側、Ｎ＋ドレイン領域２２側を右側として説明する。また、本構成では、Ｎ導電型を第１導電型とし、Ｐ導電型を第２導電型としている。

ここで、半導体装置１について更に詳しく説明する。
半導体装置１は、図１〜図３に示すように、板厚方向の一方側に上面１０ａが構成され、少なくとも上面１０ａ側にＮ導電型（第１導電型）の第１半導体領域（具体的には、Ｎ−型半導体層１１ｂが第１半導体領域に相当）が構成されてなるＳＯＩ基板１０を備えている。そして、このＳＯＩ基板１０にＬＤＭＯＳ５が構成されている。

ＳＯＩ基板１０は、図１、図２に示すように、Ｎ型シリコンによって構成されたＳＯＩ層１１とＰ型の支持基板１２とが埋込酸化膜１３を介して接合された構成となっている。本構成では、このＳＯＩ基板１０が「半導体基板」の一例に相当する。ＳＯＩ層１１は、Ｎ型のシリコン層としてＳＯＩ基板１０の上面側（図１〜図３において上側）に配置されており、支持基板１２に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板１２上に堆積したりすることによって形成することができる。このＳＯＩ層１１は、例えば厚さが５．０μｍで構成され、埋込酸化膜１３は、例えば厚さが２．５μｍで構成されている。また、ＳＯＩ層１１内には、図１に示すようなトレンチ分離部１４が複数形成されており、このトレンチ分離部１４によってＳＯＩ層１１が複数の領域に区画されることで素子の分離が図られている。各トレンチ分離部１４は、例えばＳＯＩ層１１の表面から埋込酸化膜１３に達するトレンチ１４ａ（図２２（Ａ）参照）と、当該トレンチ内を充填するように埋め込まれた埋込膜１４ｂ（例えばＳｉＯ_２などの酸化膜、図２２（Ａ）参照）とによって多重トレンチとして構成されている。

ＳＯＩ層１１は、Ｎ導電型の半導体層として構成され、Ｎ型半導体層（埋込み層）１１ａ、及びこのＮ型半導体層１１ａよりも低濃度なＮ−型半導体層（エピタキシャル層）１１ｂが順に積層された構造となっている。Ｎ−型半導体層１１ｂは、例えば、例えば、ドーパントとしてヒ素を用い、キャリアのピーク濃度が１．０×１０^１５ｃｍ^−３程度で構成されている。なお、このＮ−型半導体層１１ｂは、「第１半導体領域」の一例に相当する。

ＳＯＩ基板１０は、板厚方向の一方側に上面１０ａが構成され、他方側に下面（裏面）が構成されている（図１等では下面の図示は省略）。本構成では、ＳＯＩ基板１０における上方側の界面（ＳＯＩ基板１０と当該ＳＯＩ基板１０以外の他の領域との境界面）が上面１０ａとなっており、ＳＯＩ基板１０における下方側の界面（ＳＯＩ基板１０と当該ＳＯＩ基板１０以外の他の領域との境界面）が下面となっている。

このように構成されるＳＯＩ基板１０の上面側においてＮ−型半導体層１１ｂに隣接する位置にチャネル領域として構成されたＰ導電型（第２導電型）のＰ型チャネル領域２３が形成されている。また、ＳＯＩ基板１０の上面１０ａ側においてＮ−型半導体層１１ｂから離れた位置且つＰ型チャネル領域２３に隣接する位置には、Ｎ−型半導体層１１ｂとの間にＰ型チャネル領域２３を介在させた形でＮ導電型（第１導電型）のＮ＋ソース領域２４が配置されている。更に、ＳＯＩ基板１０の上面側において、Ｐ型チャネル領域２３及びＮ＋ソース領域２４から離れた位置には、Ｎ導電型（第１導電型）のＮ＋ドレイン領域２２が形成されている。また、ＳＯＩ基板１０の上面１０ａ側においてＰ型チャネル領域２３から横方向に離れた位置に、Ｎ−型半導体層１１ｂよりも高いキャリア濃度で構成されたＮウェル領域２１が設けられている。Ｎ＋ドレイン領域２２及びＳＴＩ酸化膜３４は、このＮウェル領域２１の上端側に配置されており、Ｎ＋ドレイン領域２２はＮウェル領域２１に囲まれた構成となっている。

Ｎ＋ソース領域２４及びＮ＋ドレイン領域２２は、例えば、ドーパントとしてヒ素を用い、キャリア濃度のピーク濃度が例えば３．０×１０^２０ｃｍ^−３であり、上下の厚さが例えば０．２５μｍとなっている。また、Ｐ型チャネル領域２３は、例えば、ドーパントとしてボロンを用い、キャリアのピーク濃度が例えば５．０×１０^１７ｃｍ^−３であり、上下の厚さが例えば１．１５μｍとなっている。また、Ｎウェル領域２１は、例えば、ドーパントとしてリンを用い、キャリアのピーク濃度が例えば５．０×１０^１７ｃｍ^−３であり、上下の厚さが１．７μｍとなっている。

なお、本構成では、Ｎ−型半導体層１１ｂが「第１半導体領域」の一例に相当し、Ｐ型チャネル領域２３が「第２半導体領域」の一例に相当し、Ｎ＋ソース領域２４が「第３半導体領域」の一例に相当し、Ｎ＋ドレイン領域２２は、「第４半導体領域」の一例に相当する。

また、本構成では、図３においてＷ１で示す幅（即ち、ＳＯＩ基板１０の上面１０ａの位置におけるＰ型チャネル領域２３の横方向（左右方向）の幅）をチャネル長とする。図３等で示す例では、このチャネル長Ｗ１が、例えば０．５４μｍとなっている。また、本構成では、図３においてＷ２で示す幅（即ち、ＳＯＩ基板１０の上面１０ａの位置における、Ｐ型チャネル領域２３とＳＴＩ酸化膜３４とによって挟まれるＳＯＩ層１１の領域（アキュムレーション領域）の横方向（左右方向）の幅）をアキュムレーション長とする。図３等で示す例では、このアキュムレーション長Ｗ２が、例えば１．０μｍとなっている。なお、図３において符号Ｇで示す一点鎖線の直線の位置は、ＳＴＩ酸化膜３４の左側端部（横方向におけるＰ型チャネル領域２３側の端部）の位置を概念的に示している。

図１〜図３に示すように、ＳＯＩ基板１０の上方において少なくともＰ型チャネル領域２３を覆う位置にはゲート絶縁膜３２が配置されている。ゲート絶縁膜３２は、例えばＳｉＯ_２などの絶縁性材料によって構成され、図１〜図３に示すように、ＳＯＩ基板１０におけるＮ＋ソース領域２４とＮ＋ドレイン領域２２との間の領域に形成されている。より具体的には、Ｎ＋ソース領域２４とＳＴＩ酸化膜３４との間の領域全体を覆うように横方向に跨る構成でゲート絶縁膜３２が配置されている。このゲート絶縁膜３２は、例えば、ＰＳＧ（Phosphorous Silicate Glass）膜として構成され、ドーパントとしてリンを用い、キャリアのピーク濃度が例えば５．０×１０^１９ｃｍ^−３である。なお、ゲート絶縁膜３２は、「第１絶縁体層」の一例に相当する。

図１〜図３に示すように、ＳＯＩ基板１０の上面１０ａ側においてＰ型チャネル領域２３とＮ＋ドレイン領域２２との間には、ＳＴＩ（Shallow Trench Isolation）酸化膜３４がゲート絶縁膜３２と連続するように形成されている。このＳＴＩ酸化膜３４は、横方向において上述のＰ型チャネル領域２３及びアキュムレーション領域よりも右側（即ち、Ｎ＋ドレイン領域２２側）に配置され、Ｎ＋ドレイン領域２２よりも左側（Ｐ型チャネル領域２３側）に配置されている。ＳＴＩ酸化膜３４は、例えばＳｉＯ_２などの絶縁性材料によって構成され、上端面における左右方向の長さＷ３（図３参照）は、例えば１．５３μｍとなっている。なお、図１のように、ＳＯＩ基板１０の上面側において、Ｎ＋ドレイン領域２２の右側（横方向において、ＳＴＩ酸化膜３４とは反対側）には、ＳＴＩ酸化膜３４と同様の構成のＳＴＩ酸化膜３５が形成されており、上述のＮウェル領域２１は、両ＳＴＩ酸化膜３４，３５及びＮ＋ドレイン領域２２に跨る形で配置されている。なお、ＳＴＩ酸化膜３４は、「第２絶縁体層」の一例に相当する。

そして、このように構成されるこのゲート絶縁膜３２の上方側を覆う構成でＰ型チャネル領域２３の上方領域にゲート電極層４０が配置されている。ゲート電極層４０は、ゲート絶縁膜３２及びＳＴＩ酸化膜３４の上面に形成されており、図１〜図３等で示す例では、横方向においてゲート絶縁膜３２の領域全体を覆う構成で配置されている。このゲート電極層４０は、例えばアルミニウムやポリシリコンなどの導電性材料により構成されている。

また、半導体装置１には、図１に示すような配線層が多層構造で設けられている。図１の例では、ＳＯＩ基板１０の上方側に、ゲート電極層４０やＳＴＩ酸化膜３４，３５などを覆う構成で例えばＰＳＧ膜として構成された絶縁膜３７が配置されている。また、この絶縁膜３７上には、例えばＰＳＧ膜として構成された絶縁膜３８が積層されており、この絶縁膜３８上には、例えば窒化シリコン（ＳｉＮ）膜として構成された絶縁膜３９が積層されている。絶縁膜３７、３８、３９が積層された領域内には、後述する導電層（配線層）が多層配線構造で形成されている。

図１に示すように、Ｎ＋ソース領域２４上には、絶縁膜３７を貫通する構成で第１配線層６１ａが形成されており、ソース電極として機能している。また、ゲート電極層４０上は、絶縁膜３７を貫通する構成で第１配線層６１ｂが形成されている。また、Ｎ＋ドレイン領域２２上には、絶縁膜３７を貫通する構成で第１配線層６１ｃが形成されており、ドレイン電極として機能している。さらに、これら第１配線層６１ａ〜６１ｃ上には、第１ビア７１ａ〜７１ｃがそれぞれ形成されており、これら第１ビア７１ａ〜７１ｃ上には、第２配線層６２ａ〜６２ｃがそれぞれ形成されている。更に、第２配線層６２ａ，６２ｃ上には、第２ビア７２ａ，７２ｃがそれぞれ形成されており、これら第２ビア７２ａ，７２ｃ上には、第３配線層６３ａ，６３ｃがそれぞれ形成されている。また、第３配線層６３ａ，６３ｃ上には、第３ビア７３ａ，７３ｃがそれぞれ形成されており、これら第３ビア７３ａ，７３ｃ上且つ絶縁膜３９上には第４配線層６４ａ，６４ｃがそれぞれ形成されている。なお、第１配線層６１ａ〜６１ｃ、第２配線層６２ａ〜６２ｃ、第３配線層６３ａ，６３ｃ、第４配線層６４ａ，６４ｃは、例えばアルミニウムなどの公知の導電性材料よって構成されている。また、第１ビア７１ａ〜７１ｃ、第２ビア７２ａ，７２ｃ、第３ビア７３ａ，７３ｃは、例えば銅などの公知の導電性材料よって構成されている。

そして、このように構成されるＬＤＭＯＳ５には、ＳＯＩ基板１０の内部におけるＳＴＩ酸化膜３４の下方側且つＳＴＩ酸化膜３４から離れた位置に誘電体材料からなる誘電体層５０が設けられており、耐量の向上が図られている。なお、本構成では、ＳＯＩ基板１０の上面側において、Ｐ型チャネル領域２３、Ｎ＋ドレイン領域２２、ＳＴＩ酸化膜３４などが所定の前後方向（具体的には、上記板厚方向（上下方向）及び上記横方向（左右方向）と直交する方向）に長手状に延びている。そして、誘電体層５０は、例えば、このように長手状に構成されたＳＴＩ酸化膜３４の下方側において、ＳＴＩ酸化膜３４の長手方向に沿って長手状に配置されている。なお、前後方向においてＰ型チャネル領域２３、Ｎ＋ドレイン領域２２、ＳＴＩ酸化膜３４などが長手状に配置された領域では、上下方向及び横方向と平行に切断した切断面でのＰ型チャネル領域２３、Ｎ＋ドレイン領域２２、ＳＴＩ酸化膜３４、誘電体層５０等の構造は図１〜図３と同様の構造となっている。

誘電体層５０は、例えばＳｉＯ_２などの公知の誘電体材料によって構成されている。なお、以下では、ＳｉＯ_２として構成される誘電体層５０を代表例として説明するが、誘電体層５０はこれ以外の公知の絶縁材料などによって構成されていてもよい。この誘電体層５０は、ＳＯＩ基板１０の内部におけるＳＴＩ酸化膜３４の直下領域に少なくとも一部が配置されていることが望ましい。また、誘電体層５０は、横方向（上下方向と直交する方向であって、且つＮ＋ソース領域２４とＮ＋ドレイン領域２２とが向かい合う所定方向）においてＮ＋ソース領域２４側の端部５０ａ（図１等で示す左端部）が、Ｐ型チャネル領域２３よりもＮ＋ドレイン領域２２側（即ち、図１等で示す右側）に配置されていることが望ましい。また、誘電体層５０は、この横方向において、Ｎ＋ドレイン領域２２側の端部５０ｂ（図１等で示す右端部）が、ＳＴＩ酸化膜３４におけるＮ＋ドレイン領域２２側の端部３４ｂよりもＮ＋ソース領域２４側（即ち、図１等で示す左側）に配置されていることが望ましい。また、誘電体層５０の上側端部５０ｃは、ＳＯＩ基板１０の板厚方向（上下方向）においてＰ型チャネル領域２３の下端部２３ａよりも上方位置に配置されていることが望ましい。図１〜図３ではこれらの望ましい条件をすべて満たす一例を示しており、この例では、横方向（左右方向）においてＳＴＩ酸化膜３４の直下領域に誘電体層５０の全部が配置された構造となっている。即ち、誘電体層５０の左側の端部５０ａがＳＴＩ酸化膜３４の左側の端部３４ａよりも右側に配置され、誘電体層５０の右側の端部５０ｂがＳＴＩ酸化膜３４の右側の端部３４ｂよりも左側に配置されている。

なお、図１〜図３で示す誘電体層５０はあくまで一例であり、ＳＯＩ基板１０の内部におけるＳＴＩ酸化膜３４の下方側且つＳＴＩ酸化膜３４から離れた位置であれば、誘電体層５０の形状や配置は様々に変更することができる。なお、以下の説明では、図３で示すように、ＳＴＩ酸化膜３４の左側端部３４ａから誘電体層５０の左側端部５０ａまでの横方向（左右方向）の距離（即ち、横方向における、図１に示すＧのラインの位置から誘電体層５０の左側端部５０ａの位置までの距離）をＢ１とする。なお、この距離Ｂ１は、誘電体層５０の左側端部５０ａがＳＴＩ酸化膜３４の左側端部３４ａよりも左側に位置する場合には、その横方向（左右方向）の距離の絶対値にマイナスの符号を付すこととする（すなわち、この場合、距離Ｂ１は負の値となる）。また、誘電体層５０の深さ（具体的には、ＳＴＩ酸化膜３４の下側端部３４ｃから誘電体層５０の上側端部５０ｃまでの上下方向の距離）をＤ１とする。また、誘電体層５０の横方向（左右方向）の長さ（具体的には、誘電体層５０の左側端部５０ａから右側端部５０ｂまでの横方向の長さ）をＬ１とする。更に、誘電体層５０の板厚方向（上下方向）の厚さ（具体的には、誘電体層５０の上側端部５０ｃから下側端部５０ｄまでの上下方向の長さ）をＴ１とする。

誘電体層５０を設ける場合の望ましい一例としては、ＳＴＩ酸化膜３４の端部３４ａから誘電体層５０の端部５０ａまでの横方向の距離Ｂ１が例えば０．４μｍであり、誘電体層５０の配置深さＤ１が例えば０．８μｍであり、誘電体層５０の長さＬ１が例えば０．１μｍであり、誘電体層５０の厚さＴ１が例えば０．２μｍであり、誘電体層５０の誘電率εが例えば３．９である例が挙げられる。また、この例に限られず、距離Ｂ１、深さＤ１、長さＬ１、厚さＴ１、誘電率εのいずれの値も、様々に変更することができる。

（半導体装置の動作）
このように構成されるＬＤＭＯＳ５は、通常時には公知のＭＯＳＦＥＴと同様に動作する。具体的には、ゲート電極層４０に所定電圧が印加されたときにＰ型チャネル領域２３にチャネルが発生し、ソースドレイン間が通電状態となる。また、ゲート電極層４０へのゲート電圧の印加が解除されることでソースドレイン間が非通電状態に切り替えられる。通常時にはこのようにスイッチング素子として機能する。

一方、ＥＳＤ（Electro-Static Discharge：静電気放電）等によってサージ電流が流入する際には、このサージ電流が効率的に抜けるように動作する。上述したように、ＬＤＭＯＳ５は、ＳＯＩ基板１０の上面１０ａ側においてＰ型チャネル領域２３とＮ＋ドレイン領域２２との間に、ＳＴＩ酸化膜３４が形成され、このＳＴＩ酸化膜３４の下方側且つＳＴＩ酸化膜３４から離れた位置に、誘電体材料からなる誘電体層５０が配置されている。このように誘電体層５０を存在させると、サージ電流が流れ込む際に、ＳＴＩ酸化膜３４の端部付近（具体的には、下側端部３４ｃにおけるアキュムレーション領域側の端部（左下方側端部３４ｅ）付近）において局所的に電界を高め、電位の集中を生じさせることができる（図５（Ｂ）参照：後述）。これにより、ＳＴＩ酸化膜３４の左下方側端部３４ｅ付近からからＰ型チャネル領域２３にかけての電位分布をより急勾配にすることができる。そして、このように局所的に電位の急勾配を生じさせて電流密度を上げることで、アバランシェ現象を積極的に発生させることができ、これにより、Ｐ型チャネル領域２３付近での寄生バイポーラ動作を誘起させることができる。このように、サージ電流の発生時に素子内の抵抗を低下させて流れ込んだサージ電流を効率的に抜くことができるため、サージ電流に対する耐量をより効果的に高めることができる。また、この構成では、バッファ層の濃度を上げたり、ドリフト長を大きくしたりする等の対応をとらなくてもＥＳＤ耐量を高めることができるため、静耐圧の低下やオン抵抗の上昇を抑えつつＥＳＤ耐量の向上を図ることができる。

ここで、図１〜図３で示す構造の半導体装置１においてサージ電流が流入する場合のシミュレーション結果を、図４〜図７を参照して説明する。図４は、図３等で示すＬＤＭＯＳ５に対する試験を行うための回路構成であり、ＬＤＭＯＳ５のＮ＋ドレイン領域２２には、抵抗Ｒ１の一端が接続され、抵抗Ｒ１の他端には、スイッチＳＷ２の一端が接続されている。また、スイッチＳＷ２の他端には、コンデンサＣ１の一端とスイッチＳＷ１の一端とが接続されている。また、スイッチＳＷ１の他端には、電源Ｖ１の正側の電極が接続され、コンデンサＣ１の他端には、電源Ｖ１の負側の電極及びグランドが接続されて接地されている。コンデンサＣ１の容量は、３３０ｐＦであり、電源Ｖ１の電源電圧は、例えば１５ｋＶとなっている。また、ゲート電極層４０はオープン（開放）状態となっており、Ｎ＋ソース領域２４は、グランドに接続されて接地されている。

図４で示す試験回路では、スイッチＳＷ１をオン状態にすると共にスイッチＳＷ２をオフ状態にすることで、コンデンサＣ１が電源Ｖ１によって充電される。そして、充電完了後、スイッチＳＷ１をオフ状態に切り替える共にスイッチＳＷ２をオン状態に切り替えることで、コンデンサＣ１に蓄積された電荷が放出され、コンデンサＣ１からＮ＋ドレイン領域２２を介して半導体装置１内に大きな電流が流れ込むことになる。図５（Ｂ）は、このような電流が流れ込む時のＬＤＭＯＳ５内の電位分布及び電流密度分布を示している。一方、図５（Ａ）は、比較例として、図３、図４の構成から誘電体層５０を省略した構成に対し、図４の試験回路を用いて同様の電流供給を行った場合の電位分布及び電流密度分布を示している。即ち、図４の構成から誘電体層５０を省略した構成において、スイッチＳＷ１をオン状態にすると共にスイッチＳＷ２をオフ状態にすることで、コンデンサＣ１を充電させ、その充電完了後、スイッチＳＷ１をオフ状態に切り替える共にスイッチＳＷ２をオン状態に切り替えることで、コンデンサＣ１からＮ＋ドレイン領域２２を介して半導体装置１内に大きな電流を流れ込ませたときの電位分布及び電流密度分布を図５（Ａ）で示している。なお、図５では、ＳＯＩ基板１０内の電位分布を等電位線で示している。また、図５では、ＳＯＩ基板１０内の電流密度分布を色の濃淡で示しており、色が薄いほど電流密度が大きくなることを表している。

図５（Ａ）で示す半導体装置１０１のＬＤＭＯＳ１０５は、誘電体層５０を省略した点以外は図４のＬＤＭＯＳ１０５と同様であり、ＳＯＩ基板１１０にＰ型チャネル領域１２３と、Ｎ＋ソース領域１２４と、Ｎ＋ドレイン領域１２２とが形成され、ＳＯＩ基板１１０上にゲート絶縁膜１３２と、ゲート電極１４０と、が形成されている。また、Ｎ＋ソース領域１２４と、Ｎ＋ドレイン領域１２２との間には、ＳＴＩ酸化膜１３４が形成され、ＳＴＩ酸化膜１３４の下方側にはＮウェル領域１２１が形成されている。これら、ＳＯＩ基板１１０、Ｐ型チャネル領域１２３、Ｎ＋ソース領域１２４、Ｎ＋ドレイン領域１２２、ゲート絶縁膜１３２、ゲート電極１４０、ＳＴＩ酸化膜１３４、Ｎウェル領域１２１のそれぞれの構成は、ＬＤＭＯＳ５のＳＯＩ基板１０、Ｐ型チャネル領域２３、Ｎ＋ソース領域２４、Ｎ＋ドレイン領域２２、ゲート絶縁膜３２、ゲート電極層４０、ＳＴＩ酸化膜３４、Ｎウェル領域２１のそれぞれの構成と同様である。このＬＤＭＯＳ１０５では、図４の試験回路を用いた上述の電流供給時に図５（Ａ）に示すような電位分布及び電流密度分布となり、ＳＴＩ酸化膜１３４の左下方側端部１３４ｅ付近で生じるアバランシェ降伏の発生速度が３．５×１０^２４ｃｍ^−３ｓ^−１となる。一方、図４のようにＳＯＩ基板１０内に誘電体層５０が存在する場合には、図５（Ｂ）に示すような電位分布及び電流密度分布となり、誘電体層５０が存在しない構成（図５（Ａ））に比べて、ＳＴＩ酸化膜３４の左下方側端部３４ｅ付近の電界強度が高くなり、その付近の電位勾配が大きくなる。そして、ＳＴＩ酸化膜３４の左下方側端部３４ｅ付近で生じるアバランシェ降伏の発生速度が１．０×１０^２７ｃｍ^−３ｓ^−１となる。

図６に示すように、半導体装置１内には、ＳＯＩ層１１のＮ−型半導体層１１ｂ、Ｐ型チャネル領域２３、及びＮ＋ソース領域２４によってＮＰＮ型の寄生バイポーラトランジスタが形成されている。本構成では、ＳＯＩ基板１０内に誘電体層５０が存在するため、上述したようにサージ電流が流れ込む際にＳＴＩ酸化膜３４の左下方側端部３４ｅ付近の電界強度が大きくなり、この付近でアバランシェ降伏が発生し易くなる。図７は、半導体装置１にサージ電流が流入して寄生バイポーラトランジスタが動作した時の様子を示す図であり、図７（Ａ）は、電子電流密度分布を示す図であり、図７（Ｂ）は、ホール電流密度分布を示す図である。なお、図７でも、ＳＯＩ基板１０内の電位分布を等電位線で示している。また、図７でも、ＳＯＩ基板１０内の電流密度分布を色の濃淡で示しており、色が薄いほど電流密度が大きくなることを表している。

図７（Ａ）（Ｂ）に示すように、ＳＴＩ酸化膜３４の左下方側端部３４ｅ付近でアバランシェ降伏が発生して電子−ホール対が生じると、図７（Ｂ）に示すように、ホール（正孔）がベース（Ｐ型チャネル領域２３）に移動しやすくなる。このように、アバランシェ降伏によって生じたホールがベース（Ｐ型チャネル領域２３）に移動することによって、寄生バイポーラトランジスタの動作を誘起させることができる。これにより、コレクタ電流が流れ、サージ電流をＮ＋ソース領域２４側から抜くことができる。

（誘電体層の構成とＥＳＤ耐量との関係）
次に、様々な条件で上述したシミュレーションを行った場合での誘電体層５０の構成とＥＳＤ耐量との関係について、図８〜図１９に示すシミュレーション結果のデータを用いて説明する。これらの図のうちの図８〜図１３は、半導体装置１のＥＳＤ耐量が誘電体層５０の長さＬ１にどの程度依存するかを示す長さ依存性を示すグラフであり、誘電体層５０の厚さＴ１が０．２μｍ、誘電率が３．９である構成でのシミュレーション結果をそれぞれ示すものである。なお、図８〜図１３のそれぞれの図では、長さＬ１を０．０５μｍ、０．１μｍ、０．２μｍ、０．３μｍ、０．５μｍ、０．７μｍとした条件でのＥＳＤ耐量を各点で示している。また、各グラフでは、長さＬ１を０．０５μｍ、０．１μｍ、０．２μｍ、０．３μｍ、０．５μｍ、０．７μｍとした各条件でのＥＳＤ耐量（倍率）の具体的数値を０．０５μｍ、０．１μｍ、０．２μｍ、０．３μｍ、０．５μｍ、０．７μｍの各点付近に示している。

長さ依存性を示す図８〜図１３のうち、図８、図９は、誘電体層５０の配置深さＤ１が０．８μｍである構成でのシミュレーション結果であり、図８（Ａ）〜（Ｃ）、図９（Ａ）（Ｂ）の各グラフは、それぞれＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ、−０．４μｍ、０μｍ、０．４μｍ、１．２μｍである構成でのシミュレーション結果を示すものである。

図８、図９に示すように、誘電体層５０の配置深さＤ１が０．８μｍである構成において、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ〜１．２μｍの範囲にあり、且つ誘電体層５０の長さＬ１が０．０５μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量（半導体装置１において誘電体層５０を設けない構成におけるＥＳＤ耐量に対する倍率で表し、以下同じ）が１．０２〜１．５０となりＥＳＤ耐量向上の効果が得られる。従って、図８、図９の条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。特に、図８、図９のシミュレーション条件では、誘電体層５０の長さＬ１が０．１μｍ〜０．７μｍの範囲であれば、いずれの場合でもＥＳＤ耐量が１．０７〜１．５０となって十分な効果が得られ、誘電体層５０の長さＬ１が０．２μｍ〜０．７μｍの範囲であれば、いずれの場合でもより効果が高まる。

図８、図９の条件下では、距離Ｂ１が−０．８μｍであり、且つ誘電体層５０の長さＬ１が０．７μｍである構成と、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．４μｍであり、且つ誘電体層５０の長さＬ１が０．２μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．３２〜１．５０の範囲となり、より顕著な効果が得られる。また、距離Ｂ１が０μｍであり、且つ誘電体層５０の長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成と、距離Ｂ１が０．４μｍであり、且つ誘電体層５０の長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．４７〜１．５０の範囲となり、この場合も顕著な効果が得られる。このため、誘電体層５０の配置深さＤ１が０．８μｍである構成では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることがより望ましい。

長さ依存性を示す図８〜図１３のうち、図１０、図１１は、誘電体層５０の配置深さＤ１が１．３μｍである構成のシミュレーション結果であり、図１０（Ａ）〜（Ｃ）、図１１（Ａ）（Ｂ）は、それぞれＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ、−０．４μｍ、０μｍ、０．４μｍ、１．２μｍである構成のシミュレーション結果である。

図１０、図１１に示すように、誘電体層５０の配置深さＤ１が１．３μｍである構成において、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ〜１．２μｍの範囲にあり、且つ誘電体層５０の長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量についての十分な向上効果が得られる。従って、この条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。特に、図１０、図１１のシミュレーション条件では、誘電体層５０の長さＬ１が０．２μｍ〜０．７μｍの範囲であれば、いずれの場合でもより効果が高まる。

図１０、図１１の条件下では、深さＤ１が１．３μｍである構成において、距離Ｂ１が−０．８μｍであり且つ長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０２〜１．２１の範囲となり、効果が高い。また、距離Ｂ１が−０．４μｍ〜０．４μｍの範囲にあり且つ長さＬ１が０．０５μｍ〜０．７μｍの範囲にある構成と、距離Ｂ１が１．２μｍであり且つ長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０２〜１．２７の範囲となり、効果が高い。従って、この条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

また、図１０、図１１に示すように、距離Ｂ１が−０．８μｍであり且つ長さＬ１が０．７μｍである構成と、距離Ｂ１が−０．４μｍであり且つ長さＬ１が０．３μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．２１〜１．２７となり、より高い効果が得られる。また、距離Ｂ１が０μｍであり且つ長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成と、距離Ｂ１が０．４μｍであり且つ長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．２４〜１．２７となり、より高い効果が得られる。従って、この条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることがより一層望ましい。

長さ依存性を示す図８〜図１３のうち、図１２、図１３は、誘電体層５０の配置深さＤ１が１．８μｍである構成のシミュレーション結果であり、図１２（Ａ）〜（Ｃ）、図１３（Ａ）（Ｂ）は、それぞれＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ、−０．４μｍ、０μｍ、０．４μｍ、１．２μｍである構成のシミュレーション結果である。

図１２、図１３に示すように、誘電体層５０の配置深さＤ１が１．８μｍである構成では、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．４μｍ〜０．４μｍの範囲であり、誘電体層５０の長さＬ１が０．２μｍ〜０．７μｍの範囲でより効果が得られる。従って、この条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

図１２、図１３の条件下では、距離Ｂ１が−０．８μｍであり且つ長さＬ１が０．７μｍである構成と、距離Ｂ１が−０．４μｍであり且つ長さＬ１が０．２μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０２〜１．０６の範囲となる。また、距離Ｂ１が０μｍであり且つ長さＬ１が０．２μｍ〜０．７μｍの範囲にある構成と、距離Ｂ１が０．４μｍであり且つ長さＬ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０３〜１．０６の範囲となる。そのため、この条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることがより望ましい。

図１４〜図１９は、半導体装置１のＥＳＤ耐量が誘電体層５０の厚さＴ１にどの程度依存するかを示す厚さ依存性を示すグラフである。図１４〜図１９は、誘電体層５０の長さＬ１が０．２μｍであり、誘電率が３．９である構成に関するシミュレーション結果である。また、図１４〜図１９のそれぞれの図では、厚さＴ１を０．０５μｍ、０．１μｍ、０．２μｍ、０．３μｍ、０．５μｍ、０．７μｍとした条件でのＥＳＤ耐量を各点で示している。また、各グラフでは、厚さＴ１を０．０５μｍ、０．１μｍ、０．２μｍ、０．３μｍ、０．５μｍ、０．７μｍとした各条件でのＥＳＤ耐量（倍率）の具体的数値を０．０５μｍ、０．１μｍ、０．２μｍ、０．３μｍ、０．５μｍ、０．７μｍの各点付近に示している。

厚さ依存性を示す図１４〜図１９のうち、図１４、図１５は、誘電体層５０の配置深さＤ１が０．８μｍである構成のシミュレーション結果であり、図１４（Ａ）〜（Ｃ）、図１５（Ａ）（Ｂ）は、それぞれＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ、−０．４μｍ、０μｍ、０．４μｍ、１．２μｍである構成のシミュレーション結果である。

図１４、図１５のシミュレーション条件では、誘電体層５０の厚さＴ１が０．０５μｍ〜０．７μｍの範囲であれば、いずれの場合でも効果が得られ、誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲であれば、いずれの場合でも効果が高まる。更に、厚さＴ１が０．２μｍ〜０．７μｍの範囲であればより高い効果が得られる。

図１４、図１５に示すように、誘電体層５０の配置深さＤ１が０．８μｍである構成において、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ〜１．２μｍの範囲にあり、且つ誘電体層５０の厚さＴ１が０．０５μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０２〜１．５０の範囲となる。そのため、誘電体層５０の配置深さＤ１が０．８μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

また、図１４、図１５に示すように、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成と、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０．４μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．４７〜１．５０の範囲となる。そのため、誘電体層５０の配置深さＤ１が０．８μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

さらに、図１４、図１５に示すように、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０．４μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．５０となる。そのため、誘電体層５０の配置深さＤ１が０．８μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることがより一層望ましい。

厚さ依存性を示す図１４〜図１９のうち、図１６、図１７は、誘電体層５０の配置深さＤ１が１．３μｍである構成のシミュレーション結果であり、図１６（Ａ）〜（Ｃ）、図１７（Ａ）（Ｂ）は、それぞれＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ、−０．４μｍ、０μｍ、０．４μｍ、１．２μｍである構成のシミュレーション結果である。

図１６、図１７のシミュレーション条件では、誘電体層５０の厚さＴ１が０．０５μｍ〜０．７μｍの範囲であれば、いずれの場合でも効果が得られ、誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲であれば、いずれの場合でも効果が高まる。更に、厚さＴ１が０．２μｍ〜０．７μｍの範囲であればより高い効果が得られる。

図１６、図１７に示すように、誘電体層５０の配置深さＤ１が１．３μｍである構成において、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍであり、且つ誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０１〜１．０２の範囲となる。また、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．４μｍ〜０．４μｍの範囲にあり、且つ誘電体層５０の厚さＴ１が０．０５μｍ〜０．７μｍの範囲にある構成と、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が１．２μｍであり、且つ誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０２〜１．２７の範囲となる。そのため、誘電体層５０の配置深さＤ１が１．３μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

また、図１６、図１７に示すように、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成と、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０．４μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．２４〜１．２７の範囲となる。そのため、誘電体層５０の配置深さＤ１が１．３μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

さらに、図１６、図１７に示すように、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０．４μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．２７となる。そのため、誘電体層５０の配置深さＤ１が１．３μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることがより一層望ましい。

厚さ依存性を示す図１４〜図１９のうち、図１８、図１９は、誘電体層５０の配置深さＤ１が１．８μｍである構成のシミュレーション結果であり、図１８（Ａ）〜（Ｃ）、図１９（Ａ）（Ｂ）は、それぞれＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ、−０．４μｍ、０μｍ、０．４μｍ、１．２μｍである構成のシミュレーション結果である。

図１８、図１９に示すように、誘電体層５０の配置深さＤ１が１．８μｍである構成では、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０μｍ〜０．４μｍの範囲であり、誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲でより効果が得られる。従って、この条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

図１８、図１９に示すように、誘電体層５０の配置深さＤ１が１．８μｍである構成において、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０μｍであり、且つ誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲にある構成と、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０．４μｍであり、且つ誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０２〜１．０６の範囲となる。そのため、誘電体層５０の配置深さＤ１が１．８μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

また、図１８、図１９に示すように、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成と、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０．４μｍであり、且つ誘電体層５０の厚さＴ１が０．１μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０３〜１．０６の範囲となる。そのため、誘電体層５０の配置深さＤ１が１．８μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

さらに、図１８、図１９に示すように、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０．４μｍであり、且つ誘電体層５０の厚さＴ１が０．２μｍ〜０．７μｍの範囲にある構成では、ＥＳＤ耐量が１．０６となる。そのため、誘電体層５０の配置深さＤ１が１．８μｍである構成においてＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることがより一層望ましい。

図２０、図２１は、半導体装置１におけるＥＳＤ耐量のＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１依存性を示す図である。なお、図２０、図２１は、誘電体層５０の厚さＴ１が０．３μｍであり、長さＬ１が０．２μｍであり、誘電率が３．９である構成に関する図である。また、図２０（Ａ）〜（Ｃ）、図２１（Ａ）（Ｂ）は、それぞれ誘電体層５０の配置深さＤ１が０．８μｍ、０．９μｍ、１．３μｍ、１．５μｍ、１．８μｍである構成に関する図である。また、図２０、図２１のそれぞれの図では、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１を−２．４μｍ、−２．０μｍ、−１．６μｍ、−１．２μｍ、−０．８μｍ、−０．４μｍ、０．０μｍ、０．４μｍ、０．８μｍ、１．２μｍ、１．４μｍ、１．６μｍとした条件でのＥＳＤ耐量を各点で示している。また、各グラフでは、距離Ｂ１を−２．４μｍ、−２．０μｍ、−１．６μｍ、−１．２μｍ、−０．８μｍ、−０．４μｍ、０．０μｍ、０．４μｍ、０．８μｍ、１．２μｍ、１．４μｍ、１．６μｍとした条件でのＥＳＤ耐量（倍率）の具体的数値を−２．４μｍ、−２．０μｍ、−１．６μｍ、−１．２μｍ、−０．８μｍ、−０．４μｍ、０．０μｍ、０．４μｍ、０．８μｍ、１．２μｍ、１．４μｍ、１．６μｍの各点付近に示している。

図２０、図２１に示すように、厚さＴ１が０．３であり、距離Ｌ１が０．２であり、深さＤ１が０．８μｍ〜１．８μｍの範囲では、距離Ｂ１が０μｍ〜１．２μｍの範囲で効果が得られる。従って、この条件下では、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。また、深さＤ１が０．８μｍ〜１．３μｍの範囲では、距離Ｂ１が−０．８μｍ〜１．４μｍの範囲で効果が得られ、効果の範囲が広がる。また、深さＤ１が０．８μｍ〜１．３μｍの範囲において、距離Ｂ１が０μｍ〜０．８μｍの範囲ではより顕著な効果が得られる。

図２０、図２１の条件下では、誘電体層５０の配置深さＤ１が０．８μｍであり、且つＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ〜１．４μｍの範囲にある構成と、誘電体層５０の配置深さＤ１が０．９μｍであり、且つＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ〜１．４μｍの範囲にある構成では、ＥＳＤ耐量が１．０４〜１．５０の範囲となる。また、誘電体層５０の配置深さＤ１が１．３μｍであり、且つＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ〜１．４μｍの範囲にある構成と、誘電体層５０の配置深さＤ１が１．５μｍであり、且つＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．４μｍ〜１．２μｍの範囲にある構成と、誘電体層５０の配置深さＤ１が１．８μｍであり、且つＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が０μｍ〜１．２μｍの範囲にある構成では、ＥＳＤ耐量が１．０１〜１．５０の範囲となる。そのため、誘電体層５０の厚さＴ１が０．３μｍであり、長さＬ１が０．２μｍであり、誘電率が３．９である構成において、ＥＳＤ耐量を向上させるために、これらの範囲に含まれる構成で半導体装置１に誘電体層５０を設けることが望ましい。

なお、図２０、図２１に示すように、ＳＴＩ酸化膜３４の端部３４ａからの横方向の距離Ｂ１が−０．８μｍ〜１．４μｍの範囲にある構成において、誘電体層５０の配置深さＤ１が大きくなるほど（Ｄ１が０．８μｍから１．８μｍに近づくほど）、ＥＳＤ耐量は小さくなる。

（半導体装置の製造方法）
次に、半導体装置１の製造方法について、図２２〜図２５を参照して説明する。
まず、シリコンからなる支持基板１２上にシリコン酸化膜（ＳｉＯ_２）からなる埋込酸化膜１３を介してシリコンからなるＳＯＩ層１１を積層して形成されるＳＯＩ基板１０を用意し、トレンチ分離部１４を形成する（図２２（Ａ）参照）。なお、ＳＯＩ層１１は、埋込酸化膜１３上に形成されたＮ型半導体層１１ａにＮ−型半導体層１１ｂをエピタキシャル成長させることによって構成される。また、トレンチ分離部１４は、ＳＯＩ層１１の表面から埋込酸化膜１３に達するトレンチ１４ａを形成し、このトレンチ１４ａ内を充填するように埋込膜１４ｂを埋め込むことによって形成される。

次に、ＳＯＩ基板１０の上面１０ｂにリソグラフィなどによってマスクＭを形成し、リンをピーク濃度が５．０×１０^１７ｃｍ^−３程度となるようにイオン注入した後、熱処理（アニール）して活性化させ、ＳＯＩ基板１０の上面１０ｂ側に厚さが１．７μｍ程度のＮウェル領域２１を形成する（図２２（Ｂ））。そして、表面を熱酸化させ、ＳｉＯ_２膜９０を４２５Å程度形成し、この上にＳｉＮ膜８０を１６５０Å程度堆積させる。このＳｉＮ膜８０の上を、レジスト（マスクＭ）で覆い（図２２（Ｃ））、ＳｉＯ_２膜９０及びＳｉＮ膜８０をエッチングし、ＳｉＮ膜８１，８２によって上面が覆われたＳｉＯ_２膜９１，９２が形成される（図２３（Ａ））。

次に、熱酸化によってシリコン表面（ＳＯＩ基板１０の上面１０ｂ）を酸化させ、ＳｉＯ_２よりなるＳＴＩ酸化膜或いはＬＯＣＯＳ酸化膜を形成する（図２３（Ｂ））。なお、以下では後述する第２実施形態のようなＬＯＣＯＳ酸化膜９５，９６を６９００Å程度形成した例を代表例として以下の工程を説明するが、ＬＯＣＯＳ酸化膜に代えてＳＴＩ酸化膜を形成すれば、上述した構成と同様になる。

ＳＴＩ酸化膜或いはＬＯＣＯＳ酸化膜を形成した後には、ＳｉＮ膜８０を除去して熱酸化等によりＳＯＩ基板１０の上面１０ａにゲート絶縁膜９３を２５０Å程度の膜厚で形成し（図２３（Ｂ））、さらにポリシリコン膜などからなるゲート電極４１を形成する（図２３（Ｃ））。

続いて、マスクＭを形成した後、ボロンをピーク濃度が５．０×１０^１７ｃｍ^−３程度となるようにイオン注入した後、熱処理（アニール）して活性化させ、ＳＯＩ基板１０の上面１０ａ側に厚さが１．１５μｍ程度のＰ型チャネル領域２３を形成する（図２４（Ａ））。そして、ＳＯＩ基板１０の上面１０ａにおけるマスクＭの覆う部分を変えて、Ｐ型チャネル領域２３及びＮウェル領域２１に、それぞれヒ素をピーク濃度が３．０×１０^２０ｃｍ^−３程度となるようにイオン注入した後、熱処理（アニール）して活性化させ、厚さが０．２５μｍ程度のＮ＋ソース領域２４及びＮ＋ドレイン領域２２を形成する（図２４（Ｂ））。このようにして、ＳＯＩ基板１０の上面１０ａにＬＤＭＯＳ５を形成する。

次に、ＳＯＩ基板１０の上面１０ａにおけるマスクＭの覆う部分を変えて、ＳＯＩ基板１０のＮ−型半導体層１１ｂに、酸素イオンを高エネルギー且つ高濃度（例えば、ドーズ量が１．０×１０^１７／ｃｍ^２、エネルギーが２００ｋｅＶ程度）で注入する（図２５（Ａ））。そして、熱処理（アニール）することで、ＳＯＩ基板１０の内部におけるＳＴＩ酸化膜或いはＬＯＣＯＳ酸化膜（図２５の例では、ＬＯＣＯＳ酸化膜９５）の下方側においてその酸化膜から離れた位置にＳｉＯ_２からなる誘電体層５０を形成する（図２５（Ｂ））。なお、誘電体層５０の配置や形状に関する上述のＢ１，Ｌ１、Ｔ１、Ｄ１の条件は、様々に設定することができ、特に上述した望ましい値で設定すると良い。

このようにＬＤＭＯＳ５を形成した後には、公知の方法でＬＤＭＯＳ５上に絶縁膜や導電層（上述した、絶縁膜３７、３８、３９や、第１配線層６１ａ〜６１ｃ、第２配線層６２ａ〜６２ｃ、第３配線層６３ａ，６３ｃ、第４配線層６４ａ，６４ｃ、第１ビア７１ａ〜７１ｃ、第２ビア７２ａ，７２ｃ、第３ビア７３ａ，７３ｃなど）を形成する。

［第１実施形態の変更例］
次に、第１実施形態の変更例に係る半導体装置の製造方法について図２６、図２７を用いて説明する。上記第１実施形態の代表例に係る半導体装置では、ＳＴＩ酸化膜３４の左右方向の長さが例えば１．５３μｍ程度の例を示した。しかしながら、このようなＳＴＩ酸化膜３４の構成に限らず、その他のＳＴＩ酸化膜３４の構成を採用してもよい。例えば、図２６、図２７に示すように、ＳＴＩ酸化膜３４の左右方向の長さＷ３を例えば１．４μｍとし、アキュムレーション長Ｗ２を例えば３．２μｍとする構成を半導体装置１に適用してもよい。このような構成によっても、上記第１実施形態と同様の効果を奏することができる。なお、この例でも、誘電体層５０の配置や形状に関するＢ１，Ｌ１、Ｔ１、Ｄ１は様々に設定することができ、例えば、第１実施形態で望ましい範囲とされた条件で設定すると良い。

［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置１について、図２８、図２９を用いて説明する。本第２実施形態の半導体装置１は、主に第２絶縁体層がＬＯＣＯＳ酸化膜９５として構成されている点が第１実施形態と異なり、それ以外は第１実施形態と同一である。そのため、第１実施形態と同様の構成については第１実施形態と同一の符号を付し、詳細な説明は省略する。以下、上記第１実施形態と異なる構成を主に説明する。

本第２実施形態に係る半導体装置１は、図２８、図２９に示すように、ＳＯＩ基板１０の上面側において、Ｐ型チャネル領域２３とＮ＋ドレイン領域２２との間にＬＯＣＯＳ酸化膜９５を形成した構成となっている。具体的には、図２８、図２９に示すように、ＳＯＩ基板１０の上面にＳｉＯ_２からなる６９００Å程度の膜厚のＬＯＣＯＳ酸化膜９５が設けられている。また、ＳｉＯ_２からなる２５０Å程度のゲート絶縁膜９３と、ポリシリコン膜などからなるゲート電極４１とが設けられている。そして、図２８、図２９に示すように、誘電体層５０が、ＳＯＩ基板１０の内部において、ＳＯＩ基板１０の表面及びＰ型チャネル領域２３から離れた位置であって且つＬＯＣＯＳ酸化膜９５の下方側に配置された構成となっている。また、Ｎ＋ソース領域２４の一部、ゲート電極４１、及びＬＯＣＯＳ酸化膜９５の一部を上方から覆うようにＳｉＯ_２からなる酸化膜として６７００Å程度の膜厚のＰＳＧ膜９７が設けられている。さらに、エッチングなどによってコンタクトが形成され、Ａｌ膜よりなる第１配線層６１ａ，６１ｂが形成されている。

この例では、第１実施形態で示したＳＴＩ酸化膜３４の左側端部３４ａから誘電体層５０の左側端部５０ａまでの横方向（左右方向）の距離Ｂ１（図３等）の代わりに、図２９のように、ＬＯＣＯＳ酸化膜９５の左側端部の位置（図２９に示すＨのラインの位置）から誘電体層５０の左側端部の位置までの横方向（左右方向）の距離をＢ１としている。そして、この例でも、誘電体層５０の配置や形状に関するＢ１，Ｌ１、Ｔ１、Ｄ１は様々に設定することができ、例えば、第１実施形態で望ましい範囲とされた条件で設定すると良い。

［第３実施形態］
次に、本発明の第３実施形態に係る半導体装置１について、図３０、図３１を用いて説明する。本第３実施形態の半導体装置１は、第１実施形態の代表例を基本構成として誘電体層５０の誘電率を様々に変化させた点が第１実施形態と異なり、誘電体層５０の誘電率以外は第１実施形態と同一である。そのため、第１実施形態と同様の構成については第１実施形態と同一の符号を付し、詳細な説明は省略する。以下、上記第１実施形態と異なる構成を主に説明する。

まず、誘電体層５０の誘電率とＥＳＤ耐量の関係について説明する。図３０（Ａ）は、誘電体層５０の誘電率が３．９とされた第１実施形態の代表例についての等電位線及び電流密度を示す断面概略図であり、図３０（Ｂ）は、誘電体層５０の誘電率が５０００とされた第３実施形態に係る構成の等電位線及び電流密度を示す断面概略図である。なお、図３０（Ａ）（Ｂ）の構成はいずれも、誘電体層５０の厚さＴ１が０．３μｍであり、長さＬ１が０．２μｍであり、深さＤ１が０．９μｍである。図３０（Ａ）（Ｂ）でも明らかなように、誘電体層５０の誘電率が大きいほど、誘電体層５０がＳＯＩ基板１０内において電気力線をより引き付けることになり、ＳＴＩ酸化膜３４の端部付近での電位集中をより大きくすることができる。

また、図３１は、図１の半導体装置１において、誘電体層５０の厚さＴ１を０．３μｍとし、長さＬ１を０．２μｍとし、深さＤ１を０．９μｍとし、誘電率をそれぞれ３．９、１０００、５０００とした場合における、ＥＳＤ耐量と距離Ｂ１（ＳＴＩ酸化膜３４の端部‐誘電体層５０間の距離）との関係を示すグラフである。なお、距離Ｂ１は上述したように、ＳＴＩ酸化膜３４の左側端部３４ａの位置（図３に示すＧのラインの位置）から誘電体層５０の左側端部５０ａまでの横方向（左右方向）の距離である。また、図３１では、誘電率をそれぞれ３．９、１０００、５０００とした場合において、距離Ｂ１を−２．４μｍ、−２．０μｍ、−１．６μｍ、−１．２μｍ、−０．８μｍ、−０．４μｍ、０．０μｍ、０．４μｍ、０．８μｍ、１．２μｍ、１．４μｍ、１．６μｍとした条件でのＥＳＤ耐量を示している。図３１から分かるように、誘電体層５０の誘電率がそれぞれ３．９、１０００、５０００のどの構成においても、ＳＴＩ端からの距離Ｂ１が−０．８μｍ〜１．４μｍの範囲で十分な効果が得られ、誘電体層５０の誘電率が３．９よりも大きい構成（具体的には、誘電率が１０００以上の構成）となると、ＳＴＩ端からの距離Ｂ１が−１．６μｍ〜１．６μｍの範囲で十分な効果が得られ、十分な効果が得られる範囲を広げることができる。とくに、誘電体層５０の誘電率が３．９以上のいずれの例でも、ＳＴＩ端からの距離Ｂ１が−０．４μｍ〜１．２μｍの範囲でより一層効果が得られ、誘電体層５０の誘電率が３．９以上のいずれの例でも、ＳＴＩ端からの距離Ｂ１が０μｍ〜０．８μｍの範囲で顕著な効果が得られる。

［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、半導体基板としてＳＯＩ基板１０を例示したが、ＳＯＩ構造に限定されずバルク構造の基板であってもよい。

上記いずれの実施形態のいずれの構成においても、誘電体層５０のＢ１、Ｌ１、Ｔ１、Ｄ１の条件は様々に設定することができる。より望ましくは、いずれの場合でも、ＳＯＩ基板１０の内部における第２絶縁体層の直下領域に誘電体層５０の少なくとも一部が配置されていると良い。より望ましくは、いずれの構成でも、Ｎ＋ソース領域２４とＮ＋ドレイン領域２２とが向かい合う所定の横方向（左右方向）において、誘電体層５０のＮ＋ソース領域２４側の端部は、Ｐ型チャネル領域２３よりもＮ＋ドレイン領域２２側に配置されていると良い。また、いずれの場合でも、ＳＯＩ基板１０の板厚方向（上下方向）において、誘電体層５０の上端部がＰ型チャネル領域２３の下端部よりも上方位置に配置されていることが望ましい。また、いずれの場合でも、上記横方向（左右方向）において、誘電体層５０のＮ＋ドレイン領域２２側の端部は、第２絶縁体層におけるＮ＋ドレイン領域２２側の端部よりもＮ＋ソース領域２４側に配置されていると良い。

より具体的には、いずれの実施形態のいずれの構成でも、ＳＯＩ基板１０の板厚方向（上下方向）における第２絶縁体層から誘電体層５０までの距離（深さ）Ｄ１が１．８μｍ以下であることが望ましい。また、いずれの実施形態のいずれの構成でも、誘電体層５０の板厚方向（上下方向）の長さ（厚さ）Ｔ１が０．２μｍ以上であることが望ましい。また、いずれの実施形態のいずれの構成でも、Ｎ＋ソース領域２４とＮ＋ドレイン領域２２とが向かい合う所定の横方向における誘電体層５０の長さＬ１が０．１μｍ以上であることが望ましい。

１…半導体装置
１０…ＳＯＩ基板（半導体基板）
１１ｂ…Ｎ−型半導体層（第１半導体領域）
２２…Ｎ＋ドレイン領域（第４半導体領域）
２３…Ｐ型チャネル領域（第２半導体領域）
２４…Ｎ＋ソース領域（第３半導体領域）
３２，９３…ゲート絶縁膜（第１絶縁体層）
３４…ＳＴＩ酸化膜（第２絶縁体層）
４０，４１…ゲート電極
５０…誘電体層
９５…ＬＯＣＯＳ酸化膜（第２絶縁体層）

Claims (8)

1. 板厚方向の一方側に上面が構成され、少なくとも前記上面側に第１導電型の第１半導体領域（１１ｂ）が構成された半導体基板（１０）と、
   前記半導体基板の前記上面側に配置され、チャネル領域として構成された第２導電型の第２半導体領域（２３）と、
   前記半導体基板の前記上面側において前記第１半導体領域から離れた位置に形成され、前記第１半導体領域との間に前記第２半導体領域を介在させて配置された前記第１導電型の第３半導体領域（２４）と、
   前記半導体基板の前記上面側において、前記第２半導体領域及び前記第３半導体領域から離れた位置に形成された前記第１導電型の第４半導体領域（２２）と、
   前記半導体基板の上方において少なくとも前記第２半導体領域を覆う位置に配置された第１絶縁体層（３２，９３）と、
   前記第１絶縁体層の上方側を覆う構成で少なくとも前記第２半導体領域の上方領域に配置されたゲート電極層（４０，４１）と、
   前記半導体基板の上面側において前記第２半導体領域と前記第４半導体領域との間に形成された第２絶縁体層（３４、９５）と、
   前記半導体基板の内部において前記第２絶縁体層の下方側且つ前記第２絶縁体層から離れた位置に形成された誘電体材料からなる誘電体層（５０）と、
   を備えることを特徴とする半導体装置（１）。
2. 前記半導体基板の内部における前記第２絶縁体層の直下領域に前記誘電体層の少なくとも一部が配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体領域と前記第４半導体領域とが向かい合う所定の横方向において、前記誘電体層の前記第３半導体領域側の端部は、前記第２半導体領域よりも前記第４半導体領域側に配置されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記板厚方向において、前記誘電体層の上端部が前記第２半導体領域の下端部よりも上方位置に配置されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記第３半導体領域と前記第４半導体領域とが向かい合う所定の横方向において、前記誘電体層の前記第４半導体領域側の端部は、前記第２絶縁体層における前記第４半導体領域側の端部よりも前記第３半導体領域側に配置されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記板厚方向における前記第２絶縁体層から前記誘電体層までの距離が１．８μｍ以下であることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置。
7. 前記誘電体層の前記板厚方向の長さが０．２μｍ以上であることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置。
8. 前記第３半導体領域と前記第４半導体領域とが向かい合う所定の横方向における前記誘電体層の長さが０．１μｍ以上であることを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置。

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