JP2016039327A - Nitride semiconductor device, diode, and field-effect transistor - Google Patents

Nitride semiconductor device, diode, and field-effect transistor Download PDF

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和行 梅野
Kazuyuki Umeno
和行 梅野
拓也 古川
Takuya Furukawa
拓也 古川
江 李
Ko Ri
江 李
亮祐 田村
Ryosuke Tamura
亮祐 田村
正之 岩見
Masayuki Iwami
正之 岩見
秀介 賀屋
Hidesuke Kaya
秀介 賀屋
宏辰 石井
Hirotatsu Ishii
宏辰 石井
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Abstract

PROBLEM TO BE SOLVED: To suppress a leakage current while suppressing current collapse even in a case where an insulation substrate is used as a substrate.SOLUTION: A nitride semiconductor device comprises: an insulation substrate; an n-type conductive layer provided on an upper layer of the insulation substrate; a diffusion prevention layer provided on an upper layer of the n-type conductive layer; a device layer configured by a plurality of semiconductor layers provided on an upper layer of the diffusion prevention layer, and in which a two-dimensional electron gas is generated, and that has a film thickness of 3 μm or more; a first electrode provided on at least some semiconductor layers of the plurality of semiconductor layers that configure the device layer; and a second electrode provided on at least some semiconductor layers of the semiconductor layers that configure the device layer so as to be separated from the first electrode.SELECTED DRAWING: Figure 2

Description

本発明は、絶縁性基板を用いた窒化物半導体装置、ダイオード、および電界効果トランジスタに関する。   The present invention relates to a nitride semiconductor device, a diode, and a field effect transistor using an insulating substrate.

窒化物系半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）は、ピエゾ分極および自発分極によって、ヘテロ接合界面に２次元電子ガス（2 Dimensional Electron Gas：２ＤＥＧ）が発生している。この２ＤＥＧは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を用いたショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）、ヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor：ＨＦＥＴ）、および高移動度電界効果トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）は、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。   Wide bandgap semiconductors represented by nitride semiconductors have high dielectric breakdown voltage, good electron transport properties, and good thermal conductivity, so they are very attractive as materials for semiconductor devices for high temperature, high power, or high frequency. Is. Further, for example, a field effect transistor (FET) having an AlGaN / GaN heterojunction structure generates two-dimensional electron gas (2DEG) at the heterojunction interface due to piezo polarization and spontaneous polarization. Yes. This 2DEG has high electron mobility and carrier density, and has attracted much attention. Therefore, a Schottky barrier diode (Schottky Barrier Diode: SBD), a heterojunction field effect transistor (HFET), and a high mobility field effect transistor (High Electron) using such an AlGaN / GaN heterojunction structure are used. Mobility Transistor (HEMT) has high breakdown voltage, low on-resistance, and fast switching speed, and is very suitable for power switching applications.

特許文献１，２には、このような電界効果トランジスタのエピタキシャル層中に等電位面を設ける構成が記載されている。具体的に、特許文献１には、増幅器の動作効率の低下を抑制するために、電子遮蔽層として、表面にむけて段階的にＡｌ組成が減少し、かつドナードーピングしたｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）を用いるとともに、基板に炭化シリコン（ＳｉＣ）基板を用いた、窒化ガリウム（ＧａＮ）−ＨＥＭＴが記載されている。また、特許文献２には、電流コラプスを抑制するために、サファイア基板上に形成されたバッファ層の一部または全部がｎ型導電性のＧａＮ層で形成された構成が記載され、導電性の半導体層の電位をソース電極と同電位となるように制御したＧａＮ系ヘテロ接合電界効果トランジスタが記載されている。   Patent Documents 1 and 2 describe a configuration in which an equipotential surface is provided in the epitaxial layer of such a field effect transistor. Specifically, Patent Document 1 discloses an n-type aluminum gallium nitride in which the Al composition gradually decreases toward the surface and is donor-doped in order to suppress a decrease in the operational efficiency of the amplifier. A gallium nitride (GaN) -HEMT using (AlGaN) and using a silicon carbide (SiC) substrate as a substrate is described. Patent Document 2 describes a configuration in which a part or all of a buffer layer formed on a sapphire substrate is formed of an n-type conductive GaN layer in order to suppress current collapse, A GaN-based heterojunction field effect transistor is described in which the potential of the semiconductor layer is controlled to be the same as that of the source electrode.

特許第４５８４２９３号公報Japanese Patent No. 4584293 特許第４６９１０６０号公報Japanese Patent No. 4691060

しかしながら、本発明者が種々実験を行ったところ、特許文献２に記載された半導体装置においては、ｎ型ＧａＮバッファ層における電子が表面方向に拡散して全体がｎ−ＧａＮ層になってしまうため、電流コラプスの抑制ができる一方、リーク電流の抑制が困難になることが明らかになった。   However, when the present inventor conducted various experiments, in the semiconductor device described in Patent Document 2, electrons in the n-type GaN buffer layer diffuse in the surface direction and the whole becomes an n-GaN layer. It was revealed that current collapse can be suppressed, but it is difficult to suppress leakage current.

本発明は、上記に鑑みてなされたものであって、その目的は、基板として絶縁基板を用いた場合であっても、電流コラプスを抑制するとともにリーク電流を抑制できる窒化物半導体装置、ダイオードおよび電界効果トランジスタを提供することにある。   The present invention has been made in view of the above, and an object of the present invention is to provide a nitride semiconductor device, a diode, and a diode that can suppress current collapse and suppress leakage current even when an insulating substrate is used as the substrate. It is to provide a field effect transistor.

上述した課題を解決し、上記目的を達成するために、本発明に係る窒化物半導体装置は、絶縁基板と、絶縁基板の上層に設けられたｎ型導電層と、ｎ型導電層の上層に設けられ、ｎ型導電層から上層へのキャリアの拡散を抑制する拡散防止層と、拡散防止層の上層に設けられた複数の半導体層から構成されているとともに、内部に２次元電子ガスが生成される、膜厚が３μｍ以上のデバイス層と、デバイス層を構成する複数の半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、デバイス層を構成する半導体層のうちの少なくとも一部の半導体層の上に第１電極と離間して設けられる第２電極と、を備えることを特徴とする。   In order to solve the above-described problems and achieve the above object, a nitride semiconductor device according to the present invention includes an insulating substrate, an n-type conductive layer provided on an upper layer of the insulating substrate, and an upper layer of the n-type conductive layer. A diffusion prevention layer that suppresses carrier diffusion from the n-type conductive layer to the upper layer and a plurality of semiconductor layers provided above the diffusion prevention layer are formed, and a two-dimensional electron gas is generated inside A device layer having a thickness of 3 μm or more, a first electrode provided on at least a part of a plurality of semiconductor layers constituting the device layer, and a semiconductor layer constituting the device layer And a second electrode provided apart from the first electrode on at least a part of the semiconductor layer.

本発明に係る窒化物半導体装置は、上記の発明において、絶縁基板がサファイア基板であることを特徴とする。   The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the insulating substrate is a sapphire substrate.

本発明に係る窒化物半導体装置は、上記の発明において、ｎ型導電層が、第１電極と同電位であることを特徴とする。   The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the n-type conductive layer has the same potential as the first electrode.

本発明に係る窒化物半導体装置は、上記の発明において、拡散防止層が、ｎ型導電層のバンドギャップより大きいバンドギャップの半導体層から構成されていることを特徴とする。   The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the diffusion prevention layer is composed of a semiconductor layer having a band gap larger than that of the n-type conductive layer.

本発明に係る窒化物半導体装置は、上記の発明において、ｎ型導電層が、Ａｌ組成比ｙのＡｌｙＧａ1-ｙＮ層（０≦ｙ＜１）から構成されているとともに、拡散防止層が、Ａｌ組成比ｘがｎ型導電層のＡｌ組成比ｙより０．２以上大きいＡｌxＧａ1-xＮ層（０＜ｙ＋０．２≦ｘ≦１）から構成されることを特徴とする。 In the nitride semiconductor device according to the present invention, in the above invention, the n-type conductive layer is composed of an Al y Ga 1-y N layer (0 ≦ y <1) having an Al composition ratio y, and also prevents diffusion. The layer is composed of an Al x Ga 1-x N layer (0 <y + 0.2 ≦ x ≦ 1) whose Al composition ratio x is 0.2 or more larger than the Al composition ratio y of the n-type conductive layer. To do.

本発明に係る窒化物半導体装置は、上記の発明において、拡散防止層がｐ型不純物のドープされたｐ型半導体層から構成されることを特徴とする。   The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the diffusion prevention layer is composed of a p-type semiconductor layer doped with a p-type impurity.

本発明に係る窒化物半導体装置は、上記の発明において、ｐ型不純物のキャリア濃度が、１．０×１０16ｃｍ-3以上５．０×１０19ｃｍ-3未満であることを特徴とする。 The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the carrier concentration of the p-type impurity is 1.0 × 10 16 cm −3 or more and less than 5.0 × 10 19 cm −3. .

本発明に係る窒化物半導体装置は、上記の発明において、少なくとも拡散防止層にまで到達するコンタクトホールが形成されているとともに、コンタクトホールを通じて、ｎ型導電層と電気的に接続されたコンタクト電極が設けられていることを特徴とする。   In the nitride semiconductor device according to the present invention, in the above invention, the contact hole reaching at least the diffusion preventing layer is formed, and the contact electrode electrically connected to the n-type conductive layer is formed through the contact hole. It is provided.

本発明に係る窒化物半導体装置は、上記の発明において、絶縁基板およびｎ型導電層に少なくともｎ型導電層にまで到達する基板コンタクトホールが形成されているとともに、基板コンタクトホールに埋め込まれた導電材料を通じて、ｎ型導電層またはｎ型導電層に生成した他の２次元電子ガス層が接地されていることを特徴とする。   In the nitride semiconductor device according to the present invention, in the above invention, a substrate contact hole reaching at least the n-type conductive layer is formed in the insulating substrate and the n-type conductive layer, and the conductive buried in the substrate contact hole is formed. The n-type conductive layer or another two-dimensional electron gas layer generated in the n-type conductive layer is grounded through the material.

本発明に係る窒化物半導体装置は、上記の発明において、デバイス層は、２次元電ガス層が生成される電子走行層を含み、電子走行層の膜厚が２００ｎｍ以上であることを特徴とする。   The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the device layer includes an electron transit layer in which a two-dimensional electrogas layer is generated, and the thickness of the electron transit layer is 200 nm or more. .

本発明に係る窒化物半導体装置は、上記の発明において、デバイス層が高抵抗層を含み、高抵抗層は、不純物が１×１０18cm-3以上１×１０20cm-3以下の不純物濃度で添加されていることを特徴とする。 In the nitride semiconductor device according to the present invention, in the above invention, the device layer includes a high resistance layer, and the high resistance layer has an impurity concentration of 1 × 10 18 cm −3 or more and 1 × 10 20 cm −3 or less. Is added.

本発明に係る窒化物半導体装置は、上記の発明において、絶縁基板におけるデバイス層が設けられた側とは反対側の裏面から、デバイス層が設けられている上層に向かって埋込孔が形成されているとともに、埋込孔に導電材料が埋め込まれていることを特徴とする。   In the nitride semiconductor device according to the present invention, in the above invention, a buried hole is formed from the back surface opposite to the side where the device layer is provided in the insulating substrate toward the upper layer where the device layer is provided. And a conductive material is embedded in the embedded hole.

本発明に係る窒化物半導体装置は、上記の発明において、埋込孔が、少なくともｎ型導電層に達する深さに形成されていることを特徴とする。   The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the buried hole is formed to a depth reaching at least the n-type conductive layer.

本発明に係る窒化物半導体装置は、上記の発明において、埋込孔に埋め込まれた導電材料が、第１電極と電気的に接続されていることを特徴とする。   The nitride semiconductor device according to the present invention is characterized in that, in the above invention, the conductive material embedded in the embedded hole is electrically connected to the first electrode.

本発明に係る窒化物半導体装置は、上記の発明において、デバイス層を構成する半導体層のうちの少なくとも一部の半導体層の上に、第１電極および第２電極と離間して設けられた第３電極をさらに備えることを特徴とする。   The nitride semiconductor device according to the present invention is the above-described invention, wherein the first semiconductor electrode and the second electrode are provided on at least a part of the semiconductor layers constituting the device layer and separated from the first electrode. Further comprising three electrodes.

本発明に係る電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がソース電極、第２電極がゲート電極、および第３電極がドレイン電極であることを特徴とする。   A field effect transistor according to the present invention has the structure of the nitride semiconductor device according to the above invention, wherein the first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode. To do.

本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がソース電極、第２電極がゲート電極、および第３電極がドレイン電極であるとともに、ゲート電極がデバイス層を構成する半導体層のうちの少なくとも一部の半導体層の上に、ゲート絶縁膜を介して設けられていることを特徴とする。   The MIS field effect transistor according to the present invention has the configuration of the nitride semiconductor device according to the above invention, wherein the first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode, The gate electrode is provided over at least a part of the semiconductor layers constituting the device layer with a gate insulating film interposed therebetween.

本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明において、ゲート絶縁膜が、互いに異なる材料からなる複数層の絶縁膜から構成され、複数層の絶縁膜のうちの最下層の絶縁膜がアルミニウムを含む絶縁膜からなるとともに、最下層の絶縁膜より上層の絶縁膜がシリコンを含む絶縁膜からなることを特徴とする。   In the MIS field effect transistor according to the present invention, in the above invention, the gate insulating film is composed of a plurality of insulating films made of different materials, and the lowermost insulating film of the plurality of insulating films is aluminum. And an insulating film in an upper layer than the lowermost insulating film is made of an insulating film containing silicon.

本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がソース電極、第２電極がゲート電極、および第３電極がドレイン電極であるとともに、デバイス層に、デバイス層の一部を構成するチャネル層に至るリセス部が形成され、リセス部上にゲート絶縁膜を介してゲート電極が設けられていることを特徴とする。   The MIS field effect transistor according to the present invention has the configuration of the nitride semiconductor device according to the above invention, wherein the first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode, The device layer is characterized in that a recess portion reaching a channel layer that constitutes a part of the device layer is formed, and a gate electrode is provided on the recess portion through a gate insulating film.

本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明において、チャネル層がｐ型不純物を含むことを特徴とする。   The MIS field effect transistor according to the present invention is characterized in that, in the above invention, the channel layer contains a p-type impurity.

本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明において、チャネル層が、マグネシウムが添加されたｐ型半導体層から構成され、ｐ型半導体層のマグネシウム濃度が１．０×１０18ｃｍ-3以下であることを特徴とする。 In the MIS field effect transistor according to the present invention, in the above invention, the channel layer is composed of a p-type semiconductor layer to which magnesium is added, and the magnesium concentration of the p-type semiconductor layer is 1.0 × 10 18 cm −3. It is characterized by the following.

本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明において、チャネル層の上層に電子走行層および電子供給層が順次積層され、電子走行層と電子供給層との界面におけるマグネシウム濃度が１．０×１０17ｃｍ-3以下であることを特徴とする。 In the MIS field effect transistor according to the present invention, in the above invention, an electron transit layer and an electron supply layer are sequentially stacked on the channel layer, and the magnesium concentration at the interface between the electron transit layer and the electron supply layer is 1.0. × 10 17 cm -3 or less

本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明において、ゲート絶縁膜が、互いに異なる材料からなる複数層の絶縁膜から構成され、複数層の絶縁膜のうちの最下層の絶縁膜がアルミニウムを含む絶縁膜からなるとともに、最下層の絶縁膜より上層の絶縁膜がシリコンを含む絶縁膜からなることを特徴とする。   In the MIS field effect transistor according to the present invention, in the above invention, the gate insulating film is composed of a plurality of insulating films made of different materials, and the lowermost insulating film of the plurality of insulating films is aluminum. And an insulating film in an upper layer than the lowermost insulating film is made of an insulating film containing silicon.

本発明に係るダイオードは、上記の発明による窒化物半導体装置の構成を有し、第１電極がアノード電極、および第２電極がカソード電極であることを特徴とする。   The diode according to the present invention has the structure of the nitride semiconductor device according to the above-described invention, wherein the first electrode is an anode electrode and the second electrode is a cathode electrode.

本発明に係る窒化物半導体装置、ダイオード、および電界効果トランジスタによれば、基板として絶縁基板を用いた場合であっても、電流コラプスを抑制するとともにリーク電流を抑制することが可能になる。   According to the nitride semiconductor device, the diode, and the field effect transistor according to the present invention, even when an insulating substrate is used as the substrate, it is possible to suppress current collapse and suppress leakage current.

図１は、本発明の実施の形態１による半導体積層基板を示す模式的な断面図である。FIG. 1 is a schematic cross-sectional view showing a semiconductor laminated substrate according to Embodiment 1 of the present invention. 図２は、本発明の実施の形態１によるＳＢＤおよびコンタクト構造を示す断面図である。FIG. 2 is a cross-sectional view showing the SBD and contact structure according to the first embodiment of the present invention. 図３は、本発明の実施の形態１によるＳＢＤを用いた半導体装置を示す平面図である。FIG. 3 is a plan view showing a semiconductor device using the SBD according to the first embodiment of the present invention. 図４は、本発明の実施の形態２によるＨＥＭＴおよびコンタクト構造を示す断面図である。FIG. 4 is a sectional view showing a HEMT and contact structure according to the second embodiment of the present invention. 図５は、本発明の実施の形態２によるＨＥＭＴを用いた半導体装置を示す平面図である。FIG. 5 is a plan view showing a semiconductor device using the HEMT according to the second embodiment of the present invention. 図６は、本発明の実施の形態３によるＭＩＳ−ＨＥＭＴを示す断面図である。FIG. 6 is a cross-sectional view showing an MIS-HEMT according to the third embodiment of the present invention. 図７は、本発明の実施の形態３によるＭＩＳ−ＨＥＭＴのゲート電極におけるしきい値電圧のアクセプタ濃度依存性を示すグラフである。FIG. 7 is a graph showing the acceptor concentration dependence of the threshold voltage at the gate electrode of the MIS-HEMT according to the third embodiment of the present invention. 図８は、ｐ−ＧａＮ層における実効的アクセプタ濃度のＭｇ元素濃度依存性を示すグラフである。FIG. 8 is a graph showing the Mg element concentration dependence of the effective acceptor concentration in the p-GaN layer. 図９は、ｐ−ＧａＮ層におけるｐ型不純物の活性化率のＭｇ元素濃度依存性を示すグラフである。FIG. 9 is a graph showing the Mg element concentration dependency of the activation rate of the p-type impurity in the p-GaN layer. 図１０は、本発明の実施の形態３における電子走行層の最表面からｐ型チャネル層の深さに沿ったＭｇの元素濃度、ならびにＡｌ、Ｇａ、およびＮの二次イオン強度の計測値を示すグラフである。FIG. 10 shows measured values of Mg element concentration and secondary ion intensity of Al, Ga, and N along the depth of the p-type channel layer from the outermost surface of the electron transit layer in Embodiment 3 of the present invention. It is a graph to show. 図１１は、本発明の実施の形態４によるＭＯＳ−ＨＥＭＴを示す断面図である。FIG. 11 is a sectional view showing a MOS-HEMT according to the fourth embodiment of the present invention. 図１２は、本発明の実施の形態５によるサファイア基板に対する埋込孔の形成方法を説明するための窒化物半導体装置およびレーザ加工装置を示す略線図である。FIG. 12 is a schematic diagram showing a nitride semiconductor device and a laser processing apparatus for explaining a method for forming a buried hole in a sapphire substrate according to Embodiment 5 of the present invention. 図１３は、本発明の実施の形態５によるサファイア基板における放熱部の形成方法を説明するための窒化物半導体装置およびレーザ加工装置を示す略線図である。FIG. 13 is a schematic diagram illustrating a nitride semiconductor device and a laser processing apparatus for explaining a method for forming a heat dissipation portion in a sapphire substrate according to Embodiment 5 of the present invention. 図１４は、本発明の実施の形態５において製造された放熱部のパターンの例をサファイア基板側から俯瞰した平面図である。FIG. 14 is a plan view of an example of the pattern of the heat dissipating part manufactured in the fifth embodiment of the present invention as seen from the sapphire substrate side. 図１５は、本発明の実施の形態５において製造された放熱部のパターンの他の例をサファイア基板側から俯瞰した平面図である。FIG. 15 is a plan view of another example of the pattern of the heat radiating part manufactured in the fifth embodiment of the present invention as seen from the sapphire substrate side.

以下、本発明の実施の形態について図面を参照しつつ説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下の実施の形態の説明に用いる「上」、「上方」または「上部」、ならびに「下」、「下方」または「下部」はそれぞれ、半導体装置の基板における半導体層を積層する主面に対して直角に遠ざかる向き、ならびに基板の主面に近づく向きを示し、半導体装置の実装状態における上下方向とは必ずしも一致しない点にも留意する必要がある。また、以下の説明中に参照する図面において、αＥ＋βの記載は、α×１０＋βを意味する。 Embodiments of the present invention will be described below with reference to the drawings. In addition, this invention is not limited by the following embodiment. In the drawings, the same or corresponding elements are denoted by the same reference numerals as appropriate, and repeated descriptions are omitted as appropriate. Furthermore, it should be noted that the drawings are schematic, and dimensional relationships between elements may differ from actual ones. Even between the drawings, there are cases in which portions having different dimensional relationships and ratios are included. Further, “upper”, “upper” or “upper”, and “lower”, “lower” or “lower” used in the description of the following embodiments, respectively, are main surfaces on which semiconductor layers are stacked on a substrate of a semiconductor device. It is also necessary to pay attention to the fact that it indicates a direction away from the substrate at right angles and a direction toward the main surface of the substrate, and does not necessarily match the vertical direction in the mounting state of the semiconductor device. In the drawings referred to in the following description, the description of αE + β means α × 10 + β .

まず、本発明の実施の形態について説明するにあたり、本発明の理解を容易にするために、上述した課題を解決すべく本発明者が行った鋭意検討について説明する。   First, in describing embodiments of the present invention, in order to facilitate the understanding of the present invention, an intensive study conducted by the present inventor to solve the above-described problems will be described.

まず、本発明者は、絶縁基板を用いた窒化物半導体装置において、電界を緩和させる方法について検討を行った。そもそも、絶縁基板を用いた半導体装置においては、以下の理由から電界緩和は困難である。   First, the inventor has studied a method for relaxing an electric field in a nitride semiconductor device using an insulating substrate. In the first place, in a semiconductor device using an insulating substrate, electric field relaxation is difficult for the following reasons.

すなわち、窒化物半導体装置の基板としてシリコン（Ｓｉ）基板などの導電性基板を用いる場合、この導電性基板を接地することによって窒化物半導体装置を構成する半導体層にかかる電界を緩和できる。他方、窒化物半導体装置の基板としてサファイア基板などの絶縁基板を用いると、この絶縁基板は接地できず、窒化物半導体装置内に生じる電界は電極等が設けられた半導体層側に集中するため、電界は緩和できない。この場合、半導体層にかかる電界を緩和させるには、ゲート電極、ソース電極、またはアノード電極などの構造、すなわち表面側のフィールドプレート構造を複雑にする必要があった。換言すると、基板として絶縁基板を用いると、導電性基板を用いた場合に比して、窒化物半導体装置の表面側に設けられるフィールドプレート構造の部分に大きな電界が加わることになる。   That is, when a conductive substrate such as a silicon (Si) substrate is used as the substrate of the nitride semiconductor device, the electric field applied to the semiconductor layer constituting the nitride semiconductor device can be relaxed by grounding the conductive substrate. On the other hand, when an insulating substrate such as a sapphire substrate is used as the substrate of the nitride semiconductor device, the insulating substrate cannot be grounded, and the electric field generated in the nitride semiconductor device is concentrated on the semiconductor layer side where the electrodes and the like are provided. The electric field cannot be relaxed. In this case, in order to alleviate the electric field applied to the semiconductor layer, the structure of the gate electrode, the source electrode, or the anode electrode, that is, the field plate structure on the surface side needs to be complicated. In other words, when an insulating substrate is used as the substrate, a larger electric field is applied to the portion of the field plate structure provided on the surface side of the nitride semiconductor device than when a conductive substrate is used.

そこで本出願人は、特許文献２に記載されているように、基板上のバッファ層の一部または全部をｎ型導電層、具体的にはｎ−ＧａＮ層から構成する方法によって、電流コラプスを抑制する方法を提案した。また、本発明者は、特許文献２において提案した技術をさらに進めるために、特許文献２に記載された窒化物半導体装置に対して改めて種々実験を行った。   Therefore, as described in Patent Document 2, the applicant of the present invention performs current collapse by a method in which a part or all of the buffer layer on the substrate is formed of an n-type conductive layer, specifically, an n-GaN layer. A method to suppress was proposed. The inventor conducted various experiments on the nitride semiconductor device described in Patent Document 2 again in order to further advance the technique proposed in Patent Document 2.

そして、本発明者は、絶縁基板を用いた窒化物半導体装置であっても、接地させた導電性基板を用いた窒化物半導体装置と同様の構成を実現できれば、電流コラプスを抑制できることを想起した。すなわち、導電性基板を用いた窒化物半導体装置における表面側のフィールドプレート構造と同様の、いわゆる基板側に設けられる裏面フィールドプレート構造について検討を行った。そして、本発明者は、窒化物半導体装置の基板として絶縁基板を用いた場合に、裏面側である基板側にｎ型導電層や２次元電子ガス（２ＤＥＧ）を用いた裏面フィールドプレート構造を設ける方法を想起した。さらに、ｎ型導電層や２ＤＥＧを電気的に外部と接続させれば、絶縁基板を用いた窒化物半導体装置であっても、導電性基板を用いた場合と同様にして半導体層にかかる電界を緩和でき、電流コラプスを抑制できることを想起した。これにより、低コストで高いスイッチング特性を有する、ＳＢＤ、ＨＥＭＴ、またはＦＥＴなどの窒化物半導体装置を実現できる。   The inventor recalled that even if a nitride semiconductor device using an insulating substrate is used, the current collapse can be suppressed if the same configuration as that of a nitride semiconductor device using a grounded conductive substrate can be realized. . That is, a back surface field plate structure provided on a so-called substrate side, similar to the front surface field plate structure in a nitride semiconductor device using a conductive substrate, was examined. Then, when the insulative substrate is used as the substrate of the nitride semiconductor device, the present inventor provides a back surface field plate structure using an n-type conductive layer or a two-dimensional electron gas (2DEG) on the substrate side which is the back surface side. Recalling the method. Furthermore, if the n-type conductive layer or 2DEG is electrically connected to the outside, even in a nitride semiconductor device using an insulating substrate, the electric field applied to the semiconductor layer is the same as when using a conductive substrate. I recalled that it could alleviate and suppress current collapse. Thereby, a nitride semiconductor device such as SBD, HEMT, or FET having a high switching characteristic at low cost can be realized.

ところが、本発明者がこのような窒化物半導体装置について実験および検討を行ったところ、この窒化物半導体装置においてｎ型導電層や２ＤＥＧの電子が表面方向に拡散する現象が生じることを見出した。そして、本発明者は、窒化物半導体装置のバッファ層および電子走行層の全体がｎ型になる可能性が生じ、逆バイアス時での全空乏化が困難になって、リーク電流が大きくなる可能性があるという課題を見出した。そこで、本発明者は、上述した検討に基づいて具体的構成について実験および検討を進め、電流コラプスを抑制しつつリーク電流を抑制する方法について検討を行った。   However, when the present inventor conducted experiments and studies on such a nitride semiconductor device, it was found that a phenomenon occurs in which electrons of the n-type conductive layer and 2DEG diffuse in the surface direction in this nitride semiconductor device. Then, the inventor has the possibility that the entire buffer layer and electron transit layer of the nitride semiconductor device may be n-type, making it difficult to fully deplete at the time of reverse bias, and the leakage current may increase. I found the problem that there is. Therefore, the present inventor has advanced experiments and studies on a specific configuration based on the above-described studies, and has studied a method for suppressing leakage current while suppressing current collapse.

まず本発明者は、上述したように、裏面フィールドプレート構造において、絶縁基板の上層に導電層が存在すると、キャリアが表面側に拡散してしまうため、このキャリアの拡散を抑制する方法について検討を行った。検討の結果、本発明者は、キャリアの拡散を抑制するためには、キャリアが電子である場合には３００ｍｅＶ以上のオフセットがエネルギー障壁として存在すれば良いことを想起した。そこで、本発明者は、このオフセットを設ける構成について検討を行い、導電層のキャリアを表面側に拡散させないための方法を複数案出した。   First, as described above, since the carrier diffuses to the front surface side when the conductive layer is present on the upper side of the insulating substrate in the back surface field plate structure, the inventor examines a method for suppressing the carrier diffusion. went. As a result of the study, the present inventor recalled that in order to suppress carrier diffusion, an offset of 300 meV or more should exist as an energy barrier when the carrier is an electron. In view of this, the present inventor has studied a configuration in which this offset is provided, and has devised a plurality of methods for preventing the carriers of the conductive layer from diffusing to the surface side.

すなわち、第１に、本発明者は、導電層に対してヘテロ接合する他の半導体層を設け、ヘテロ接合における伝導帯と価電子帯とのバンドオフセットを利用する方法を想起した。この場合、導電層のキャリアを表面側に拡散させないためには、導電層に対して表面側でヘテロ接合する他の半導体層は、導電層に比してバンドギャップが大きいことが望ましい。   That is, first, the present inventor has conceived a method of providing another semiconductor layer heterojunction to the conductive layer and utilizing a band offset between the conduction band and the valence band in the heterojunction. In this case, in order not to diffuse the carriers of the conductive layer to the surface side, it is desirable that the other semiconductor layer heterojunction to the conductive layer on the surface side has a larger band gap than the conductive layer.

第２に、本発明者は、導電層に対してホモｐｎ接合する他の半導体層を設けることによって、導電層からのキャリアに対してオフセットを設ける方法を想起した。具体的には、導電層がｎ−ＧａＮ層である場合、他の半導体層をｐ−ＧａＮ層とする。同様に、導電層がｎ−ＡｌＧａＮ層からなる場合、他の半導体層を同じＡｌ組成比のｐ−ＡｌＧａＮ層とする。これにより、導電層と表面側の他の半導体層との間において、電子に対して３００ｍｅＶ以上のオフセットが確保できる。   Second, the inventor has conceived a method of providing an offset to carriers from the conductive layer by providing another semiconductor layer that is homo-pn-junction to the conductive layer. Specifically, when the conductive layer is an n-GaN layer, the other semiconductor layer is a p-GaN layer. Similarly, when the conductive layer is an n-AlGaN layer, the other semiconductor layers are p-AlGaN layers having the same Al composition ratio. As a result, an offset of 300 meV or more can be secured for electrons between the conductive layer and the other semiconductor layer on the surface side.

第３に、本発明者は、導電層がｎ型半導体層である場合、導電層に対してヘテロｐｎ接合する他のｐ型半導体層を設けることで、導電層からのキャリアに対してオフセットを設ける方法を想起した。具体的に本発明者は、他のｐ型半導体層のバンドギャップが、導電層であるｎ型半導体層のバンドギャップに比して、大きい場合と小さい場合とについて検討した。   Third, when the conductive layer is an n-type semiconductor layer, the present inventor provides an offset with respect to carriers from the conductive layer by providing another p-type semiconductor layer that forms a hetero pn junction with the conductive layer. Recalled how to set up. Specifically, the present inventor has examined the cases where the band gap of another p-type semiconductor layer is larger and smaller than the band gap of an n-type semiconductor layer which is a conductive layer.

そして、ｐ型半導体層のバンドギャップが大きい場合の構成としては、導電層がｎ−ＧａＮ層の場合、ｐ型半導体層を、ｐ型不純物がドープされたＡｌxＧａ1-xＮ層（０＜ｘ≦１）とするのが望ましい。ここでｐ型不純物としてＭｇを用いる場合には、そのＭｇ濃度は、１．０×１０16ｃｍ-3以上５．０×１０19ｃｍ-3未満が好ましい。なお、ＡｌxＧａ1-xＮ層におけるＡｌ組成比ｘを０とすると、上述した導電層に対してホモｐｎ接合する他の半導体層を設ける場合と同様の構成になる。一方、ｐ型半導体層のバンドギャップ小さい場合の構成としては、導電層の下層の半導体層（核形成層）が窒化アルミニウム（ＡｌＮ）層である場合が考えられる。この場合、導電層をｎ型不純物がドープされたｎ−ＡｌＧａＮ層とし、導電層の上層のｐ型半導体層を導電層よりバンドギャップが小さいｐ−ＡｌＧａＮ層、好適にはｐ−ＧａＮ層とする構成が望ましい。 When the band gap of the p-type semiconductor layer is large, when the conductive layer is an n-GaN layer, the p-type semiconductor layer is replaced with an Al x Ga 1-x N layer (0 <X ≦ 1) is desirable. Here, when Mg is used as the p-type impurity, the Mg concentration is preferably 1.0 × 10 16 cm −3 or more and less than 5.0 × 10 19 cm −3 . If the Al composition ratio x in the Al x Ga 1-x N layer is 0, the configuration is the same as that in the case of providing another semiconductor layer that is homo-pn-junction to the conductive layer described above. On the other hand, as a configuration when the band gap of the p-type semiconductor layer is small, a case where the semiconductor layer (nucleation layer) under the conductive layer is an aluminum nitride (AlN) layer is conceivable. In this case, the conductive layer is an n-AlGaN layer doped with an n-type impurity, and the p-type semiconductor layer above the conductive layer is a p-AlGaN layer, preferably a p-GaN layer, having a smaller band gap than the conductive layer. Configuration is desirable.

さらに、基板として絶縁基板を用いた場合において、ｎ型導電層や２ＤＥＧを用いた裏面フィールドプレート構造を設けるためには、ｎ型導電層や生成された２ＤＥＧ層の電位を固定する必要がある。そこで、本発明者は、導電層の電位を固定する方法についても検討を行った。   Further, in the case where an insulating substrate is used as a substrate, in order to provide a back surface field plate structure using an n-type conductive layer or 2DEG, it is necessary to fix the potential of the n-type conductive layer or the generated 2DEG layer. Therefore, the present inventor has also studied a method for fixing the potential of the conductive layer.

まず、導電層の電位を固定するために、ｎ型導電層および２ＤＥＧ層の少なくとも一方が、所定の電位に固定または接地された外部のパッドや電極と電気的に接続していない状態（以下、フロート）になることを回避する必要がある。そのためには、２ＤＥＧ層を含むｎ型導電層を外部に導通させるコンタクト構造が必要になる。このコンタクト構造としては、絶縁基板に対して導電層を含む半導体層が積層される表面（上面）側からコンタクトを取る場合と、絶縁基板に対して表面とは反対側の裏面（下面）側からコンタクトを取る場合とが考えられる。さらに、本発明者は、表面側からコンタクトを取るコンタクト構造を形成するためには、コンタクト構造におけるコンタクトホールを形成する際にエッチング犠牲層が必要である。そこで、本発明者は、上述したオフセットを設けるための種々の構成において、Ａｌ組成比ｘが比較的大きいＡｌxＧａ1-xＮ層をエッチング犠牲層として兼用することも併せて想起した。本発明は、以上の種々の検討により案出されたものである。 First, in order to fix the potential of the conductive layer, at least one of the n-type conductive layer and the 2DEG layer is not electrically connected to an external pad or electrode fixed or grounded to a predetermined potential (hereinafter, It is necessary to avoid becoming a float. For this purpose, a contact structure is required for conducting the n-type conductive layer including the 2DEG layer to the outside. In this contact structure, contact is made from the surface (upper surface) side where a semiconductor layer including a conductive layer is laminated on the insulating substrate, and from the back surface (lower surface) side opposite to the surface with respect to the insulating substrate. It may be possible to make contact. Furthermore, in order to form a contact structure that contacts from the surface side, the present inventor needs an etching sacrificial layer when forming a contact hole in the contact structure. Therefore, the inventor also conceived that the Al x Ga 1-x N layer having a relatively large Al composition ratio x is also used as an etching sacrificial layer in the various configurations for providing the offset described above. The present invention has been devised by the above various studies.

図１は、本発明の実施の形態による窒化物半導体装置を製造するための半導体積層基板の構成を示す断面図である。すなわち、この実施の形態における半導体積層基板１０は、サファイア基板１１上に、核形成層１２、ｎ型導電層１３、拡散防止層１４、高抵抗バッファ層１５、電子走行層１６、電子供給層１７、および半導体層１８が順次積層されて構成されている。電子走行層１６および電子供給層１７によって活性層が構成され、活性層および高抵抗バッファ層１５によってデバイス層が構成される。   FIG. 1 is a cross-sectional view showing a configuration of a semiconductor laminated substrate for manufacturing a nitride semiconductor device according to an embodiment of the present invention. That is, the semiconductor laminated substrate 10 in this embodiment includes a nucleation layer 12, an n-type conductive layer 13, a diffusion prevention layer 14, a high resistance buffer layer 15, an electron transit layer 16, and an electron supply layer 17 on a sapphire substrate 11. , And a semiconductor layer 18 are sequentially stacked. The electron transit layer 16 and the electron supply layer 17 constitute an active layer, and the active layer and the high resistance buffer layer 15 constitute a device layer.

サファイア基板１１は、絶縁基板を構成する。核形成層１２は、たとえば低温成長させたＧａＮ層やＡｌＮ層などからなる。なお、核形成層１２を設けない構成としても良く、核形成層１２が、その上層のｎ型導電層１３の一部になる場合もある。   The sapphire substrate 11 constitutes an insulating substrate. The nucleation layer 12 is made of, for example, a GaN layer or an AlN layer grown at a low temperature. The nucleation layer 12 may not be provided, and the nucleation layer 12 may be a part of the n-type conductive layer 13 thereabove.

ｎ型導電層１３は、核形成層１２の上層に設けられ、ｎ型不純物がドープされたＡｌ組成比ｙのＡｌｙＧａ1-ｙＮ層（０≦ｙ≦１）からなり、典型的には、ｎ−ＧａＮ層である。ここで、このｎ型導電層１３の製造方法としては、例えば、以下の３通りの方法が可能である。すなわち、第１に、たとえば有機金属化学気相成長（ＭＯＣＶＤ）法により、ｎ型不純物として、たとえばシリコン（Ｓｉ）、テルル（Ｔｅ）、酸素（Ｏ）、または硫黄（Ｓ）をドープしつつ、ＡｌｙＧａ1-ｙＮを成長させることによりｎ−ＡｌｙＧａ1-ｙＮ層を形成する。ここで、ｎ型導電層１３を裏面フィールドプレート構造として作用させるためには、ｎ型不純物のドープ量は、５．０×１０16ｃｍ-3以上１．０×１０20ｃｍ-3以下にするのが好ましい。第２に、ＡｌｙＧａ1-ｙＮの成長時に、サファイア基板１１のサファイア（Ａｌ2Ｏ3）から酸素（Ｏ）を拡散させることにより、ｎ−ＡｌｙＧａ1-ｙＮ層を形成する。この場合、酸素濃度が５．０×１０16ｃｍ-3以上になるように成長温度を１０００℃以上１５００℃以下の高温に制御するのが好ましい。第３に、ＡｌｙＧａ1-ｙＮを成長させた後、雰囲気温度を上昇させることによって、ＡｌｙＧａ1-ｙＮ層内に窒素空孔を作り、ｎ−ＡｌｙＧａ1-ｙＮ層を形成する。 The n-type conductive layer 13 includes an Al y Ga 1-y N layer (0 ≦ y ≦ 1) having an Al composition ratio y provided on the nucleation layer 12 and doped with an n-type impurity. Is an n-GaN layer. Here, as a manufacturing method of the n-type conductive layer 13, for example, the following three methods are possible. That is, first, while doping, for example, silicon (Si), tellurium (Te), oxygen (O), or sulfur (S) as an n-type impurity by metal organic chemical vapor deposition (MOCVD), for example, forming an n-Al y Ga 1-y n layer by growing Al y Ga 1-y n. Here, in order for the n-type conductive layer 13 to act as a back surface field plate structure, the doping amount of the n-type impurity is set to 5.0 × 10 16 cm −3 or more and 1.0 × 10 20 cm −3 or less. Is preferred. Second, during the growth of Al y Ga 1-y N, oxygen (O) is diffused from the sapphire (Al 2 O 3 ) of the sapphire substrate 11 to form an n-Al y Ga 1-y N layer. . In this case, it is preferable to control the growth temperature to a high temperature of 1000 ° C. or higher and 1500 ° C. or lower so that the oxygen concentration is 5.0 × 10 16 cm −3 or higher. Third, after growing the Al y Ga 1-y N, by raising the ambient temperature, Al y Ga create nitrogen vacancies in 1-y N layer, n-Al y Ga 1- y N Form a layer.

拡散防止層１４は、ｎ型導電層１３から上層側に電子を拡散させないための層であり、たとえばＡｌ組成比ｘのＡｌxＧａ1-xＮ層からなる。拡散防止層１４の膜厚ｄ0は、電子がトンネル効果によって上層側に拡散するのを抑制するために、１０ｎｍ以上（ｄ0≧１０ｎｍ）が好ましい。 The diffusion preventing layer 14 is a layer for preventing electrons from diffusing from the n-type conductive layer 13 to the upper layer side, and is made of, for example, an Al x Ga 1-x N layer having an Al composition ratio x. The film thickness d 0 of the diffusion preventing layer 14 is preferably 10 nm or more (d 0 ≧ 10 nm) in order to suppress the diffusion of electrons to the upper layer side by the tunnel effect.

ここで、ｎ型導電層１３がｎ−ＡｌｙＧａ1-ｙＮ層（０≦ｙ＜１）からなる場合、拡散防止層１４は、ｎ型導電層１３のバンドギャップより大きいバンドギャップを有するのが好ましい。すなわち、上述したように、ｎ型導電層１３と拡散防止層１４との間において３００ｍｅＶ以上のオフセットを確保することができれば、電子の拡散を抑制できる。そのためには、拡散防止層１４のＡｌ組成比ｘは、ｎ型導電層１３のＡｌ組成比ｙより０．２以上大きく（０＜ｙ＋０．２≦ｘ≦１）するのが好ましい。たとえば、ｎ型導電層１３がｎ−ＧａＮ層からなる場合、拡散防止層１４はＡｌxＧａ1-xＮ層（０．２≦ｘ≦１）とする。これにより、ヘテロ接合におけるバンドオフセットを利用して、ｎ型導電層１３から上層側の高抵抗バッファ層１５側に電子が拡散するのを抑制できる。 Here, when the n-type conductive layer 13 includes an n-Al y Ga 1-y N layer (0 ≦ y <1), the diffusion prevention layer 14 has a band gap larger than the band gap of the n-type conductive layer 13. Is preferred. That is, as described above, if an offset of 300 meV or more can be ensured between the n-type conductive layer 13 and the diffusion preventing layer 14, diffusion of electrons can be suppressed. For this purpose, it is preferable that the Al composition ratio x of the diffusion preventing layer 14 is larger than the Al composition ratio y of the n-type conductive layer 13 by 0.2 or more (0 <y + 0.2 ≦ x ≦ 1). For example, when the n-type conductive layer 13 is an n-GaN layer, the diffusion prevention layer 14 is an Al x Ga 1-x N layer (0.2 ≦ x ≦ 1). Accordingly, it is possible to suppress the diffusion of electrons from the n-type conductive layer 13 to the high resistance buffer layer 15 side using the band offset at the heterojunction.

また、ｎ型導電層１３がｎ−ＡｌzＧａ1-zＮ層（０≦ｚ≦１）からなる場合、拡散防止層１４は、ｎ型導電層１３とホモｐｎ接合するｐ型不純物がドープされたｐ−ＡｌzＧａ1-zＮ層（０≦ｚ≦１）から構成しても良い。典型的に、ｎ型導電層１３がｎ−ＧａＮ層からなる場合、拡散防止層１４はｐ−ＧａＮ層とするのが好ましい。ここで、拡散防止層１４にドープされるｐ型不純物としては、たとえばＭｇなどが用いられる。また、Ｍｇを拡散防止層１４にドープする場合、Ｍｇ濃度を１．０×１０16ｃｍ-3以上にするのが好ましい。これにより、ｎ型導電層１３と拡散防止層１４との間において、ｐｎ接合の拡散電位により電子に対して３００ｍｅＶより大きい３ｅＶ以上のオフセットが確保できる。さらに、拡散防止層１４にクラスター欠陥を作らないために、Ｍｇ濃度を５．０×１０19ｃｍ-3未満にするのが好ましい。このように、ｎ型導電層１３に対してｐ型の拡散防止層１４をホモｐｎ接合させることによって、高抵抗バッファ層１５側への電子の拡散を抑制できる。 Further, if the n-type conductive layer 13 is made of n-Al z Ga 1-z N layer (0 ≦ z ≦ 1), the diffusion preventing layer 14, p-type impurity to n-type conductive layer 13 and the pn homojunction doped p-Al z Ga 1-z N layer (0 ≦ z ≦ 1) may be composed of, which is. Typically, when the n-type conductive layer 13 is an n-GaN layer, the diffusion prevention layer 14 is preferably a p-GaN layer. Here, as the p-type impurity doped in the diffusion prevention layer 14, for example, Mg or the like is used. Further, when doping the diffusion preventing layer 14 with Mg, the Mg concentration is preferably set to 1.0 × 10 16 cm −3 or more. Thereby, between the n-type conductive layer 13 and the diffusion preventing layer 14, an offset of 3 eV or more, which is larger than 300 meV, can be secured with respect to electrons due to the diffusion potential of the pn junction. Furthermore, in order not to make a cluster defect in the diffusion preventing layer 14, it is preferable that the Mg concentration is less than 5.0 × 10 19 cm −3 . In this way, by making the p-type diffusion prevention layer 14 a homo pn junction with the n-type conductive layer 13, the diffusion of electrons to the high resistance buffer layer 15 side can be suppressed.

さらに、ｎ型導電層１３がｎ−ＡｌｙＧａ1-ｙＮ層（０≦ｙ＜１）からなる場合、拡散防止層１４を、ｎ型導電層１３のバンドギャップより大きいバンドギャップを有するとともに、ｐ型不純物がドープされたｐ−ＡｌxＧａ1-xＮ層（０≦ｙ＜ｘ＜１）から構成することも可能である。このように、シングルへテロｐｎ接合を形成することによって、ｎ型導電層１３と拡散防止層１４との間において、電子に対してより大きいオフセットが確保できる。なお、この場合においても、ｐ型不純物としてＭｇを用いる場合、上述と同様の理由から、Ｍｇ元素濃度を１．０×１０16ｃｍ-3以上５．０×１０19ｃｍ-3未満が好ましい。 Further, if the n-type conductive layer 13 is made of n-Al y Ga 1-y N layer (0 ≦ y <1), the diffusion preventing layer 14, which has a band gap greater than the band gap of the n-type conductive layer 13 It is also possible to form a p-Al x Ga 1-x N layer (0 ≦ y <x <1) doped with a p-type impurity. In this manner, by forming a single hetero pn junction, a larger offset can be secured for electrons between the n-type conductive layer 13 and the diffusion prevention layer 14. Also in this case, when Mg is used as the p-type impurity, the Mg element concentration is preferably 1.0 × 10 16 cm −3 or more and less than 5.0 × 10 19 cm −3 for the same reason as described above.

一方、核形成層１２がＡｌＮ層からなる場合、ｎ型導電層１３をｎ−ＡｌｙＧａ1-ｙＮ層（０＜ｙ＜１）、拡散防止層１４をｎ型導電層１３のバンドギャップより小さいバンドギャップのｐ−ＡｌxＧａ1-xＮ層（０≦ｘ＜ｙ＜１）から構成することも可能である。この場合、ｎ型導電層１３と拡散防止層１４との接合がｐｎ接合になることから、ｎ型導電層１３から上層側への電子の拡散を抑制できる。 On the other hand, when the nucleation layer 12 is composed of an AlN layer, the n-type conductive layer 13 is an n-Al y Ga 1-y N layer (0 <y <1), and the diffusion prevention layer 14 is a band gap of the n-type conductive layer 13. A p-Al x Ga 1-x N layer (0 ≦ x <y <1) having a smaller band gap may be used. In this case, since the junction between the n-type conductive layer 13 and the diffusion preventing layer 14 is a pn junction, diffusion of electrons from the n-type conductive layer 13 to the upper layer side can be suppressed.

以上の拡散防止層１４上に設けられる高抵抗バッファ層１５は、所定の膜厚ｄ2の高抵抗のバッファ層であり、たとえば、炭素（Ｃ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）などの不純物が添加されたＡｌＧａＮ層、好適にはＧａＮ層からなる。ここで、高抵抗バッファ層１５に添加される不純物濃度は、１×１０18cm-3以上１×１０20cm-3以下が好ましい。なお、この高抵抗バッファ層１５中に、必要に応じて、窒化物半導体装置の構成に必要な種々の半導体層を設けても良い。 The high resistance buffer layer 15 provided on the above diffusion prevention layer 14 is a high resistance buffer layer having a predetermined film thickness d 2 , such as carbon (C), iron (Fe), ruthenium (Ru), or the like. It consists of an AlGaN layer to which impurities are added, preferably a GaN layer. Here, the impurity concentration added to the high-resistance buffer layer 15 is preferably 1 × 10 18 cm −3 or more and 1 × 10 20 cm −3 or less. In the high resistance buffer layer 15, various semiconductor layers necessary for the structure of the nitride semiconductor device may be provided as necessary.

電子走行層１６は、所定の膜厚ｄ1のアンドープＧａＮ層（ｕ−ＧａＮ層）からなる。なお、電子走行層１６を構成する材料としては、ＧａＮ以外の材料を用いても良く、ＡｌＧａＮを用いる場合、そのＡｌ組成比は５％以下とするのが好ましい。 The electron transit layer 16 is composed of an undoped GaN layer (u-GaN layer) having a predetermined film thickness d 1 . In addition, as a material which comprises the electron transit layer 16, you may use materials other than GaN, and when using AlGaN, it is preferable that the Al composition ratio shall be 5% or less.

電子供給層１７は、たとえば平均Ａｌ組成比ＸのＡｌXＧａ1-XＮの擬似混晶構造を有する。具体的には、電子供給層１７は、Ａｌ組成比が異なりバンドギャップが異なる少なくとも２種類のＩＩＩ族窒化物系化合物半導体を複数、好適には４層以上積層した超格子層から構成される。また、電子供給層１７のバンドギャップは、電子走行層１６のバンドギャップより大きくなるように構成される。これにより、電子走行層１６の電子供給層１７との界面、すなわちデバイス層中の活性層の内部に、電流経路として用いられる２次元電子ガス（２ＤＥＧ）層ａが生成される。 The electron supply layer 17 has, for example, an Al x Ga 1-x N pseudo mixed crystal structure with an average Al composition ratio X. Specifically, the electron supply layer 17 is composed of a superlattice layer in which a plurality of, preferably four or more layers, of at least two types of Group III nitride compound semiconductors having different Al composition ratios and different band gaps are stacked. Further, the band gap of the electron supply layer 17 is configured to be larger than the band gap of the electron transit layer 16. As a result, a two-dimensional electron gas (2DEG) layer a used as a current path is generated at the interface between the electron transit layer 16 and the electron supply layer 17, that is, inside the active layer in the device layer.

また、高抵抗バッファ層１５，電子走行層１６および電子供給層１７によって構成されたデバイス層の膜厚は、半導体積層基板１０から製造される種々の窒化物半導体装置に対して求められるデータシート上の耐圧Ｖｒによって決定される。具体的に、デバイス層を構成する電子走行層１６および高抵抗バッファ層１５のそれぞれの膜厚ｄ1，ｄ2は、以下の（１）式によって決定される。なお、（１）式は、電子走行層１６および高抵抗バッファ層１５のそれぞれの膜厚ｄ1，ｄ2において、電界分布が一様である場合に耐圧Ｖｒの素子の高電圧が加わる電極と基板間の電界Ｅｒの大きさを示している。 The film thickness of the device layer constituted by the high-resistance buffer layer 15, the electron transit layer 16, and the electron supply layer 17 is on the data sheet required for various nitride semiconductor devices manufactured from the semiconductor laminated substrate 10. The breakdown voltage Vr is determined. Specifically, the film thicknesses d 1 and d 2 of the electron transit layer 16 and the high resistance buffer layer 15 constituting the device layer are determined by the following equation (1). (1) represents an electrode to which a high voltage of an element having a withstand voltage Vr is applied when the electric field distribution is uniform at the film thicknesses d 1 and d 2 of the electron transit layer 16 and the high resistance buffer layer 15. The magnitude | size of the electric field Er between board | substrates is shown.

Figure 2016039327
なお、（１）式において、εGaNはＧａＮの誘電率（εGaN＝９．５）、εAlGaNはＡｌ組成比ｖのＡｌvＧａ1-vＮの誘電率（εAlGaN＝９．５−０．７ｖ）である。
Figure 2016039327
 In the equation (1), ε GaN is a dielectric constant of GaN (ε GaN = 9.5), and ε AlGaN is a dielectric constant of Al v Ga 1-v N having an Al composition ratio v (ε AlGaN = 9.5−). 0.7v).

ここで、（１）式において、電流コラプスを抑制する観点から電子走行層１６の膜厚ｄ1は、２００ｎｍ以上（ｄ1≧２００ｎｍ）が好ましい。また、耐圧Ｖｒを確保する観点から、電界強度Ｅｒは、３．３ＭＶ／ｃｍ以下（Ｅｒ≦３．３ＭＶ／ｃｍ）が好ましく、動的な電流コラプスを抑制する観点からは、２．０ＭＶ／ｃｍ以下（Ｅｒ≦２．０ＭＶ／ｃｍ）がより好ましく、１．５ＭＶ／ｃｍ（Ｅｒ≦１．５ＭＶ／ｃｍ）以下がさらに好ましい。そして、これらの膜厚ｄ1および電界強度Ｅｒの制限に基づいて、高抵抗バッファ層１５の膜厚ｄ2が決定される。なお、電子供給層１７の膜厚は、電子走行層１６および高抵抗バッファ層１５の膜厚（ｄ1＋ｄ2）に比して極めて小さいため、デバイス層の膜厚は、ｄ1＋ｄ2で近似できる。そして、デバイス層の転位を低減する必要性の観点からは、膜厚は３μｍ以上（ｄ1＋ｄ2≧３μｍ）が好ましい。さらに、窒化物半導体装置に求められる耐圧Ｖｒが６００Ｖ以上（Ｖｒ≧６００Ｖ）の場合、デバイス層の膜厚は４μｍ以上（ｄ1＋ｄ2≧４μｍ）が好ましい。これにより、デバイス層を構成する半導体層にかかる電界強度Ｅｒを１．５ＭＶ／ｃｍ以下にできる。 Here, in the formula (1), the film thickness d 1 of the electron transit layer 16 is preferably 200 nm or more (d 1 ≧ 200 nm) from the viewpoint of suppressing current collapse. Further, from the viewpoint of ensuring the withstand voltage Vr, the electric field strength Er is preferably 3.3 MV / cm or less (Er ≦ 3.3 MV / cm), and from the viewpoint of suppressing dynamic current collapse, 2.0 MV / cm. The following (Er ≦ 2.0 MV / cm) is more preferable, and 1.5 MV / cm (Er ≦ 1.5 MV / cm) or less is more preferable. Then, the film thickness d 2 of the high-resistance buffer layer 15 is determined based on the restrictions on the film thickness d 1 and the electric field strength Er. Since the thickness of the electron supply layer 17 is extremely smaller than the thickness (d 1 + d 2 ) of the electron transit layer 16 and the high resistance buffer layer 15, the thickness of the device layer is d 1 + d 2 . Can be approximated. From the viewpoint of the necessity of reducing dislocations in the device layer, the film thickness is preferably 3 μm or more (d 1 + d 2 ≧ 3 μm). Furthermore, when the breakdown voltage Vr required for the nitride semiconductor device is 600 V or more (Vr ≧ 600 V), the film thickness of the device layer is preferably 4 μm or more (d 1 + d 2 ≧ 4 μm). Thereby, the electric field strength Er concerning the semiconductor layer which comprises a device layer can be 1.5 MV / cm or less.

また、半導体積層基板１０から製造する窒化物半導体装置の構造に応じて、電子供給層１７の上層に半導体層１８が設けられる。半導体層１８は、電子走行層１６に生じる２ＤＥＧ層Ａの２ＤＥＧ濃度を変化させる。そのため、半導体層１８は、そのバンドギャップが電子供給層１７の平均バンドギャップより小さいＩＩＩ族窒化物系化合物半導体、具体的にはＡｌ組成比ｕのＡｌwＧａ1-wＮ層（０≦ｗ＜１）、典型的にはたとえばＧａＮ層から構成される。 Further, the semiconductor layer 18 is provided on the electron supply layer 17 in accordance with the structure of the nitride semiconductor device manufactured from the semiconductor multilayer substrate 10. The semiconductor layer 18 changes the 2DEG concentration of the 2DEG layer A generated in the electron transit layer 16. Therefore, the semiconductor layer 18 is a group III nitride compound semiconductor whose band gap is smaller than the average band gap of the electron supply layer 17, specifically, an Al w Ga 1-w N layer (0 ≦ w) with an Al composition ratio u. <1) Typically, for example, a GaN layer is used.

以上により、本発明の実施の形態による半導体積層基板１０が構成されている。以下に、上述した半導体積層基板１０から製造される窒化物半導体装置について説明する。   Thus, the semiconductor multilayer substrate 10 according to the embodiment of the present invention is configured. Below, the nitride semiconductor device manufactured from the semiconductor laminated substrate 10 mentioned above is demonstrated.

（実施の形態１）
まず、実施の形態１による窒化物半導体装置としてのショットキーバリアダイオード（ＳＢＤ）について説明する。図２は、この実施の形態１によるＳＢＤ１を示す模式的な断面図である。 (Embodiment 1)
First, a Schottky barrier diode (SBD) as a nitride semiconductor device according to the first embodiment will be described. FIG. 2 is a schematic cross-sectional view showing the SBD 1 according to the first embodiment.

図２に示すように、この実施の形態１によるＳＢＤ１は、上述した半導体積層基板１０の構造に加えて、電子供給層１７上に選択的に、ショットキー電極としてのアノード電極１９Ａと、このアノード電極１９Ａと離間したオーミック電極としてのカソード電極１９Ｃとが設けられている。さらに、電子供給層１７上のアノード電極１９Ａ側に選択的に、半導体層１８の一部からなりカソード電極１９Ｃと離間した電界緩和層としてのフィールドプレート層１８ａが設けられている。   As shown in FIG. 2, in addition to the structure of the semiconductor laminated substrate 10 described above, the SBD 1 according to the first embodiment is selectively provided with an anode electrode 19A as a Schottky electrode on the electron supply layer 17 and the anode. A cathode electrode 19C as an ohmic electrode spaced apart from the electrode 19A is provided. Further, a field plate layer 18a as an electric field relaxation layer made of a part of the semiconductor layer 18 and separated from the cathode electrode 19C is selectively provided on the anode electrode 19A side on the electron supply layer 17.

このＳＢＤ１においては、フィールドプレート層１８ａが設けられていることにより、ＳＢＤ１の動作に用いられる２ＤＥＧ層ａの２ＤＥＧ濃度が、２ＤＥＧ層ａ以外の２ＤＥＧ層Ａにおける２ＤＥＧ濃度より低濃度とされている。これにより、フィールドプレート層１８ａが設けられた部分において電界集中が緩和されて電界強度Ｅｒが低減される。また、電子走行層１６に生じる２ＤＥＧ層ａの２ＤＥＧ濃度は、フィールドプレート層１８ａの膜厚が大きいほど低下する。そのため、この実施の形態１において、フィールドプレート層１８ａの膜厚、すなわち半導体積層基板１０における半導体層１８の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましい。さらに、フィールドプレート層１８ａの膜厚は、成長とエッチングを用いた膜厚制御によって２ＤＥＧ濃度の制御が容易になる２０ｎｍ以上１００ｎｍ以下がより好ましく、膜厚ばらつきによる２ＤＥＧ濃度のばらつきを受けにくい２５ｎｍ以上８０ｎｍ以下がさらに好ましい。   In the SBD 1, since the field plate layer 18a is provided, the 2DEG concentration of the 2DEG layer a used for the operation of the SBD1 is set lower than the 2DEG concentration in the 2DEG layer A other than the 2DEG layer a. Thereby, the electric field concentration is relaxed in the portion where the field plate layer 18a is provided, and the electric field strength Er is reduced. Further, the 2DEG concentration of the 2DEG layer a generated in the electron transit layer 16 decreases as the thickness of the field plate layer 18a increases. Therefore, in the first embodiment, the film thickness of the field plate layer 18a, that is, the film thickness of the semiconductor layer 18 in the semiconductor multilayer substrate 10 is preferably 20 nm or more and 200 nm or less, for example. Further, the film thickness of the field plate layer 18a is more preferably 20 nm or more and 100 nm or less that makes it easy to control the 2DEG concentration by controlling the film thickness using growth and etching, and 25 nm or more that is less susceptible to variations in 2DEG concentration due to film thickness variations. More preferably, it is 80 nm or less.

このフィールドプレート層１８ａは、電子供給層１７をオーバーエッチングされるエッチングストップ層として用いて、半導体積層基板１０における半導体層１８をエッチングすることにより形成される。なお、電子供給層１７上に、半導体層１８に対して極めて低いエッチング選択比のエッチング犠牲層を設けても良い。そして、この実施の形態１においては、電子走行層１６、電子供給層１７、およびフィールドプレート層１８ａ、さらに必要に応じてエッチング犠牲層を含めて半導体積層体が構成される。   The field plate layer 18a is formed by etching the semiconductor layer 18 in the semiconductor multilayer substrate 10 using the electron supply layer 17 as an etching stop layer to be over-etched. Note that an etching sacrificial layer having an extremely low etching selectivity with respect to the semiconductor layer 18 may be provided on the electron supply layer 17. In the first embodiment, a semiconductor stacked body is configured including the electron transit layer 16, the electron supply layer 17, the field plate layer 18a, and an etching sacrificial layer as necessary.

また、第１電極としてのアノード電極１９Ａは、たとえば、下部電極層がＮｉ層で上部電極層がＡｕ層のＮｉ／Ａｕの積層構造を有する。これにより、アノード電極１９Ａは、電子供給層１７を介して電子走行層１６に発生した２ＤＥＧ層Ａとショットキー接触する。なお、アノード電極１９Ａを、アノード電極１９Ａの形成領域における電子供給層１７と電子走行層１６の一部とをリセスエッチングによって除去した部分に設け、２ＤＥＧ層ａに対して側面からショットキー接触させても良い。   The anode electrode 19A as the first electrode has, for example, a Ni / Au laminated structure in which the lower electrode layer is a Ni layer and the upper electrode layer is an Au layer. As a result, the anode electrode 19A is in Schottky contact with the 2DEG layer A generated in the electron transit layer 16 via the electron supply layer 17. The anode electrode 19A is provided in a portion where the electron supply layer 17 and a part of the electron transit layer 16 in the formation region of the anode electrode 19A are removed by recess etching, and is in Schottky contact with the 2DEG layer a from the side. Also good.

また、アノード電極１９Ａは、フィールドプレート層１８ａ上に乗り上げて少なくとも１段の段差をなすとともに、カソード電極１９Ｃ側に向かって絶縁膜２０に２段以上の段差状にせり出したフィールドプレート部を有する。この実施の形態１において、アノード電極１９Ａはフィールドプレート層１８ａの側面および上面の一部に接触して設けられているが、アノード電極１９Ａとフィールドプレート層１８ａとの間に他の半導体膜や誘電体膜を介在させて互いに非接触としても良い。   Further, the anode electrode 19A has a field plate portion that runs on the field plate layer 18a to form at least one step, and protrudes into the insulating film 20 in two or more steps toward the cathode electrode 19C side. In the first embodiment, the anode electrode 19A is provided in contact with a part of the side surface and upper surface of the field plate layer 18a. However, another semiconductor film or dielectric is provided between the anode electrode 19A and the field plate layer 18a. The body membranes may be interposed so as not to contact each other.

第２電極としてのカソード電極１９Ｃは、たとえば、下部電極層がＴｉ層で上部電極層がＡｌ層のＴｉ／Ａｌの積層構造を有する。これにより、カソード電極１９Ｃは、電子供給層１７を介して電子走行層１６に発生した２ＤＥＧ層Ａとオーミック接触する。   The cathode electrode 19C as the second electrode has, for example, a Ti / Al laminated structure in which the lower electrode layer is a Ti layer and the upper electrode layer is an Al layer. As a result, the cathode electrode 19 </ b> C is in ohmic contact with the 2DEG layer A generated in the electron transit layer 16 via the electron supply layer 17.

以上のフィールドプレート層１８ａと、電子供給層１７、アノード電極１９Ａ、およびカソード電極１９Ｃの少なくとも一部とを覆うようにして保護する、絶縁膜２０が設けられている。ここで、絶縁膜２０はたとえばＳｉＯ2から構成されるが、その他の材料、具体的には窒化シリコン（ＳｉＮ）や酸化アルミニウム（Ａｌ2Ｏ3：アルミナ）などを用いても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。 An insulating film 20 is provided for protecting the field plate layer 18a and at least a part of the electron supply layer 17, the anode electrode 19A, and the cathode electrode 19C. Here, the insulating film 20 is made of, for example, SiO 2 , but other materials, specifically, silicon nitride (SiN), aluminum oxide (Al 2 O 3 : alumina), or the like may be used. The materials may be appropriately combined or sequentially stacked.

（コンタクト電極）
また、以上のように構成されたＳＢＤ１と同一のサファイア基板１１の上層において、電子供給層１７、電子走行層１６、高抵抗バッファ層１５を貫通し、拡散防止層１４に至るコンタクトホール１ａが形成されている。ここで、コンタクトホール１ａの形成においては、拡散防止層１４が高抵抗バッファ層１５に対してエッチング選択比が低い材料から構成されている場合、この拡散防止層１４をエッチング犠牲層として用いることで、コンタクトホール１ａのエッチング深さを制御できる。具体的には、電子走行層１６および高抵抗バッファ層１５がＧａＮ層からなり、拡散防止層１４がＡｌＧａＮ層からなる場合、ＡｌＧａＮ層に対するＧａＮ層のエッチング選択比が５０倍程度であるため、拡散防止層１４をエッチング犠牲層として好適に用いることができる。なお、コンタクトホール１ａは、拡散防止層１４を構成する材料に応じて、拡散防止層１４を貫通させてさらに下層のｎ型導電層１３に達するように形成しても良い。 (Contact electrode)
Further, in the upper layer of the same sapphire substrate 11 as the SBD 1 configured as described above, a contact hole 1a penetrating the electron supply layer 17, the electron transit layer 16, and the high resistance buffer layer 15 and reaching the diffusion prevention layer 14 is formed. Has been. Here, in the formation of the contact hole 1a, when the diffusion prevention layer 14 is made of a material having a low etching selectivity with respect to the high resistance buffer layer 15, this diffusion prevention layer 14 is used as an etching sacrificial layer. The etching depth of the contact hole 1a can be controlled. Specifically, when the electron transit layer 16 and the high resistance buffer layer 15 are made of a GaN layer and the diffusion prevention layer 14 is made of an AlGaN layer, the etching selectivity of the GaN layer to the AlGaN layer is about 50 times. The prevention layer 14 can be suitably used as an etching sacrificial layer. The contact hole 1a may be formed so as to penetrate the diffusion prevention layer 14 and reach the lower n-type conductive layer 13 according to the material constituting the diffusion prevention layer 14.

また、コンタクトホール１ａの内壁には、たとえばＳｉＯ2またはＡｌ2Ｏ3からなるコンタクト絶縁膜８ａが設けられている。そして、コンタクトホール１ａの内側に、コンタクト絶縁膜８ａを介して、たとえばＴｉ／Ａｌなどからなるコンタクト電極８が設けられている。すなわち、コンタクト電極８は、コンタクト絶縁膜８ａによって電子供給層１７、電子走行層１６および高抵抗バッファ層１５からなるデバイス層と絶縁されている。そして、ｎ型導電層１３の拡散防止層１４との界面に２ＤＥＧ層Ａ0が形成されている場合には、コンタクト電極８は、拡散防止層１４を介して２ＤＥＧ層Ａ0にオーミック接触して電気的に接続される。すなわち、拡散防止層１４の一部が部分的にエッチングされて膜厚が小さくなった部分において、ｎ型導電層１３から電子の波動関数が染み出して電気的に接続される。他方、コンタクトホール１ａをｎ型導電層１３に達するまで形成した場合、２ＤＥＧ層Ａ0の生成に関わらず、コンタクト電極８とｎ型導電層１３または２ＤＥＧ層Ａ0とが電気的に接続される。 A contact insulating film 8a made of, for example, SiO 2 or Al 2 O 3 is provided on the inner wall of the contact hole 1a. A contact electrode 8 made of, for example, Ti / Al is provided inside the contact hole 1a via a contact insulating film 8a. That is, the contact electrode 8 is insulated from the device layer including the electron supply layer 17, the electron transit layer 16, and the high resistance buffer layer 15 by the contact insulating film 8 a. When the 2DEG layer A 0 is formed at the interface between the n-type conductive layer 13 and the diffusion preventing layer 14, the contact electrode 8 is in ohmic contact with the 2DEG layer A 0 via the diffusion preventing layer 14. Electrically connected. That is, the electron wave function oozes out from the n-type conductive layer 13 and is electrically connected in a portion where the thickness of the diffusion preventing layer 14 is partially etched to be reduced. On the other hand, if it is formed to reach a contact hole 1a in the n-type conductive layer 13, regardless of the generation of the 2DEG layer A 0, and the contact electrode 8 and the n-type conductive layer 13 or 2DEG layer A 0 are electrically connected .

また、コンタクト電極８は、たとえばアノード電極１９Ａと電気的に接続される。ここで、コンタクト電極８とアノード電極１９Ａとの接続方法について以下に説明する。図３は、ＳＢＤ１を備えた半導体装置の概略平面図である。   Contact electrode 8 is electrically connected to, for example, anode electrode 19A. Here, a method of connecting the contact electrode 8 and the anode electrode 19A will be described below. FIG. 3 is a schematic plan view of a semiconductor device provided with the SBD 1.

図３に示すように、多数のＳＢＤ１を備えた半導体装置においては、同一基板（図３中、図示せず）上に、ＳＢＤ素子領域６と、カソード電極１９Ｃに接続されたカソードパッド６Ｃと、アノード電極１９Ａに接続された接地されたアノードパッド６Ａとを備える。そこで、アノードパッド６Ａの形成領域内に、アノードパッド６Ａと接続させたコンタクト電極８を設ける。これにより、コンタクト電極８とアノード電極１９Ａとがアノードパッド６Ａを介して電気的に接続される。このように、図２に示すｎ型導電層１３および２ＤＥＧ層Ａ0の少なくとも一方と、アノード電極１９Ａとが電気的に接続されるため、ｎ型導電層１３および２ＤＥＧ層Ａ0がフロートになるのを回避できる。そして、ｎ型導電層１３によってデバイス層に対する裏面フィールドプレート構造が形成されるので、積層方向に加わる電界を分散させることで、アノード電極１９Ａ端部における電界集中を緩和することができ、アノード電極１９Ａの端部直下における電子供給層１７および電子走行層１６に加わる電界を低減できるため、ＳＢＤ１における電流コラプスを抑制できる。 As shown in FIG. 3, in a semiconductor device having a large number of SBDs 1, on the same substrate (not shown in FIG. 3), an SBD element region 6 and a cathode pad 6C connected to the cathode electrode 19C; A grounded anode pad 6A connected to the anode electrode 19A. Therefore, the contact electrode 8 connected to the anode pad 6A is provided in the formation region of the anode pad 6A. Thereby, the contact electrode 8 and the anode electrode 19A are electrically connected through the anode pad 6A. Thus, since at least one of n-type conductive layer 13 and 2DEG layer A 0 shown in FIG. 2 is electrically connected to anode electrode 19A, n-type conductive layer 13 and 2DEG layer A 0 are floated. Can be avoided. Since the n-type conductive layer 13 forms the back surface field plate structure for the device layer, the electric field concentration at the end of the anode electrode 19A can be reduced by dispersing the electric field applied in the stacking direction, and the anode electrode 19A Since the electric field applied to the electron supply layer 17 and the electron transit layer 16 immediately below the edge of the SBD 1 can be reduced, current collapse in the SBD 1 can be suppressed.

以上説明した実施の形態１によれば、デバイス層の高抵抗バッファ層１５の下層側にｎ型導電層１３を設けていることにより、裏面フィールドプレート構造による電界緩和の効果を奏する。すなわち、窒化物半導体装置の基板として絶縁基板を用いた場合であっても、電流コラプスを低減することができる。また、拡散防止層１４をＡｌＧａＮ層から構成した場合、コンタクト電極８を形成する際の場合に拡散防止層１４をエッチング犠牲層として用いることができるとともに、その上層に設けられた高抵抗バッファ層１５や電子走行層１６における転位を低減できる。   According to the first embodiment described above, by providing the n-type conductive layer 13 on the lower layer side of the high resistance buffer layer 15 of the device layer, the effect of electric field relaxation by the back surface field plate structure is exhibited. That is, even when an insulating substrate is used as the substrate of the nitride semiconductor device, current collapse can be reduced. Further, when the diffusion prevention layer 14 is composed of an AlGaN layer, the diffusion prevention layer 14 can be used as an etching sacrificial layer when the contact electrode 8 is formed, and the high resistance buffer layer 15 provided thereon is formed. And dislocations in the electron transit layer 16 can be reduced.

また、窒化物半導体装置の基板としてサファイア基板１１を用いることにより、基板としてＳｉ基板を用いる場合に比して、次のような有利な効果が得られる。すなわち、基板材料であるＳｉと半導体層を構成するＧａとの反応を防止するＡｌＮ層や、Ａｌを含む厚いバッファ層を形成する必要がないことから、半導体層の成長においてＡｌ原料を多量に使用する必要がない。そのため、パーティクルの発生を低減できるとともに、製造装置のメンテンナンスコストを低減でき、製造歩留まりが向上する。また、サファイア基板１１はＳｉ基板に比して硬いため、製造プロセス中の割れなどのプロセス不良を低減できる。さらに、高耐圧の窒化物半導体装置におけるＡｌ配線の膜厚は、ウエハの反りによる影響からＳｉ基板を用いた場合に３μｍ程度が限界であるのに対し、サファイア基板１１を用いた場合には３μｍより大きくできる。このように、サファイア基板を用いた窒化物半導体装置においては、配線厚を比較的大きくできることから配線幅を小さくできるので、ドレインソース間容量Ｃdsを低減でき、スイッチング損失の改善を図ることができる。また、Ｓｉ基板上にＧａＮ層を成長させる場合、その膜厚は４μｍ程度が限界であるが、サファイア基板１１上にＧａＮ層を成長させる場合、その膜厚を５μｍ以上にできる。   Further, by using the sapphire substrate 11 as the substrate of the nitride semiconductor device, the following advantageous effects can be obtained as compared with the case where the Si substrate is used as the substrate. That is, there is no need to form an AlN layer that prevents reaction between Si, which is a substrate material, and Ga constituting the semiconductor layer, and a thick buffer layer containing Al, so a large amount of Al material is used in the growth of the semiconductor layer. There is no need to do. Therefore, the generation of particles can be reduced, the maintenance cost of the manufacturing apparatus can be reduced, and the manufacturing yield can be improved. Moreover, since the sapphire substrate 11 is harder than the Si substrate, process defects such as cracks during the manufacturing process can be reduced. Further, the thickness of the Al wiring in the high breakdown voltage nitride semiconductor device is limited to about 3 μm when the Si substrate is used due to the influence of the warpage of the wafer, whereas it is 3 μm when the sapphire substrate 11 is used. Can be bigger. Thus, in a nitride semiconductor device using a sapphire substrate, the wiring width can be reduced because the wiring thickness can be made relatively large, so that the drain-source capacitance Cds can be reduced and the switching loss can be improved. Further, when the GaN layer is grown on the Si substrate, the film thickness is limited to about 4 μm. However, when the GaN layer is grown on the sapphire substrate 11, the film thickness can be increased to 5 μm or more.

さらに、コンタクト電極８を設けていることにより、窒化物半導体装置を構成するバッファ層の一部としてｎ型導電層１３を設けた場合であっても、リーク電流を低減することができる。   Furthermore, by providing the contact electrode 8, even when the n-type conductive layer 13 is provided as a part of the buffer layer constituting the nitride semiconductor device, the leakage current can be reduced.

（実施の形態２）
次に、本発明の実施の形態２による窒化物半導体装置としてのＨＥＭＴ型電界効果トランジスタについて説明する。図４は、この実施の形態２によるＨＥＭＴ２を示す模式的な断面図である。 (Embodiment 2)
Next, a HEMT field effect transistor as a nitride semiconductor device according to the second embodiment of the present invention will be described. FIG. 4 is a schematic cross-sectional view showing the HEMT 2 according to the second embodiment.

図４に示すように、実施の形態２によるＨＥＭＴ２は、上述した実施の形態による半導体積層基板１０の構造に加えて、電子供給層１７上に選択的に、半導体層１８の一部からなる電界緩和層としてのフィールドプレート層１８ｂと、互いに離間したソース電極２１Ｓ、ゲート電極２１Ｇ、およびドレイン電極２１Ｄと、絶縁膜２２とを備える。   As shown in FIG. 4, the HEMT 2 according to the second embodiment includes an electric field formed selectively from a part of the semiconductor layer 18 on the electron supply layer 17 in addition to the structure of the semiconductor multilayer substrate 10 according to the above-described embodiment. A field plate layer 18b as a relaxation layer, a source electrode 21S, a gate electrode 21G and a drain electrode 21D which are spaced apart from each other, and an insulating film 22 are provided.

ここで、電子走行層１６の表面側の２ＤＥＧ濃度は、フィールドプレート層１８ｂの膜厚が大きいほど低下する。そのため、この実施の形態２において、フィールドプレート層１８ｂの膜厚は、実施の形態１における理由と同様の理由から、２０ｎｍ以上２００ｎｍ以下が好ましく、２０ｎｍ以上１００ｎｍ以下がより好ましく、２５ｎｍ以上８０ｎｍ以下がさらに好ましい。そして、この実施の形態２において、電子走行層１６、電子供給層１７、およびフィールドプレート層１８ｂによって半導体積層体が構成される。   Here, the 2DEG concentration on the surface side of the electron transit layer 16 decreases as the film thickness of the field plate layer 18b increases. Therefore, in the second embodiment, the thickness of the field plate layer 18b is preferably 20 nm or more and 200 nm or less, more preferably 20 nm or more and 100 nm or less, and more preferably 25 nm or more and 80 nm or less for the same reason as in the first embodiment. Further preferred. In the second embodiment, the electron transit layer 16, the electron supply layer 17, and the field plate layer 18b constitute a semiconductor stacked body.

また、第１電極としてのソース電極２１Ｓおよび第３電極としてのドレイン電極２１Ｄは、電子供給層１７上に互いに離間して設けられ、たとえばＴｉ／Ａｌの積層構造から構成される。ドレイン電極２１Ｄおよびソース電極２１Ｓは、電子供給層１７を介して電子走行層１６に生じる２ＤＥＧ層Ａとオーミック接触する。   Further, the source electrode 21S as the first electrode and the drain electrode 21D as the third electrode are provided on the electron supply layer 17 so as to be separated from each other, and have a Ti / Al laminated structure, for example. The drain electrode 21 </ b> D and the source electrode 21 </ b> S are in ohmic contact with the 2DEG layer A generated in the electron transit layer 16 through the electron supply layer 17.

また、第２電極としてのゲート電極２１Ｇは、ドレイン電極２１Ｄとソース電極２１Ｓとの間に離間して配置されている。また、ゲート電極２１Ｇは、ソース電極２１Ｓ側およびドレイン電極２１Ｄ側の両側に向かって、フィールドプレート層１８ｂ上に乗り上げ、絶縁膜２２に多段の段差状、たとえば２段の段差状でせり出たフィールドプレート部を有する。このゲート電極２１Ｇは、たとえばＮｉ／ＡｕやＴｉＮなどの積層構造から構成される。これによって、ゲート電極２１Ｇは、電子供給層１７を介して電子走行層１６に生じる２ＤＥＧ層Ａとショットキー接触する。なお、この実施の形態２においては、ゲート電極２１Ｇの部分が電子供給層１７と接するように設けられているが、電子供給層１７とゲート電極２１Ｇとの間にフィールドプレート層１８ｂを介するように構成しても良い。   Further, the gate electrode 21G as the second electrode is disposed so as to be separated between the drain electrode 21D and the source electrode 21S. Further, the gate electrode 21G runs on the field plate layer 18b toward both sides of the source electrode 21S side and the drain electrode 21D side, and the field protrudes from the insulating film 22 in a multi-step shape, for example, a two-step shape. It has a plate part. The gate electrode 21G has a laminated structure such as Ni / Au or TiN. As a result, the gate electrode 21G is in Schottky contact with the 2DEG layer A generated in the electron transit layer 16 via the electron supply layer 17. In the second embodiment, the gate electrode 21G is provided in contact with the electron supply layer 17, but the field plate layer 18b is interposed between the electron supply layer 17 and the gate electrode 21G. It may be configured.

以上のフィールドプレート層１８ｂと、電子供給層１７、ゲート電極２１Ｇ、ソース電極２１Ｓおよびドレイン電極２１Ｄの少なくとも一部とを覆って保護するように、絶縁膜２２が設けられている。ここで、絶縁膜２２はたとえばＳｉＯ2から構成されるが、その他の材料、具体的にはＳｉＮやＡｌ2Ｏ3などを用いても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。 An insulating film 22 is provided so as to cover and protect the field plate layer 18b and at least a part of the electron supply layer 17, the gate electrode 21G, the source electrode 21S, and the drain electrode 21D. Here, the insulating film 22 is made of, for example, SiO 2 , but other materials, specifically, SiN, Al 2 O 3, or the like may be used. A plurality of types of materials may be appropriately combined or sequentially stacked. May be configured.

また、以上のように構成されたＨＥＭＴ２と同一のサファイア基板１１の上層の部分に、実施の形態１におけるコンタクトホール１ａと同様のコンタクトホール２ａが形成されている。コンタクトホール２ａの内壁にはコンタクト絶縁膜９ａが設けられ、その内側にコンタクト電極９が設けられる。なお、コンタクトホール２ａ、コンタクト電極９、およびコンタクト絶縁膜９ａの構成については、実施の形態１と同様であるので、その説明を省略する。   Further, a contact hole 2a similar to the contact hole 1a in the first embodiment is formed in the upper layer portion of the same sapphire substrate 11 as the HEMT 2 configured as described above. A contact insulating film 9a is provided on the inner wall of the contact hole 2a, and a contact electrode 9 is provided on the inner side thereof. Note that the configurations of the contact hole 2a, the contact electrode 9, and the contact insulating film 9a are the same as those in the first embodiment, and thus description thereof is omitted.

また、コンタクト電極９は、たとえばソース電極２１Ｓと電気的に接続される。ここで、コンタクト電極９とソース電極２１Ｓとの接続方法について以下に説明する。図５は、ＨＥＭＴ２を備えた半導体装置の概略平面図である。   Contact electrode 9 is electrically connected to, for example, source electrode 21S. Here, a method of connecting the contact electrode 9 and the source electrode 21S will be described below. FIG. 5 is a schematic plan view of a semiconductor device including the HEMT 2.

図５に示すように、多数のＨＥＭＴ２を備えた半導体装置においては、同一基板（図５中、図示せず）上に、ＨＥＭＴ２が配置されたＦＥＴ素子領域７と、ドレイン電極２１Ｄに接続されたドレインパッド７Ｄと、ソース電極２１Ｓに接続されたソースパッド７Ｓと、ゲート電極２１Ｇに接続されたゲートパッド７Ｇとを備える。これらのうちのソースパッド７Ｓの形成領域内にソースパッド７Ｓと接続されたコンタクト電極９を設けることにより、コンタクト電極９とソース電極２１Ｓとがソースパッド７Ｓを介して電気的に接続される。これにより、図４に示すように、ｎ型導電層１３および２ＤＥＧ層Ａ0の少なくとも一方とソース電極２１Ｓとがコンタクト電極９を通じて電気的に接続されるので、ソース電極２１Ｓやソースパッド７Ｓを接地させることによって、ｎ型導電層１３および２ＤＥＧ層Ａ0がフロートになるのを回避できる。これにより、ＨＥＭＴ２における電流コラプスを抑制できる。 As shown in FIG. 5, in a semiconductor device having a large number of HEMTs 2, the FET device region 7 in which the HEMTs 2 are arranged and the drain electrode 21D are connected to the same substrate (not shown in FIG. 5). A drain pad 7D, a source pad 7S connected to the source electrode 21S, and a gate pad 7G connected to the gate electrode 21G are provided. By providing the contact electrode 9 connected to the source pad 7S in the region where the source pad 7S is formed, the contact electrode 9 and the source electrode 21S are electrically connected via the source pad 7S. Thereby, as shown in FIG. 4, at least one of the n-type conductive layer 13 and the 2DEG layer A 0 and the source electrode 21S are electrically connected through the contact electrode 9, so that the source electrode 21S and the source pad 7S are grounded. By doing so, it is possible to avoid the n-type conductive layer 13 and the 2DEG layer A 0 from being floated. Thereby, the current collapse in HEMT2 can be suppressed.

以上説明した実施の形態２においては、実施の形態１と同様の効果を得ることができるとともに、基板にサファイア基板１１を用いているため、電子走行層１６や高抵抗バッファ層１５を構成するＧａＮ層またはＡｌＧａＮ層の転位密度が、Ｓｉ基板上にＧａＮ層やＡｌＧａＮ層を成長させる場合に比して１桁程度低くなるため、２ＤＥＧ層Ａ，ａにおける電子の移動度を高くすることができ、ＨＥＭＴ２のスイッチング特性を向上できる。   In the second embodiment described above, the same effects as in the first embodiment can be obtained, and since the sapphire substrate 11 is used as the substrate, the GaN constituting the electron transit layer 16 and the high resistance buffer layer 15 is used. Since the dislocation density of the layer or the AlGaN layer is about one order of magnitude lower than that when a GaN layer or an AlGaN layer is grown on the Si substrate, the mobility of electrons in the 2DEG layers A and a can be increased. The switching characteristics of the HEMT 2 can be improved.

（実施の形態３）
次に、本発明の実施の形態３による窒化物半導体装置としてのＭＩＳ−ＨＥＭＴ（Metal Insulator Semiconductor HEMT）について説明する。図６は、この実施の形態３による窒化物半導体装置としてのＭＩＳ−ＨＥＭＴ３を示す模式的な断面図である。 (Embodiment 3)
Next, a MIS-HEMT (Metal Insulator Semiconductor HEMT) as a nitride semiconductor device according to the third embodiment of the present invention will be described. FIG. 6 is a schematic cross-sectional view showing MIS-HEMT 3 as the nitride semiconductor device according to the third embodiment.

図６に示すように、実施の形態３によるＭＩＳ−ＨＥＭＴ３においては、実施の形態による半導体積層基板１０の高抵抗バッファ層１５上に、ｐ型チャネル層３３、電子走行層３４、電子供給層３５、およびフィールドプレート層３６が順次積層されて設けられている。電子走行層３４、電子供給層３５、およびフィールドプレート層３６はそれぞれ、実施の形態２における電子走行層１６、電子供給層１７、およびフィールドプレート層１８ｂと同様の構成を有する。フィールドプレート層３６は、ＭＩＳ−ＨＥＭＴ３を構成する各半導体層の電界集中を緩和する、電界緩和層として機能する。   As shown in FIG. 6, in the MIS-HEMT 3 according to the third embodiment, the p-type channel layer 33, the electron transit layer 34, and the electron supply layer 35 are formed on the high resistance buffer layer 15 of the semiconductor multilayer substrate 10 according to the embodiment. , And a field plate layer 36 are sequentially stacked. The electron transit layer 34, the electron supply layer 35, and the field plate layer 36 have the same configuration as the electron transit layer 16, the electron supply layer 17, and the field plate layer 18b in the second embodiment, respectively. The field plate layer 36 functions as an electric field relaxation layer that relaxes electric field concentration of each semiconductor layer constituting the MIS-HEMT 3.

また、ｐ型チャネル層３３は、たとえばＭｇなどのｐ型不純物がドープされたＧａＮ層であるｐ−ＧａＮ層から構成される。なお、ｐ型チャネル層３３を、ｐ型不純物がドープされたＡｌ組成比が５％以下のｐ−ＡｌＧａＮ層から構成してもよい。このｐ型チャネル層３３の膜厚は２００ｎｍ以上が好ましい。これにより、炭素（Ｃ）などの不純物を含む高抵抗バッファ層１５とゲート電極３７Ｇとの距離を２００ｎｍ以上に確保できる。そして、このｐ型チャネル層３３、電子走行層３４、および電子供給層３５によってデバイス層が構成される。このデバイス層の膜厚は、上述した実施の形態におけると同様の理由から、４μｍ以上が好ましい。そして、これらのデバイス層およびフィールドプレート層３６によって、実施の形態３における半導体積層体が構成される。   The p-type channel layer 33 is composed of a p-GaN layer that is a GaN layer doped with a p-type impurity such as Mg. The p-type channel layer 33 may be composed of a p-AlGaN layer doped with p-type impurities and having an Al composition ratio of 5% or less. The thickness of the p-type channel layer 33 is preferably 200 nm or more. Thereby, the distance between the high-resistance buffer layer 15 containing an impurity such as carbon (C) and the gate electrode 37G can be secured to 200 nm or more. The p-type channel layer 33, the electron transit layer 34, and the electron supply layer 35 constitute a device layer. The film thickness of this device layer is preferably 4 μm or more for the same reason as in the above-described embodiment. These device layer and field plate layer 36 constitute the semiconductor stacked body in the third embodiment.

また、第１電極としてのソース電極３７Ｓおよび第３電極としてのドレイン電極３７Ｄは、電子供給層３５上に互いに離間して設けられ、たとえばＴｉ／Ａｌの積層構造から構成される。ドレイン電極３７Ｄおよびソース電極３７Ｓはそれぞれ、電子供給層３５を介して電子走行層３４に生じる２ＤＥＧ層Ａとオーミック接触する。また、ドレイン電極３７Ｄ上にはドレイン電極３７Ｄと電気的に接続するドレイン配線３８Ｄが設けられ、ＭＩＳ−ＨＥＭＴ３のドレインを構成している。一方、ソース電極３７Ｓ上にはソース電極３７Ｓと電気的に接続するソース配線３８Ｓが設けられ、ＭＩＳ−ＨＥＭＴ３のソースを構成している。   Further, the source electrode 37S as the first electrode and the drain electrode 37D as the third electrode are provided on the electron supply layer 35 so as to be separated from each other, and have a Ti / Al laminated structure, for example. The drain electrode 37D and the source electrode 37S are in ohmic contact with the 2DEG layer A generated in the electron transit layer 34 through the electron supply layer 35, respectively. Further, a drain wiring 38D electrically connected to the drain electrode 37D is provided on the drain electrode 37D, and constitutes a drain of the MIS-HEMT 3. On the other hand, a source wiring 38S that is electrically connected to the source electrode 37S is provided on the source electrode 37S, and constitutes the source of the MIS-HEMT 3.

また、ソース電極３７Ｓとドレイン電極３７Ｄとの間におけるゲートの形成領域に、ｐ型チャネル層３３に達する深さに形成されたリセス部３４ａが設けられている。第２電極としてのゲート電極３７Ｇは、このリセス部３４ａ上にゲート絶縁膜３７Ｇａを介して設けられている。また、ゲート電極３７Ｇは、ソース電極３７Ｓおよびドレイン電極３７Ｄの両側に向かってフィールドプレート層３６上に乗り上げて、絶縁膜３９に多段の段差状、たとえば２段の段差状に延伸したフィールドプレート部を有する。   In addition, a recess 34 a formed to a depth reaching the p-type channel layer 33 is provided in a gate formation region between the source electrode 37 </ b> S and the drain electrode 37 </ b> D. The gate electrode 37G as the second electrode is provided on the recess 34a via a gate insulating film 37Ga. Further, the gate electrode 37G rides on the field plate layer 36 toward both sides of the source electrode 37S and the drain electrode 37D, and has a field plate portion extending on the insulating film 39 in a multi-step shape, for example, a two-step shape. Have.

ここで、ゲート電極３７Ｇは、仕事関数が４．５ｅＶ以上の金属材料から構成され、具体的にはたとえば窒化チタン（ＴｉＮ）からなる。ゲート電極３７Ｇの下層のゲート絶縁膜３７Ｇａは、少なくとも１層、好適には複数層の酸化膜などからなる絶縁膜から構成される。ゲート絶縁膜３７Ｇａを構成する複数層の絶縁膜のうちの最下層は、Ａｌを含む絶縁材料から構成され、具体的にはたとえばＡｌ2Ｏ3層またはＡｌＮ層からなる。また、最下層より上層の絶縁膜はＳｉを含む絶縁材料から構成され、具体的にはたとえばＳｉＯ2層またはＳｉＮ層からなる。これにより、ゲート絶縁膜３７Ｇａにおいて、最下層のＡｌを含む絶縁膜が、上層側の絶縁膜に含まれるＳｉとｐ型チャネル層３３に含まれるＧａとの間の反応障壁となって、ＳｉとＧａとの反応が防止され、欠陥の発生が抑制される。 Here, the gate electrode 37G is made of a metal material having a work function of 4.5 eV or more, and specifically made of, for example, titanium nitride (TiN). The gate insulating film 37Ga below the gate electrode 37G is composed of an insulating film composed of at least one layer, preferably a plurality of oxide films. The lowermost layer of the plurality of insulating films constituting the gate insulating film 37Ga is made of an insulating material containing Al, specifically, for example, an Al 2 O 3 layer or an AlN layer. Further, the insulating film above the lowermost layer is made of an insulating material containing Si, specifically, for example, an SiO 2 layer or an SiN layer. As a result, in the gate insulating film 37Ga, the lowermost insulating film containing Al serves as a reaction barrier between Si contained in the upper insulating film and Ga contained in the p-type channel layer 33, and Si and Reaction with Ga is prevented and the occurrence of defects is suppressed.

なお、図示省略したが、以上のように構成されたＭＩＳ−ＨＥＭＴ３と同一のサファイア基板１１の上層の部分に、実施の形態２と同様のコンタクトホール、コンタクト絶縁膜、およびソース電極３７Ｓまたはソース配線３８Ｓと接続されたコンタクト電極が設けられる。   Although not shown, a contact hole, a contact insulating film, and a source electrode 37S or a source wiring similar to those in the second embodiment are formed in the upper layer portion of the same sapphire substrate 11 as the MIS-HEMT 3 configured as described above. A contact electrode connected to 38S is provided.

以上のように構成されたＭＩＳ−ＨＥＭＴ３においては、ｐ型チャネル層３３におけるゲート電極３７Ｇの直下方の領域に電子供給層３５が設けられていない。そのため、電子走行層３４の電子供給層３５との界面に２ＤＥＧ層Ａ，ａが生成される反面、ゲート電極３７Ｇの直下には２ＤＥＧ層Ａ，ａが生成されない。この状態で、ゲート電極３７Ｇにしきい値電圧Ｖth以上の正電圧を印加すると、ゲート電極３７Ｇの直下のｐ型チャネル層３３に電子層となる反転層（図示せず）が形成される。この反転層が、ゲート電極３７Ｇのリセス部３４ａの周辺に生成された２ＤＥＧ層ａと連結されてドレイン電流が流れる。これにより、２ＤＥＧを用いつつノーマリオフ型のＭＩＳ型電界効果トランジスタが動作する。   In the MIS-HEMT 3 configured as described above, the electron supply layer 35 is not provided in a region immediately below the gate electrode 37G in the p-type channel layer 33. Therefore, while the 2DEG layers A and a are generated at the interface between the electron transit layer 34 and the electron supply layer 35, the 2DEG layers A and a are not generated immediately below the gate electrode 37G. In this state, when a positive voltage equal to or higher than the threshold voltage Vth is applied to the gate electrode 37G, an inversion layer (not shown) serving as an electron layer is formed in the p-type channel layer 33 immediately below the gate electrode 37G. This inversion layer is connected to the 2DEG layer a generated around the recess 34a of the gate electrode 37G, and a drain current flows. As a result, a normally-off MIS field effect transistor operates while using 2DEG.

ここで、本発明者の実験から得た知見によれば、電子走行層３４における２ＤＥＧ層Ａの部分においてｐ型不純物としてのＭｇの濃度が１．０×１０17ｃｍ-3より大きいと、２ＤＥＧ層Ａでの２ＤＥＧ濃度が大きく低下する現象が生じる。そこで、２ＤＥＧ層Ａの領域におけるＭｇ元素濃度は、２ＤＥＧ濃度が低下しない濃度として、１．０×１０17ｃｍ-3以下が好ましい。このＭｇ元素濃度を実現するためには、その下層のｐ型チャネル層３３におけるＭｇ元素濃度を、１．０×１０18ｃｍ-3以下にするのが望ましい。なお、この本発明者が行った実験および鋭意検討の詳細については後述する。 Here, according to the knowledge obtained from the experiment by the present inventor, when the concentration of Mg as a p-type impurity is larger than 1.0 × 10 17 cm −3 in the 2DEG layer A portion of the electron transit layer 34, 2DEG A phenomenon occurs in which the 2DEG concentration in the layer A is greatly reduced. Therefore, the Mg element concentration in the region of the 2DEG layer A is preferably 1.0 × 10 17 cm −3 or less as a concentration at which the 2DEG concentration does not decrease. In order to realize this Mg element concentration, it is desirable that the Mg element concentration in the p-type channel layer 33 underneath be 1.0 × 10 18 cm −3 or less. The details of experiments and earnest studies conducted by the present inventors will be described later.

さらに、本発明者は、ＭＩＳ−ＨＥＭＴ３におけるゲート電極３７Ｇ、ゲート絶縁膜３７Ｇａ、およびｐ型チャネル層３３に関して、鋭意検討を行った。この鋭意検討について以下に説明する。   Furthermore, the present inventor has intensively studied the gate electrode 37G, the gate insulating film 37Ga, and the p-type channel layer 33 in the MIS-HEMT 3. This earnest study will be described below.

まず、本発明者は、ゲート絶縁膜３７Ｇａを、たとえばＡｌ2Ｏ3などのＡｌを含む絶縁膜を最下層とし、たとえばＳｉＯ2などのＳｉを含む絶縁膜を上層側にして、少なくとも２層の絶縁膜から構成した場合において、最下層の膜厚を変化させてゲート電極３７Ｇのしきい値電圧Ｖthを測定した。その結果、ゲート絶縁膜３７Ｇａの最下層の膜厚の増加に伴って、しきい値電圧Ｖthが増加することが判明した。さらに、ゲート絶縁膜３７Ｇａの上層側の膜厚を所定膜厚以上にして最下層の絶縁膜の膜厚を３ｎｍ以上にすると、ゲート電極３７Ｇのしきい値電圧Ｖthを正電圧にできることも判明した。換言すると、ゲート絶縁膜３７Ｇａを少なくとも２層の絶縁膜から構成することで、しきい値電圧Ｖthはゲート絶縁膜３７Ｇａの総膜厚に依存する。その上で、ゲート絶縁膜３７Ｇａの膜厚を所定膜厚以上にすることによって、ゲート電極３７Ｇのしきい値電圧Ｖthを正電圧にできるので、ＭＩＳ−ＨＥＭＴ３においてノーマリオフ動作が実現できる。すなわち、ゲート絶縁膜３７Ｇａの最下層のＡｌを含む絶縁膜の膜厚が小さい場合、またはＡｌを含む絶縁膜が存在しない場合、ＭＩＳ−ＨＥＭＴ３において安定したノーマリオフ動作が実現できない。 First, the inventor has at least two layers of the gate insulating film 37Ga, with an insulating film containing Al such as Al 2 O 3 as a lowermost layer and an insulating film containing Si such as SiO 2 as an upper layer. In the case of the insulating film, the threshold voltage Vth of the gate electrode 37G was measured while changing the thickness of the lowermost layer. As a result, it was found that the threshold voltage Vth increases as the thickness of the lowermost layer of the gate insulating film 37Ga increases. Further, it has also been found that the threshold voltage Vth of the gate electrode 37G can be set to a positive voltage when the upper layer thickness of the gate insulating film 37Ga is set to a predetermined thickness or more and the thickness of the lowermost insulating film is set to 3 nm or more. . In other words, by forming the gate insulating film 37Ga from at least two insulating films, the threshold voltage Vth depends on the total thickness of the gate insulating film 37Ga. In addition, since the threshold voltage Vth of the gate electrode 37G can be set to a positive voltage by setting the thickness of the gate insulating film 37Ga to a predetermined thickness or more, a normally-off operation can be realized in the MIS-HEMT3. That is, when the thickness of the insulating film containing Al, which is the lowermost layer of the gate insulating film 37Ga, is small, or when there is no insulating film containing Al, stable normally-off operation cannot be realized in the MIS-HEMT3.

また、ゲート絶縁膜３７Ｇａの膜厚を所定膜厚未満にすると、ゲート電圧が増加した場合にゲート絶縁膜３７Ｇａにかかる電界が大きくなるのみならず、ノーマリオフ動作が実現できなくなる。そのため、安定してノーマリオフ動作を行うことができるゲート電極３７Ｇのしきい値電圧Ｖthとして、しきい値電圧Ｖthを２Ｖ以上に制御するためには、ゲート絶縁膜３７Ｇａの膜厚をＳｉＯ2膜換算で３０ｎｍ以上にするのが好ましい。ここで、ゲート絶縁膜３７ＧａのＳｉＯ2膜換算での膜厚とは、ゲート絶縁膜３７Ｇａの膜厚×（ＳｉＯ2膜の誘電率／ゲート絶縁膜３７Ｇａの誘電率）とする。 Further, if the thickness of the gate insulating film 37Ga is less than a predetermined thickness, not only does the electric field applied to the gate insulating film 37Ga increase when the gate voltage increases, but the normally-off operation cannot be realized. Therefore, in order to control the threshold voltage Vth to 2 V or more as the threshold voltage Vth of the gate electrode 37G that can stably perform the normally-off operation, the thickness of the gate insulating film 37Ga is converted to SiO 2 film. The thickness is preferably 30 nm or more. Here, the film thickness in terms of the SiO 2 film of the gate insulating film 37Ga is the film thickness of the gate insulating film 37Ga × (dielectric constant of SiO 2 film / dielectric constant of the gate insulating film 37Ga).

以上の検討に基づいて本発明者は、ゲート絶縁膜３７Ｇａをノーマリオフ動作可能な所定膜厚以上とすることを前提として、ゲート電極３７Ｇのしきい値電圧Ｖthについてさらなる検討を行った。すなわち、本発明者は、ｐ型チャネル層３３をＧａＮまたはＳｉから構成し、活性化したアクセプタ（正孔）のアクセプタ濃度Ｎａを変化させた場合において、ゲート電極３７Ｇにおけるしきい値電圧Ｖthの変化を測定した。図７は、このしきい値電圧Ｖthにおけるアクセプタ（正孔）濃度Ｎａ依存性を示すグラフである。   Based on the above examination, the present inventor further examined the threshold voltage Vth of the gate electrode 37G on the premise that the gate insulating film 37Ga is not less than a predetermined thickness capable of normally-off operation. That is, the present inventor changes the threshold voltage Vth at the gate electrode 37G when the p-type channel layer 33 is made of GaN or Si and the acceptor concentration Na of the activated acceptor (hole) is changed. Was measured. FIG. 7 is a graph showing the acceptor (hole) concentration Na dependency of the threshold voltage Vth.

図７から、アクセプタ濃度Ｎａが増加するのに伴って、しきい値電圧Ｖthが単調増加することが分かる。すなわち、アクセプタ濃度Ｎａが１．０×１０15ｃｍ-3以上であれば、アクセプタ濃度Ｎａを変化させることによって、しきい値電圧Ｖthを制御できる。なお、上述したように、ゲート絶縁膜３７Ｇａの膜厚、特に最下層のＡｌを含む絶縁膜の膜厚の増減に伴ってしきい値電圧Ｖthも増減することから、図７に示すグラフも上下することになる。 As can be seen from FIG. 7, the threshold voltage Vth monotonously increases as the acceptor concentration Na increases. That is, if the acceptor concentration Na is 1.0 × 10 15 cm −3 or more, the threshold voltage Vth can be controlled by changing the acceptor concentration Na. As described above, the threshold voltage Vth also increases / decreases as the thickness of the gate insulating film 37Ga, particularly the thickness of the insulating film containing Al, which is the lowermost layer, increases and decreases. Will do.

また、図７から、ｐ型チャネル層３３をＳｉから構成した場合に比してＧａＮから構成した場合の方が、ゲート電極３７Ｇのしきい値電圧Ｖthが大きくなることが分かる。具体的に、ｐ型チャネル層３３をＳｉから構成すると、しきい値電圧Ｖthを３Ｖ程度にするには、アクセプタ濃度を７．０×１０17ｃｍ-3程度にする必要である。一方、ｐ型チャネル層３３をＧａＮから構成すれば、アクセプタ濃度が１．０×１０15ｃｍ-3程度であっても、しきい値電圧Ｖthを３Ｖ程度にできる。すなわち、Ｓｉに比してバンドギャップが大きいＧａＮにおいては、上述したゲート電極３７Ｇの直下の反転層のしきい値電圧Ｖthを大きくしやすい。なお、本発明者の知見によれば、半導体層の製造において、アクセプタ濃度を１．０×１０15ｃｍ-3未満にするのは極めて困難である。したがって、ｐ型チャネル層３３をｐ−ＧａＮ層から構成した場合においては、アクセプタ濃度Ｎａは製造上実現可能な１．０×１０15ｃｍ-3以上であれば良い。この場合、ｐ型不純物としてのＭｇの元素濃度は３．０×１０15ｃｍ-3以上となる。 7 that the threshold voltage Vth of the gate electrode 37G is higher when the p-type channel layer 33 is made of GaN than when the p-type channel layer 33 is made of Si. Specifically, when the p-type channel layer 33 is made of Si, the acceptor concentration needs to be about 7.0 × 10 17 cm −3 in order to make the threshold voltage Vth about 3V. On the other hand, if the p-type channel layer 33 is made of GaN, the threshold voltage Vth can be reduced to about 3 V even if the acceptor concentration is about 1.0 × 10 15 cm −3 . That is, in GaN having a larger band gap than Si, it is easy to increase the threshold voltage Vth of the inversion layer immediately below the gate electrode 37G. According to the knowledge of the present inventors, it is extremely difficult to make the acceptor concentration less than 1.0 × 10 15 cm −3 in the production of the semiconductor layer. Therefore, when the p-type channel layer 33 is composed of a p-GaN layer, the acceptor concentration Na may be 1.0 × 10 15 cm −3 or more that can be realized in manufacturing. In this case, the element concentration of Mg as the p-type impurity is 3.0 × 10 15 cm −3 or more.

さらに、本発明者は、ｐ型チャネル層３３をｐ−ＧａＮ層から構成し、ドープするｐ型不純物としてＭｇを用いた場合について種々検討を行った。図８は、実効的なアクセプタ濃度のＭｇ元素濃度依存性を示すグラフであり、図９は、アクセプタの活性化率のＭｇ元素濃度依存性を示すグラフである。   Furthermore, the present inventor has made various studies on the case where the p-type channel layer 33 is composed of a p-GaN layer and Mg is used as a p-type impurity to be doped. FIG. 8 is a graph showing the Mg element concentration dependency of the effective acceptor concentration, and FIG. 9 is a graph showing the Mg element concentration dependency of the activation rate of the acceptor.

図８から、Ｍｇのドープ量（Ｍｇ元素濃度）を増加させるのに伴って、実効的なアクセプタ濃度が単調増加することが分かる。また、図９から、Ｍｇ元素濃度が１．０×１０17ｃｍ-3の場合には活性化率が３０％程度であるのに対し、Ｍｇ元素濃度を１．０×１０19ｃｍ-3に増加させると、活性化率が１％程度にまで減少してしまうことが分かる。これは、ＧａＮ層にドープしたＭｇ元素が欠陥を作るためであると考えられる。 FIG. 8 shows that the effective acceptor concentration increases monotonously as the Mg doping amount (Mg element concentration) is increased. From FIG. 9, when the Mg element concentration is 1.0 × 10 17 cm −3 , the activation rate is about 30%, whereas the Mg element concentration is 1.0 × 10 19 cm −3 . It can be seen that the activation rate decreases to about 1% when it is increased. This is presumably because Mg elements doped in the GaN layer create defects.

そこで、本発明者はさらに、ＧａＮ層にｐ型不純物としてＭｇをドープした場合について検討を行った。図１０は、ｐ型チャネル層３３および電子走行層３４における、最表面からの深さに沿ったＧａ、Ｎ、およびＡｌの二次イオン強度、ならびにＭｇの元素濃度の計測値を示すグラフである。   Therefore, the inventor further examined the case where Mg was doped as a p-type impurity in the GaN layer. FIG. 10 is a graph showing measured values of Ga, N, and Al secondary ion strengths and Mg element concentrations along the depth from the outermost surface in the p-type channel layer 33 and the electron transit layer 34. .

図１０から、ｐ型チャネル層３３上にアンドープＧａＮ層からなる電子走行層３４を成長させた場合、ｐ型チャネル層３３から電子走行層３４の表面に向かって、アクセプタ濃度Ｎａ（Ｍｇ元素濃度）が徐々に減少するプロファイルになることが分かる。また、Ｍｇ元素の特性として半導体層の表面に偏析しやすい傾向があり、ｐ型チャネル層３３のＭｇ元素濃度を増加させると、連動して電子走行層３４におけるＭｇ元素濃度も増加する。一方、アンドープＧａＮ層からなる電子走行層３４の２ＤＥＧ層Ａ，ａの生成領域に、１．０×１０17ｃｍ-3より大きい高濃度のＭｇ元素が存在すると、２ＤＥＧ層Ａ，ａの２ＤＥＧ濃度が低下する現象が生じる。したがって、図１０から、ｐ型チャネル層３３のＭｇ元素濃度を１．０×１０18ｃｍ-3以下にすることで、電子走行層３４のＭｇ元素濃度を１．０×１０17ｃｍ-3以下に制御して、２ＤＥＧ層Ａ，ａにおける２ＤＥＧ濃度の低下を抑制する。これにより、ＭＩＳ−ＨＥＭＴ３におけるスイッチング特性の低下を抑制することができる。 From FIG. 10, when the electron transit layer 34 made of an undoped GaN layer is grown on the p-type channel layer 33, the acceptor concentration Na (Mg element concentration) from the p-type channel layer 33 toward the surface of the electron transit layer 34. It turns out that becomes the profile which decreases gradually. Further, as a characteristic of Mg element, it tends to be segregated on the surface of the semiconductor layer, and when the Mg element concentration of the p-type channel layer 33 is increased, the Mg element concentration in the electron transit layer 34 is also increased in conjunction. On the other hand, if a high concentration of Mg element larger than 1.0 × 10 17 cm −3 is present in the generation region of the 2DEG layers A and a of the electron transit layer 34 made of the undoped GaN layer, the 2DEG concentration of the 2DEG layers A and a Occurs. Therefore, from FIG. 10, by setting the Mg element concentration of the p-type channel layer 33 to 1.0 × 10 18 cm −3 or less, the Mg element concentration of the electron transit layer 34 is 1.0 × 10 17 cm −3 or less. To suppress a decrease in 2DEG concentration in the 2DEG layers A and a. Thereby, the fall of the switching characteristic in MIS-HEMT3 can be suppressed.

以上のようにして構成された実施の形態３によるＭＩＳ−ＨＥＭＴ３においては、実施の形態１，２と同様の効果を得ることができるとともに、安定してノーマリオフ動作を行うノーマリオフ型の電界効果トランジスタを得ることができる。   In the MIS-HEMT 3 according to the third embodiment configured as described above, the normally-off type field effect transistor that can obtain the same effects as those of the first and second embodiments and stably perform the normally-off operation is provided. Can be obtained.

（実施の形態４）
次に、本発明の実施の形態４による窒化物半導体装置としてのＭＯＳ−ＨＥＭＴ（Metal Oxide Semiconductor HEMT）について説明する。図１１は、この実施の形態４による窒化物半導体装置としてのＭＯＳ−ＨＥＭＴ４を示す模式的な断面図である。 (Embodiment 4)
Next, a MOS-HEMT (Metal Oxide Semiconductor HEMT) as a nitride semiconductor device according to the fourth embodiment of the present invention will be described. FIG. 11 is a schematic cross-sectional view showing a MOS-HEMT 4 as a nitride semiconductor device according to the fourth embodiment.

図１１に示すように、実施の形態４によるＭＯＳ−ＨＥＭＴ４においては、実施の形態における半導体積層基板１０の高抵抗バッファ層１５上に、電子走行層４３、電子供給層４４、およびフィールドプレート層４５が順次積層されて設けられている。電子走行層４３、電子供給層４４、およびフィールドプレート層４５はそれぞれ、実施の形態２における電子走行層１６、電子供給層１７、およびフィールドプレート層１８ｂと同様の構成を有する。フィールドプレート層４５は、ＭＯＳ−ＨＥＭＴ４を構成する各半導体層における電界強度を緩和する電界緩和層として機能する。この実施の形態４においては、これらの電子走行層４３、電子供給層４４、およびフィールドプレート層４５によって半導体積層体が構成される。   As shown in FIG. 11, in the MOS-HEMT 4 according to the fourth embodiment, the electron transit layer 43, the electron supply layer 44, and the field plate layer 45 are formed on the high resistance buffer layer 15 of the semiconductor multilayer substrate 10 according to the embodiment. Are sequentially stacked. The electron transit layer 43, the electron supply layer 44, and the field plate layer 45 have the same configurations as the electron transit layer 16, the electron supply layer 17, and the field plate layer 18b in the second embodiment, respectively. The field plate layer 45 functions as an electric field relaxation layer that relaxes the electric field strength in each semiconductor layer constituting the MOS-HEMT 4. In the fourth embodiment, the electron transit layer 43, the electron supply layer 44, and the field plate layer 45 constitute a semiconductor stacked body.

ドレイン電極４６Ｄは、電子供給層４４上に選択的に設けられている。第３電極としてのドレイン電極４６Ｄは、たとえばＴｉ／Ａｌからなる積層構造を有する。これにより、ドレイン電極４６Ｄは、電子供給層４４を介して電子走行層４３に生成される２ＤＥＧ層Ａとオーミック接触する。ドレイン電極４６Ｄ上にはドレイン電極４６Ｄと電気的に接続するドレイン配線４７Ｄが設けられ、ドレイン電極４６Ｄおよびドレイン配線４７Ｄによって、ＭＯＳ−ＨＥＭＴ４のドレインを構成している。   The drain electrode 46 </ b> D is selectively provided on the electron supply layer 44. The drain electrode 46D as the third electrode has a laminated structure made of, for example, Ti / Al. Thus, the drain electrode 46D is in ohmic contact with the 2DEG layer A generated in the electron transit layer 43 through the electron supply layer 44. A drain wiring 47D electrically connected to the drain electrode 46D is provided on the drain electrode 46D, and the drain electrode 46D and the drain wiring 47D constitute the drain of the MOS-HEMT 4.

ソース電極４６Ｓは、ドレイン電極４６Ｄと離間して電子供給層４４上に選択的に設けられている。第１電極としてのソース電極４６Ｓは、たとえばＴｉ／Ａｌからなる積層構造を有する。これにより、ソース電極４６Ｓは、電子供給層４４を介して電子走行層４３に生成される２ＤＥＧ層Ａとオーミック接触する。ソース電極４６Ｓ上にはソース電極４６Ｓと電気的に接続するソース配線４７Ｓが設けられ、ソース電極４６Ｓおよびソース配線４７Ｓによって、ＭＯＳ−ＨＥＭＴ４のソースを構成している。   The source electrode 46S is selectively provided on the electron supply layer 44 while being separated from the drain electrode 46D. The source electrode 46S as the first electrode has a laminated structure made of, for example, Ti / Al. As a result, the source electrode 46 </ b> S is in ohmic contact with the 2DEG layer A generated in the electron transit layer 43 through the electron supply layer 44. A source wiring 47S electrically connected to the source electrode 46S is provided on the source electrode 46S, and the source of the MOS-HEMT 4 is configured by the source electrode 46S and the source wiring 47S.

また、ソース電極４６Ｓとドレイン電極４６Ｄとの間のゲートの形成領域に、電子走行層４３に達する深さに形成された、リセス部４３ａが設けられている。ゲート電極４６Ｇは、このリセス部４３ａ上に例えばゲート酸化膜などのゲート絶縁膜４６Ｇａを介して設けられている。また、ゲート電極４６Ｇは、絶縁膜４８に段差状に乗り上げつつソース電極４６Ｓ側およびドレイン電極４６Ｄ側の両側に延伸した、段差状のフィールドプレート部（ＧＦＰ部）を有する。ゲート電極４６Ｇは、たとえばＴｉＮからなり、下層のゲート絶縁膜４６Ｇａは、たとえばＳｉＯ2膜やＡｌ2Ｏ3膜などの酸化膜、またはＡｌ2Ｏ3／ＳｉＯ2積層膜からなる。これにより、ゲート電極４６Ｇは、ゲート絶縁膜４６Ｇａおよび電子供給層４４を介して、電子走行層４３に生成された２ＤＥＧ層Ａを制御可能に構成されている。 In addition, a recess 43a formed to a depth reaching the electron transit layer 43 is provided in a gate formation region between the source electrode 46S and the drain electrode 46D. The gate electrode 46G is provided on the recess 43a via a gate insulating film 46Ga such as a gate oxide film. Further, the gate electrode 46G has a step-shaped field plate portion (GFP portion) extending on both sides of the source electrode 46S side and the drain electrode 46D side while climbing on the insulating film 48 in a step shape. The gate electrode 46G is made of, for example, TiN, and the lower gate insulating film 46Ga is made of, for example, an oxide film such as an SiO 2 film or an Al 2 O 3 film, or an Al 2 O 3 / SiO 2 laminated film. Thereby, the gate electrode 46G is configured to be able to control the 2DEG layer A generated in the electron transit layer 43 via the gate insulating film 46Ga and the electron supply layer 44.

フィールドプレート層４５のゲート電極４６Ｇ側端部は、絶縁膜４８の部分を介してゲート電極４６ＧのＧＦＰ部の下層に位置している。なお、ゲート電極４６ＧのＧＦＰ部は、ゲート絶縁膜４６Ｇａがフィールドプレート層４５に接するように乗り上げても良いが、ゲート電極４６Ｇのしきい値電圧の変動を抑制する観点からは、ゲート電極４６Ｇとフィールドプレート層４５との間は絶縁膜４８を介するのが好ましい。   The end of the field plate layer 45 on the gate electrode 46G side is located below the GFP portion of the gate electrode 46G through the insulating film 48. Note that the GFP portion of the gate electrode 46G may run so that the gate insulating film 46Ga is in contact with the field plate layer 45. However, from the viewpoint of suppressing fluctuations in the threshold voltage of the gate electrode 46G, An insulating film 48 is preferably interposed between the field plate layer 45 and the field plate layer 45.

また、第１ソースフィールドプレート層（第１ＳＦＰ層）４７Ｓａは、フィールドプレート層４５の上層に絶縁膜４８を介して平行な平面平板状に形成されている。第１ＳＦＰ層４７Ｓａは、ソース電極４６Ｓまたはゲート電極４６Ｇと同電位になるように導通されている。また、ソース配線４７Ｓは、第２ソースフィールドプレート層（第２ＳＦＰ層）４７Ｓｂをさらに備える。この第２ＳＦＰ層４７Ｓｂは、第１ＳＦＰ層４７Ｓａおよびゲート電極４６Ｇの上層に絶縁膜４８を介して設けられている。そして、第２ＳＦＰ層４７Ｓｂの下層に、絶縁膜４８を介してフィールドプレート層４５のドレイン電極４６Ｄ側端部が位置している。   Further, the first source field plate layer (first SFP layer) 47Sa is formed in a planar flat plate shape parallel to the upper layer of the field plate layer 45 with an insulating film 48 interposed therebetween. The first SFP layer 47Sa is electrically connected to have the same potential as the source electrode 46S or the gate electrode 46G. The source wiring 47S further includes a second source field plate layer (second SFP layer) 47Sb. The second SFP layer 47Sb is provided above the first SFP layer 47Sa and the gate electrode 46G via an insulating film 48. The end of the field plate layer 45 on the drain electrode 46D side is located below the second SFP layer 47Sb with the insulating film 48 interposed therebetween.

なお、図示省略したが、以上のように構成されたＭＯＳ−ＨＥＭＴ４と同一のサファイア基板１１の上層の部分に、実施の形態２と同様のコンタクトホール、コンタクト絶縁膜、およびコンタクト電極が設けられ、このコンタクト電極はソース電極４６Ｓまたはソース配線４７Ｓに電気的に接続されている。   Although not shown, a contact hole, a contact insulating film, and a contact electrode similar to those in the second embodiment are provided in the upper layer portion of the same sapphire substrate 11 as the MOS-HEMT 4 configured as described above. This contact electrode is electrically connected to the source electrode 46S or the source wiring 47S.

以上のようにして構成された実施の形態４によるＭＯＳ−ＨＥＭＴ４においては、実施の形態１〜３と同様の効果を得ることができる。   In the MOS-HEMT 4 according to the fourth embodiment configured as described above, the same effects as in the first to third embodiments can be obtained.

（実施の形態５）
次に、本発明の実施の形態５による窒化物半導体装置の製造方法について説明する。図１２は、この窒化物半導体装置の製造方法を説明するための略線図であり、図１３は、この製造方法により製造された窒化物半導体装置を示す断面図である。また、図１４および図１５は、窒化物半導体装置の基板側から俯瞰した平面図である。 (Embodiment 5)
Next, a method for manufacturing a nitride semiconductor device according to the fifth embodiment of the present invention will be described. FIG. 12 is a schematic diagram for explaining the method for manufacturing the nitride semiconductor device, and FIG. 13 is a cross-sectional view showing the nitride semiconductor device manufactured by the manufacturing method. 14 and 15 are plan views as seen from the substrate side of the nitride semiconductor device.

まず、本発明者が知見したサファイア基板などの基板を用いた窒化物半導体装置における問題点について説明する。すなわち、サファイア基板１１などの基板を用いて窒化物半導体素子を製造した場合、Ｓｉ基板に比してサファイア基板１１の放熱性が低いという問題があった。これは、サファイアの熱伝導率がＳｉの熱伝導率に比して、１／３であることに起因する。   First, problems in a nitride semiconductor device using a substrate such as a sapphire substrate discovered by the present inventors will be described. That is, when a nitride semiconductor device is manufactured using a substrate such as the sapphire substrate 11, there is a problem that the heat dissipation of the sapphire substrate 11 is lower than that of the Si substrate. This is because the thermal conductivity of sapphire is 1/3 of that of Si.

このようなサファイア基板１１の放熱性の問題を改善するために、サファイア基板１１を薄くすることが考えられる。具体的には、ウエハの厚さが１００μｍのＳｉ基板と同等の放熱性を得るために、サファイア基板１１のウエハの厚さをＳｉ基板の１／３程度の３０μｍ程度にする方法が考えられる。ところが、ウエハの厚さを小さくすると、半導体装置の製造工程においてハンドリング性が悪くなってしまい、後の工程でチッピングが発生するなどの問題が生じる可能性があった。   In order to improve the heat dissipation problem of the sapphire substrate 11, it is conceivable to make the sapphire substrate 11 thinner. Specifically, in order to obtain heat dissipation equivalent to that of a Si substrate having a thickness of 100 μm, a method in which the wafer thickness of the sapphire substrate 11 is set to about 30 μm, which is about 1/3 of the Si substrate, can be considered. However, if the thickness of the wafer is reduced, the handling property deteriorates in the manufacturing process of the semiconductor device, and there is a possibility that problems such as chipping occur in the subsequent process.

そこで、本発明者は、サファイア基板１１における放熱性の向上とハンドリング性の維持とを両立させるために鋭意検討を行った。そして、本発明者は、研磨したサファイア基板１１に対して、アブレーションにより半導体を積層する側とは反対側の裏面に、埋込孔を形成して、この埋込孔に金属等の高い熱伝導率の材料を埋め込む方法を想起した。   Therefore, the present inventor has intensively studied to achieve both improvement in heat dissipation and maintenance of handling properties in the sapphire substrate 11. Then, the inventor forms a buried hole in the back surface opposite to the side on which the semiconductor is laminated by ablation with respect to the polished sapphire substrate 11, and high heat conduction of metal or the like in the buried hole. Recalling the method of embedding rate material.

すなわち、図１２に示すように、サファイア基板１１上に核形成層１２、ｎ型導電層１３、および拡散防止層１４が順次積層され、この上層にさらにデバイス層５１と、ソース電極５３Ｓ、ゲート電極５３Ｇおよびドレイン電極５３Ｄと、絶縁膜５２とが順次設けられた窒化物半導体装置５を想定する。そして、この窒化物半導体装置５におけるサファイア基板１１の裏面側に対して、レーザ加工装置からレーザ光６１を照射してレーザアブレーションを行う。なお、レーザ加工装置としては、たとえばフェムト秒レーザ発振器などの、パルス幅がサブピコ秒から数１０フェムト秒の超短パルスレーザを出射可能な装置を使用できる。これにより、サファイア基板１１および積層された各半導体層に対して、レーザアブレーションが高速にできるとともに、制御性良く基板コンタクトホールとしての埋込孔５ａを形成できる。さらに、レーザ加工装置におけるレーザ光６１の集光点径を調整することによって、深さを制御した非貫通孔の埋込孔５ａを形成できるので、表面側のデバイス層５１に損傷を与えることなく、埋込孔５ａを形成できる。   That is, as shown in FIG. 12, the nucleation layer 12, the n-type conductive layer 13, and the diffusion prevention layer 14 are sequentially laminated on the sapphire substrate 11, and further the device layer 51, the source electrode 53S, and the gate electrode are further formed thereon. Assume nitride semiconductor device 5 in which 53G and drain electrode 53D, and insulating film 52 are sequentially provided. Then, laser ablation is performed by irradiating the back surface side of the sapphire substrate 11 in the nitride semiconductor device 5 with a laser beam 61 from a laser processing apparatus. As the laser processing apparatus, an apparatus capable of emitting an ultrashort pulse laser having a pulse width of sub picoseconds to several tens of femtoseconds, such as a femtosecond laser oscillator, can be used. As a result, laser ablation can be performed at high speed for the sapphire substrate 11 and the stacked semiconductor layers, and the buried hole 5a as a substrate contact hole can be formed with good controllability. Further, by adjusting the condensing point diameter of the laser beam 61 in the laser processing apparatus, the embedded through hole 5a having a controlled depth can be formed, so that the device layer 51 on the surface side is not damaged. The buried hole 5a can be formed.

その後、図１３に示すように、形成した埋込孔５ａに対して、たとえばスパッタリング法によって銅（Ｃｕ）などの金属膜を蒸着した後、たとえばメッキ法により埋込孔５ａの内部にＣｕなどの金属を埋め込む。これにより、サファイア基板１１の埋込孔５ａの部分に、金属からなる放熱部５４が形成される。放熱部５４は、金属から構成されていることによって導電性を有するとともに熱伝導率が高い。そのため、サファイア基板１１上に積層された半導体層から伝導された熱は、主として放熱部５４を通じて外部に放出されるため、サファイア基板１１の放熱性を向上できる。また、このサファイア基板１１の裏面を、たとえば半田などによってたとえば銅板などからなる導電板５５に固着させることにより、窒化物半導体装置５の稼働時に生じた熱は、放熱部５４を通じて導電板５５側に熱伝導されて外部に放出できる。   Thereafter, as shown in FIG. 13, a metal film such as copper (Cu) is deposited on the formed buried hole 5a by, for example, a sputtering method, and then Cu or the like is placed inside the buried hole 5a by, for example, a plating method. Embed metal. Thereby, the heat radiating portion 54 made of metal is formed in the portion of the embedded hole 5a of the sapphire substrate 11. The heat radiating portion 54 is made of metal and thus has conductivity and high thermal conductivity. Therefore, the heat conducted from the semiconductor layer stacked on the sapphire substrate 11 is released to the outside mainly through the heat radiating portion 54, so that the heat dissipation of the sapphire substrate 11 can be improved. Further, by fixing the back surface of the sapphire substrate 11 to a conductive plate 55 made of, for example, a copper plate by using solder or the like, heat generated during operation of the nitride semiconductor device 5 is transferred to the conductive plate 55 side through the heat radiating portion 54. Conducted by heat and released to the outside.

さらに、レーザ加工装置から出射されるレーザ光６１の集光点径を調節することによって、図１３に示すように、拡散防止層１４に達する埋込孔５ａを形成することができるので、放熱部５４をｎ型導電層１３および拡散防止層１４と電気的に接続できる。なお、レーザ加工装置から出射されるレーザ光６１の集光点径を調節してｎ型導電層１３にまで達する埋込孔５ａを形成しても、放熱部５４をｎ型導電層１３と電気的に接続できる。そして、このサファイア基板１１の裏面を導電板５５に固着させた場合には、この導電板５５を通じて、ｎ型導電層１３または２ＤＥＧ層（図１３中、図示せず）を外部と電気的に接続できるので、実施の形態１〜４におけるコンタクト電極と同様の機能を有する、いわゆる裏面コンタクトを実現できる。これにより、ｎ型導電層１３または２ＤＥＧ層のフロートを回避することができ、実施の形態１〜４と同様の電流コラプスの抑制およびリーク電流の低減を実現できる。   Furthermore, by adjusting the condensing point diameter of the laser beam 61 emitted from the laser processing apparatus, the embedded hole 5a reaching the diffusion preventing layer 14 can be formed as shown in FIG. 54 can be electrically connected to the n-type conductive layer 13 and the diffusion preventing layer 14. Even if the buried hole 5a reaching the n-type conductive layer 13 is formed by adjusting the condensing point diameter of the laser beam 61 emitted from the laser processing apparatus, the heat radiating portion 54 is electrically connected to the n-type conductive layer 13. Can be connected. When the back surface of the sapphire substrate 11 is fixed to the conductive plate 55, the n-type conductive layer 13 or the 2DEG layer (not shown in FIG. 13) is electrically connected to the outside through the conductive plate 55. Therefore, a so-called back contact having the same function as the contact electrode in the first to fourth embodiments can be realized. Thereby, the floating of n-type conductive layer 13 or 2DEG layer can be avoided, and the same current suppression and leakage current reduction as in the first to fourth embodiments can be realized.

また、この実施の形態５によるレーザアブレーションによって形成する埋込孔５ａおよび放熱部５４の平面形状パターンは、図１４に示すようなアレイ状や図１５に示すような平行線状が可能であり、さらには格子状としても良い。   Further, the planar shape pattern of the embedded holes 5a and the heat radiation portion 54 formed by laser ablation according to the fifth embodiment can be an array shape as shown in FIG. 14 or a parallel line shape as shown in FIG. Furthermore, a lattice shape may be used.

以上説明した実施の形態５による半導体装置の製造方法によれば、サファイア基板１１の裏面の部分に埋込孔５ａを形成して金属で埋めて放熱部５４を設けていることにより、絶縁基板に比して熱伝導率が高い金属を通じて熱が放出しやすくなるため、窒化物半導体装置５における放熱性を向上できる。また、埋込孔５ａをｎ型導電層１３まで到達させて、放熱部５４と電気的に接続していることにより、この放熱部５４を裏面コンタクト電極として利用できるので、サファイア基板１１を介してｎ型導電層１３を接地させたり外部の電極に接続させたりすることができる。   According to the manufacturing method of the semiconductor device according to the fifth embodiment described above, the embedded hole 5a is formed in the back surface portion of the sapphire substrate 11 and filled with the metal so that the heat radiation portion 54 is provided. In contrast, heat can be easily released through the metal having higher thermal conductivity, so that heat dissipation in the nitride semiconductor device 5 can be improved. In addition, since the buried hole 5a reaches the n-type conductive layer 13 and is electrically connected to the heat radiating portion 54, the heat radiating portion 54 can be used as a back contact electrode. The n-type conductive layer 13 can be grounded or connected to an external electrode.

以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施の形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いても良い。また、上述の実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。   Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present invention are possible. For example, the numerical values given in the above embodiment are merely examples, and different numerical values may be used as necessary. Further, the present invention is not limited to the above-described embodiment. What was comprised combining each component mentioned above suitably is also contained in this invention. Further effects and modifications can be easily derived by those skilled in the art.

たとえば、上述の実施の形態においては、電子供給層をＡｌＧａＮ超格子層としているが、ＡｌＧａＮ超格子層以外にも、複数のＩｎuＡｌvＧａ1-u-vＮ層（０≦ｕ＜１、０＜ｖ≦１、０＜ｕ＋ｖ＜１）を積層させて超格子層としたＩｎＡｌＧａＮ超格子層を採用することも可能である。また、半導体装置における所望の特性に基づいた構造設計に応じて、電子供給層として、種々の擬似混晶構造を採用することが可能である。具体的に、電子供給層を、互いに異なる２種類のＡｌxＧａ1-xＮ層である極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層と極小Ａｌ組成比ｘ２のＡｌx2Ｇａ1-x2Ｎ層とを一対の組として複数回積層して構成してもよい。 For example, in the above-described embodiment, the electron supply layer is an AlGaN superlattice layer, but in addition to the AlGaN superlattice layer, a plurality of In u Al v Ga 1 -uv N layers (0 ≦ u <1, 0 It is also possible to employ an InAlGaN superlattice layer in which <v ≦ 1, 0 <u + v <1) is laminated to form a superlattice layer. In addition, various pseudo mixed crystal structures can be employed as the electron supply layer in accordance with the structural design based on desired characteristics in the semiconductor device. Specifically, the electron supply layer is divided into two different types of Al x Ga 1-x N layers, an Al x1 Ga 1-x1 N layer with a maximum Al composition ratio x1, and an Al x2 Ga 1- with a minimum Al composition ratio x2. The x2 N layer may be laminated a plurality of times as a pair.

また、トランジスタのゲート電極は、上述したＴｉＮ以外にも、窒化タンタル（ＴａＮ）などの仕事関数が高い金属が用いられ、その他にもたとえば、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも１つを含む金属膜、または、Ｔｉ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｔａ、Ａｌのうち少なくとも１つを含む合金よりなる金属膜のうちの少なくとも１つを含む金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金からなる金属膜など、上述した条件を満たす金属材料であれば種々のものを用いても良い。   In addition to the TiN described above, a metal having a high work function such as tantalum nitride (TaN) is used for the gate electrode of the transistor. In addition, for example, nickel (Ni), platinum (Pt), titanium (Ti) , Metal film containing at least one of palladium (Pd), tungsten (W), gold (Au), silver (Ag), copper (Cu), tantalum (Ta), aluminum (Al), or Ti, Ni , Pt, Pd, W, Au, Ag, Cu, Ta, a metal film including at least one of metal films made of an alloy including at least one of Al, or at least one of Ti, W, and Ta Various materials may be used as long as the metal material satisfies the above-described conditions, such as a metal film made of a nitride alloy containing two.

また、トランジスタのゲート電極の上部電極層は、下部電極層より仕事関数の小さい金属からなり、この条件を満たす金属材料であれば種々のものを用いても良い。   The upper electrode layer of the gate electrode of the transistor is made of a metal having a work function smaller than that of the lower electrode layer, and various materials may be used as long as the metal material satisfies this condition.

また、ダイオードのカソード電極やトランジスタのソース電極およびドレイン電極は、２ＤＥＧ層とオーミック接触する電極、または接触抵抗が十分に小さい状態で接触する電極である。そのため、本発明においては上述した金属材料に限定されず、たとえばＴｉ、Ａｌ、シリコン（Ｓｉ）、鉛（Ｐｂ）、クロム（Ｃｒ）、Ｉｎ、Ｔａのうち少なくとも１つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも１つを含む合金よりなる金属膜、または、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも１つを含むシリサイド合金よりなる金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金よりなる金属膜などのうち、少なくとも１つを含む金属膜など、上述した条件を満たす金属材料であれば種々の金属材料を用いても良い。   The cathode electrode of the diode and the source electrode and drain electrode of the transistor are electrodes that are in ohmic contact with the 2DEG layer, or electrodes that are in contact with a sufficiently small contact resistance. Therefore, the present invention is not limited to the above-described metal materials, for example, a metal film containing at least one of Ti, Al, silicon (Si), lead (Pb), chromium (Cr), In, Ta, Ti, A metal film made of an alloy containing at least one of Al, Si, Pb, Cr, In, Ta, or a metal film made of a silicide alloy containing at least one of Ti, Al, Si, Ta, or Ti Various metal materials may be used as long as the metal material satisfies the above conditions, such as a metal film made of a nitride alloy containing at least one of W, Ta, and the like. .

また、上述の実施の形態においては、本発明による窒化物半導体装置として、ＳＢＤ、ＨＥＭＴ、およびＭＩＳ−ＨＥＭＴを例に挙げたが、本発明はこれに限定されない。すなわち、電子供給層を電子走行層に至らない深さにエッチングして形成したリセス部にゲート絶縁膜を介してゲート電極が設けられたリセスＭＩＳ−ＨＥＭＴ（Recessed ＭＩＳ−ＨＥＭＴ）、電子供給層とゲート電極との間にゲート絶縁膜が設けられた、Ｄ−ｍｏｄｅＭＩＳ−ＨＥＭＴ（Depletion-mode Metal Insulator Semiconductor HEMT）、Ｅ−ｍｏｄｅ ＭＩＳ−ＨＥＭＴ（Enhancement-mode ＭＩＳ−ＨＥＭＴ）、およびＭＥＳ−ＦＥＴ（Metal Semiconductor FET）などの、種々の半導体装置に対して適用することができる。また、上述した実施の形態においては、窒化物半導体装置として電力用途の電界効果トランジスタを例に説明したが、同様に電流コラプスが問題となっている高周波用途の電界効果トランジスタにおいても、電界緩和のために同様に適用することが可能である。   In the above-described embodiment, SBD, HEMT, and MIS-HEMT are given as examples of the nitride semiconductor device according to the present invention. However, the present invention is not limited to this. That is, a recess MIS-HEMT (Recessed MIS-HEMT) in which a gate electrode is provided via a gate insulating film in a recess formed by etching the electron supply layer to a depth not reaching the electron transit layer, D-mode MIS-HEMT (Depletion-mode Metal Insulator Semiconductor HEMT), E-mode MIS-HEMT (Enhancement-mode MIS-HEMT), and MES-FET (Metal) provided with a gate insulating film between the gate electrode The present invention can be applied to various semiconductor devices such as a semiconductor FET). Further, in the above-described embodiment, the field effect transistor for power use has been described as an example of the nitride semiconductor device. However, the field effect transistor for high frequency use in which current collapse is also a problem similarly reduces the electric field. Therefore, it is possible to apply similarly.

また、上述の実施の形態においては、電子供給層１７，３５，４４の表面、電子走行層４３の上部、またはｐ型チャネル層３３の表面に電極を形成しているが、必ずしもこれらに限定されるものではなく、電子走行層、電子供給層、ｐ型チャネル層、および半導体層やフィールドプレート層を含み、必要に応じてその他の層を含む半導体積層体のうちの少なくとも１層の上に電極を設けることが可能である。すなわち、半導体積層体を構成するその他の半導体層の上に電極を設けても良い。具体的には、電子供給層の表面に、絶縁層、フィールドプレート層などの窒化物系半導体層、またはこれらの積層膜を介して、アノード電極、カソード電極、ゲート電極、ドレイン電極、またはソース電極を設けることも可能である。また、アノード電極、カソード電極、ドレイン電極、およびソース電極においても、電子供給層の電極の形成領域の一部を電子走行層に達するまでエッチング除去してリセス部を形成し、このリセス部表面またはリセス部表面に所定の膜を介して、設けることも可能である。   In the above-described embodiment, the electrodes are formed on the surface of the electron supply layers 17, 35, 44, the upper part of the electron transit layer 43, or the surface of the p-type channel layer 33. However, the present invention is not limited to these. Electrodes on at least one layer of a semiconductor laminate including an electron transit layer, an electron supply layer, a p-type channel layer, and a semiconductor layer and a field plate layer, and other layers as necessary Can be provided. That is, an electrode may be provided on another semiconductor layer constituting the semiconductor stacked body. Specifically, an anode electrode, a cathode electrode, a gate electrode, a drain electrode, or a source electrode is formed on the surface of the electron supply layer via a nitride-based semiconductor layer such as an insulating layer or a field plate layer, or a laminated film thereof. It is also possible to provide. Also, in the anode electrode, cathode electrode, drain electrode, and source electrode, a part of the electrode formation region of the electron supply layer is removed by etching until reaching the electron transit layer, and a recess portion is formed. It is also possible to provide the recess portion surface via a predetermined film.

また、上述した実施の形態においては、電子供給層１７，４４上にエッチング犠牲層を設けていないが、必要に応じて、電子供給層１７，４４上に、さらに上層の半導体層をエッチングする際のエッチング犠牲として用いられる、エッチング犠牲層を設けても良い。平均Ａｌ組成比Ｙが電子供給層１７，４４の平均Ａｌ組成比Ｘより大きく、好適には４０％以上のＡｌYＧａ1-YＮからなるエッチング犠牲層を設けることも可能である。 Further, in the above-described embodiment, an etching sacrificial layer is not provided on the electron supply layers 17 and 44. However, when necessary, an upper semiconductor layer is etched on the electron supply layers 17 and 44. An etching sacrificial layer used as an etching sacrifice may be provided. It is also possible to provide an etching sacrificial layer made of Al Y Ga 1-Y N having an average Al composition ratio Y larger than the average Al composition ratio X of the electron supply layers 17 and 44, and preferably 40% or more.

また、上述した実施の形態４においては、第１ＳＦＰ層４７Ｓａを平板状に形成しているが、必ずしもこの構成に限定されるものではなく、第１ＳＦＰ層４７Ｓａをドレイン電極４６Ｄ側に向かって複数の段差を有する段差状に構成しても良い。   In the above-described fourth embodiment, the first SFP layer 47Sa is formed in a flat plate shape. However, the present invention is not necessarily limited to this configuration, and the first SFP layer 47Sa has a plurality of layers toward the drain electrode 46D side. You may comprise in the shape of a level | step difference which has a level | step difference.

また、上述した実施の形態においては、絶縁基板としてサファイア基板を用いているが、必ずしもサファイア基板に限定されるものではなく、たとえば耐熱性ガラス基板やＳｉ基板等の表面に大きな膜厚のＳｉＯ２膜等の絶縁膜を設けた基板を用いても良い。 In the above-described embodiment, the sapphire substrate is used as the insulating substrate. However, the sapphire substrate is not necessarily limited to the sapphire substrate. For example, the SiO 2 having a large film thickness on the surface of the heat-resistant glass substrate or the Si substrate. A substrate provided with an insulating film such as a film may be used.

１ ＳＢＤ
１ａ，２ａ コンタクトホール
２ ＨＥＭＴ
３ ＭＩＳ−ＨＥＭＴ
４ ＭＯＳ−ＨＥＭＴ
５ 窒化物半導体装置
５ａ 埋込孔
６ ＳＢＤ素子領域
６Ａ アノードパッド
６Ｃ カソードパッド
７ ＦＥＴ素子領域
７Ｄ ドレインパッド
７Ｇ ゲートパッド
７Ｓ ソースパッド
８，９ コンタクト電極
８ａ，９ａ コンタクト絶縁膜
１０ 半導体積層基板
１１ サファイア基板
１２ 核形成層
１３ ｎ型導電層
１４ 拡散防止層
１５ 高抵抗バッファ層
１６，３４，４３ 電子走行層
１７，３５，４４ 電子供給層
１８ 半導体層
１８ａ，１８ｂ，３６，４５ フィールドプレート層
１９Ａ アノード電極
１９Ｃ カソード電極
２０，２２，３９，４８，５２ 絶縁膜
２１Ｄ，３７Ｄ，４６Ｄ，５３Ｄ ドレイン電極
２１Ｇ，３７Ｇ，４６Ｇ，５３Ｇ ゲート電極
２１Ｓ，３７Ｓ，４６Ｓ，５３Ｓ ソース電極
３３ ｐ型チャネル層
３４ａ，４３ａ リセス部
３７Ｇａ ゲート絶縁膜
３８Ｄ，４７Ｄ ドレイン配線
３８Ｓ，４７Ｓ ソース配線
４６Ｇａ ゲート絶縁膜
４７Ｓａ 第１ソースフィールドプレート層（第１ＳＦＰ層）
４７Ｓｂ 第２ソースフィールドプレート層（第２ＳＦＰ層）
５１ デバイス層
５４ 放熱部
５５ 導電板
６１ レーザ光 1 SBD
1a, 2a Contact hole 2 HEMT
3 MIS-HEMT
4 MOS-HEMT
5 Nitride semiconductor device 5a Buried hole 6 SBD element region 6A Anode pad 6C Cathode pad 7 FET element region 7D Drain pad 7G Gate pad 7S Source pad 8, 9 Contact electrode 8a, 9a Contact insulating film 10 Semiconductor laminated substrate 11 Sapphire substrate 12 Nucleation layer 13 N-type conductive layer 14 Diffusion prevention layer 15 High resistance buffer layer 16, 34, 43 Electron travel layer 17, 35, 44 Electron supply layer 18 Semiconductor layers 18a, 18b, 36, 45 Field plate layer 19A Anode electrode 19C Cathode electrode 20, 22, 39, 48, 52 Insulating film 21D, 37D, 46D, 53D Drain electrode 21G, 37G, 46G, 53G Gate electrode 21S, 37S, 46S, 53S Source electrode 33 P-type channel layer 34a, 43a Recess Part 37Ga gate extinction Film 38D, 47D drain wiring 38S, 47S source lines 46Ga gate insulating film 47Sa first source field plate layer (first 1SFP layer)
47Sb Second source field plate layer (second SFP layer)
51 Device Layer 54 Heat Dissipation Section 55 Conductive Plate 61 Laser Light

Claims (24)

絶縁基板と、
前記絶縁基板の上層に設けられたｎ型導電層と、
前記ｎ型導電層の上層に設けられ、前記ｎ型導電層から上層へのキャリアの拡散を抑制する拡散防止層と、
前記拡散防止層の上層に設けられた複数の半導体層から構成されているとともに、内部に２次元電子ガス層が生成される、膜厚が３μｍ以上のデバイス層と、
前記デバイス層を構成する前記複数の半導体層のうちの少なくとも一部の半導体層の上に設けられる第１電極と、
前記デバイス層を構成する半導体層のうちの少なくとも一部の半導体層の上に前記第１電極と離間して設けられる第２電極と、
を備えることを特徴とする窒化物半導体装置。 An insulating substrate;
An n-type conductive layer provided on an upper layer of the insulating substrate;
A diffusion preventing layer that is provided in an upper layer of the n-type conductive layer and suppresses carrier diffusion from the n-type conductive layer to the upper layer;
A device layer having a film thickness of 3 μm or more, which is composed of a plurality of semiconductor layers provided on the diffusion prevention layer and in which a two-dimensional electron gas layer is generated,
A first electrode provided on at least a part of the plurality of semiconductor layers constituting the device layer;
A second electrode provided on and separated from the first electrode on at least a part of the semiconductor layers constituting the device layer;
A nitride semiconductor device comprising: 前記絶縁基板がサファイア基板であることを特徴とする請求項１に記載の窒化物半導体装置。   The nitride semiconductor device according to claim 1, wherein the insulating substrate is a sapphire substrate. 前記ｎ型導電層が、前記第１電極と同電位であることを特徴とする請求項１または２に記載の窒化物半導体装置。   The nitride semiconductor device according to claim 1, wherein the n-type conductive layer has the same potential as the first electrode. 前記拡散防止層が、前記ｎ型導電層のバンドギャップより大きいバンドギャップの半導体層から構成されていることを特徴とする請求項１〜３のいずれか１項に記載の窒化物半導体装置。   4. The nitride semiconductor device according to claim 1, wherein the diffusion prevention layer is formed of a semiconductor layer having a band gap larger than a band gap of the n-type conductive layer. 前記ｎ型導電層が、Ａｌ組成比ｙのＡｌｙＧａ1-ｙＮ層（０≦ｙ＜１）から構成されているとともに、前記拡散防止層が、Ａｌ組成比ｘが前記ｎ型導電層のＡｌ組成比ｙより０．２以上大きいＡｌxＧａ1-xＮ層（０＜ｙ＋０．２≦ｘ≦１）から構成されることを特徴とする請求項４に記載の窒化物半導体装置。 The n-type conductive layer is composed of an Al y Ga 1-y N layer (0 ≦ y <1) having an Al composition ratio y, and the diffusion prevention layer has an Al composition ratio x of the n-type conductive layer. 5. The nitride semiconductor device according to claim 4, comprising an Al x Ga 1-x N layer (0 <y + 0.2 ≦ x ≦ 1) larger than the Al composition ratio y by 0.2 or more. 前記拡散防止層がｐ型不純物のドープされたｐ型半導体層から構成されることを特徴とする請求項１〜５のいずれか１項に記載の窒化物半導体装置。   The nitride semiconductor device according to claim 1, wherein the diffusion prevention layer includes a p-type semiconductor layer doped with a p-type impurity. 前記ｐ型不純物のキャリア濃度が、１．０×１０16ｃｍ-3以上５．０×１０19ｃｍ-3未満であることを特徴とする請求項６に記載の窒化物半導体装置。 The nitride semiconductor device according to claim 6, wherein a carrier concentration of the p-type impurity is 1.0 × 10 16 cm −3 or more and less than 5.0 × 10 19 cm −3 . 前記デバイス層から少なくとも前記拡散防止層にまで到達するコンタクトホールが形成されているとともに、前記コンタクトホールを通じて、前記ｎ型導電層と電気的に接続されたコンタクト電極が設けられていることを特徴とする請求項１〜７のいずれか１項に記載の窒化物半導体装置。   A contact hole reaching from the device layer to at least the diffusion preventing layer is formed, and a contact electrode electrically connected to the n-type conductive layer is provided through the contact hole. The nitride semiconductor device according to any one of claims 1 to 7. 前記絶縁基板および前記ｎ型導電層に少なくとも前記ｎ型導電層にまで到達する基板コンタクトホールが形成されているとともに、前記基板コンタクトホールに埋め込まれた導電材料を通じて、前記ｎ型導電層または前記ｎ型導電層に生成した他の２次元電子ガス層が接地されていることを特徴とする請求項１〜７のいずれか１項に記載の窒化物半導体装置。   A substrate contact hole reaching at least the n-type conductive layer is formed in the insulating substrate and the n-type conductive layer, and the n-type conductive layer or the n is passed through a conductive material embedded in the substrate contact hole. The nitride semiconductor device according to claim 1, wherein another two-dimensional electron gas layer generated in the type conductive layer is grounded. 前記デバイス層は、前記２次元電子ガス層が生成される電子走行層を含み、前記電子走行層の膜厚が２００ｎｍ以上であることを特徴とする請求項１〜９のいずれか１項に記載の窒化物半導体装置。   The said device layer contains the electron transit layer in which the said two-dimensional electron gas layer is produced | generated, The film thickness of the said electron transit layer is 200 nm or more, The any one of Claims 1-9 characterized by the above-mentioned. Nitride semiconductor device. 前記デバイス層が高抵抗層を含み、前記高抵抗層の不純物濃度が、１×１０18cm-3以上１×１０20cm-3以下であることを特徴とする請求項１〜１０のいずれか１項に記載の窒化物半導体装置。 11. The device according to claim 1, wherein the device layer includes a high resistance layer, and the impurity concentration of the high resistance layer is 1 × 10 18 cm −3 or more and 1 × 10 20 cm −3 or less. 2. The nitride semiconductor device according to item 1. 前記絶縁基板における前記デバイス層が設けられた側とは反対側の裏面から、前記デバイス層が設けられている上層に向かって埋込孔が形成されているとともに、前記埋込孔に導電材料が埋め込まれていることを特徴とする請求項１〜１１のいずれか１項に記載の窒化物半導体装置。   A buried hole is formed from the back surface of the insulating substrate opposite to the side on which the device layer is provided toward an upper layer on which the device layer is provided, and a conductive material is formed in the buried hole. The nitride semiconductor device according to claim 1, wherein the nitride semiconductor device is embedded. 前記埋込孔が、少なくとも前記ｎ型導電層に達する深さに形成されていることを特徴とする請求項１２に記載の窒化物半導体装置。   13. The nitride semiconductor device according to claim 12, wherein the buried hole is formed at a depth reaching at least the n-type conductive layer. 前記埋込孔に埋め込まれた前記導電材料が、前記第１電極と電気的に接続されていることを特徴とする請求項１３に記載の窒化物半導体装置。   The nitride semiconductor device according to claim 13, wherein the conductive material embedded in the embedded hole is electrically connected to the first electrode. 前記デバイス層を構成する半導体層のうちの少なくとも一部の半導体層の上に、前記第１電極および前記第２電極と離間して設けられた第３電極をさらに備えることを特徴とする請求項１〜１４のいずれか１項に記載の窒化物半導体装置。   The semiconductor device further comprising a third electrode provided on at least a part of the semiconductor layers constituting the device layer and spaced apart from the first electrode and the second electrode. The nitride semiconductor device according to any one of 1 to 14. 請求項１５に記載の窒化物半導体装置の構成を有し、
前記第１電極がソース電極、前記第２電極がゲート電極、および前記第３電極がドレイン電極である
ことを特徴とする電界効果トランジスタ。 A structure of the nitride semiconductor device according to claim 15,
The field effect transistor, wherein the first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode. 請求項１５に記載の窒化物半導体装置の構成を有し、
前記第１電極がソース電極、前記第２電極がゲート電極、および前記第３電極がドレイン電極であるとともに、
前記ゲート電極が前記デバイス層を構成する半導体層のうちの少なくとも一部の半導体層の上に、ゲート絶縁膜を介して設けられている
ことを特徴とするＭＩＳ型電界効果トランジスタ。 A structure of the nitride semiconductor device according to claim 15,
The first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode;
The MIS type field effect transistor, wherein the gate electrode is provided on at least a part of a semiconductor layer constituting the device layer via a gate insulating film. 前記ゲート絶縁膜が、互いに異なる材料からなる複数層の絶縁膜から構成され、前記複数層の絶縁膜のうちの最下層の絶縁膜がアルミニウムを含む絶縁膜からなるとともに、前記最下層の絶縁膜より上層の絶縁膜がシリコンを含む絶縁膜からなることを特徴とする請求項１７に記載のＭＩＳ型電界効果トランジスタ。   The gate insulating film is composed of a plurality of insulating films made of different materials, and the lowermost insulating film of the plurality of insulating films is made of an insulating film containing aluminum, and the lowermost insulating film 18. The MIS field effect transistor according to claim 17, wherein the upper insulating film is made of an insulating film containing silicon. 請求項１５に記載の窒化物半導体装置の構成を有し、
前記第１電極がソース電極、前記第２電極がゲート電極、および前記第３電極がドレイン電極であるとともに、
前記デバイス層に、前記デバイス層の一部を構成するチャネル層に至るリセス部が形成され、前記リセス部上にゲート絶縁膜を介してゲート電極が設けられている
ことを特徴とするＭＩＳ型電界効果トランジスタ。 A structure of the nitride semiconductor device according to claim 15,
The first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode;
A MIS type electric field, wherein a recess portion reaching a channel layer constituting a part of the device layer is formed in the device layer, and a gate electrode is provided on the recess portion through a gate insulating film. Effect transistor. 前記チャネル層がｐ型不純物を含むことを特徴とする請求項１９に記載のＭＩＳ型電界効果トランジスタ。   20. The MIS field effect transistor according to claim 19, wherein the channel layer contains a p-type impurity. 前記チャネル層が、マグネシウムが添加されたｐ型半導体層から構成され、前記ｐ型半導体層のマグネシウム濃度が１．０×１０18ｃｍ-3以下であることを特徴とする請求項１９または２０に記載のＭＩＳ型電界効果トランジスタ。 21. The channel layer according to claim 19 or 20, wherein the channel layer is composed of a p-type semiconductor layer to which magnesium is added, and the magnesium concentration of the p-type semiconductor layer is 1.0 × 10 18 cm −3 or less. The MIS type field effect transistor as described. 前記チャネル層の上層に電子走行層および電子供給層が順次積層され、前記電子走行層と前記電子供給層との界面における前記マグネシウム濃度が１．０×１０17ｃｍ-3以下であることを特徴とする請求項２１に記載のＭＩＳ型電界効果トランジスタ。 An electron transit layer and an electron supply layer are sequentially stacked on the channel layer, and the magnesium concentration at the interface between the electron transit layer and the electron supply layer is 1.0 × 10 17 cm −3 or less. The MIS field effect transistor according to claim 21. 前記ゲート絶縁膜が、互いに異なる材料からなる複数層の絶縁膜から構成され、前記複数層の絶縁膜のうちの最下層の絶縁膜がアルミニウムを含む絶縁膜からなるとともに、前記最下層の絶縁膜より上層の絶縁膜がシリコンを含む絶縁膜からなることを特徴とする請求項１９〜２２のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。   The gate insulating film is composed of a plurality of insulating films made of different materials, and the lowermost insulating film of the plurality of insulating films is made of an insulating film containing aluminum, and the lowermost insulating film 23. The MIS field effect transistor according to claim 19, wherein the upper insulating film is made of an insulating film containing silicon. 請求項１〜１４のいずれか１項に記載の窒化物半導体装置の構成を有し、
前記第１電極がアノード電極、および前記第２電極がカソード電極である
ことを特徴とするダイオード。 It has the composition of the nitride semiconductor device according to any one of claims 1 to 14,
The diode, wherein the first electrode is an anode electrode and the second electrode is a cathode electrode.
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