JP2013149732A - Hetero junction field effect transistor and manufacturing method of the same - Google Patents

Hetero junction field effect transistor and manufacturing method of the same Download PDF

Info

Publication number
JP2013149732A
JP2013149732A JP2012008101A JP2012008101A JP2013149732A JP 2013149732 A JP2013149732 A JP 2013149732A JP 2012008101 A JP2012008101 A JP 2012008101A JP 2012008101 A JP2012008101 A JP 2012008101A JP 2013149732 A JP2013149732 A JP 2013149732A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
semiconductor layer
layer
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012008101A
Other languages
Japanese (ja)
Inventor
Muneyoshi Suita
宗義 吹田
Katsuomi Shiozawa
勝臣 塩沢
Takuma Nanjo
拓真 南條
Yosuke Suzuki
洋介 鈴木
Akifumi Imai
章文 今井
Eiji Yagyu
栄治 柳生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2012008101A priority Critical patent/JP2013149732A/en
Publication of JP2013149732A publication Critical patent/JP2013149732A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a hetero junction field effect transistor which improves entrapment of a two-dimensional electron gas and improves mobility to enable operation at high voltage and high frequency; and provide a manufacturing method of the hetero junction field effect transistor.SOLUTION: A hetero junction field effect transistor composed of a nitride semiconductor comprises: a first nitride semiconductor layer 2 which is a buffer layer formed on a substrate 1; a second nitride semiconductor layer 3 which is a barrier layer formed on the first nitride semiconductor layer; and a third nitride semiconductor layer 4 which is a channel layer formed on the second nitride semiconductor layer. The second nitride semiconductor layer 3 is AlN, and the third nitride semiconductor layer 4 is composed of AlInGaN(0≤a<1, 0≤b≤1, 0≤a+b≤1).

Description

本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関する。   The present invention relates to a heterojunction field effect transistor made of a semiconductor containing nitride and a method for manufacturing the same.

窒化物半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は、高破壊電界かつ高電子移動度という特長を有しており、高周波・高出力で動作するデバイスとして期待されている。従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、高周波化に伴いゲート長の微細化が必要になると、ゲートによる二次元電子ガス（ｔｗｏ ｄｉｍｅｎｓｉｏｎ ｅｌｅｃｔｒｏｎ ｇａｓ、２ＤＥＧ）の変調効果が低下する、いわゆる短チャンネル効果が発生する（例えば、非特許文献１参照）。   A HEMT (High Electron Mobility Transistor) using a nitride semiconductor has features of a high breakdown electric field and high electron mobility, and is expected as a device that operates at a high frequency and a high output. In a conventional heterojunction field effect transistor made of a semiconductor containing nitride, if the gate length needs to be reduced as the frequency increases, the modulation effect of the two-dimensional electron gas (2DEG) by the gate is reduced. The so-called short channel effect occurs (see, for example, Non-Patent Document 1).

上記の短チャンネル効果を抑制するためには、二次元電子ガスの閉じ込めを高めるエピタキシャル構造が効果的であり、ＡｌX1Ｇａ1-X1Ｎバリア層／ＧａＮチャネル層からなる窒化物半導体を含むヘテロ接合電界効果型トランジスタにおいて、ＡｌX1Ｇａ1-X1Ｎバリア層のバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有するＡｌX2Ｇａ1-X2Ｎ（１≧Ｘ１＞Ｘ２＞０）からなる障壁層をＧａＮチャネル層の下層に設けることによって、二次元電子ガスの閉じ込めを向上させる構造が提案されている（例えば、特許文献１参照）。 In order to suppress the short channel effect, an epitaxial structure that enhances confinement of the two-dimensional electron gas is effective, and a heterojunction including a nitride semiconductor composed of an Al x1 Ga 1 -x1 N barrier layer / GaN channel layer In a field effect transistor, a barrier layer made of Al X2 Ga 1 -X2 N (1 ≧ X1>X2> 0) having a band gap energy smaller than that of the Al X1 Ga 1 -X1 N barrier layer is formed as a GaN channel. A structure that improves confinement of a two-dimensional electron gas by providing it under the layer has been proposed (see, for example, Patent Document 1).

特許第３３６９４６４号公報Japanese Patent No. 3369464

L.Kley他、“Short-channel effects in AlGAN/GaN HEMTs”、Materials Science and Engineering B82、2001、p.p.238-240L. Kley et al., “Short-channel effects in AlGAN / GaN HEMTs”, Materials Science and Engineering B82, 2001, p.p.238-240

特許文献１では、ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ（１≧Ｘ１＞Ｘ２＞０）の構造とすることで二次元電子ガスの閉じ込めが向上し、短チャンネル効果は抑制されている。しかし、キャリア閉じ込めの障壁層として形成されたＡｌＧａＮ層が３元であるため、キャリアは合金散乱を受けて移動度が低下し、電流値の減少や高周波特性の低下といった問題があった。 In Patent Document 1, the structure of Al X1 Ga 1 -X1 N / GaN / Al X2 Ga 1 -X2 N (1 ≧ X1>X2> 0) improves the confinement of the two-dimensional electron gas and the short channel effect. Is suppressed. However, since the AlGaN layer formed as a carrier confinement barrier layer is ternary, the carrier is subjected to alloy scattering, so that the mobility is lowered and there is a problem that the current value is reduced and the high-frequency characteristics are lowered.

本発明は、このような問題を解決するためになされたものであり、二次元電子ガスの閉じ込めを向上させかつ移動度を改善し、高電圧・高周波で動作することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。   The present invention has been made to solve such problems, and improves the confinement of the two-dimensional electron gas and improves the mobility, and the heterojunction field effect capable of operating at high voltage and high frequency. An object of the present invention is to provide a type transistor and a method for manufacturing the same.

上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたバッファ層である第１の窒化物半導体層と、第１の窒化物半導体層上に形成された障壁層である第２の窒化物半導体層と、第２の窒化物半導体層上に形成されたチャネル層である第３の窒化物半導体層とを備え、第２の窒化物半導体層はＡｌＮであり、第３の窒化物半導体層はＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ＜１、０≦ｂ≦１、０≦ａ＋ｂ≦１）であることを特徴とする。 In order to solve the above problems, a heterojunction field effect transistor according to the present invention is a heterojunction field effect transistor made of a nitride semiconductor, and is a first nitride which is a buffer layer formed on a substrate. A semiconductor layer, a second nitride semiconductor layer that is a barrier layer formed on the first nitride semiconductor layer, and a third nitride that is a channel layer formed on the second nitride semiconductor layer And the second nitride semiconductor layer is AlN, and the third nitride semiconductor layer is Al a In b Ga 1- (a + b) N (0 ≦ a <1, 0 ≦ b ≦). 1, 0 ≦ a + b ≦ 1).

また、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にバッファ層である第１の窒化物半導体層を形成する工程と、（ｂ）第１の窒化物半導体層上に障壁層である第２の窒化物半導体層を形成する工程と、（ｃ）第２の窒化物半導体層上にチャネル層である第３の窒化物半導体層を形成する工程と、（ｄ）第３の窒化物半導体層上にバリア層である第４の窒化物半導体層を形成する工程とを備え、第１の窒化物半導体層はＡｌeＩｎfＧａ1-(e+f)Ｎ（０≦ｅ＜１、 ０≦ｆ≦１、０≦ｅ＋ｆ≦１）であり、第２の窒化物半導体層はＡｌＮであり、第３の窒化物半導体層はＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ＜１、０≦ｂ≦１、０≦ａ＋ｂ≦１）であり、第４の窒化物半導体層はＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ＜１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）であり、第１の窒化物半導体層および第４の窒化物半導体層は、第３の窒化物半導体層よりもバンドギャップエネルギーが大きいことを特徴とする。 A method of manufacturing a heterojunction field effect transistor according to the present invention is a method of manufacturing a heterojunction field effect transistor made of a nitride semiconductor, and (a) a first nitride semiconductor that is a buffer layer on a substrate. Forming a layer; (b) forming a second nitride semiconductor layer as a barrier layer on the first nitride semiconductor layer; and (c) a channel layer on the second nitride semiconductor layer. Forming a third nitride semiconductor layer, and (d) forming a fourth nitride semiconductor layer as a barrier layer on the third nitride semiconductor layer. sEMICONDUCTOR layer is 1- Al e in f Ga (e + f) N (0 ≦ e <1, 0 ≦ f ≦ 1,0 ≦ e + f ≦ 1), the second nitride semiconductor layer located in AlN The third nitride semiconductor layer is made of Al a In b Ga 1- (a + b) N (0 ≦ a <1, 0 ≦ b ≦ 1, 0 ≦ a + B ≦ 1), and the fourth nitride semiconductor layer is Al c In d Ga 1− (c + d) N (0 ≦ c <1, 0 ≦ d ≦ 1, 0 ≦ c + d ≦ 1), The first nitride semiconductor layer and the fourth nitride semiconductor layer have a band gap energy larger than that of the third nitride semiconductor layer.

本発明によると、基板上に形成されたバッファ層である第１の窒化物半導体層と、第１の窒化物半導体層上に形成された障壁層である第２の窒化物半導体層と、第２の窒化物半導体層上に形成されたチャネル層である第３の窒化物半導体層とを備え、第２の窒化物半導体層はＡｌＮであり、第３の窒化物半導体層はＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ＜１、０≦ｂ≦１、０≦ａ＋ｂ≦１）であることを特徴とするため、二次元電子ガスの閉じ込めを向上させかつ移動度を改善し、高電圧・高周波で動作することが可能となる。 According to the present invention, a first nitride semiconductor layer that is a buffer layer formed on a substrate, a second nitride semiconductor layer that is a barrier layer formed on the first nitride semiconductor layer, and And a third nitride semiconductor layer that is a channel layer formed on the nitride semiconductor layer, the second nitride semiconductor layer is AlN, and the third nitride semiconductor layer is Al a In b Since Ga 1− (a + b) N (0 ≦ a <1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1), the confinement of the two-dimensional electron gas is improved and the mobility is improved. It is possible to improve and operate at high voltage and high frequency.

また、本発明によると、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にバッファ層である第１の窒化物半導体層を形成する工程と、（ｂ）第１の窒化物半導体層上に障壁層である第２の窒化物半導体層を形成する工程と、（ｃ）第２の窒化物半導体層上にチャネル層である第３の窒化物半導体層を形成する工程と、（ｄ）第３の窒化物半導体層上にバリア層である第４の窒化物半導体層を形成する工程とを備え、第１の窒化物半導体層はＡｌeＩｎfＧａ1-(e+f)Ｎ（０≦ｅ＜１、 ０≦ｆ≦１、０≦ｅ＋ｆ≦１）であり、第２の窒化物半導体層はＡｌＮであり、第３の窒化物半導体層はＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ＜１、０≦ｂ≦１、０≦ａ＋ｂ≦１）であり、第４の窒化物半導体層はＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ＜１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）であり、第１の窒化物半導体層および第４の窒化物半導体層は、第３の窒化物半導体層よりもバンドギャップエネルギーが大きいことを特徴とするため、二次元電子ガスの閉じ込めを向上させかつ移動度を改善し、高電圧・高周波で動作することが可能となる。 According to the present invention, there is also provided a method for manufacturing a heterojunction field effect transistor made of a nitride semiconductor, wherein (a) a step of forming a first nitride semiconductor layer as a buffer layer on a substrate; ) Forming a second nitride semiconductor layer that is a barrier layer on the first nitride semiconductor layer; and (c) a third nitride semiconductor layer that is a channel layer on the second nitride semiconductor layer. And (d) forming a fourth nitride semiconductor layer as a barrier layer on the third nitride semiconductor layer, wherein the first nitride semiconductor layer is made of Al e In f Ga. 1- (e + f) N (0 ≦ e <1, 0 ≦ f ≦ 1, 0 ≦ e + f ≦ 1), the second nitride semiconductor layer is AlN, and the third nitride semiconductor layer is Al a In b Ga 1− (a + b) N (0 ≦ a <1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1), and the fourth nitride semiconductor layer is A l c In d Ga 1− (c + d) N (0 ≦ c <1, 0 ≦ d ≦ 1, 0 ≦ c + d ≦ 1), and the first nitride semiconductor layer and the fourth nitride semiconductor layer Is characterized by a larger band gap energy than the third nitride semiconductor layer, which improves the confinement of the two-dimensional electron gas and improves the mobility, and can operate at high voltage and high frequency. Become.

本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるキャリア濃度の分布を示す図である。It is a figure which shows distribution of the carrier concentration by embodiment of this invention. 本発明の実施の形態によるキャリア濃度の分布を示す図である。It is a figure which shows distribution of the carrier concentration by embodiment of this invention. 本発明の実施の形態による二次元電子ガス濃度の分布を示す図である。It is a figure which shows distribution of the two-dimensional electron gas concentration by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。It is a figure which shows an example of the structure of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention. 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the heterojunction field effect transistor by embodiment of this invention.

本発明の実施の形態について、図面に基づいて以下に説明する。   Embodiments of the present invention will be described below with reference to the drawings.

＜実施の形態＞
＜構成＞
まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。 <Embodiment>
<Configuration>
First, the configuration of the heterojunction field effect transistor according to the embodiment of the present invention will be described.

図１は、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。   FIG. 1 is a diagram showing an example of the structure of a heterojunction field effect transistor according to an embodiment of the present invention.

図１に示すように、本実施の形態によるヘテロ接合電界効果型トランジスタは、半絶縁性ＳｉＣ基板１上に形成されたＡｌ0.05Ｇａ0.95Ｎからなる第１の窒化物半導体層２（バッファ層）と、第１の窒化物半導体層２上に形成されたＡｌＮからなる第２の窒化物半導体層３（障壁層）と、第２の窒化物半導体層３上に形成され、第１の窒化物半導体層２および第２の窒化物半導体層３よりも小さいバンドギャップを有するＧａＮよりなる第３の窒化物半導体層４（チャネル層）と、第３の窒化物半導体層４上に形成され、当該第３の窒化物半導体層４よりも大きいバンドギャップを有するＡｌ0.2Ｇａ0.8Ｎよりなる第４の半導体層５（バリア層）を備えている。 As shown in FIG. 1, the heterojunction field effect transistor according to the present embodiment includes a first nitride semiconductor layer 2 (buffer layer) made of Al 0.05 Ga 0.95 N formed on a semi-insulating SiC substrate 1. A second nitride semiconductor layer 3 (barrier layer) made of AlN formed on the first nitride semiconductor layer 2, and a first nitride formed on the second nitride semiconductor layer 3. A third nitride semiconductor layer 4 (channel layer) made of GaN having a smaller band gap than the semiconductor layer 2 and the second nitride semiconductor layer 3, and the third nitride semiconductor layer 4; A fourth semiconductor layer 5 (barrier layer) made of Al 0.2 Ga 0.8 N having a larger band gap than the third nitride semiconductor layer 4 is provided.

また、第４の窒化物半導体層５の表面上には、ショットキー電極として形成されたＮｉ／Ａｕよりなるゲート電極８と、当該ゲート電極８を挟んで対向するようにオーミック電極として形成されたＴｉ／Ａｌよりなるソース電極６およびドレイン電極７とを備えている。また、素子分離領域９は、隣接するヘテロ接合型電界効果トランジスタを分離するために設けられた領域である。また、第４の窒化物半導体層５の表面上のソース電極６、ドレイン電極７、ゲート電極８以外には、絶縁膜１０が覆うように形成されている。   Further, on the surface of the fourth nitride semiconductor layer 5, an ohmic electrode was formed so as to face the gate electrode 8 made of Ni / Au formed as a Schottky electrode with the gate electrode 8 interposed therebetween. A source electrode 6 and a drain electrode 7 made of Ti / Al are provided. The element isolation region 9 is a region provided for isolating adjacent heterojunction field effect transistors. In addition to the source electrode 6, drain electrode 7, and gate electrode 8 on the surface of the fourth nitride semiconductor layer 5, an insulating film 10 is formed so as to cover.

図２は、図１に示されたエピタキシャル構造であるＡｌ0.2Ｇａ0.8Ｎ／ＧａＮ／ＡｌＮ／Ａｌ0.05Ｇａ0.95Ｎ構造におけるバンド構造と二次元電子ガス１１のキャリア分布との関係を、一次元バンド計算シミュレータソフトを用いて計算した結果を示している。ここで、第１の窒化物半導体層２はＡｌ0.05Ｇａ0.95Ｎで膜厚３００ｎｍ、第２の窒化物半導体層３はＡｌＮで膜厚１ｎｍ、第３の窒化物半導体層４はＧａＮで膜厚５０ｎｍ、第４の窒化物半導体層５はＡｌ0.2Ｇａ0.8Ｎで膜厚３０ｎｍとし、各窒化物半導体層のキャリア濃度は１ｘ１０16cm-3とし、第４の窒化物半導体層５の表面ピニングエネルギーを１．４２ｅＶとして計算した。 2 shows the relationship between the band structure in the Al 0.2 Ga 0.8 N / GaN / AlN / Al 0.05 Ga 0.95 N structure, which is the epitaxial structure shown in FIG. 1, and the carrier distribution of the two-dimensional electron gas 11. The result calculated using the calculation simulator software is shown. Here, the first nitride semiconductor layer 2 is Al 0.05 Ga 0.95 N and has a thickness of 300 nm, the second nitride semiconductor layer 3 is AlN and has a thickness of 1 nm, and the third nitride semiconductor layer 4 is GaN and has a thickness. The thickness of the fourth nitride semiconductor layer 5 is 50 nm, Al 0.2 Ga 0.8 N, the thickness is 30 nm, the carrier concentration of each nitride semiconductor layer is 1 × 10 16 cm −3, and the surface pinning energy of the fourth nitride semiconductor layer 5 is Was calculated as 1.42 eV.

図２に示すように、図１に示す各窒化物半導体層の中で最もバンドギャップが大きい第２の窒化物半導体層３（ＡｌＮ障壁層）を第３の窒化物半導体層４(ＧａＮチャネル層)の直下層として形成することによって、二次元電子ガス１１の分布は、第４の窒化物半導体層（ＡｌＧａＮバリア層）５と第３の窒化物半導体層４との界面近くにほぼ全体が閉じ込められる。この二次元電子ガスの閉じ込めが向上することによって、ゲート電極８のゲート長が短くなっても、ゲート電極８による二次元電子ガス１１の変調制御が可能となり（すなわち、短チャンネル効果が抑制され）、効率向上も含めた高周波領域でのトランジスタ特性の向上が可能となる。   As shown in FIG. 2, the second nitride semiconductor layer 3 (AlN barrier layer) having the largest band gap among the nitride semiconductor layers shown in FIG. 1 is replaced with the third nitride semiconductor layer 4 (GaN channel layer). ), The distribution of the two-dimensional electron gas 11 is almost entirely confined near the interface between the fourth nitride semiconductor layer (AlGaN barrier layer) 5 and the third nitride semiconductor layer 4. It is done. By improving the confinement of the two-dimensional electron gas, even if the gate length of the gate electrode 8 is shortened, the modulation control of the two-dimensional electron gas 11 by the gate electrode 8 is possible (that is, the short channel effect is suppressed). Thus, it is possible to improve transistor characteristics in a high frequency region including efficiency improvement.

図２では、第１の窒化物半導体層２がＡｌ0.05Ｇａ0.95Ｎであるものとして説明したが、第１の窒化物半導体層２がＧａＮである場合における二次元電子ガスのキャリア分布を図３に示す。なお、第１の窒化物半導体層２以外の各窒化物半導体層は、図２にて説明したものと同様である。 In FIG. 2, the first nitride semiconductor layer 2 has been described as being Al 0.05 Ga 0.95 N, but the carrier distribution of the two-dimensional electron gas in the case where the first nitride semiconductor layer 2 is GaN is illustrated in FIG. Shown in Each nitride semiconductor layer other than the first nitride semiconductor layer 2 is the same as that described in FIG.

図３に示すように、第４の窒化物半導体層５（ＡｌＧａＮバリア層）と第３の窒化物半導体層４（ＧａＮチャネル層）との界面近傍に分布する二次元電子ガス１１については図２に示す場合とほぼ同様であるが、第２の窒化物半導体層３（ＡｌＮ障壁層）と第１の窒化物半導体層２（ＧａＮバッファ層）との界面にも二次元電子ガスが生じ、ダブルチャネル構造となっている。従って、ダブルチャネルが形成されないように（すなわち、第２の窒化物半導体層３と第１の窒化物半導体層２との界面に二次元電子ガスが生じないように）、第１の窒化物半導体層２のバンドギャップを第３の窒化物半導体層４のバンドギャップよりも大きくする必要がある。   As shown in FIG. 3, the two-dimensional electron gas 11 distributed near the interface between the fourth nitride semiconductor layer 5 (AlGaN barrier layer) and the third nitride semiconductor layer 4 (GaN channel layer) is shown in FIG. The two-dimensional electron gas is also generated at the interface between the second nitride semiconductor layer 3 (AlN barrier layer) and the first nitride semiconductor layer 2 (GaN buffer layer). It has a channel structure. Therefore, the first nitride semiconductor is formed so that a double channel is not formed (that is, a two-dimensional electron gas is not generated at the interface between the second nitride semiconductor layer 3 and the first nitride semiconductor layer 2). The band gap of the layer 2 needs to be larger than the band gap of the third nitride semiconductor layer 4.

また、図２，３では、第２の窒化物半導体層３であるＡｌＮ層の膜厚が１ｎｍであるものとして説明したが、第２の窒化物半導体層３の膜厚を大きく（厚く）すると、第１の窒化物半導体層２と第２の窒化物半導体層３との界面にチャネルを形成してダブルチャネル構造となり、リーク電流の増加や、耐圧の低下が生じるため望ましくない。第２の窒化物半導体層３は、当該第２の窒化物半導体層３の上下層である第１の窒化物半導体層２および第３の窒化物半導体層４とのバンドギャップエネルギーの差が大きいため、第２の窒化物半導体層３の膜厚が小さい（薄い）方が急激なバンドギャップ差を生じさせることができるため望ましい。   2 and 3, the film thickness of the AlN layer, which is the second nitride semiconductor layer 3, is 1 nm. However, when the film thickness of the second nitride semiconductor layer 3 is increased (thicker). A channel is formed at the interface between the first nitride semiconductor layer 2 and the second nitride semiconductor layer 3 to form a double channel structure, which is not desirable because an increase in leakage current and a decrease in breakdown voltage occur. The second nitride semiconductor layer 3 has a large difference in band gap energy between the first nitride semiconductor layer 2 and the third nitride semiconductor layer 4 that are the upper and lower layers of the second nitride semiconductor layer 3. Therefore, a smaller (thin) film thickness of the second nitride semiconductor layer 3 is desirable because an abrupt band gap difference can be generated.

図４は、第２の窒化物半導体層３と第１の窒化物半導体層２との間にて発生する二次元電子ガス濃度のＡｌＮ層厚依存性を示している。ここで、第１の窒化物半導体層２はＡｌ0.05Ｇａ0.95Ｎで膜厚３００ｎｍ、第３の窒化物半導体層４はＧａＮで膜厚５０ｎｍ、第４の窒化物半導体層はＡｌ0.2Ｇａ0.8Ｎで膜厚３０ｎｍとし、第２の窒化物半導体層３のＡｌＮ膜厚を１、５、１０ｎｍとした場合について計算した。 FIG. 4 shows the dependency of the two-dimensional electron gas concentration generated between the second nitride semiconductor layer 3 and the first nitride semiconductor layer 2 on the thickness of the AlN layer. Here, the first nitride semiconductor layer 2 is Al 0.05 Ga 0.95 N and has a thickness of 300 nm, the third nitride semiconductor layer 4 is GaN and has a thickness of 50 nm, and the fourth nitride semiconductor layer is Al 0.2 Ga 0.8 N. The film thickness was 30 nm, and the AlN film thickness of the second nitride semiconductor layer 3 was 1, 5, and 10 nm.

図４に示すように、第２の窒化物半導体層３（ＡｌＮ層）の膜厚が増加すると、第２の窒化物半導体層３と第１の窒化物半導体層２との界面における伝導帯準位がフェルミ準位よりも低くなり、第２の窒化物半導体層３と第１の窒化物半導体層２との間にてキャリアが発生して当該キャリア濃度が増加するためダブルチャネル構造となってしまう。従って、第２の窒化物半導体層３と第１の窒化物半導体層２との間にて発生するキャリア濃度は、窒化物半導体のバックグラウンドレベルである１ｅ15cm-3よりも低いことが望ましく、ダブルチャネルを形成しないためにも、図４に示すように第２の窒化物半導体層３の膜厚は４ｎｍ以下とすることが望ましく、さらに薄くする方がより望ましい。すなわち、第１の窒化物半導体層２と第２の窒化物半導体層３との界面における伝導体準位は、フェルミ準位よりも高い方がよい。 As shown in FIG. 4, when the thickness of the second nitride semiconductor layer 3 (AlN layer) increases, the conduction band level at the interface between the second nitride semiconductor layer 3 and the first nitride semiconductor layer 2 is increased. The level becomes lower than the Fermi level, and carriers are generated between the second nitride semiconductor layer 3 and the first nitride semiconductor layer 2 to increase the carrier concentration, thereby forming a double channel structure. End up. Therefore, it is desirable that the carrier concentration generated between the second nitride semiconductor layer 3 and the first nitride semiconductor layer 2 is lower than 1e 15 cm −3, which is the background level of the nitride semiconductor. In order not to form a double channel, the thickness of the second nitride semiconductor layer 3 is preferably 4 nm or less, and more preferably thinner, as shown in FIG. That is, the conductor level at the interface between the first nitride semiconductor layer 2 and the second nitride semiconductor layer 3 is preferably higher than the Fermi level.

なお、上記では、本実施の形態によるヘテロ接合電界効果型トランジスタの代表的な構造（図１参照）について説明したが、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。   In the above description, the typical structure (see FIG. 1) of the heterojunction field effect transistor according to the present embodiment has been described. However, the same effects can be obtained even with the following structures. Hereinafter, each modification of the heterojunction field effect transistor according to the present embodiment will be described.

＜変形例＞
上記の図１では、Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮ／ＡｌＮ／Ａｌ0.05Ｇａ0.95Ｎ構造として説明したが、第４の窒化物半導体層５のバンドギャップが第３の窒化物半導体層４のバンドギャップより大きく、かつ、第１の窒化物半導体層２のバンドギャップが第４の窒化物半導体層５のバンドギャップよりも大きくなるように、第１の窒化物半導体層２、第３の窒化物半導体層４、第４の窒化物半導体層５をＡｌｘＩｎｙＧａ1-(x+y)ＮのＡｌ、Ｉｎ、Ｇａの組成を決めた構造としても、上記と同様の効果が得られる。また、第１の窒化物半導体層２が第３の窒化物半導体層４よりもバンドギャップエネルギーが大きくなるように、第１の窒化物半導体層２をＡｌeＩｎfＧａ1-(e+f)Ｎ（０≦ｅ＜１、 ０≦ｆ≦１、０≦ｅ＋ｆ≦１）のＡｌ、Ｉｎ、Ｇａの組成を決めた構造としても、上記と同様の効果が得られる。 <Modification>
In FIG. 1 described above, the Al 0.2 Ga 0.8 N / GaN / AlN / Al 0.05 Ga 0.95 N structure has been described. However, the band gap of the fourth nitride semiconductor layer 5 is the band gap of the third nitride semiconductor layer 4. The first nitride semiconductor layer 2 and the third nitride semiconductor are larger and the band gap of the first nitride semiconductor layer 2 is larger than the band gap of the fourth nitride semiconductor layer 5. Even if the layer 4 and the fourth nitride semiconductor layer 5 have a structure in which the composition of Al, In, and Ga of AlxInyGa1- (x + y) N is determined, the same effect as described above can be obtained. Further, the first nitride semiconductor layer 2 is made of Al e In f Ga 1− (e + f so that the band gap energy of the first nitride semiconductor layer 2 is larger than that of the third nitride semiconductor layer 4. ) Al of N (0 ≦ e <1, 0 ≦ f ≦ 1,0 ≦ e + f ≦ 1), in, have a structure decided the composition of Ga, the same effect as described above can be obtained.

窒化物半導体よりなるヘテロ接合電界効果型トランジスタは、チャネル層に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。従って、本実施の形態によるヘテロ接合電界効果型トランジスタにおいて、上記と同様、第４の窒化物半導体層５のバンドギャップが第３の窒化物半導体層４のバンドギャップより大きく、かつ、第１の窒化物半導体層２のバンドギャップが第４の窒化物半導体層５のバンドギャップよりも大きいという条件を満たした上で、第３の窒化物半導体層４のバンドギャップエネルギーがＧａＮのバンドギャップエネルギーよりも大きくなるように、第３の窒化物半導体層４をＡｌｘＩｎｙＧａ1-(x+y)ＮのＡｌ、Ｉｎ、Ｇａの組成を決めた構造とすることによって、上記（第３の窒化物半導体層４がＧａＮの場合）の効果に加えてさらなる高耐圧化が可能になる。 A heterojunction field effect transistor made of a nitride semiconductor has a higher breakdown voltage as the breakdown electric field of the semiconductor material used for the channel layer is higher. Therefore, in the heterojunction field effect transistor according to the present embodiment, as described above, the band gap of the fourth nitride semiconductor layer 5 is larger than the band gap of the third nitride semiconductor layer 4, and the first After satisfying the condition that the band gap of the nitride semiconductor layer 2 is larger than the band gap of the fourth nitride semiconductor layer 5, the band gap energy of the third nitride semiconductor layer 4 is larger than the band gap energy of GaN. The third nitride semiconductor layer 4 has a structure in which the composition of Al, In, and Ga in AlxInyGa1- (x + y) N is determined so that the third nitride semiconductor layer 4 becomes larger. In addition to the effect (when 4 is GaN), a higher breakdown voltage can be achieved.

また、上記（図１参照）では、第２の窒化物半導体層３を２元合金のＡｌＮ層とすることによって、合金散乱を低減することができたが、さらに、第３の窒化物半導体層４と第４の窒化物半導体層５との間にもＡｌＮ層を形成した構造にすることによって、合金散乱をさらに低減することができ、キャリアの移動度の向上、電流値の増加、相互コンダクタンスの向上が向上するにより、高出力・高周波特性を向上させることが可能となる。   In the above (see FIG. 1), the second nitride semiconductor layer 3 is made of a binary alloy AlN layer, so that alloy scattering can be reduced. Further, the third nitride semiconductor layer 4 and the fourth nitride semiconductor layer 5 are formed with an AlN layer between them, alloy scattering can be further reduced, carrier mobility is improved, current value is increased, and transconductance is increased. By improving the improvement, it becomes possible to improve the high output and high frequency characteristics.

また、図１における半絶縁性ＳｉＣ基板１は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ等でもあってもよい。   Further, the semi-insulating SiC substrate 1 in FIG. 1 may be Si, sapphire, GaN, AlN, or the like.

また、図１に示すソース電極６およびドレイン電極７の下側であって少なくとも一部の半導体層内において、窒化物半導体にとってｎ型不純物となる、例えば図５に示すような、Ｓｉが高濃度にドーピングされた領域である高濃度ｎ型不純物領域１１が形成されていてもよい。このような構造にすることによって、ソース電極６およびドレイン電極７と、当該各電極に接触する第４の窒化物半導体層５との間における接触抵抗が低減されるだけでなく、第３の窒化物半導体層４と第４の窒化物半導体層５との界面にて発生する二次元電子ガス１１と、ソース電極６およびドレイン電極７との間における抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造と言える。なお、Ｓｉが高濃度にドーピングされた高濃度ｎ型不純物領域１２の不純物はＳｉに限らず、ｎ型不純物が高濃度にドーピングされていればよく、窒化物半導体中でｎ型の不純物準位を形成する材料（Ｏ、Ｃ、Ｎ、空孔等）がドーピングされていればよい。また、ドーピングの方法としては、イオン注入法、熱拡散法を用いて高濃度ｎ型不純物領域１２を形成してもよく、ソース電極６およびドレイン電極７の下側の窒化物半導体層をエッチング等で除去後、その領域にｎ型不純物を添加した例えばｎ−ＧａＮを再成長法で形成してもよい。また、図５において、ｎ型不純物が高濃度にドーピングされた高濃度ｎ型不純物領域１２は、窒化物半導体層の表面から第３の窒化物半導体層４（チャネル層）に至る領域にまで形成されているが、当該領域に限らず、当該領域よりも大きいあるいは小さくても、ソース電極６およびドレイン電極７の下側の少なくとも一部の窒化物半導体層内に形成されていれば上記の効果が得られる。   Further, in the semiconductor layer below the source electrode 6 and the drain electrode 7 shown in FIG. 1 and in at least a part of the semiconductor layer, the nitride semiconductor becomes an n-type impurity. A high-concentration n-type impurity region 11 that is a doped region may be formed. With such a structure, not only the contact resistance between the source electrode 6 and the drain electrode 7 and the fourth nitride semiconductor layer 5 in contact with each electrode is reduced, but also the third nitridation. The resistance between the two-dimensional electron gas 11 generated at the interface between the physical semiconductor layer 4 and the fourth nitride semiconductor layer 5 and the source electrode 6 and the drain electrode 7 can be reduced, and the transistor has high efficiency. This is advantageous for increasing the output by increasing the current and increasing the current, and can be said to be a more preferable structure. The impurity in the high-concentration n-type impurity region 12 doped with Si at a high concentration is not limited to Si, and it is sufficient that the n-type impurity is doped at a high concentration. It is only necessary that the material (O, C, N, vacancies, etc.) that forms the layer is doped. As a doping method, the high-concentration n-type impurity region 12 may be formed using an ion implantation method or a thermal diffusion method, and the nitride semiconductor layer below the source electrode 6 and the drain electrode 7 is etched. For example, n-GaN doped with an n-type impurity may be formed by regrowth after the removal. In FIG. 5, the high-concentration n-type impurity region 12 doped with an n-type impurity at a high concentration is formed from the surface of the nitride semiconductor layer to a region extending from the third nitride semiconductor layer 4 (channel layer). However, the above effect is not limited to this region, and the above effect is achieved if it is formed in at least a part of the nitride semiconductor layer below the source electrode 6 and the drain electrode 7 even if it is larger or smaller than the region. Is obtained.

また、図１，５におけるソース電極６およびドレイン電極７の下側の少なくとも一部の窒化物半導体層は、図６に示すように除去されていてもかまわない。すなわち、例えば図６に示すように、ソース電極６およびドレイン電極７が第４の窒化物半導体層５に埋め込まれるように形成してもよい。このような構造にすることによって、第３の窒化物半導体層４（チャネル層）と第４の窒化物半導体層５（バリア層）との界面にて発生する二次元電子ガス１１と、ソース電極６およびドレイン電極７との間における抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造と言える。なお、図６において、第４の窒化物半導体層５（バリア層）は、窒化物半導体層の表面から第４の窒化物半導体層５の下層近くに至る領域までが除去されているが、除去する深さ方向の限度は、第３の窒化物半導体層４と第４の窒化物半導体層５との界面までとし、ソース電極６およびドレイン電極７の下側の少なくとも一部の窒化物半導体層内が除去されていれば上記の効果が得られる。   1 and 5, at least a part of the nitride semiconductor layer below the source electrode 6 and the drain electrode 7 may be removed as shown in FIG. That is, for example, as shown in FIG. 6, the source electrode 6 and the drain electrode 7 may be formed so as to be embedded in the fourth nitride semiconductor layer 5. With such a structure, the two-dimensional electron gas 11 generated at the interface between the third nitride semiconductor layer 4 (channel layer) and the fourth nitride semiconductor layer 5 (barrier layer), and the source electrode 6 and the drain electrode 7 can be reduced, which is advantageous for increasing the efficiency of the transistor and increasing the output by increasing the current, and can be said to be a more preferable structure. In FIG. 6, the fourth nitride semiconductor layer 5 (barrier layer) is removed from the surface of the nitride semiconductor layer to the region near the lower layer of the fourth nitride semiconductor layer 5. The limit in the depth direction is up to the interface between the third nitride semiconductor layer 4 and the fourth nitride semiconductor layer 5, and at least a part of the nitride semiconductor layer below the source electrode 6 and the drain electrode 7. If the inside is removed, the above effect can be obtained.

また、図１，５，６に示すソース電極６およびドレイン電極７は、必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られれば、Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｐｔ，Ｖ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていてもよい。   Further, the source electrode 6 and the drain electrode 7 shown in FIGS. 1, 5 and 6 are not necessarily made of Ti / Al. If ohmic characteristics are obtained, Ti, Al, Nb, Hf, Zr, Sr, Ni, You may form with metals, such as Ta, Au, Pt, V, Mo, and W, or the multilayer film comprised from these.

また、図１，５，６に示すゲート電極８は、図７に示すように、ゲート電極８の底面が第４の窒化物半導体層５（バリア層）の表面と接触しないようにすることによって、ゲート電極８の底面が第４の窒化物半導体層５の表面と接触している場合に比べて、電流コラプスを抑制し相互コンダクタンスを増加させることができる。   Further, the gate electrode 8 shown in FIGS. 1, 5, and 6 is configured so that the bottom surface of the gate electrode 8 does not contact the surface of the fourth nitride semiconductor layer 5 (barrier layer) as shown in FIG. 7. Compared with the case where the bottom surface of the gate electrode 8 is in contact with the surface of the fourth nitride semiconductor layer 5, the current collapse can be suppressed and the mutual conductance can be increased.

また、図１，５〜７に示すゲート電極８は、必ずしも断面が各図に示すような四角形である必要はなく、例えば、図８に示すようなＴ型やＹ型構造のゲート電極８１であってもよい。このような構造にすることによって、ゲート電極８１が窒化物半導体層と接触する面積を維持したまま、ゲート抵抗を低減することができる。   Further, the gate electrode 8 shown in FIGS. 1, 5 to 7 does not necessarily have a quadrangular cross section as shown in each figure. For example, a gate electrode 81 having a T-type or Y-type structure as shown in FIG. There may be. With such a structure, the gate resistance can be reduced while maintaining the area where the gate electrode 81 is in contact with the nitride semiconductor layer.

また、図８では、Ｔ型のゲート電極８１の傘下（ゲート電極８１における傘部の第４の窒化物半導体層５側）が絶縁膜１０と接触していない構造を示したが、図９に示すようにＴ型のゲート電極８１の傘下が絶縁膜１０と接触するような構造にすることによって、高電圧動作時においてゲート電極８１のドレイン電極７側のエッジ部分に集中する電界を緩和させることができ、電流コラプスを抑制するとともに耐圧を高くすることができる。   FIG. 8 shows a structure in which the umbrella of the T-type gate electrode 81 (the fourth nitride semiconductor layer 5 side of the umbrella portion in the gate electrode 81) is not in contact with the insulating film 10. As shown in the figure, the structure in which the umbrella of the T-shaped gate electrode 81 is in contact with the insulating film 10 reduces the electric field concentrated on the edge portion of the gate electrode 81 on the drain electrode 7 side during high voltage operation. Thus, current collapse can be suppressed and the breakdown voltage can be increased.

また、図１０に示すように、絶縁膜１０をゲート電極８１の傘下のみに形成するようにしてもよい。このような構造にすることによって、ソース電極６とゲート電極８１との間や、ゲート電極８１とドレイン電極７との間にて発生する容量を低減できることができ、高周波動作時の利得や効率を向上させることが可能となる。   Further, as shown in FIG. 10, the insulating film 10 may be formed only under the umbrella of the gate electrode 81. With such a structure, the capacitance generated between the source electrode 6 and the gate electrode 81 or between the gate electrode 81 and the drain electrode 7 can be reduced, and the gain and efficiency during high-frequency operation can be reduced. It becomes possible to improve.

また、図１，５〜１０に示す絶縁膜１０は、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ，Ｚｒ，Ｔａ，Ｖ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等、もしくはこれらから構成される多層膜などで形成されていてもよい。   In addition, the insulating film 10 shown in FIGS. 1, 5 to 10 is an oxide, nitride, oxynitride or the like of at least one kind of atoms among Al, Ga, Si, Hf, Ti, Zr, Ta, V, and the like. Alternatively, it may be formed of a multilayer film composed of these.

また、図１，５〜１０に示すゲート電極８，８１は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイド、あるいはＴｉＮ，ＷＮ，ＴａＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていてもよい。 The gate electrodes 8 and 81 shown in FIGS. 1 to 5 are not necessarily made of Ni / Au, but are made of metals such as Ti, Al, Pt, Au, Ni, and Pd, IrSi, PtSi, NiSi 2, and the like. It may be formed of silicide, nitride metal such as TiN, WN, TaN, or a multilayer film composed of these.

なお、上述した構造は全て個々に採用する必要はなく、例えば図１１に示すように、それぞれを組み合わせた構造としてもよい。   Note that it is not necessary to employ all of the above-described structures individually, and for example, as shown in FIG.

以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態によるヘテロ接合電界効果型トランジスタは、最終的には配線、バイアホール等が形成された構造においてデバイスとして用いられる。   In the above, only the minimum necessary elements that operate as a transistor have been described. However, the heterojunction field effect transistor according to the present embodiment is finally used as a device in a structure in which wirings, via holes, and the like are formed. .

＜製造工程＞
次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程について説明する。 <Manufacturing process>
Next, a manufacturing process of the heterojunction field effect transistor according to the present embodiment will be described.

図１２〜２２は、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。なお、これらの図において、図１，５〜１１と同一の符号を付した構成要素は同一または対応する構成要素を示すものとする。   12 to 22 are diagrams showing an example of a manufacturing process of the heterojunction field effect transistor according to the embodiment of the present invention. In these drawings, the constituent elements denoted by the same reference numerals as those in FIGS. 1 and 5 to 11 indicate the same or corresponding constituent elements.

まず、図１２に示すように、例えば、サファイア、ＳｉＣ（炭化シリコン）、ＧａＮ、またはＳｉ等よりなる基板１を準備する。次に、例えば、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線エピタキシャル成長法）またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：気相成長法）により、基板１の主表面上に、第１の窒化物半導体層２、ＡｌＮよりなる第２の窒化物半導体層３、チャネル層である第３の窒化物半導体層４、バリア層である第４の窒化物半導体層５を順次に積層する。以下では、Ａｌ0.2Ｇａ0.8Ｎ（第４の窒化物半導体層）／ＧａＮ（第３の窒化物半導体層）／ＡｌＮ（第２の窒化物半導体層）／Ａｌ0.05Ｇａ0.95Ｎ（第１の窒化物半導体層）の構造をＳｉＣ基板上にエピタキシャル成長させる一例について説明する。 First, as shown in FIG. 12, a substrate 1 made of, for example, sapphire, SiC (silicon carbide), GaN, or Si is prepared. Next, the first nitride semiconductor layer 2 and AlN are formed on the main surface of the substrate 1 by MBE (Molecular Beam Epitaxy) or CVD (Chemical Vapor Deposition), for example. A second nitride semiconductor layer 3, a third nitride semiconductor layer 4 that is a channel layer, and a fourth nitride semiconductor layer 5 that is a barrier layer are sequentially stacked. Hereinafter, Al 0.2 Ga 0.8 N (fourth nitride semiconductor layer) / GaN (third nitride semiconductor layer) / AlN (second nitride semiconductor layer) / Al 0.05 Ga 0.95 N (first nitride) An example of epitaxial growth of the structure of the (physical semiconductor layer) on the SiC substrate will be described.

第１の窒化物半導体層２のバンドギャップエネルギーは、第２の窒化物半導体層３（ＡｌＮ層）との界面にチャネルを形成しないようにするために、第３の窒化物半導体層４のバンドギャップエネルギーよりも大きくする必要がある。   The band gap energy of the first nitride semiconductor layer 2 is such that the band of the third nitride semiconductor layer 4 does not form a channel at the interface with the second nitride semiconductor layer 3 (AlN layer). It needs to be larger than the gap energy.

また、第１の窒化物半導体層２の膜厚は、基板１との格子不整合による転移を上層のエピタキシャル結晶層（第２の窒化物半導体層３）に及ぼさない厚さであることが望ましい。ここでは、第１の窒化物半導体層２をＡｌ0.03Ｇａ0.07Ｎとし膜厚を３００ｎｍとした。第２の窒化物半導体層３（ＡｌＮ層）は、各窒化物半導体層中で最もバンドギャップエネルギーが大きいため、ＡｌＮの価電子帯は電子に対する障壁(障壁層)となる。従って、第２の窒化物半導体層３の膜厚は４ｎｍ以下程度の薄い層である方が、隣接する層（第１の窒化物半導体層および第３の窒化物半導体層）との間で急激なバンドギャップ差を生じさせることができるため望ましい。第２の窒化物半導体層３の膜厚を４ｎｍより厚くすると、第１の窒化物半導体層２との界面にチャネルを形成してダブルチャネル構造となり、リーク電流の増加や耐圧の低下を生じる。これらを抑制するためにも、第２の窒化物半導体層３の膜厚は４ｎｍ以下であることが望ましい。本実施の形態では、第２の窒化物半導体層３（ＡｌＮ層）の膜厚を１ｎｍとした。また、第３の窒化物半導体層４（チャネル層）はＧａＮとし膜厚を５０ｎｍとした。また、第４の窒化物半導体層５（バリア層）はＡｌ0.2Ｇａ0.8Ｎとし膜厚を３０ｎｍとした。 Further, the film thickness of the first nitride semiconductor layer 2 is desirably a thickness that does not affect the upper epitaxial crystal layer (second nitride semiconductor layer 3) due to lattice mismatch with the substrate 1. . Here, the first nitride semiconductor layer 2 was Al 0.03 Ga 0.07 N, and the film thickness was 300 nm. Since the second nitride semiconductor layer 3 (AlN layer) has the largest band gap energy among the nitride semiconductor layers, the valence band of AlN becomes a barrier (barrier layer) against electrons. Accordingly, the thickness of the second nitride semiconductor layer 3 that is as thin as about 4 nm or less is sharper between adjacent layers (the first nitride semiconductor layer and the third nitride semiconductor layer). This is desirable because a large band gap difference can be generated. If the thickness of the second nitride semiconductor layer 3 is greater than 4 nm, a channel is formed at the interface with the first nitride semiconductor layer 2 to form a double channel structure, resulting in an increase in leakage current and a decrease in breakdown voltage. In order to suppress these, the film thickness of the second nitride semiconductor layer 3 is desirably 4 nm or less. In the present embodiment, the thickness of the second nitride semiconductor layer 3 (AlN layer) is 1 nm. The third nitride semiconductor layer 4 (channel layer) was GaN and the film thickness was 50 nm. The fourth nitride semiconductor layer 5 (barrier layer) was Al 0.2 Ga 0.8 N and the film thickness was 30 nm.

なお、第１の窒化物半導体層２、第２の窒化物半導体層３、第３の窒化物半導体層４、および第４の窒化物半導体層５の不純物濃度は１×１０18cm-3以下であればよく、特に第４の窒化物半導体層５（バリア層）の不純物濃度は、高耐圧層とするために１×１０1cm-3以下に設定される。ここで、不純物の導電型は常にｎ型である。窒化物半導体層では、意図的に不純物を導入しない場合（ノンドープ）であっても、成長炉や雰囲気ガス中から不純物が窒化物半導体中に入り、窒化物半導体はｎ型の不純物を含むことになる。従って、結晶成長時においてノンドープであっても、実際の不純物濃度が１×１０1cm-3以下であればよい。 The impurity concentration of the first nitride semiconductor layer 2, the second nitride semiconductor layer 3, the third nitride semiconductor layer 4, and the fourth nitride semiconductor layer 5 is 1 × 10 18 cm −3 or less. In particular, the impurity concentration of the fourth nitride semiconductor layer 5 (barrier layer) is set to 1 × 10 1 cm −3 or less in order to obtain a high breakdown voltage layer. Here, the conductivity type of the impurity is always n-type. In the nitride semiconductor layer, even when impurities are not intentionally introduced (non-doped), the impurities enter the nitride semiconductor from the growth furnace or atmospheric gas, and the nitride semiconductor contains n-type impurities. Become. Therefore, it is sufficient that the actual impurity concentration is 1 × 10 1 cm −3 or less even when non-doped during crystal growth.

また、第３の窒化物半導体層４の形成後、ＡｌＮ層を形成し続けて、バリア層としての第４の窒化物半導体層５を形成することで、上述のエピタキシャル構造を形成することができる。このときのＡｌＮ層の厚さとしては、第２の窒化物半導体層３（ＡｌＮ障壁層）と同様に、４ｎｍ以下程度の薄い層の方が急激なバンドギャップ差を生じさせることができるため望ましく、特に１〜２ｎｍとすることがより望ましい。このようなエピタキシャル構造を備えたエピ基板に、後述するトランジスタの製造方法によって、上述のような構造の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することができる。   In addition, after the third nitride semiconductor layer 4 is formed, the above-described epitaxial structure can be formed by forming the fourth nitride semiconductor layer 5 as a barrier layer by continuing to form the AlN layer. . As the thickness of the AlN layer at this time, it is desirable that a thin layer of about 4 nm or less can cause a steep band gap difference as in the case of the second nitride semiconductor layer 3 (AlN barrier layer). In particular, it is more desirable to set the thickness to 1 to 2 nm. A nitride semiconductor heterojunction field effect transistor having the above-described structure can be manufactured on an epitaxial substrate having such an epitaxial structure by a transistor manufacturing method described later.

次に、図１３に示すように、レジストパターン等をマスク１３として、ソース電極６およびドレイン電極７を形成する領域の下側の少なくとも一部の窒化物半導体層内にイオン注入法などを用いて、注入ドーズ量１×１０13〜１×１０17（cm-2）、注入エネルギー１０〜１０００(ｋｅＶ)の条件下で、各窒化物半導体層においてｎ型となるＳｉ等のイオン１４を所望の領域に打ち込み、その後の熱処理によって高濃度ｎ型不純物領域１２を形成する。高濃度ｎ型不純物領域１２の不純物濃度は、結晶成長時に意図的にｎ型のＧａＮやＡｌＧａＮを形成するときに用いられるのと同等かそれ以上が望ましく、例えば１ｘ１０18cm-3以上、より好ましくは１ｘ１０19-cm3以上かまたはより高い濃度である。高濃度ｎ型不純物領域１２内の不純物の望ましい分布の一つとしては、ソース電極６およびドレイン電極７の下の半導体表面から電子の流れる第４の窒化物半導体層５（バリア層）と第３の窒化物半導体層４（チャネル層）との界面とそれよりチャネル層側に、１０ｎｍ程度までの領域で１ｘ１０18cm-3以上といった高い不純物濃度を有する構造が挙げられるが、このような不純物分布を形成する注入量と注入エネルギーの決め方としては、モンテカルロ計算によって注入エネルギーや照射対象物の構造をパラメータにしてイオンの飛程をシミュレートすることで、上記条件を満たす注入エネルギーや注入ドーズ量を決めることができる。また、注入されたイオンにより第４の窒化物半導体層５を構成する原子（Ａｌ、Ｇａ、Ｉｎ、Ｎ等）が真空中に跳ね飛ばされるのを抑制するために、第４の窒化物半導体５上に１０〜１００ｎｍ程度の窒化膜（ＳｉＮx、ＡｌＮ等）あるいは酸化膜等（ＳｉＯ2、Ａｌ2Ｏ3等）を形成した後、注入マスクとしてのレジストパターンを形成しても良い（図１４参照）。その後、熱処理を行ない注入したイオンを活性化させることによって、ソース電極６およびドレイン電極７の下側の高濃度ｎ型不純物領域１２を低抵抗化する。この熱処理の際に、半導体表面からの窒素原子が抜けることを防止するために、第４の半導体層５上に１０〜１００ｎｍ程度の窒化膜（ＳｉＮｘ、ＡｌＮ等）、酸化膜等（ＳｉＯ2、Ａｌ2Ｏ3等）で窒化物半導体の表面を被った後に熱処理を行ってもよい。 Next, as shown in FIG. 13, using a resist pattern or the like as a mask 13, an ion implantation method or the like is used in at least a part of the nitride semiconductor layer below the region where the source electrode 6 and the drain electrode 7 are formed. Then, under the conditions of implantation dose amount of 1 × 10 13 to 1 × 10 17 (cm −2 ) and implantation energy of 10 to 1000 (keV), ions 14 such as Si that become n-type in each nitride semiconductor layer are desired. A high concentration n-type impurity region 12 is formed by implanting the region and subsequent heat treatment. The impurity concentration of the high-concentration n-type impurity region 12 is preferably equal to or higher than that used when intentionally forming n-type GaN or AlGaN during crystal growth, for example, 1 × 10 18 cm −3 or more. Is greater than or equal to 1 × 10 19 -cm 3 or higher. One desirable distribution of impurities in the high-concentration n-type impurity region 12 is a fourth nitride semiconductor layer 5 (barrier layer) in which electrons flow from the semiconductor surface under the source electrode 6 and the drain electrode 7 and a third one. There is a structure having a high impurity concentration of 1 × 10 18 cm −3 or more in a region up to about 10 nm at the interface with the nitride semiconductor layer 4 (channel layer) and on the channel layer side thereof. The injection energy and implantation dose satisfying the above conditions can be determined by simulating the ion range using Monte Carlo calculation with the implantation energy and the structure of the irradiation object as parameters. I can decide. Further, in order to suppress the atoms (Al, Ga, In, N, etc.) constituting the fourth nitride semiconductor layer 5 from being injected into the vacuum by the implanted ions, the fourth nitride semiconductor 5 A nitride film (SiN x , AlN, etc.) or an oxide film (SiO 2 , Al 2 O 3, etc.) of about 10-100 nm is formed thereon, and then a resist pattern as an implantation mask may be formed (FIG. 14). reference). Thereafter, heat treatment is performed to activate the implanted ions, thereby reducing the resistance of the high-concentration n-type impurity region 12 below the source electrode 6 and the drain electrode 7. In order to prevent nitrogen atoms from escaping from the semiconductor surface during this heat treatment, a nitride film (SiNx, AlN, etc.) of about 10 to 100 nm, an oxide film, etc. (SiO 2 , SiO 2 , etc.) are formed on the fourth semiconductor layer 5. Heat treatment may be performed after the surface of the nitride semiconductor is covered with Al 2 O 3 or the like.

次に、図１５に示すように、マスク１３を除去した後、例えばＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｐｔ，Ｖ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜から成るソース電極６およびドレイン電極７を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。なお、電極形成後に熱処理を行い半導体層との反応層（合金層）を形成し、接触抵抗およびアクセス抵抗のさらなる低減を行ってもよい。   Next, as shown in FIG. 15, after removing the mask 13, for example, a metal such as Ti, Al, Nb, Hf, Zr, Sr, Ni, Ta, Au, Pt, V, Mo, and W, or from these metals A source electrode 6 and a drain electrode 7 composed of a multilayer film are deposited by vapor deposition or sputtering, and formed by a lift-off method or the like. Note that heat treatment may be performed after electrode formation to form a reaction layer (alloy layer) with the semiconductor layer, and contact resistance and access resistance may be further reduced.

次に、図１６に示すように、レジストパターン等をマスク１３として、トランジスタを作製する領域外の第１の窒化物半導体層２から第４の窒化物半導体層５にかけて、例えばＨｅ，Ｎ，Ｏ，Ｍｇ，Ａｒ，Ｃａ，Ｆｅ，Ｚｎ，Ｓｒ，Ｂａ等のイオン１４を照射するイオン注入法（図１６参照）やエッチングなどを用いて素子分離領域９を形成する。   Next, as shown in FIG. 16, using the resist pattern or the like as a mask 13, from the first nitride semiconductor layer 2 to the fourth nitride semiconductor layer 5 outside the region for forming the transistor, for example, He, N, O , Mg, Ar, Ca, Fe, Zn, Sr, Ba, etc. are used to form the element isolation region 9 by using an ion implantation method (see FIG. 16) for irradiating the ions 14, etching, or the like.

次に、図１７に示すように、マスク１３を除去した後、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、あるいはＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイド、あるいはＴｉＮ，ＷＮ，ＴａＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極８を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。 Next, as shown in FIG. 17, after removing the mask 13, Ti, Al, Pt, Au, Ni, metals such as Pd or IrSi, PtSi, silicide such as NiSi 2 or TiN,,, WN, TaN, etc. A gate electrode 8 made of a nitride metal or a multilayer film composed of these is deposited by vapor deposition or sputtering, and formed by lift-off or the like.

次に、図１８に示すように、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ，Ｚｒ，Ｔａ，Ｖ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等、もしくはこれらから構成される多層膜からなる絶縁膜１０をプラズマＣＶＤ法、Ｃａｔ‐ＣＶＤ法、あるいはスパッタ法によって形成する。   Next, as shown in FIG. 18, at least one kind of oxide, nitride, oxynitride, or the like of at least one of Al, Ga, Si, Hf, Ti, Zr, Ta, V, or the like is configured. The insulating film 10 made of a multilayer film is formed by plasma CVD, Cat-CVD, or sputtering.

以上の方法により、図１に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線やバイアホール等の形成プロセスを経てデバイスとして用いられる。また以上では、エピタキシャル結晶作製後の製造工程順の一例として、ソース電極６およびドレイン電極７の下に低抵抗層の形成、当該低抵抗層の上にソース電極６およびドレイン電極７の形成、素子分離領域９の形成、ゲート電極８の形成、絶縁膜１０の形成の順に製造することについて説明したが、ゲート電極８の形成後に素子分離を行ってもよく、また、絶縁膜１０を形成し、ゲート形成領域の絶縁膜１０を除去した後に、ゲート電極８を形成してもよく、また、絶縁膜１０の形成後に素子分離を行い、ゲート形成領域の絶縁膜１０を除去した後に、ゲート電極８を形成してもよい。   By the above method, a heterojunction field effect transistor having the structure shown in FIG. 1 can be manufactured. Although only the minimum necessary elements that operate as a transistor are described above, the element is finally used as a device through a formation process of wiring, via holes, and the like. In the above, as an example of the order of the manufacturing process after the epitaxial crystal is formed, the low resistance layer is formed under the source electrode 6 and the drain electrode 7, the source electrode 6 and the drain electrode 7 are formed over the low resistance layer, the element The manufacturing of the isolation region 9, the formation of the gate electrode 8, and the formation of the insulating film 10 has been described in this order. However, element isolation may be performed after the formation of the gate electrode 8, and the insulating film 10 may be formed. The gate electrode 8 may be formed after the insulating film 10 in the gate forming region is removed, or element isolation is performed after the insulating film 10 is formed, and then the gate electrode 8 is removed after removing the insulating film 10 in the gate forming region. May be formed.

なお、図１２に示した構造をＭＯＣＶＤ法を用いて基板１上にエピタキシャル成長する時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、ｎ型ドーパントの原料ガスとなるシラン等の流量や圧力、温度、時間を調整し、各窒化物半導体層を所望の組成、膜厚、ドーピング濃度とすることによって、図１に示した種々の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することができる。   Note that when the structure shown in FIG. 12 is epitaxially grown on the substrate 1 using the MOCVD method, trimethylammonium, trimethylgallium, trimethylindium, ammonia, or an n-type dopant source gas, which is a nitride semiconductor source gas, is used. The various nitride semiconductor heterojunction field effect types shown in FIG. 1 are obtained by adjusting the flow rate, pressure, temperature, and time of the silane, etc., so that each nitride semiconductor layer has a desired composition, film thickness, and doping concentration. A transistor can be manufactured.

また、図１３，１４に示すソース電極６およびドレイン電極７の形成領域へのｎ型不純物となるイオン注入前に、図１９に示すように、レジストパターン等をマスク１３として、Ｃｌ2等を用いたドライエッチング法などによって、ソース電極６およびドレイン電極７を形成する領域の下側の少なくとも一部の窒化物半導体層内を除去することによって、図６に示すような構造の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することができる。なお、ソース電極６およびドレイン電極７の形成領域の下側への低抵抗層の形成工程は、図１９に示すエッチング工程の前後いずれであってもよい。形成した低抵抗層上にリフトオフ法等によりソース電極６ドレイン電極７を形成することによって、図６に示すような構造の窒化物半導体ヘテロ接合電界効果型トランジスタが作製できる。 Use also before the ion implantation to be an n-type impurity to form regions of the source electrode 6 and drain electrode 7 shown in FIG. 13 and 14, as shown in FIG. 19, a resist pattern such as a mask 13, a Cl 2 or the like The nitride semiconductor heterojunction having the structure shown in FIG. 6 is removed by removing at least a part of the nitride semiconductor layer below the region where the source electrode 6 and the drain electrode 7 are formed by a dry etching method or the like. A field effect transistor can be manufactured. The formation process of the low resistance layer below the formation region of the source electrode 6 and the drain electrode 7 may be either before or after the etching process shown in FIG. By forming the source electrode 6 and the drain electrode 7 on the formed low resistance layer by a lift-off method or the like, a nitride semiconductor heterojunction field effect transistor having a structure as shown in FIG. 6 can be manufactured.

また、図１７に示すゲート電極８を形成する前に、図２０に示すように、レジストパターン等をマスク１３１として、Ｃｌ2等を用いたドライエッチング法などによってゲート電極８を形成するゲート形成領域１５の第４の窒化物半導体層５の一部を除去する。エッチングを行なう際に、エッチング時間やガス流量を調整することによって、所望のエッチング深さを形成することができ、その後、図１７で示した方法でゲート電極８を形成することで、図７に示すようなリセス深さをもつ構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。 In addition, before forming the gate electrode 8 shown in FIG. 17, as shown in FIG. 20, a gate formation region in which the gate electrode 8 is formed by a dry etching method using Cl 2 or the like using a resist pattern or the like as a mask 131. Part of the 15th fourth nitride semiconductor layer 5 is removed. When etching is performed, a desired etching depth can be formed by adjusting the etching time and the gas flow rate, and then the gate electrode 8 is formed by the method shown in FIG. A nitride semiconductor heterojunction field effect transistor having a structure having a recess depth as shown can be manufactured.

また、図１７に示すゲート電極８の形成前に、図２１に示すように、窒化物半導体層の表面を、例えば蒸着法やプラズマＣＶＤ法、Ｃａｔ‐ＣＶＤ法、ＡＬＥ法などを用いて、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ，Ｚｒ，Ｔａ，Ｖ等のうち少なくとも１種類以上の原子を含む酸化物、窒化物、酸窒化物等からなる絶縁膜１０を堆積し、ゲート電極８を形成するゲート形成領域１５に開口を持つレジストマスク１３１や酸化膜マスク等を介してドライエッチングあるいはウェットエッチングによってゲート形成領域１５の絶縁膜１０を除去する。マスク除去後、エッチングによって開口した絶縁膜１０の開口よりも広い開口を有するレジストパターンを利用して蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法等によってゲート電極８１を形成することで、図９に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。   In addition, before forming the gate electrode 8 shown in FIG. 17, as shown in FIG. 21, the surface of the nitride semiconductor layer is formed by using, for example, an evaporation method, a plasma CVD method, a Cat-CVD method, an ALE method, or the like. , Ga, Si, Hf, Ti, Zr, Ta, V, etc., deposit an insulating film 10 made of an oxide, nitride, oxynitride or the like containing at least one kind of atom to form the gate electrode 8. The insulating film 10 in the gate forming region 15 is removed by dry etching or wet etching through a resist mask 131 having an opening in the gate forming region 15 or an oxide film mask. After removing the mask, an electrode metal that becomes a gate metal is deposited by an evaporation method using a resist pattern having an opening wider than the opening of the insulating film 10 opened by etching, and a gate electrode 81 is formed by a lift-off method or the like. A nitride semiconductor field effect transistor having the structure shown in FIG. 9 can be manufactured.

また、最終的にデバイスとして使用するには、ソース電極６およびドレイン電極７上を覆うように形成された絶縁膜１０の一部を、例えばフッ酸等を用いてウェットエッチングして除去した後、配線電極を形成する必要がある。また、絶縁膜１０を形成後にウェットエッチングで容易に除去できる絶縁膜、例えばＳｉＯのような絶縁膜１１０を形成する。その後、図２２に示すように、ゲート電極８を形成するゲート形成領域１５に開口を持つレジストマスク等を介してドライエッチングやウェットエッチングによってゲート形成領域１５の絶縁膜１１０および絶縁膜１０を順次除去する。マスク１３１の除去後、エッチングによって開口した絶縁膜１１０および絶縁膜１０の開口よりも広い開口を有するレジストパターンを利用して蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法等によってゲート電極８１を形成する。そして、ウェットエッチングされやすい絶縁膜１１０を例えばバッファードフッ酸によって除去することで、ゲート電極８１の傘下の絶縁膜１１０がない構造である、図８に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。さらに、ウェットエッチングの処理条件(時間や濃度)を調整することによって、所望の領域に絶縁膜１１０を残した図１０に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。   Further, in order to finally use as a device, a part of the insulating film 10 formed so as to cover the source electrode 6 and the drain electrode 7 is removed by wet etching using, for example, hydrofluoric acid, It is necessary to form a wiring electrode. Further, an insulating film that can be easily removed by wet etching after the insulating film 10 is formed, for example, an insulating film 110 such as SiO is formed. After that, as shown in FIG. 22, the insulating film 110 and the insulating film 10 in the gate forming region 15 are sequentially removed by dry etching or wet etching through a resist mask having an opening in the gate forming region 15 where the gate electrode 8 is formed. To do. After the removal of the mask 131, an electrode metal to be a gate metal is deposited by an evaporation method using an insulating film 110 opened by etching and a resist pattern having an opening wider than the opening of the insulating film 10, and a gate electrode is formed by a lift-off method or the like. 81 is formed. Then, the nitride semiconductor field effect transistor having the structure shown in FIG. 8 having the structure without the insulating film 110 under the gate electrode 81 is removed by removing the insulating film 110 that is easily wet-etched with, for example, buffered hydrofluoric acid. Can be produced. Furthermore, by adjusting the wet etching process conditions (time and concentration), a nitride semiconductor field effect transistor having the structure shown in FIG. 10 in which the insulating film 110 is left in a desired region can be manufactured.

また、ゲートリセス構造を形成した後に、種々の形状のゲート電極８を形成してもよい。   Further, after forming the gate recess structure, the gate electrode 8 having various shapes may be formed.

また、図１３，１４に示すソース・ドレイン電極形成領域下の低抵抗領域（高濃度ｎ型不純物領域１２）の形成およびソース電極６およびドレイン電極７の形成、図１６に示す素子分離領域９の形成、図１７，２０〜２２に示すゲート電極８，８１の形成の３つの工程は必ずしもこの順に行なう必要はなく、工程の順番を入れ替えてもよい。例えば、ソース電極６およびドレイン電極７を形成する前に、素子分離領域９を形成してもよい。また、リセス形成、絶縁膜形成、ゲート電極形成の順に形成した後に、再度絶縁膜形成を行い、ゲート電極と第４の窒化物半導体層５との側面における絶縁性を高めても良い。   Further, the formation of the low resistance region (high concentration n-type impurity region 12) and the formation of the source electrode 6 and the drain electrode 7 below the source / drain electrode formation region shown in FIGS. The three steps of forming and forming the gate electrodes 8 and 81 shown in FIGS. 17 and 20 to 22 are not necessarily performed in this order, and the order of the steps may be changed. For example, the element isolation region 9 may be formed before the source electrode 6 and the drain electrode 7 are formed. Further, after forming the recess, the insulating film, and the gate electrode in this order, the insulating film may be formed again to enhance the insulating properties on the side surfaces of the gate electrode and the fourth nitride semiconductor layer 5.

また、上述したプロセスは全て個々に採用する必要はなく、それぞれを組み合わせたプロセスによって図１１に示すような構造が形成できる。   Moreover, it is not necessary to employ all the processes described above, and a structure as shown in FIG. 11 can be formed by a process combining them.

以上のことから、本実施の形態によれば、窒化物半導体よりなるヘテロ接合電界効果型トランジスタにおいて、第３の窒化物半導体層４（チャネル層）の直下層に薄い第２の窒化物半導体層３（ＡｌＮ層）を有した構造にすることにより、第４の窒化物半導体層５（バリア層）と第３の窒化物半導体層４（チャネル層）との界面への二次元電子ガスの閉じ込めが向上し、良好なピンチオフ特性が得られる。また、従来（例えば特許文献１）に記載のチャネル層の直下層に３元合金であるＡｌＧａＮ層を有する構造に比べて、二次元電子ガスの合金散乱の影響を低下することができ、移動度の低下を抑制することができる。また、第２の窒化物半導体層３（ＡｌＮ層）の厚さを４ｎｍ以下にすることで上下層（第２の窒化物半導体層および第４の窒化物半導体層）との間で急激なバンドギャップ差を生じさせることができ、さらにダブルチャネル構造を回避することができるため、リーク電流の減少や、耐圧を向上させることができる。また、二次元電子ガスの閉じ込め幅を広くすることなく第３の窒化物半導体層４（チャネル層）を厚くすることができるため、第３の窒化物半導体層４（チャネル層）の結晶性を向上させ、第４の窒化物半導体層５（バリア層）とのヘテロ界面の結晶性や表面モフォロジーが向上し、移動度の向上が可能となる。これにより、ゲート長を短くしても短チャンネル効果が抑制されるため、高周波特性の向上、高効率化、移動度向上による高出力化が可能となる。   From the above, according to the present embodiment, in the heterojunction field effect transistor made of a nitride semiconductor, the thin second nitride semiconductor layer is formed immediately below the third nitride semiconductor layer 4 (channel layer). By having a structure having 3 (AlN layer), confinement of the two-dimensional electron gas at the interface between the fourth nitride semiconductor layer 5 (barrier layer) and the third nitride semiconductor layer 4 (channel layer) And a good pinch-off characteristic is obtained. In addition, the influence of alloy scattering of a two-dimensional electron gas can be reduced as compared with a structure having an AlGaN layer, which is a ternary alloy, immediately below the channel layer described in the prior art (for example, Patent Document 1). Can be suppressed. Further, when the thickness of the second nitride semiconductor layer 3 (AlN layer) is set to 4 nm or less, a sharp band is formed between the upper and lower layers (the second nitride semiconductor layer and the fourth nitride semiconductor layer). Since a gap difference can be generated and a double channel structure can be avoided, leakage current can be reduced and breakdown voltage can be improved. In addition, since the third nitride semiconductor layer 4 (channel layer) can be thickened without increasing the confinement width of the two-dimensional electron gas, the crystallinity of the third nitride semiconductor layer 4 (channel layer) can be increased. Thus, the crystallinity and surface morphology of the hetero interface with the fourth nitride semiconductor layer 5 (barrier layer) are improved, and the mobility can be improved. Thereby, even if the gate length is shortened, the short channel effect is suppressed, so that it is possible to improve the high frequency characteristics, increase the efficiency, and increase the output by improving the mobility.

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。   In the present invention, the embodiments can be appropriately modified and omitted within the scope of the invention.

１ 半絶縁性ＳｉＣ基板、２ 第１の窒化物半導体層、３ 第２の窒化物半導体層、４ 第３の窒化物半導体層、５ 第４の窒化物半導体層、６ ソース電極、７ ドレイン電極、８ ゲート電極、９ 素子分離領域、１０ 絶縁膜、１１ 二次元電子ガス、１２ 高濃度ｎ型不純物領域、１３ マスク、１４ イオン、１５ ゲート形成領域、８１ ゲート電極、１１０ 絶縁膜、１３１ マスク。   DESCRIPTION OF SYMBOLS 1 Semi-insulating SiC substrate, 2 1st nitride semiconductor layer, 3rd 2nd nitride semiconductor layer, 4th 3rd nitride semiconductor layer, 5th 4th nitride semiconductor layer, 6 source electrode, 7 drain electrode 8 gate electrode, 9 element isolation region, 10 insulating film, 11 two-dimensional electron gas, 12 high-concentration n-type impurity region, 13 mask, 14 ions, 15 gate formation region, 81 gate electrode, 110 insulating film, 131 mask.

Claims (6)

窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
基板上に形成されたバッファ層である第１の窒化物半導体層と、
前記第１の窒化物半導体層上に形成された障壁層である第２の窒化物半導体層と、
前記第２の窒化物半導体層上に形成されたチャネル層である第３の窒化物半導体層と、
を備え、
前記第２の窒化物半導体層はＡｌＮであり、前記第３の窒化物半導体層はＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ＜１、０≦ｂ≦１、０≦ａ＋ｂ≦１）であることを特徴とする、ヘテロ接合電界効果型トランジスタ。 A heterojunction field effect transistor made of a nitride semiconductor,
A first nitride semiconductor layer that is a buffer layer formed on the substrate;
A second nitride semiconductor layer which is a barrier layer formed on the first nitride semiconductor layer;
A third nitride semiconductor layer which is a channel layer formed on the second nitride semiconductor layer;
With
The second nitride semiconductor layer is AlN, and the third nitride semiconductor layer is Al a In b Ga 1-(a + b) N (0 ≦ a <1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1). A heterojunction field-effect transistor. 前記第３の窒化物半導体層上に形成されたバリア層である第４の窒化物半導体層をさらに備え、
前記第４の窒化物半導体層はＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ＜１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）であり、当該第４の窒化物半導体層は前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きいことを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。 A fourth nitride semiconductor layer that is a barrier layer formed on the third nitride semiconductor layer;
The fourth nitride semiconductor layer is Al c In d Ga 1- (c + d) N (0 ≦ c <1,0 ≦ d ≦ 1,0 ≦ c + d ≦ 1), the fourth nitride The heterojunction field effect transistor according to claim 1, wherein the semiconductor layer has a band gap energy larger than that of the third nitride semiconductor layer. 前記第１の窒化物半導体層はＡｌeＩｎfＧａ1-(e+f)Ｎ（０≦ｅ＜１、 ０≦ｆ≦１、０≦ｅ＋ｆ≦１）であり、当該第１の窒化物半導体層は前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きいことを特徴とする、請求項１または２に記載のヘテロ接合電界効果型トランジスタ。 The first nitride semiconductor layer is 1- Al e In f Ga (e + f) N (0 ≦ e <1, 0 ≦ f ≦ 1,0 ≦ e + f ≦ 1), the first nitride 3. The heterojunction field effect transistor according to claim 1, wherein the semiconductor layer has a band gap energy larger than that of the third nitride semiconductor layer. 前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面における伝導体準位は、フェルミ準位よりも高いことを特徴とする、請求項１ないし３のいずれかに記載のヘテロ接合電界効果型トランジスタ。   4. The conductor level at the interface between the first nitride semiconductor layer and the second nitride semiconductor layer is higher than the Fermi level. Heterojunction field effect transistor. 前記第３の窒化物半導体層は、バンドギャップエネルギーがＧａＮよりも大きいことを特徴とする、請求項１ないし４のいずれかに記載のヘテロ接合電界効果型トランジスタ。   The heterojunction field effect transistor according to any one of claims 1 to 4, wherein the third nitride semiconductor layer has a band gap energy larger than that of GaN. 窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
（ａ）基板上にバッファ層である第１の窒化物半導体層を形成する工程と、
（ｂ）前記第１の窒化物半導体層上に障壁層である第２の窒化物半導体層を形成する工程と、
（ｃ）前記第２の窒化物半導体層上にチャネル層である第３の窒化物半導体層を形成する工程と、
（ｄ）前記第３の窒化物半導体層上にバリア層である第４の窒化物半導体層を形成する工程と、
を備え、
前記第１の窒化物半導体層はＡｌeＩｎfＧａ1-(e+f)Ｎ（０≦ｅ＜１、 ０≦ｆ≦１、０≦ｅ＋ｆ≦１）であり、前記第２の窒化物半導体層はＡｌＮであり、前記第３の窒化物半導体層はＡｌaＩｎbＧａ1-(a+b)Ｎ（０≦ａ＜１、０≦ｂ≦１、０≦ａ＋ｂ≦１）であり、前記第４の窒化物半導体層はＡｌcＩｎdＧａ1-(c+d)Ｎ（０≦ｃ＜１、０≦ｄ≦１、０≦ｃ＋ｄ≦１）であり、
前記第１の窒化物半導体層および前記第４の窒化物半導体層は、前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きいことを特徴とする、ヘテロ接合電界効果型トランジスタの製造方法。 A method of manufacturing a heterojunction field effect transistor made of a nitride semiconductor,
(A) forming a first nitride semiconductor layer as a buffer layer on a substrate;
(B) forming a second nitride semiconductor layer as a barrier layer on the first nitride semiconductor layer;
(C) forming a third nitride semiconductor layer as a channel layer on the second nitride semiconductor layer;
(D) forming a fourth nitride semiconductor layer as a barrier layer on the third nitride semiconductor layer;
With
The first nitride semiconductor layer is 1- Al e In f Ga (e + f) N (0 ≦ e <1, 0 ≦ f ≦ 1,0 ≦ e + f ≦ 1), the second nitride The semiconductor layer is AlN, and the third nitride semiconductor layer is Al a In b Ga 1- (a + b) N (0 ≦ a <1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1). The fourth nitride semiconductor layer is Al c In d Ga 1- (c + d) N (0 ≦ c <1, 0 ≦ d ≦ 1, 0 ≦ c + d ≦ 1),
The method for manufacturing a heterojunction field effect transistor, wherein the first nitride semiconductor layer and the fourth nitride semiconductor layer have a band gap energy larger than that of the third nitride semiconductor layer.
JP2012008101A 2012-01-18 2012-01-18 Hetero junction field effect transistor and manufacturing method of the same Pending JP2013149732A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012008101A JP2013149732A (en) 2012-01-18 2012-01-18 Hetero junction field effect transistor and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012008101A JP2013149732A (en) 2012-01-18 2012-01-18 Hetero junction field effect transistor and manufacturing method of the same

Publications (1)

Publication Number Publication Date
JP2013149732A true JP2013149732A (en) 2013-08-01

Family

ID=49046964

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012008101A Pending JP2013149732A (en) 2012-01-18 2012-01-18 Hetero junction field effect transistor and manufacturing method of the same

Country Status (1)

Country Link
JP (1) JP2013149732A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016039327A (en) * 2014-08-08 2016-03-22 古河電気工業株式会社 Nitride semiconductor device, diode, and field-effect transistor
JP2016100450A (en) * 2014-11-21 2016-05-30 三菱電機株式会社 Heterojunction field effect transistor and manufacturing method of the same
WO2017221532A1 (en) * 2016-06-24 2017-12-28 三菱電機株式会社 Heterojunction fet transistor and method for manufacturing same
JP2020072218A (en) * 2018-11-01 2020-05-07 富士通株式会社 Compound semiconductor device, high frequency amplifier, and power supply device
JP2020088270A (en) * 2018-11-29 2020-06-04 豊田合成株式会社 Method for manufacturing p-type group III nitride semiconductor
WO2021241059A1 (en) * 2020-05-29 2021-12-02 ソニーグループ株式会社 Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088426A (en) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The Semiconductor electronic device
JP2008243881A (en) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp Semiconductor device and its manufacturing method
JP2010182812A (en) * 2009-02-04 2010-08-19 Fujitsu Ltd Compound semiconductor device and method of manufacturing the same
JP2011515861A (en) * 2008-03-25 2011-05-19 ピコギガ インターナショナル Method for producing gallium nitride or a layer of gallium and aluminum nitride

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088426A (en) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The Semiconductor electronic device
JP2008243881A (en) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp Semiconductor device and its manufacturing method
JP2011515861A (en) * 2008-03-25 2011-05-19 ピコギガ インターナショナル Method for producing gallium nitride or a layer of gallium and aluminum nitride
JP2010182812A (en) * 2009-02-04 2010-08-19 Fujitsu Ltd Compound semiconductor device and method of manufacturing the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016039327A (en) * 2014-08-08 2016-03-22 古河電気工業株式会社 Nitride semiconductor device, diode, and field-effect transistor
JP2016100450A (en) * 2014-11-21 2016-05-30 三菱電機株式会社 Heterojunction field effect transistor and manufacturing method of the same
WO2017221532A1 (en) * 2016-06-24 2017-12-28 三菱電機株式会社 Heterojunction fet transistor and method for manufacturing same
JPWO2017221532A1 (en) * 2016-06-24 2019-01-31 三菱電機株式会社 Heterojunction field effect transistor and method of manufacturing the same
JP2020072218A (en) * 2018-11-01 2020-05-07 富士通株式会社 Compound semiconductor device, high frequency amplifier, and power supply device
JP7099255B2 (en) 2018-11-01 2022-07-12 富士通株式会社 Compound semiconductor equipment, high frequency amplifier and power supply equipment
JP2020088270A (en) * 2018-11-29 2020-06-04 豊田合成株式会社 Method for manufacturing p-type group III nitride semiconductor
JP7056532B2 (en) 2018-11-29 2022-04-19 豊田合成株式会社 Method for manufacturing p-type III nitride semiconductor
WO2021241059A1 (en) * 2020-05-29 2021-12-02 ソニーグループ株式会社 Semiconductor device

Similar Documents

Publication Publication Date Title
US11699748B2 (en) Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof
US9184258B2 (en) GaN based semiconductor device and method of manufacturing the same
US8035130B2 (en) Nitride semiconductor heterojunction field effect transistor having wide band gap barrier layer that includes high concentration impurity region
JP5495257B2 (en) Group III nitride field effect transistor and method of manufacturing the same
WO2010109566A1 (en) Semiconductor device and method for manufacturing same
JP5641821B2 (en) Method for manufacturing heterojunction field effect transistor
TW200950080A (en) Semiconductor device and method for manufacturing semiconductor device
TW200950081A (en) Semiconductor device and method for manufacturing semiconductor device
JP2011233612A (en) Semiconductor device and method of manufacturing the same
JP5300514B2 (en) Semiconductor device
JP2011187623A (en) Semiconductor element and manufacturing method thereof
JP2011146613A (en) Heterojunction field effect transistor, and method of manufacturing the same
JP2006253224A (en) Semiconductor device and its manufacturing method
JP2013149732A (en) Hetero junction field effect transistor and manufacturing method of the same
JP2016100450A (en) Heterojunction field effect transistor and manufacturing method of the same
KR101172857B1 (en) Enhancement normally off nitride smiconductor device and manufacturing method thereof
JP2009152353A (en) Hetero-junction field effect transistor and method of producing the same
JP5509544B2 (en) Semiconductor device and manufacturing method thereof
JP2014099523A (en) Heterojunction field effect transistor and manufacturing thereof
JP2013120871A (en) Heterojunction field effect transistor and manufacturing method therefor
JP2013055224A (en) Semiconductor device and manufacturing method therefor
JP2013225621A (en) Semiconductor device and manufacturing method of the same
JP6650867B2 (en) Method for manufacturing heterojunction field effect transistor
CN107706238B (en) HEMT device and manufacturing method thereof
JP2012209297A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131003

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150407