JP2009289827A - Semiconductor device having heterojunction and manufacturing method thereof - Google Patents

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Hiroyuki Ueda
博之 上田
Tsutomu Uesugi
勉 上杉
Toru Kachi
徹 加地
Masahiro Sugimoto
雅裕 杉本
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a heterojunction in which ON-resistance is reduced. <P>SOLUTION: The semiconductor device 10 is provided with: a semiconductor lower layer 30 made of gallium nitride; a semiconductor upper layer 40 made of gallium nitride aluminum and provided on the surface of the semiconductor lower layer 30; and an insulating gate portion 55 provided on the surface of the semiconductor upper layer 40. The semiconductor lower layer 30 and the semiconductor upper layer 40 constitute a heterojunction 72. The semiconductor upper layer 40 is a p-type and contains magnesium. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、ヘテロ接合を有する半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device having a heterojunction and a method for manufacturing the same.

非特許文献１には、窒化ガリウム（GaN）と窒化ガリウムアルミニウム（AlGaN）で構成されたヘテロ接合を有する半導体装置が開示されている。非特許文献１の半導体装置はさらに、ヘテロ接合に対向する絶縁ゲート部を備えている。非特許文献１の半導体装置では、絶縁ゲート部に印加するゲート電圧によって、ヘテロ接合に誘起される２次元電子ガス層の電子密度を制御し、オン・オフを切換える。   Non-Patent Document 1 discloses a semiconductor device having a heterojunction composed of gallium nitride (GaN) and gallium aluminum nitride (AlGaN). The semiconductor device of Non-Patent Document 1 further includes an insulated gate portion facing the heterojunction. In the semiconductor device of Non-Patent Document 1, the electron density of the two-dimensional electron gas layer induced in the heterojunction is controlled by the gate voltage applied to the insulated gate portion, and switched on and off.

M. Asif Khan, X. Hu, G. Sumin, A. Lunev, J. Yang, R. Gaska, and M.S. Shur, "AlGaN/GaN Metal Oxide Semiconductor Heterostructure Field Effect Transistor", IEEE ELECTRON DEVICE LETTERS, VOL. 21, NO.2, FEBRUARY 2000M. Asif Khan, X. Hu, G. Sumin, A. Lunev, J. Yang, R. Gaska, and MS Shur, "AlGaN / GaN Metal Oxide Semiconductor Heterostructure Field Effect Transistor", IEEE ELECTRON DEVICE LETTERS, VOL. 21 , NO.2, FEBRUARY 2000

しかしながら、非特許文献１の半導体装置では、絶縁ゲート部に正のゲート電圧を印加すると、絶縁ゲート部が接する半導体層の表面に電子が誘起され、電子の蓄積層が形成される。電子が誘起されると、ヘテロ接合にゲート電圧の影響が及び難くなり、ヘテロ接合に誘起される２次元電子ガス層の電子密度を高くすることができなくなる。このため、非特許文献１の半導体装置では、オン抵抗が高いという問題がある。   However, in the semiconductor device of Non-Patent Document 1, when a positive gate voltage is applied to the insulated gate portion, electrons are induced on the surface of the semiconductor layer in contact with the insulated gate portion, and an electron accumulation layer is formed. When electrons are induced, the gate voltage is hardly affected by the heterojunction, and the electron density of the two-dimensional electron gas layer induced at the heterojunction cannot be increased. For this reason, the semiconductor device of Non-Patent Document 1 has a problem of high on-resistance.

本発明は、オン抵抗が低減されたヘテロ接合を有する半導体装置を提供することを目的としている。   An object of the present invention is to provide a semiconductor device having a heterojunction with reduced on-resistance.

本明細書で開示される半導体装置は、半導体下層と半導体上層で構成されたヘテロ接合を有している。半導体下層は、窒化物半導体で形成されている。半導体上層も窒化物半導体で形成されているとともに、バンドギャップの幅が半導体下層と異なる。半導体上層は、半導体下層の表面に接しており、ｐ型不純物を含んでいる。半導体装置はさらに、半導体上層の表面に設けられているゲート部を備えている。ゲート部は、絶縁ゲート構造であってもよく、ショットキーゲート構造であってもよい。   The semiconductor device disclosed in this specification has a heterojunction composed of a semiconductor lower layer and a semiconductor upper layer. The semiconductor lower layer is formed of a nitride semiconductor. The semiconductor upper layer is also formed of a nitride semiconductor, and the band gap width is different from that of the semiconductor lower layer. The upper semiconductor layer is in contact with the surface of the lower semiconductor layer and contains p-type impurities. The semiconductor device further includes a gate portion provided on the surface of the semiconductor upper layer. The gate portion may have an insulated gate structure or a Schottky gate structure.

上記の半導体装置は、半導体上層にｐ型不純物が含まれていることを特徴としている。半導体上層にｐ型不純物が含まれているので、半導体上層の表層部に電子が誘起され難い。このため、ゲート部に正のゲート電圧を印加したときに、十分なゲート電圧をヘテロ接合に印加することができる。したがって、ゲート部に正のゲート電圧を印加したときに、ヘテロ接合に誘起される２次元電子ガス層の電子密度を高くすることができ、オン抵抗を低減することができる。
また、上記の半導体装置では、半導体上層にｐ型不純物が含まれているので、ゲート部に電圧を印加していない場合、フェルミ準位がヘテロ接合の井戸の伝導帯より下側に位置しており、ヘテロ接合には２次元電子ガス層が誘起されない。上記の半導体装置は、ゲート部に正のゲート電圧を印加したときに２次元電子ガス層が誘起される。即ち、上記の半導体装置はノーマリオフで動作することができる。上記の半導体装置は、ノーマリオフで動作するとともにオン抵抗が低減された形態を有している。 The semiconductor device described above is characterized in that a p-type impurity is contained in a semiconductor upper layer. Since the p-type impurity is contained in the semiconductor upper layer, electrons are hardly induced in the surface layer portion of the semiconductor upper layer. For this reason, when a positive gate voltage is applied to the gate portion, a sufficient gate voltage can be applied to the heterojunction. Therefore, when a positive gate voltage is applied to the gate portion, the electron density of the two-dimensional electron gas layer induced in the heterojunction can be increased, and the on-resistance can be reduced.
Further, in the above semiconductor device, since the p-type impurity is contained in the semiconductor upper layer, the Fermi level is located below the conduction band of the heterojunction well when no voltage is applied to the gate portion. Thus, the two-dimensional electron gas layer is not induced at the heterojunction. In the above semiconductor device, a two-dimensional electron gas layer is induced when a positive gate voltage is applied to the gate portion. That is, the semiconductor device can operate normally off. The above semiconductor device has a form in which the on-resistance is reduced while operating normally off.

本明細書で開示される半導体装置の製造方法は、結晶成長工程とゲート部形成工程を備えている。結晶成長工程では、窒化物半導体の半導体下層の表面に、バンドギャップの幅が半導体下層と異なるとともに、ｐ型不純物を含む窒化物半導体の半導体上層を結晶成長する。ゲート部形成工程では、半導体上層の表面にゲート部を形成する。   The semiconductor device manufacturing method disclosed in this specification includes a crystal growth step and a gate portion formation step. In the crystal growth step, a nitride semiconductor upper layer containing a p-type impurity and having a band gap different from that of the semiconductor lower layer is grown on the surface of the nitride semiconductor lower layer. In the gate portion forming step, a gate portion is formed on the surface of the semiconductor upper layer.

ヘテロ接合を構成する半導体上層にｐ型不純物を導入することによって、ノーマリオフ動作を実現するとともにオン抵抗が低減された半導体装置を具現化することができる。   By introducing a p-type impurity into the semiconductor upper layer constituting the heterojunction, a normally off operation and a semiconductor device with reduced on-resistance can be realized.

本明細書で開示される半導体装置の好ましい形態を列記する。
（第１形態） 窒化物半導体の一般式は、AlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）で表される。
（第２形態） 半導体上層のｐ型不純物の濃度は、３×１０18〜５×１０18cm-3が好ましい。半導体装置が良好にノーマリオフで動作する。
（第３形態） 半導体上層の厚みは、５〜３０nmが好ましい。半導体装置が良好にノーマリオフで動作する。 Preferred modes of the semiconductor device disclosed in this specification are listed.
(First Form) A general formula of a nitride semiconductor is represented by Al X Ga Y In 1-XY N (where 0 ≦ X ≦ 1, 0 ≦ Y ≦ 1, 0 ≦ 1-X−Y ≦ 1). The
The concentration of (second embodiment) semiconductor layer of p-type impurity is preferably 3 × 10 18 ~5 × 10 18 cm -3. The semiconductor device operates normally off normally.
(3rd form) As for the thickness of a semiconductor upper layer, 5-30 nm is preferable. The semiconductor device operates normally off normally.

（第１実施例）
図１に、ヘテロ接合を有する半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、基板２０と半導体下層３０と半導体上層４０を備えている。基板２０には、例えばサファイア（Al２O３）の基板が用いられている。後述するように、基板２０は、半導体下層３０及び半導体上層４０を結晶成長する際の下地層として利用される。したがって、基板２０には、サファイア以外の材料が用いられてもよい。例えば、基板２０には、シリコンカーバイト（SiC），窒化ガリウム（GaN），シリコン（Si）を用いることができる。 (First embodiment)
FIG. 1 schematically shows a cross-sectional view of a main part of a semiconductor device 10 having a heterojunction. The semiconductor device 10 includes a substrate 20, a semiconductor lower layer 30, and a semiconductor upper layer 40. As the substrate 20, for example, a sapphire (Al 2 O 3 ) substrate is used. As will be described later, the substrate 20 is used as a base layer for crystal growth of the semiconductor lower layer 30 and the semiconductor upper layer 40. Therefore, materials other than sapphire may be used for the substrate 20. For example, silicon carbide (SiC), gallium nitride (GaN), or silicon (Si) can be used for the substrate 20.

半導体下層３０は、基板２０の表面に設けられており、アンドープの窒化ガリウムで形成されている。半導体下層３０の厚みには特に制限はない。   The semiconductor lower layer 30 is provided on the surface of the substrate 20 and is made of undoped gallium nitride. The thickness of the semiconductor lower layer 30 is not particularly limited.

半導体上層４０は、半導体下層３０の表面に設けられており、マグネシウムを含む窒化ガリウムアルミニウムで形成されている。半導体上層４０のアルミニウムの含有比は、例えばX＝０．２５に調整されている。このため、半導体上層４０のバンドギャップの幅は、半導体下層３０のバンドギャップの幅よりも広い。したがって、半導体下層３０と半導体上層４０はヘテロ接合７２を形成する。このため、半導体装置１０がオン動作時には、図示７４に示すように、ヘテロ接合７２の界面に２次元電子ガス層７４が発生する。   The semiconductor upper layer 40 is provided on the surface of the semiconductor lower layer 30 and is made of gallium aluminum nitride containing magnesium. The aluminum content ratio of the semiconductor upper layer 40 is adjusted to, for example, X = 0.25. For this reason, the band gap width of the semiconductor upper layer 40 is wider than the band gap width of the semiconductor lower layer 30. Therefore, the semiconductor lower layer 30 and the semiconductor upper layer 40 form a heterojunction 72. Therefore, when the semiconductor device 10 is turned on, a two-dimensional electron gas layer 74 is generated at the interface of the heterojunction 72 as shown in FIG.

後述の製造方法で説明するように、図１の破線で囲まれた領域６２，６４は、ｎ型不純物としてシリコンを含む領域である。符号６２はドレイン領域であり、符号６４はソース領域である。シリコンは極めて高濃度に導入されるので、半導体上層４０のうちドレイン領域６２及びソース領域６４の導電型はｎ型に変化している。   As will be described later in the manufacturing method, the regions 62 and 64 surrounded by a broken line in FIG. 1 are regions containing silicon as an n-type impurity. Reference numeral 62 denotes a drain region, and reference numeral 64 denotes a source region. Since silicon is introduced at a very high concentration, the conductivity type of the drain region 62 and the source region 64 in the semiconductor upper layer 40 is changed to n-type.

半導体装置１０はさらに、半導体上層４０の表面に設けられているドレイン電極５２、絶縁ゲート部５５及びソース電極５８を備えている。ドレイン電極５２は、ドレイン領域６２に電気的に接続されている。ドレイン電極５２には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。絶縁ゲート部５５は、ゲート絶縁膜５４とゲート電極５６を備えている。ゲート絶縁膜５４の材料には酸化シリコンが用いられており、ゲート電極５６の材料にはアルミニウムが用いられている。ゲート電極５６は、ドレイン領域６２とソース領域６４の間の半導体上層４０の表面にゲート絶縁膜５４を介して対向している。ソース電極５８は、ソース領域６４に電気的に接続されている。ソース電極５８には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。   The semiconductor device 10 further includes a drain electrode 52, an insulated gate portion 55, and a source electrode 58 provided on the surface of the semiconductor upper layer 40. The drain electrode 52 is electrically connected to the drain region 62. The drain electrode 52 has a structure in which titanium / aluminum / nickel / gold is laminated. The insulated gate portion 55 includes a gate insulating film 54 and a gate electrode 56. Silicon oxide is used as the material of the gate insulating film 54, and aluminum is used as the material of the gate electrode 56. The gate electrode 56 is opposed to the surface of the semiconductor upper layer 40 between the drain region 62 and the source region 64 through the gate insulating film 54. The source electrode 58 is electrically connected to the source region 64. The source electrode 58 has a structure in which titanium / aluminum / nickel / gold are stacked.

次に、半導体装置１０の動作を説明する。
ゲート電極５６に電圧が印加されていない状態では、半導体上層４０にｐ型不純物が含まれているので、ヘテロ接合７２のフェルミ準位が上昇する。このため、ゲート電極５６に電圧が印加されていない状態では、ヘテロ接合７２に２次元電子ガス層７４が発生しない。半導体装置１０は、ノーマリオフ動作を実現する。 Next, the operation of the semiconductor device 10 will be described.
In a state where no voltage is applied to the gate electrode 56, the Fermi level of the heterojunction 72 rises because the semiconductor upper layer 40 contains p-type impurities. For this reason, the two-dimensional electron gas layer 74 is not generated in the heterojunction 72 in a state where no voltage is applied to the gate electrode 56. The semiconductor device 10 realizes a normally-off operation.

ゲート電極５６に正の電圧が印加されると、ヘテロ接合７２のフェルミ準位が低下し、ヘテロ接合７２に２次元電子ガス層７４が発生する。ソース領域６４から供給された電子は、２次元電子ガス層７４を介してドレイン領域６２に流れる。これにより、電流がドレイン領域６２とソース領域６４の間を流れ、半導体装置１０がオンする。   When a positive voltage is applied to the gate electrode 56, the Fermi level of the heterojunction 72 is lowered, and a two-dimensional electron gas layer 74 is generated at the heterojunction 72. Electrons supplied from the source region 64 flow to the drain region 62 through the two-dimensional electron gas layer 74. Thereby, a current flows between the drain region 62 and the source region 64, and the semiconductor device 10 is turned on.

図２及び図３に、半導体装置１０のシミュレーション結果を示す。シミュレーション条件は、半導体上層４０の厚みが２５nmであり、ゲート絶縁膜５４の厚みが５０nmである。半導体下層３０は窒化ガリウムであり、半導体上層４０は窒化ガリウムアルミニウムである。半導体上層４０のアルミニウムの含有比は、X＝０．２５である。   2 and 3 show the simulation results of the semiconductor device 10. The simulation condition is that the thickness of the semiconductor upper layer 40 is 25 nm and the thickness of the gate insulating film 54 is 50 nm. The semiconductor lower layer 30 is gallium nitride, and the semiconductor upper layer 40 is gallium aluminum nitride. The aluminum content of the semiconductor upper layer 40 is X = 0.25.

図２は、半導体上層４０のマグネシウム密度に対するドレイン電流・ゲート電圧特性（Id-Vg）の結果を示す。図２に示すように、マグネシウム密度が増加すると、ゲート閾値電圧が増加する。ドレイン電流が１×１０-7A／μm以下は、電流が流れていないと評価することができる。したがって、この例では、マグネシウム密度が４×１０18cm-3を超えると、ゲート閾値電圧が正になる。このため、マグネシウム密度が４×１０18cm-3を超えると、半導体装置１０をノーマリオフで動作させることができる。また、図２に示すように、ゲート電圧を２０Vまで増加させても、ドレイン電流が増加し続けている。この結果から、半導体上層４０の表層部に反転層が形成される現象が抑制され、ゲート電圧の増加に伴って２次元電子ガス層の電子密度が増加したと考えられる。 FIG. 2 shows a result of drain current / gate voltage characteristics (Id-Vg) with respect to magnesium density of the semiconductor upper layer 40. As shown in FIG. 2, as the magnesium density increases, the gate threshold voltage increases. When the drain current is 1 × 10 −7 A / μm or less, it can be evaluated that no current flows. Therefore, in this example, when the magnesium density exceeds 4 × 10 18 cm −3 , the gate threshold voltage becomes positive. For this reason, when the magnesium density exceeds 4 × 10 18 cm −3 , the semiconductor device 10 can be operated normally off. In addition, as shown in FIG. 2, the drain current continues to increase even when the gate voltage is increased to 20V. From this result, it is considered that the phenomenon that the inversion layer is formed in the surface layer portion of the semiconductor upper layer 40 is suppressed, and the electron density of the two-dimensional electron gas layer is increased as the gate voltage is increased.

図３に、ゲート電圧に対する電子密度の結果を示す。図３に示す結果は、半導体上層４０のマグネシウム密度が５×１０18cm-3の例を示す。また、図中３０は半導体下層３０の範囲を示しており、図中４０は半導体上層４０の範囲を示している。
図３に示すように、ゲート電圧が０V，５V，１０Vの範囲では、半導体下層３０及び半導体上層４０の電子密度は変化していない。ゲート電圧が０V，５V，１０Vの範囲では、半導体装置１０はオフのままである。ゲート電圧が１５V，２０Vの範囲では、半導体下層３０及び半導体上層４０の電子密度が増加している。ゲート電圧が１５V，２０Vの範囲では、半導体装置１０はオンする。
図２及び図３に示すシミュレーション結果から、半導体装置１０はノーマリオフで動作し、オン抵抗が低減された形態であることが確認された。 FIG. 3 shows the result of the electron density with respect to the gate voltage. The result shown in FIG. 3 shows an example in which the magnesium density of the semiconductor upper layer 40 is 5 × 10 18 cm −3 . In the figure, 30 indicates the range of the semiconductor lower layer 30, and 40 in the figure indicates the range of the semiconductor upper layer 40.
As shown in FIG. 3, the electron density of the semiconductor lower layer 30 and the semiconductor upper layer 40 does not change when the gate voltage is in the range of 0V, 5V, and 10V. In the range where the gate voltage is 0V, 5V, and 10V, the semiconductor device 10 remains off. When the gate voltage is in the range of 15V and 20V, the electron density of the semiconductor lower layer 30 and the semiconductor upper layer 40 is increased. When the gate voltage is in the range of 15V and 20V, the semiconductor device 10 is turned on.
From the simulation results shown in FIGS. 2 and 3, it was confirmed that the semiconductor device 10 operates normally off and has a reduced on-resistance.

半導体装置１０は、半導体上層４０にｐ型不純物が設けられていることを特徴としている。これにより、半導体装置１０は、以下の効果を奏することができる。
（１）ゲート電極５６に正のゲート電圧を印加したとしても、半導体上層４０の表層部には反転層が形成され難い。このため、ゲート電極５６に印加された正のゲート電圧は、ヘテロ接合に影響を及ぼし、ヘテロ接合に誘起される２次元電子ガス層の電子密度を高くする。このため、半導体装置１０は、ゲート電圧が正の範囲において、オン抵抗が低減される。
（２）半導体上層４０に含まれるｐ型不純物の濃度を調整することによって、ゲート閾値電圧を調整することができる。また、半導体上層４０の厚みを調整することによっても、ゲート閾値電圧を調整することができる。 The semiconductor device 10 is characterized in that a p-type impurity is provided in the semiconductor upper layer 40. Thereby, the semiconductor device 10 can have the following effects.
(1) Even if a positive gate voltage is applied to the gate electrode 56, it is difficult to form an inversion layer on the surface layer portion of the semiconductor upper layer 40. For this reason, the positive gate voltage applied to the gate electrode 56 affects the heterojunction and increases the electron density of the two-dimensional electron gas layer induced in the heterojunction. For this reason, the on-resistance of the semiconductor device 10 is reduced when the gate voltage is in a positive range.
(2) The gate threshold voltage can be adjusted by adjusting the concentration of the p-type impurity contained in the semiconductor upper layer 40. Also, the gate threshold voltage can be adjusted by adjusting the thickness of the semiconductor upper layer 40.

（半導体装置１０の製造方法）
図４〜図７を参照して、半導体装置１０の製造方法を説明する。
まず、図４に示すように、サファイアの基板２０を用意する。次に、図５に示すように、MOCVD（Metal Organic Chemical Vapor Deposition：有機金属気相成長）技術を利用して、基板２０の表面に半導体下層３０を結晶成長する。原料ガスには、トリメチルガリウム（TMGa）、アンモニアガス（NH3）が用いられる。 (Manufacturing method of the semiconductor device 10)
A method for manufacturing the semiconductor device 10 will be described with reference to FIGS.
First, as shown in FIG. 4, a sapphire substrate 20 is prepared. Next, as shown in FIG. 5, the semiconductor lower layer 30 is crystal-grown on the surface of the substrate 20 using MOCVD (Metal Organic Chemical Vapor Deposition) technology. Trimethyl gallium (TMGa) and ammonia gas (NH 3 ) are used as the source gas.

次に、図６に示すように、MOCVD技術を利用して、半導体下層３０の表面に半導体上層４０を結晶成長する。原料ガスにはトリメチルガリウム（TMGa）、トリメチルアルミニウム（TMAl）、アンモニアガス（NH3）が用いられ、ｐ型ドーパントガスにはビスシクロペンタジエニルマグネシウム（Cp2Mg）が用いられる。 Next, as shown in FIG. 6, the semiconductor upper layer 40 is crystal-grown on the surface of the semiconductor lower layer 30 using the MOCVD technique. Trimethyl gallium (TMGa), trimethyl aluminum (TMAl), and ammonia gas (NH 3 ) are used as the source gas, and biscyclopentadienyl magnesium (Cp 2 Mg) is used as the p-type dopant gas.

次に、図７に示すように、イオン注入技術を利用して、半導体上層４０の表面からドレイン領域６２及びソース領域６４に向けてシリコンを導入する。シリコンのイオン注入条件は、例えばドーズ量が３×１０15cm-2であり、打ち込みエネルギーが３０keVである。その後に、活性化アニール処理を実施する。活性化アニール条件は、例えばアンモニアガス（NH3）中で１０００℃である。 Next, as shown in FIG. 7, silicon is introduced from the surface of the semiconductor upper layer 40 toward the drain region 62 and the source region 64 by using an ion implantation technique. The silicon ion implantation conditions are, for example, a dose of 3 × 10 15 cm −2 and an implantation energy of 30 keV. Thereafter, an activation annealing process is performed. The activation annealing condition is, for example, 1000 ° C. in ammonia gas (NH 3 ).

次に、半導体上層４０の表面にゲート絶縁膜５４を形成した後に、ドレイン領域６２及びソース領域６４の表面を被覆するゲート絶縁膜５４の一部を除去する。次に、除去した部分にドレイン電極５２及びソース電極５８を形成する。最後に、ゲート絶縁膜５４の表面にゲート電極５６を形成する。これらの工程を経て、図１に示す半導体装置１０を製造することができる。   Next, after forming the gate insulating film 54 on the surface of the semiconductor upper layer 40, a part of the gate insulating film 54 covering the surfaces of the drain region 62 and the source region 64 is removed. Next, the drain electrode 52 and the source electrode 58 are formed in the removed part. Finally, a gate electrode 56 is formed on the surface of the gate insulating film 54. Through these steps, the semiconductor device 10 shown in FIG. 1 can be manufactured.

（第２実施例）
図８に、半導体装置１００の要部断面図を模式的に示す。図１に示す半導体装置１０と共通する構成要素に関しては同一符号を付し、その説明を省略する。半導体装置１００は、縦型素子であると点で図１に示す半導体装置１０と相違する。本明細書で開示される技術は、縦型素子にも適用可能である。 (Second embodiment)
FIG. 8 schematically shows a cross-sectional view of the main part of the semiconductor device 100. Constituent elements common to the semiconductor device 10 shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. The semiconductor device 100 is different from the semiconductor device 10 shown in FIG. 1 in that it is a vertical element. The technology disclosed in this specification can also be applied to a vertical element.

半導体装置１００は、低抵抗なｎ型の窒化ガリウムの基板１２０Ａと、その基板１２０Ａ上に成長した窒化ガリウム結晶層１２０Bと、基板１２０Ａの裏面に設けられているドレイン電極１５２を備えていることを特徴としている。窒化ガリウム結晶層１２０Ｂは、シリコンを含むｎ型領域１２１とマグネシウムを含むｐ型領域１２２で構成されている。ｎ型領域１２１のシリコン濃度は、約１×１０16cm-3である。ｐ型領域１２２は、ｎ型領域１２１上に分散して設けられている。隣接するｐ型領域１２２の間には、ｎ型領域１２１の一部が形成されている。ｐ型領域１２２は、ｎ型の窒化ガリウム結晶層１２０Ｂの表層部にマグネシウムをイオン注入することで形成することができる。ドレイン電極１５２には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。 The semiconductor device 100 includes a low-resistance n-type gallium nitride substrate 120A, a gallium nitride crystal layer 120B grown on the substrate 120A, and a drain electrode 152 provided on the back surface of the substrate 120A. It is a feature. The gallium nitride crystal layer 120B is composed of an n-type region 121 containing silicon and a p-type region 122 containing magnesium. The silicon concentration of the n-type region 121 is about 1 × 10 16 cm −3 . The p-type region 122 is distributed on the n-type region 121. Part of the n-type region 121 is formed between adjacent p-type regions 122. The p-type region 122 can be formed by ion-implanting magnesium into the surface layer portion of the n-type gallium nitride crystal layer 120B. For the drain electrode 152, a structure in which titanium / aluminum / nickel / gold is laminated is used.

半導体装置１００では、隣接するｐ型領域１２２の間のｎ型領域１２１を電流が流れることによって、ドレイン電極１５２とソース電極５８の間を縦方向に導通する。半導体装置１００がオフすると、ｐ型領域１２２から伸びる空乏層によって、ｎ型領域１２１及び半導体下層３０の広い範囲が空乏化される。このため、半導体装置１００は、高い耐圧を実現することができる。   In the semiconductor device 100, a current flows through the n-type region 121 between the adjacent p-type regions 122, whereby the drain electrode 152 and the source electrode 58 are electrically connected in the vertical direction. When the semiconductor device 100 is turned off, the wide range of the n-type region 121 and the semiconductor lower layer 30 is depleted by the depletion layer extending from the p-type region 122. For this reason, the semiconductor device 100 can achieve a high breakdown voltage.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

第１実施例の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of 1st Example is typically shown. 第１実施例の半導体装置のマグネシウム密度に対するドレイン電流・ゲート電圧特性（Id-Vg）の結果を示す。The result of drain current and gate voltage characteristics (Id-Vg) with respect to magnesium density of the semiconductor device of the first embodiment is shown. 第１実施例のゲート電圧に対する電子密度の結果を示す。The result of the electron density with respect to the gate voltage of 1st Example is shown. 第１実施例の半導体装置の第１の製造過程を示す。1 shows a first manufacturing process of a semiconductor device according to a first embodiment; 第１実施例の半導体装置の第２の製造過程を示す。2 shows a second manufacturing process of the semiconductor device of the first embodiment. 第１実施例の半導体装置の第３の製造過程を示す。3 shows a third manufacturing process of the semiconductor device according to the first embodiment. 第１実施例の半導体装置の第４の製造過程を示す。4 shows a fourth manufacturing process of the semiconductor device according to the first embodiment. 第２実施例の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of 2nd Example is shown typically.

符号の説明Explanation of symbols

３０：半導体下層
４０：半導体上層
５４：ゲート絶縁膜
５５：絶縁ゲート部
５６：ゲート電極
７２：ヘテロ接合 30: Semiconductor lower layer 40: Semiconductor upper layer 54: Gate insulating film 55: Insulated gate portion 56: Gate electrode 72: Heterojunction

Claims (2)

ヘテロ接合を有する半導体装置であって、
窒化物半導体の半導体下層と、
半導体下層の表面に接しており、バンドギャップの幅が半導体下層と異なるとともに、ｐ型不純物を含む窒化物半導体の半導体上層と、
半導体上層の表面に設けられているゲート部と、を備える半導体装置。 A semiconductor device having a heterojunction,
A nitride semiconductor underlayer, and
The semiconductor upper layer is in contact with the surface of the semiconductor lower layer, the band gap is different from that of the semiconductor lower layer, and includes a semiconductor upper layer of a nitride semiconductor containing a p-type impurity,
And a gate portion provided on the surface of the semiconductor upper layer. ヘテロ接合を有する半導体装置を製造する方法であって、
窒化物半導体の半導体下層の表面に、バンドギャップの幅が半導体下層と異なるとともに、ｐ型不純物を含む窒化物半導体の半導体上層を結晶成長する工程と、
半導体上層の表面にゲート部を形成する工程と、を備えている製造方法。 A method for manufacturing a semiconductor device having a heterojunction, comprising:
A step of crystal-growing a semiconductor upper layer of a nitride semiconductor containing a p-type impurity and having a band gap width different from that of the semiconductor lower layer on the surface of the semiconductor lower layer of the nitride semiconductor;
And a step of forming a gate portion on the surface of the semiconductor upper layer.
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