JP2016006710A5 - - Google Patents

Claims (9)

1. メモリセルを有する回路と、
   リフレッシュタイミング判定ユニットと、
   パワー管理ユニットと、
   パワースイッチと、を有し、
   前記メモリセルを有する回路は、第１のキャパシタと、前記第１のキャパシタにデータに応じた電位を与えることのできる第１のトランジスタと、を有し、
   前記リフレッシュタイミング判定ユニットは、第２のキャパシタと、第２のトランジスタと、比較回路と、を有し、
   前記パワースイッチは、前記メモリセルを有する回路への電源供給を制御する機能を有し、
   前記第２のキャパシタの第１の電極は、前記第２のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
   前記比較回路には、前記第２のキャパシタの第１の電極の電位に応じて変動する第１の電位と、第２の電位とが入力され、
   前記比較回路は、前記第１の電位と前記第２の電位とを比較することで、出力電位を変化させ、
   前記第２の電位は、前記メモリセルを有する回路に電源が供給されているか否かにより異なる値となり、
   前記出力電位は、第１の信号として出力され、
   前記パワースイッチは、前記第１の信号により制御され、
   前記パワースイッチがオンとなることにより前記メモリセルを有する回路に電源が供給されると、前記メモリセルのデータがリフレッシュされ、
   前記パワー管理ユニットは、前記メモリセルを有する回路から送信される第２の信号に応じて、前記第２のトランジスタのソース電極又はドレイン電極の他方の電位、及び前記第２のトランジスタのゲート電極の電位を変化させるように設定されている半導体装置。
2. 請求項１において、
   前記第２のトランジスタのソース電極又はドレイン電極の他方の電位は、前記第２のトランジスタのゲート電極の電位と常に実質的に等しくなるように設定されている半導体装置。
3. 請求項１又は請求項２において、
   前記半導体装置は、前記パワー管理ユニットへの電源供給を制御する第２のパワースイッチを有し、
   前記第２のパワースイッチは、前記第１の信号により制御されるように設定されている半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記メモリセルを有する回路は、メモリ又はプロセッサのいずれかである半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記半導体装置は、前記メモリセルを有する回路の電源供給を制御する第３のパワースイッチを有し、
   前記第３のパワースイッチは、前記第１の信号とは独立して制御されるように設定されている半導体装置。
6. 請求項１乃至請求項４のいずれか一において、
   前記パワー管理ユニットには、前記第１の信号とは独立した第３の信号が入力され、
   前記パワー管理ユニットは、前記第３の信号によって前記第２の電位を変化させることにより前記出力電位を変化させて、前記パワースイッチがオンとされるように設定されている半導体装置。
7. 請求項１乃至請求項４のいずれか一において、
   前記リフレッシュタイミング判定ユニットは、論理ゲートを有し、
   前記論理ゲートには、前記第１の信号とは独立した第３の信号が入力され、
   前記論理ゲートには、前記出力信号が入力され、
   前記第１の信号は、前記論理ゲートの出力に応じたものとなるように設定されている半導体装置。
8. 請求項１乃至請求項７のいずれか一において、
   前記半導体装置は、第２の論理ゲートと、複数の前記リフレッシュタイミング判定ユニットとを有し、
   前記複数のリフレッシュタイミング判定ユニットの出力が前記第２の論理ゲートに入力され、
   前記第２の論理ゲートの出力が、前記第１の信号となるように設定されている半導体装置。
9. 請求項１乃至請求項８のいずれか一において、
   前記第１のトランジスタおよび前記第２のトランジスタは、それぞれ、第１の酸化物半導体と、前記第１の酸化物半導体上の第２の酸化物半導体と、
   前記第１の酸化物半導体と前記第２の酸化物半導体を覆う膜状の第３の酸化物半導体と、
   前記第３の酸化物半導体を覆うゲート絶縁膜と、
   前記ゲート絶縁膜を介して、前記第３の酸化物半導体と向き合うゲート電極と、を有し、
   前記第１の酸化物半導体のバンドギャップと前記第３の酸化物半導体のバンドギャップとは、いずれも、前記第２の酸化物半導体のバンドギャップよりも大きく、
   前記第１の酸化物半導体の電子親和力と前記第３の酸化物半導体の電子親和力とは、いずれも、前記第２の酸化物半導体の電子親和力よりも小さいことを特徴とする半導体装置。