JP2002269979A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で高信頼で大記憶容量化を実現
し、使い勝手のよい半導体装置を提供する。 【解決手段】 第１及び第２電極を有する容量と、複数
のワード線のうちの対応するワード線に接続された制御
端子と上記第１電極及び複数のビット線のうちの対応す
るビット線との間に接続された電流経路とを有するスイ
ッチ素子とを有するメモリセルの複数を１つの半導体基
板上に含み、上記スイッチ素子の電流経路は、上記半導
体基板に垂直な方向であり、かかるメモリセルと同一の
構造からなるダミーセルを用い、その情報保持電圧をモ
ニタして上記メモリセルのリフレッシュ周期を設定する
ことにより、メモリセルのデータ保持時間に対応した周
期でのリフレッシュ動作によって、簡単な構成で高信頼
で大記憶容量化と使い勝手のよいメモリ回路を実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、高信頼で大記憶容量の半導体メモリ回路を備えたも
のに利用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体メモリには大別してＲＡＭ（ラン
ダムアクセスメモリ）とＲＯＭ（リードオンメモリ）が
ある。なかでも計算機の主記憶として最も大量に使われ
るのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を
蓄えるメモリセルは、一つの蓄積静電容量（キャパシ
タ）とそれに電荷を蓄え読み出すトランジスタから構成
される。このメモリはＲＡＭとして最小の構成要素で実
現されるため、大規模化に適している。従って相対的に
安価で大量に生産されてきた。

【０００３】従来のＤＲＡＭでは、メモリセル内に存在
するｐｎ接合（リーク）電流によってキャパシタに蓄え
られた情報電荷は消失してしまう。そこで消失する前に
メモリセルを周期的にリフレッシュ（再生書きこみ）動
作をさせて記憶情報を保持させる。この周期はリフレッ
シュ時間と称し、現状では１００ｍｓ程度であるが、記
憶容量が増大するにつれてますま長くする必要がある。
すなわちリーク電流を抑える必要があるが、これは素子
の微細化とともにますます困難になってきている。リフ
レッシュ動作を省略する技術として、本願出願人におい
てはＰＬＥＤメモリを特願平１０−２８０６６３号によ
り提案している。

【０００４】ＰＬＥＤトランジスタは、積層した例えば
５層のポリシリコンの両側に酸化膜を介してゲート電極
が配置されている縦型構造であり、両側のポリシリコン
で形成されたゲート電極が一体で形成され常に等電位で
ある。トランジスタのドレイン−とソース間に設けられ
たポリシリコンをきわめて低濃度リンがドープされたイ
ントリンシックポリシリコン（intrinsic poly Si ）で
トランジスタの基板（チャネル）を構成し、各イントリ
ンシックポリシリコン間には、例えば薄いシリコン窒化
膜から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。中央部には、トンネ
ル膜を形成し、トランジスタのオフ電流を小さく抑える
ようにしている。すなわちオフ状態にあるトランジスタ
内のポリシリコンで発生した正孔あるいは電子が、電流
となってドレイン・ソース間を流れないようにするスト
ッパーの役割を持たせることによってリーク電流を理論
的にはゼロにすることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、現在の
製造技術のもとでは、上記のようなＰＬＥＤトランジス
タを形成した場合、上記ドレイン・ソース間のイントリ
ンシックポリシリコンあるいはトンネル膜に生じる欠陥
を理論上のようにリーク電流を無視することができない
ことが考えられる。したがって、前記のようにリーク電
流がゼロとなるようなＰＬＥＤトランジスタの特徴を生
かしたメモリ回路を得るには、ＰＬＥＤトランジスタの
製造技術のいっそうの改善を待たなければならないであ
ろう。

【０００６】そこで、本願発明者においては、上記ＰＬ
ＥＤトランジスタに生じる欠陥を前提としたメモリ回路
を構成することを考えた。つまり、ＰＬＥＤトランジス
タのリーク電流によって容量に保持された情報電圧が失
われるので、リフレッシュ動作によって、メモリセルの
情報電圧が失われる前に、それを読み出して増幅しても
との情報電圧に戻せばよい。しかしながら、ＰＬＥＤト
ランジスタの欠陥によるリーク電流は、ＭＯＳＦＥＴを
スイッチ素子とする公知のＤＲＡＭでのリーク電流経路
そのものが異なり、仮に公知のＤＲＡＭのリフレッシュ
制御回路をそのまま流用すると、ＭＯＳＦＥＴを用いた
場合の情報保持電圧に対応した比較的短い周期でリフレ
ッシュ動作を行うこととなり、ＰＬＥＤトランジスタの
特徴である長い情報保持時間に適合させることが困難と
なる。

【０００７】この発明の目的は、簡単な構成で高信頼で
大記憶容量化を実現した半導体メモリ回路を備えた半導
体装置を提供することにある。この発明の他の目的は、
高信頼で大記憶容量化を実現ししつつ、使い勝手のよい
半導体装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１及び第２電極を有する容量と、複
数のワード線のうちの対応するワード線に接続された制
御端子と上記第１電極及び複数のビット線のうちの対応
するビット線との間に接続された電流経路とを有するス
イッチ素子とを有するメモリセルの複数を１つの半導体
基板上に含み、上記スイッチ素子の電流経路は、上記半
導体基板に垂直な方向であり、かかるメモリセルと同一
の構造からなるダミーセルを用い、その情報保持電圧を
モニタして上記メモリセルのリフレッシュ周期を設定す
る。

【０００９】

【発明の実施の形態】図１と図２には、この発明に係る
半導体記憶装置として構成される半導体装置の一実施例
の回路図が示されている。この実施例の半導体記憶装置
は、特に制限されないが、メモリアレイがワード線方向
に対して複数に分割され、同様にビット線方向にも複数
に分割される。かかる分割されたワード線、ビット線に
対応してメモリマットＭＥＭＯＲＹ−ＭＡＴが設けられ
るという、いわゆる階層ワード線方式、階層ビット線方
式とされる。

【００１０】上記メモリマットＭＥＭＯＲＹ−ＭＡＴを
挟んでセンスアンプＳＡ及びワードドライバＷＤに囲ま
れるよう配置とされる。同図では、メモリマットＭＥＭ
ＯＲＹ−ＭＡＴに対して設けられるセンスアンプＳＡの
うち、一方のみが示されている。上記センスアンプＳＡ
と上記ワードドライバＷＤの交差部とされて、例えばセ
ンスアンプの駆動回路ＳＤＶ等が設けられる。上記セン
スアンプＳＡに設けられる単位増幅回路ＵＳＡは、図２
に示すようにシェアードセンス方式により構成され、セ
ンスアンプの単位増幅回路ＵＳＡを中心にして左右に相
補ビット線が設けられ、左右いずれかのメモリマットＭ
ＥＭＯＲＹ−ＭＡＴの相補ビット線ＢＬ，ＢＬＢに選択
的に接続される。

【００１１】ワードドライバＷＤは、図１に示すように
ワード線ＷＬの選択信号／非選択信号を形成する。前記
のような階層ワード線方式においては、同図では省略さ
れていが、メインワード線の数を減らすために、言い換
えるならば、メインワード線の配線ピッチを緩やかにす
るために、特に制限されないが、１つのメインワード線
に対して、相補ビット線方向に複数からなるワード線を
配置させる。ワードドライバＷＤは、このように相補ビ
ット線方向に対して複数本ずつが割り当てられたワード
線ＷＬの中から１本のワード線ＷＬを選択する機能を持
つ。このため、ワードドライバＷＤは、メインワード線
と複数のワード選択線の中から１つを選択するワード線
選択信号とによりワード線ＷＬを選択する。

【００１２】メモリセルは、図１に示すように上記ワー
ド線ＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方の
ビット線ＢＬとの間に設けら、ＰＬＥＤトランジスタか
らなるスイッチ素子ＰＤと、記憶用の容量Ｃから構成さ
れる。スイッチ素子ＰＤの制御端子（ゲート）はワード
線ＷＬに接続され、このスイッチ素子のドレインがビッ
ト線ＢＬに接続され、ソースに記憶用の容量Ｃの一方の
電極が接続される。容量Ｃの他方の電極は、共通化され
てプレート電圧ＶＰＬＴが与えられる。

【００１３】上記センスアンプＳＡを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線ＢＬ（又はＢＬＢ）に与えられるハイ
レベルは、上記内部電圧ＶＤＬレベルにされる。したが
って、上記ワード線ＷＬの選択レベルに対応した高電圧
ＶＰＰはＶＤＬ＋Ｖth＋αにされる。ここで、ＶthはＰ
ＬＥＤトランジスタのしきい値電圧である。

【００１４】図２に示すように、センスアンプの単位回
路は、ゲートとドレインとが交差接続されてラッチ形態
にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ１５，Ｑ
１６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥ
ＴＱ１７，Ｑ１８から構成される。Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１とＱ１６のソースは、共通ソース線ＮＣＳ
に接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ１
８のソースは、共通ソース線ＰＣＳに接続される。上記
共通ソース線ＮＣＳとＰＣＳには、前記交差領域に設け
られるパワースイッチＭＯＳＦＥＴが接続される。

【００１５】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ１５とＱ１６のソースが接続された共
通ソース線ＮＣＳには、上記交差領域に設けられたセン
スアンプ駆動回路ＳＤＶにより駆動される。つまり、セ
ンスアンプ活性化信号ＳＡＮを受けるＮチャンネル型の
パワースイッチＭＯＳＦＥＴにより、上記共通ソース線
ＮＣＳに接地電位に対応した動作電圧ＶＳＳが与えられ
る。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ１７とＱ
１８のソースが接続された共通ソース線ＰＣＳには、同
様に上記交差領域に設けられたセンスアンプ駆動回路Ｓ
ＤＶのＰチャンネル型のパワースイッチＭＯＳＦＥＴに
より降圧電圧ＶＤＬが与えられる。

【００１６】上記センスアンプの単位回路ＵＳＡの一対
の入出力ノードには、相補ビット線を短絡させるイコラ
イズＭＯＳＦＥＴＱ２１と、相補ビット線にハーフプリ
チャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴ
Ｑ１９とＱ２０からなるプリチャージ回路（又はイコラ
イズ回路）が設けられる。これらのＭＯＳＦＥＴＱ１９
〜Ｑ２１のゲートは、共通にプリチャージ（イコライ
ズ）信号ＢＬＥＱが供給される。このプリチャージ信号
ＢＬＥＱを形成するドライバ回路は、上記交差領域に設
けられたＣＭＯＳインバータ回路により構成される。メ
モリアクセスの開始時にワード線選択タイミングに先行
して、各交差領域に分散して設けられたインバータ回路
を通して上記プリチャージ回路を構成するＭＯＳＦＥＴ
Ｑ１９〜Ｑ２１を高速に切り替える。

【００１７】センスアンプの単位回路ＵＳＡは、シェア
ードスイッチＭＯＳＦＥＴＱ１１とＱ１２を介して図左
側のメモリマット相補ビット線ＢＬ，ＢＬＢと接続さ
れ、シェアードスイッチＭＯＳＦＥＴＱ１とＱ１４を介
して同図右側のメモリマット同様な相補ビット線ＢＬ，
ＢＬＢ（図示せず）に接続される。スイッチＭＯＳＦＥ
ＴＱ２２とＱ２３は、カラムスイッチ回路を構成するも
のであり、カラム選択信号ＹＳが選択レベル（ハイレベ
ル）にされるとオン状態となり、上記センスアンプの単
位回路ＵＳＡの一対の入出力ノードとローカル入出力線
ＬＩＯとを接続させる。センスアンプ部には、同様なロ
ーカル入出力線ＬＩＯＴ０とＬＩＯＢ０が設けられる。

【００１８】上記シェアードスイッチ回路は、例えば左
側のメモリマットのワード線ＷＬが選択されたときに
は、信号ＳＨＬのハイレベルにより左側のシェアードス
イッチＭＯＳＦＥＴＱ１１とＱ１２はオン状態のままに
し、信号ＳＨＲのロウレベルにより右側シェアードスイ
ッチＭＯＳＦＥＴＱ１３とＱ１４とをオフ状態にさせ
る。逆に、右側のメモリマットのワード線ＷＬが選択さ
れたときには、センスアンプの右側のシェアードスイッ
チＭＯＳＦＥＴＱ２３とＱ２４はオン状態のままにし、
左側シェアードスイッチＭＯＳＦＥＴＱ１１とＱ１２と
をオフ状態にさせる。これにより、センスアンプでは、
選択された側のメモリマットの相補ビット線ＢＬ，ＢＬ
Ｂの信号の増幅を行うものである。

【００１９】センスアンプ（ＵＳＡ）の入出力ノード
は、例えば左側のメモリマットのワード線ＷＬが選択さ
れたなら、上記左側の相補ビット線ＢＬ，ＢＬＢとの接
続が維持されて、選択されたワード線ＷＬに接続された
メモリセルの微小信号を増幅し、上記カラムスイッチ回
路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ
に伝える。上記ローカル入出力線ＬＩＯは、図示しない
けれどれも、交差領域にに設けられたＮチャンネル型Ｍ
ＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭ
ＯＳスイッチ回路を介して、図示しないメインアンプ及
びライトアンプに接続されるメイン入出力線ＭＩＯに接
続される。このメイン入出力線ＭＩＯは、ビット線の延
長方向にワードドライバＷＤに沿って延長される。

【００２０】図１に示すようにメモリマットＭＥＭＯＲ
Ｙ−ＭＡＴの両側に設けられたワードドライバＷＤは、
ワード線ＷＬの両端に交互に分散して配置される。これ
により、メモリセルの配置に対応して高密度に配列され
るワード線ＷＬのピッチと、それを駆動するワードドラ
イバを構成するＰチャンネル型ＭＯＳＦＥＴＱ１とＮチ
ャンネル型ＭＯＳＦＥＴＱ２を含むようなワードドライ
バとのピッチを合わせるようにすることができる。上記
Ｐチャンネル型ＭＯＳＦＥＴＱ１のソースが接続される
オン電圧ＶＯＮは、前記昇圧電圧ＶＰＰに対応した動作
電圧ＶＰＰが供給される。

【００２１】上記Ｎチャンネル型ＭＯＳＦＥＴＱ２のソ
ースが接続されるオフ電圧ＶＯＦＦは、特に制限されな
いが、切替回路ＳＷを介して接地電位ＶＳＳ又は基板電
圧ＶＢＢが供給される。この実施例では、データ保持モ
ードでワード線ＷＬの電圧を負電圧にしてメモリセルの
情報保持時間を長くするようにするものである。つま
り、ワード線ＷＬの非選択レベルとしての動作電圧端子
ＯＦＦに伝えられる電圧が、回路の接地電位ＶＳＳと、
基板バイアス電圧回路ＶＢＢで形成された負電圧とのい
ずれかが切替回路ＳＷを介して供給される。

【００２２】切替回路ＳＷは、動作モード信号ＭＯＤＥ
を受けてメモリセルへの書き込みや読み出しが許可され
る通常動作モードのときには上記回路の接地電位ＶＳＳ
を供給し、メモリセルへの選択的な書き込みや読み出し
動作が停止されてデータ保持動作のみを行うデータ保持
モードのときには負電圧ＶＢＢを供給する。このような
負電圧を制御端子に供給することにより、ＰＬＥＤトラ
ンジスタの欠陥等により生じるデータ保持モードでのリ
ーク電流を大幅に低減でき、前記論理値に近ずけること
ができる。これにより、データ保持モードでのメモリセ
ルのリフレッシュ周期を大幅に長くすることができ、デ
ータ保持モードでの消費電流を減少させることができ
る。もちろん、上記切替回路ＳＷを省略して、データ保
持モードでもワード線ＷＬのオフ電圧を通常動作と同じ
くＶＳＳとしてもよい。

【００２３】更に、切替回路ＳＷに対して、同図の接地
電位ＶＳＳに代えて基板電圧ＶＢＢ１とし、基板電圧Ｖ
ＢＢに対して基板電圧ＶＢＢ２を供給するようにするも
のであってもよい。これにより、ワードドライバＷＤ
は、動作モード信号ＭＯＤＥに対応して通常動作のとき
にはワード線ＷＬの非選択レベル、つまりオフ電圧ＶＯ
ＦＦを接地電位ＶＳＳ又は負電圧ＶＢＢ１とし、データ
保持モードのときにはワード線ＷＬの非選択レベル、つ
まりオフ電圧ＶＯＦＦを接地電位ＶＢＢ又は負電圧ＶＢ
Ｂ２に切り替えるようしてもよい。

【００２４】図３には、この発明に係る半導体記憶装置
の動作の一例を説明するための波形図が示されている。
この実施例は、前記のようにワード線ＷＬのオフ電圧を
ＶＢＢ１とＶＢＢ２に切り替える例に対応している。動
作モード信号ＭＯＤＥがロウレベルのときには通常動作
モードとされ、信号ＢＬＥＱのロウレベルによりプリチ
ャージ動作が終了して、相補ビット線ＢＬ，ＢＬＢは、
フローティング状態で等しいプリチャージレベルに維持
される。

【００２５】ワード線ＷＬは、通常動作モードでのオフ
電圧ＶＯＦＦ（ＶＢＢ１）に対応した約−１．５Ｖから
オン電圧ＶＯＮ（ＶＰＰ）に対応した約３Ｖのようなハ
イレベルにされる。これにより、ＦＬＥＤトランジスタ
ＰＤがオン状態となり、容量Ｃとビット線ＢＬとが接続
され、同図のように蓄積ノードＳＮの電位がハイレベル
ＶＤＬのとき、かかる電圧ＶＤＬに対応した電荷とビッ
ト線ＢＬのプリチャージによる電荷とのチャージシェア
によりビット線ＢＬの電位は容量Ｃの記憶電荷に対応し
て例えば微小電圧だけハイレベルに変化する。

【００２６】信号ＳＡＮがハイレベルとなり（図示しな
いが信号ＳＡＰがロウレベルとなって）センスアンプＳ
Ａが活性化されて上記ビット線ＢＬＢとＢＬの電位差を
増幅し、ＶＤＬに対応したハイレベルとＶＳＳに対応し
たロウレベルに増幅する。この増幅されたビット線ＢＬ
のハイレベル（ＶＤＬ）は、上記オン状態のＰＬＥＤト
ランジスタＰＤを介して容量Ｃに再書き込みされる。読
み出し動作なら、かかるセンスアンプの増幅信号がカラ
ムスイッチ回路、ローカル入出力線ＬＩＯ及びメインＩ
Ｏ線ＭＩＯを通してメインアンプに伝えられて増幅さ
れ、出力回路を通して外部端子から読み出し信号として
出力される。書き込み動作なら、書き込み信号に対応し
て上記ビット線ＢＬとＢＬＢの電位が決定され、それが
メモリセルの容量Ｃに書き込まれる。

【００２７】上記読み出し動作又は書き込み動作が終了
すると、信号ＳＡＮがロウレベル（ＳＡＰがハイレベ
ル）となってセンスアンプの動作が停止され、ワード線
ＷＬはオフ電圧ＶＯＦＦに対応したロウレベル（ＶＢＢ
１）にされて、上記ＰＬＥＤトランジスタＰＤがオフ状
態にされる。そして、信号ＢＬＥＱがハイレベルにされ
て、相補ビット線ＢＬとＢＬＢとが短絡されてハーフプ
リチャージレベルに戻される。

【００２８】動作モード信号ＭＯＤＥのハイレベルによ
ってデータ保持モードとされると、に示すようにワー
ド線ＷＬのオフ電圧はＶＢＢ１からＶＢＢ２のように低
い電圧に切り替えられる。これにより、ＰＬＥＤトラン
ジスタＰＤのゲート，ソース間には−３Ｖのような逆バ
イアスが与えられるためにリーク電流がいっそう小さく
される。かかるワード線ＷＬのオフ電圧ＶＯＦＦ（ＶＢ
Ｂ２）のもとでは、図６に示すようなリフレッシュ動作
のみが実施される。リフレッシュ動作はロウ系の選択動
作は前記図３の実施例と同じである。つまり、リフレッ
シュ動作は容量Ｃの情報電荷を読み出して、それを増幅
してもとの電荷の状態に戻すための動作であり、読み出
し動作におけるカラム系の選択動作が省略されたものと
同等である。そして、動作モード信号ＭＯＤＥのロウレ
ベルによって通常モードとされると、図示しないが、ワ
ード線ＷＬのオフ電圧はＶＢＢ２からＶＢＢ１のように
切り替えられる。

【００２９】この実施例では、通常動作時においてもワ
ード線ＷＬのオフ電圧ＶＯＦＦを−１．５Ｖ程度にして
ＰＬＥＤトランジスタのゲート，ソース間を逆バイアス
状態にするものであるために、前記のように電流経路
（チャネル）に欠陥が存在してもリーク電流を低減で
き、容量Ｃに蓄えられた情報電荷のリーク電流による低
減を補うためのリフレッシュ周期を長くすることができ
る。上記オフ電圧ＶＯＦＦは、ＶＳＳとＶＢＢのように
切り替えるもの、あいいはＶＳＳの一定にするものであ
ってもよい。それぞれのオフ電圧に対応してメモリセル
のデータ保持時間が変化するので、以下の発振回路を用
いることにより、それぞれのデータ保持時間に対応して
リフレッシュ周期を設定することができる。

【００３０】図４には、この発明に係る半導体記憶装置
のリフレッシュ動作を説明するためのタイミング図が示
されている。発振回路より、メモリセルのデータ保持時
間に対応した周期の発振パルスＯＳＣが形成される。こ
の発振パルスＯＳＣによりリフレッシュ起動信号ＳＴＡ
ＲＴが形成され、セルフリフレッシュ（Self-Rehresh)
用の発振回路が動作状態となり、発振パルスＯＳＣ２が
形成される。つまり、上記発振パルスＯＳＣの１周期
（リフレッシュ周期）内に、全メモリセルのリフレッシ
ュ動作が終了するような発振パルスＯＳＣ２が形成さ
れ、ロウ系アドレス信号をインクリメントして全メモリ
セルのリフレッシュ動作を終了させる。

【００３１】図５には、図１及び図２示した半導体記憶
装置のリフレッシュ周期を設定するための発振回路の一
実施例の回路図が示されている。発振パルスＯＳＣの周
波数を前記メモリセルのデータ保持時間に対応させて設
定するために、メモリセルと同一の構造にされたダミー
セルＤＣ１とＤＣ２が用いられる。ダミーセルＤＣ１
は、ＰＬＥＤトランジスタと容量からなり、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ３５とＮチャンネル型ＭＯＳＦＥＴ
Ｑ３６からなる電圧切替回路を介して、ＰＬＥＤトラン
ジスタがオン状態にされる書き込み時には、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ３５がオン状態となり電源電圧ＶＣ
Ｃに対応したハイレベルが書き込まれる。

【００３２】前記図１の実施例のようにメモリセルに書
き込まれるハイレベルがＶＤＬのような降圧電圧なら、
上記電源電圧ＶＣＣが降圧電圧ＶＤＬにされる。上記書
き込みの終了によって、前記ＰＬＥＤトランジスタがオ
フ状態にされると、Ｎチャンネル型ＭＯＳＦＥＴＱ３６
がオン状態となって、ビット線に接続されるメモリセル
と同じ条件とするために、ハーフプリチャージ電圧ＶＢ
ＬＲを切り替えＤＰＬＥＤトランジスタに供給する。

【００３３】上記ダミーセルＤＣ１の容量の保持電圧
は、電圧比較回路を構成する一方のＮチャンネル型の差
動ＭＯＳＦＥＴＱ３８のゲートに供給される。他方のＮ
チャンネル型の差動ＭＯＳＦＥＴＱ３７のゲートには、
上記ハイレベルの保持電圧に対応した許容上限電圧ＶＨ
が供給される。つまり、この電圧ＶＨは、前記のように
センスアンプＳＡにより保持電圧をハイレベルとしてセ
ンスすることができる下限電圧に対応している。

【００３４】上記差動ＭＯＳＦＥＴＱ３７とＱ３８のソ
ースは共通化されて、定電圧ＶＮを受けるＮチャンネル
型の定電流源ＭＯＳＦＥＴＱ３９が設けられ、上記ＭＯ
ＳＦＥＴＱ３７とＱ３８のドレインには、電流ミラー形
態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ４０と
Ｑ４１が設けられる。この電圧比較回路は、ダミーセル
ＤＣ１の保持電圧が、上記電圧ＶＨよりも高いときに
は、ＭＯＳＦＥＴＱ３８がオン状態となり、ロウレベル
の出力信号を形成する。これにより、インバータ回路Ｉ
Ｎ５及びＩＮ６を通してロウレベル（論理０）がノアゲ
ート回路Ｇ１に伝えらる。

【００３５】ダミーセルＤＣ２も、ＰＬＥＤトランジス
タと容量からなり、切替回路を介して、ＰＬＥＤトラン
ジスタがオン状態にされる書き込み時には、Ｎチャンネ
ル型ＭＯＳＦＥＴがオン状態となり接地電位ＶＳＳに対
応したロウレベルが書き込まれる。上記書き込みの終了
によって、前記ＰＬＥＤトランジスタがオフ状態にされ
ると、Ｐチャンネル型ＭＯＳＦＥＴがオン状態となっ
て、ビット線に接続されるメモリセルと同じ条件とする
ために、ハーフプリチャージ電圧ＶＢＬＲに切り替えて
ＰＬＥＤトランジスタに供給する。

【００３６】上記ダミーセルＤＣ２の容量の保持電圧
は、前記同様な電圧比較回路により許容上限電圧ＶＬと
比較される。この電圧ＶＬは、前記のようにセンスアン
プＳＡにより保持電圧をロウレベルとしてセンスするこ
とができる上限電圧に対応している。この電圧比較回路
は、ダミーセルＤＣ２の保持電圧が、上記電圧ＶＬより
も低いときには、ハイレベルの出力信号を形成する。こ
れにより、インバータ回路ＩＮ７を通してロウレベル
（論理０）がノアゲート回路Ｇ１に伝えらる。

【００３７】ノアゲート回路Ｇ１は、上記２つの信号が
共にロウレベルのときには、出力信号ＯＳＣをハイレベ
ルにし、遅延回路Ｄelayを介してインバータ回路ＩＮ１
とＩＮ３の入力信号をハイレベルにする。インバータ回
路ＩＮ１に伝えられ発振パルスＯＳＣのハイレベルは、
インバータ回路ＩＮ１とＩＮ２を通して上記切り替え回
路のＮチャンネル型ＭＯＳＦＥＴＱ３６をオン状態にし
て、上記ダミーセルＤＣ１のＰＬＥＤトランジスタにＶ
ＢＬＲを伝える。同様に、インバータ回路ＩＮ３に伝え
られ発振パルスＯＳＣのハイレベルは、インバータ回路
ＩＮ３を通して上記切り替え回路のＰチャンネル型ＭＯ
ＳＦＥＴをオン状態にして、上記ダミーセルＤＣ２のＰ
ＬＥＤトランジスタにＶＢＬＲを伝える。

【００３８】上記インバータ回路ＩＮ２とＩＮ４の出力
信号は、レベル変換機能持つＰＬＥＤトランジスタの駆
動回路に供給される。この駆動回路は、ソースに昇圧電
圧ＶＰＰが供給され、ゲートとドレインとが交差接続さ
れてラッチ形態にされたＰチャンネル型ＭＯＳＦＥＴＱ
３０とＱ３１と、上記ＭＯＳＦＥＴＱ３０のドレインと
上記インバータ回路ＩＮ２の出力端子との間に設けら
れ、ゲートに電源電圧ＶＣＣが印加されたＮチャンネル
型ＭＯＳＦＥＴＱ３２と、上記ＭＯＳＦＥＴＱ３１のド
レインと回路の接地電位との間に設けられた２つのＮチ
ャンネル型ＭＯＳＦＥＴＱ３３とＱ３４からなり、上記
ＭＯＳＦＥＴＱ３３のゲートには、電源電圧ＶＣＣが供
給され、ＭＯＳＦＥＴＱ３４のゲートには上記インバー
タ回路ＩＮ２の出力信号が供給される。

【００３９】上記発振パルスＯＳＣのハイレベルによ
り、Ｎチャンネル型ＭＯＳＦＥＴＱ３４がオン状態にさ
れる。ゲートに電源電圧ＶＣＣが供給されたＮチャンネ
ル型ＭＯＳＦＥＴＱ３３のオン状態によって、Ｐチャン
ネル型ＭＯＳＦＥＴＱ３０のゲートを回路の接地電位に
するので、ダミーセルＤＣ１のＰＬＥＤトランジスタを
オフ状態にする。この接地電位によりＰチャンネル型Ｍ
ＯＳＦＥＴＱ３０がオン状態にされて、そのドレイン電
圧ＶＰＰによりＰチャンネル型ＭＯＳＦＥＴＱ３１をオ
フ状態にする。ダミーセルＤＣ２に対応したＰＬＥＤト
ランジスタの駆動回路も前記同様な回路により構成され
ており、ＰＬＥＤトランジスタは同様にオフ状態にされ
る。

【００４０】上記のような電圧保持状態において、ダミ
ーセルＤＣ１の保持電圧は、ＰＬＥＤトランジスタから
ＶＢＬＲ側に抜けるリーク電流によって低下する。逆
に、ダミーセルＤＣ２の保持電圧は、ＶＢＬＲからＰＬ
ＥＤトランジスタに流れるリーク電流によって上昇す
る。いずれか早いタイミングでダミーセルＤＣ１の保持
電圧がＶＨよりも低くなるか、あるいはダミーセルＤＣ
２の保持電圧がＶＬよりも高くなったときに対応して、
ノアゲート回路Ｇ１の出力信号がロウレベルに変化す
る。

【００４１】ダミーセルＤＣ１を例にして説明すると、
インバータ回路ＩＮ２の出力信号がロウレベルとなり、
切り替え回路のＰチャンネル型ＭＯＳＦＥＴＱ３５がオ
ン状態となって、書き込みハイレベル（ＶＣＣ）を出力
し、駆動回路ではＭＯＳＦＥＴＱ３２を介してＰチャン
ネル型ＭＯＳＦＥＴＱ３１をオン状態にして、ＰＬＥＤ
トランジスタにＶＰＰに対応したハイレベルを供給す
る。これにより、ダミーセルＤＣ１の容量にはＰＬＥＤ
トランジスタを介してハイレベル（ＶＣＣ）が書き込ま
れる。上記駆動回路では、上記ＭＯＳＦＥＴＱ３１のオ
ン状態により、ＭＯＳＦＥＴＱ３０をオフ状態にする。
つまり、この駆動回路は、上記インバータ回路ＩＮ２の
出力信号のＶＣＣ／ＶＳＳをＶＰＰ／ＶＳＳのような信
号振幅に変換するレベル変換動作を行う。

【００４２】ダミーセルＤＣ２においても、上記発振パ
ルスＯＳＣのロウレベルにより、切り替え回路がロウレ
ベルＶＳＳを出力し、駆動回路では同様に昇圧電圧ＶＰ
Ｐを出力するのでＰＬＥＤトランジスタがオン状態とな
り、容量に接地電位ＶＳＳのようなロウレベルの書き込
みを行う。上記のような書き込み動作によって、ダミー
セルＤＣ１の保持電圧がＶＨより高くされ、ダミーセル
ＤＣ２の保持電圧がＶＬよりも低くなると、発振パルス
ＯＳＣがハイレベルとなり、遅延回路Ｄelayでの遅延時
間の経過後に前記のような電圧保持状態にされる。上記
遅延回路Ｄelayでの遅延時間は、上記電圧比較動作及び
インバータ回路やゲート回路での信号遅延時間ととも
に、容量ＣにＶＣＣとＶＳＳがフルライトされるのに要
する時間が確保するために設けられる。

【００４３】前記実施例のように半導体記憶装置が通常
モードとデータ保持モードの２種類に設定される場合、
上記駆動回路のオフ電圧ＶＯＦＦは、前記のような切替
回路ＳＷにより供給される。つまり、通常モードからデ
ータ保持モードにされるときには、ダミーセルＤＣ１と
ＤＣ２においても、ＶＳＳからＶＢＢ（又はＶＢＢ１か
らＶＢＢ２）に切り替えられる。上記のような発振回路
により発振パルスＯＳＣを形成することにより、例えば
図４に示したようなセルフリフレッシュ動作を行わせる
ことにより、メモリセルのデータ保持時間に対応させた
リフレッシュ動作を実施することができる。

【００４４】図６と図７には、この発明に係る半導体記
憶装置として構成される半導体装置の他の一実施例の回
路図が示されている。この実施例は、前記図１と図２に
示した実施例に比べて、メモリセル部，ワードドライブ
部及びセンスアンプ部の一部が異なる。したがって、説
明の重複を避けるために、以下においては前記実施例と
相違する部分について主に説明する。

【００４５】図６に示すように、メモリセルは、上記ワ
ード線ＷＬと、ビット線ＢＬとの間に設けら、ＰＬＥＤ
トランジスタからなるスイッチ素子ＰＤと、記憶用の容
量Ｃ及び増幅ＭＯＳＦＥＴＱｍから構成される。スイッ
チ素子ＰＤの制御端子（ゲート）はワード線ＷＬに接続
され、このスイッチ素子のドレインがビット線ＢＬに接
続され、ソースに記憶用の容量Ｃの一方の電極が接続さ
れる。記憶用の容量Ｃの他方の電極は、上記ワード線Ｗ
Ｌに接続される。上記増幅ＭＯＳＦＥＴＱｍのソース
は、ビット線ＢＬに接続され、ドレインには電源電圧Ｖ
ＣＣが与えられて、ソースフォロワ増幅動作を行うよう
にされる。

【００４６】上記センスアンプＳＡを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線ＢＬ（又はＢＬＢ）に与えられるハイ
レベルは、上記内部電圧ＶＤＬレベルにされる。したが
って、スイッチ素子ＰＤをオン状態にして、ビット線の
電位を容量Ｃに書き込むときの上記ワード線ＷＬは、前
記同様な高電圧ＶＰＰとされ、かかる昇圧電圧ＶＰＰは
ＶＤＬ＋Ｖth＋αである。

【００４７】ワードドライバＷＤは、スイッチ素子ＰＤ
をオン状態にする容量Ｃへの書き込み時の選択レベル
（ＶＰＰ）と、かかるスイッチ素子ＰＤがオフ状態で増
幅ＭＯＳＦＥＴのソースからビット線に容量Ｃに保持さ
れた情報電圧を出力させる読み出し時の選択レベル（Ｖ
ＤＬ２）の切り替え機能が付加される。すなわち、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ９のソースに昇圧電圧ＶＰＰ
を供給し、Ｎチャンネル型ＭＯＳＦＥＴＱ１０のソース
に降圧電圧ＶＤＬ２を供給し、これらのＭＯＳＦＥＴＱ
９とＱ１０のゲートに制御信号Ｒ／Ｗを供給して、ＭＯ
ＳＦＥＴＱ９とＱ１０のドレインからワード線ＷＬのオ
ン電圧ＶＯＮを出力させる。つまり、信号Ｒ／Ｗがハイ
レベルのきには、Ｎチャンネル型ＭＯＳＦＥＴＱ１０が
オン状態となり、ワード線ＷＬのオン電圧ＶＯＮをＶＤ
Ｌ２のような降圧電圧とし、信号Ｒ／Ｗがロウレベルの
きにはＰチャンネル型ＭＯＳＦＥＴＱ９がオン状態とな
り、ワード線ＷＬのオン電圧ＶＯＮをＶＰＰのような昇
圧電圧とする。

【００４８】ワードドライバＷＤにおいては、前記同様
に上記スイッチ素子ＰＤのオフ状態でのリーク電流を減
少させるために動作モードに対応してオフ電圧ＶＯＦＦ
の切り替えが前記実施例と同様に行われる。

【００４９】ワードドライバＷＤにおいて、同一レベル
の選択信号ＡＤのもとでワード線の選択レベルをＶＤＬ
２からＶＰＰに切り替えられ、かつ、ワード線の非選択
レベルをＶＳＳ又はＶＢＢ（ＶＢＢ１又ＶＢＢ２）のよ
うにするよう、Ｐチャンネル型ＭＯＳＦＥＴＱ５、Ｑ８
とラッチ形態のＮチャンネル型ＭＯＳＦＥＴＱ６とＱ７
からなるレベル変換回路が設けられて、ワード線ＷＬを
駆動するＭＯＳＦＥＴＱ３とＱ４のゲート電圧が形成さ
れる。

【００５０】特に制限されないが、この実施例では、セ
ンスアンプを中心にして相補ビット線ＢＬとＢＬＢとが
両側に延長される、いわゆる１交点方式とされる。この
１交点方式では、センスアンプの単位増幅回路の一対の
入出力ノードにはビット線ＢＬとＢＬＢとが直結される
で、前記のようなシェアードスイッチＭＯＳＦＥＴは設
けられない。センスアンプの単位増幅回路は、前記同様
なＮチャンネル型の増幅ＭＯＳＦＥＴＱ１５とＱ１６と
Ｐチャンネル型ＭＯＳＦＥＴＱ１７とＱ１８から構成さ
れる。そして、前記同様にカラムスイッチ回路を構成す
るＭＯＳＦＥＴＱ２２とＱ２３が設けられる。そして、
前記メモリセルの増幅ＭＯＳＦＥＴＱｍからの増幅信号
を得るために、ビット線ＢＬとＢＬＢには読み出し用の
プリチャージ信号を供給するＭＯＳＦＥＴＱ２４とＱ２
５が設けられる。

【００５１】前記実施例と同様に、上記Ｎチャンネル型
ＭＯＳＦＥＴＱ４のソースが接続されるオフ電圧ＶＯＦ
Ｆは、切替回路ＳＷを介してＶＢＢ１又はＶＢＢ２（あ
るいは接地電位ＶＳＳ又は基板電圧ＶＢＢ）が供給され
る。これにより、ワードドライバＷＤは、動作モード信
号ＭＯＤＥに対応して通常動作のときにはワード線ＷＬ
の非選択レベル、つまりオフ電圧ＶＯＦＦを接地電位Ｖ
ＳＳ又は負電圧ＶＢＢ１とし、データ保持モードのとき
にはワード線ＷＬの非選択レベル、つまりオフ電圧ＶＯ
ＦＦを接地電位ＶＢＢ又は負電圧ＶＢＢ２に切り替え
る。あるいは、ワードドライバＷＤに供給される上記オ
フ電圧ＶＯＦＦは、回路の接地電位ＶＳＳに固定化する
ものであってもよい。

【００５２】図８には、この発明に係る半導体記憶装置
の動作の一例を説明するための波形図が示されている。
この実施例は、前記図６と図７に示した実施例に対応し
ている。動作モード信号ＭＯＤＥがロウレベルのときに
は通常動作モードとされ、信号ＢＬＥＱのロウレベルに
よりプリチャージ動作が終了して、相補ビット線ＢＬ，
ＢＬＢは、フローティング状態で等しいプリチャージレ
ベルされる。

【００５３】ワード線ＷＬが選択される側のビット線Ｂ
Ｌには、ワード線ＷＬの選択動作に先立って読み出し用
プリチャージ信号ＰＲＥがハイレベルにされてビット線
ＢＬの電位が低くされる。ワード線ＷＬは、通常動作モ
ードでのオフ電圧ＶＯＦＦ（ＶＢＢ１）に対応した約−
１．５Ｖからオン電圧ＶＯＮ（ＶＤＬ２）に対応した約
０．５Ｖのようなハイレベルにされる。これにより、蓄
積ノードＳＮの電位は容量Ｃの両端に蓄えられたハイレ
ベルの電圧にワード線ＷＬの選択レベル（０．５Ｖ）が
重畳されて高くされる。増幅ＭＯＳＦＥＴＱｍのゲート
電圧に対応してソースに接続されたビット線ＢＬの電位
がビット線ＢＬＢのプリチャージ電圧よりも高される。
もしも、容量Ｃの電荷が零なら増幅ＭＯＳＦＥＴＱｍの
ゲート電圧（ＶＤＬ２）に対応してソースに接続された
ビット線ＢＬの電位がビット線ＢＬＢのプリチャージ電
圧よりも低される。

【００５４】容量Ｃに蓄えられたハイレベルの電圧ＶＨ
（ＶＤＬ１）と、上記ワード線ＷＬの選択レベル（ＶＤ
Ｌ２）を加えた電圧（ＶＤＬ２＋ＶＤＬ１）から、増幅
ＭＯＳＦＥＴＱｍのしきい値電圧Ｖｔｈを差し引いた電
圧が、上記ＢＬＢのプリチャージ電圧（ＶＢＬＲ）より
も高くなり、容量Ｃに蓄えられたロウレベル電圧ＶＬ
（０Ｖ）と、上記ワード線ＷＬの選択レベル（ＶＤＬ
２）を加えた電圧（ＶＤＬ２＋０Ｖ）から、増幅ＭＯＳ
ＦＥＴＱｍのしきい値電圧Ｖｔｈを差し引いた電圧が、
上記ＢＬＢのプリチャージ電圧（ＶＢＬＲ）よりも高く
くなるよう、そして、かかるワード線ＷＬの電圧ＶＤＬ
２ではＰＬＥＤトランジスタがオフ状態であるように各
電圧が設定される。

【００５５】信号ＳＡＮがハイレベルとなり（図示しな
いが信号ＳＡＰがロウレベルとなって）センスアンプＳ
Ａが活性化されて上記ビット線ＢＬＢとＢＬの電位差を
増幅し、ＶＤＬに対応したハイレベルとＶＳＳに対応し
たロウレベルに増幅する。特に制限されないが、この増
幅されたビット線ＢＬのハイレベル（ＶＤＬ）は、ワー
ド線ＷＬが昇圧電圧ＶＰＰに対応したハイレベルにされ
て、上記ＰＬＥＤトランジスタＰＤをオン状態にして容
量Ｃに再書き込みされる。前記図１又は図２の実施例の
ように、かかる容量Ｃの再書き込みは、読み出し動作の
ときに常に行う必要はない。つまり、容量Ｃの情報電荷
は、前記のような読み出し動作のもとでは失われからそ
のままワード線ＷＬをオフ電圧にするものであってもよ
い。

【００５６】しかしながら、この発明では、ＰＬＥＤト
ランジスタにおいて欠陥により生じるリーク電流が無視
できないことを前提にしているので、言い換えるなら
ば、リフレッシュ動作を必要とすることを前提としてい
るので，上記実施例のような読み出し動作のときにも容
量Ｃの再書き込みを行うようにする。読み出し動作な
ら、かかるセンスアンプの増幅信号がカラムスイッチ回
路、ローカル入出力線ＬＩＯ及びメインＩＯ線ＭＩＯを
通してメインアンプに伝えられて増幅され、出力回路を
通して外部端子から読み出し信号として出力される。書
き込み動作なら、書き込み信号に対応して上記ビット線
ＢＬとＢＬＢの電位が決定され、それがメモリセルの容
量Ｃに書き込まれる。

【００５７】上記読み出し動作又は書き込み動作が終了
すると、信号ＳＡＮがロウレベル（ＳＡＰがハイレベ
ル）となってセンスアンプの動作が停止され、ワード線
ＷＬはオフ電圧ＶＯＦＦに対応したロウレベル（ＶＢＢ
１）にされて、上記ＰＬＥＤトランジスタＰＤがオフ状
態にされる。そして、信号ＢＬＥＱがハイレベルにされ
て、相補ビット線ＢＬとＢＬＢとが短絡されてハーフプ
リチャージレベルに戻される。

【００５８】動作モード信号ＭＯＤＥのハイレベルによ
ってデータ保持モードとされると、に示すようにワー
ド線ＷＬのオフ電圧はＶＢＢ１からＶＢＢ２のように低
い電圧に切り替えられる。これにより、ＰＬＥＤトラン
ジスタＰＤのゲート，ソース間には−３Ｖのような逆バ
イアスが与えられるためにリーク電流がいっそう小さく
される。かかるワード線ＷＬのオフ電圧ＶＯＦＦ（ＶＢ
Ｂ２）のもとでは、図１１に示すようなリフレッシュ動
作のみが実施される。リフレッシュ動作はロウ系の選択
動作は前記の実施例と同じである。

【００５９】つまり、リフレッシュ動作は容量Ｃの情報
電荷を読み出して、それを増幅してリーク電流により減
少した蓄積電荷をもとの電荷の状態に戻すための動作で
あり、前記実施例での読み出し動作におけるカラム系の
選択動作が省略されたものと同等である。そして、図示
しないが、動作モード信号ＭＯＤＥのロウレベルによっ
て通常モードとされると、ワード線ＷＬのオフ電圧はＶ
ＢＢ２からＶＢＢ１のように切り替えられる。

【００６０】この実施例でも、通常動作時においてもワ
ード線ＷＬのオフ電圧ＶＯＦＦを−１．５Ｖ程度にして
ＰＬＥＤトランジスタのゲート，ソース間を逆バイアス
状態にするものであるために、前記のように電流経路
（チャネル）に欠陥が存在してもリーク電流を低減で
き、容量Ｃに蓄えられた情報電荷のリーク電流による低
減を補うためのリフレッシュ周期を長くすることができ
る。データ保持モードのときにのみ、ＰＬＥＤトランジ
スタのゲート，ソース間を逆バイアス状態にしてリーク
電流を低減させるなら、通常動作時のワード線ＷＬのオ
フ電圧ＶＯＦＦをＶＳＳのような０Ｖにするものであっ
てもよい。あるいは、ＶＳＳの固定電位とするものであ
ってもよい。

【００６１】図９には、前記図６の実施例に対応したメ
モリセルの一実施例の構造断面図が示されている。同図
には、メモリセルの等価回路と、ワード線ＷＬ方向断面
及びビット線ＢＬ方向の断面が示されている。この実施
例では、ソース，ドレイン拡散層ｎ＋の間に、前記ＰＬ
ＥＤトランジスタのソース，ドレインからなるストレー
ジノード（蓄積ノード）ＳＮをゲート電極とする増幅
（センス）ＭＯＳＦＥＴＱｍが形成される。増幅ＭＯＳ
ＦＥＴＱｍの電流は、基板表面と平行に流れるのに対
し、ＰＬＥＤトランジスタＰＤの電流はそれと垂直方向
に流れる。このために、２トランジスタ構成でありなが
ら、小面積で表面の凹凸の少ないメモリセルを製造する
ことができる。したがってメモリチップは、比較的に作
り易くなり低価格になる。

【００６２】図１の実施例に対応したメモリセルは、図
示しないけれども、増幅ＭＯＳＦＥＴＱｍを省略すれば
そのまま利用できる。あるいは、図１の実施例のメモリ
セルでは、図６の実施例のメモリセルのような増幅ＭＯ
ＳＦＥＴを持たないので、ｎ＋（ＳＵＢ）拡散層が容量
Ｃの共通電極ＰＬＴとされ、かかるサブストレートＳＵ
Ｂに溝を掘って、誘電体膜としての絶縁膜を介してスト
レージノードＳＮを形成してもよい。かかるストレージ
ノードＳＮの上に、前記図９と同様にＰＬＥＤトランジ
スタの一方のソース，ドレインを構成し、チャネル及び
ビット線を構成する他方のソース，ドレインを積層構造
に形成する。ゲート電極は、ワード線ＷＬと一体的に構
成されてチャネル部の側面に対応した部分にゲート電極
を設けるようにするればよい。

【００６３】ＰＬＥＤトランジスタは、バリヤ絶縁膜の
構造を持つトランジスタであり、例えばＳＯＩ（Ｓilic
on on Ｉnsulator) で、完全空乏型ＭＯＳ（チャネル部
が導体）からなる。ＰＬＥＤトランジスタは、前記のよ
うに積層した多層のポリシリコン（ n+ poly Si - intr
insic poly Si - n+ poly Si）の両側に酸化膜を介して
ゲート電極が配置されている縦型構造に大きな特徴があ
る。

【００６４】両側のポリシリコンで形成されたゲート電
極は、一体で形成され常に等電位である。ビット線ＢＬ
とストレージノード（記憶ノード）ＳＮに対応したポリ
シリコンは、ポリシリコンに１０²⁰ｃｍ^-3程度のリンが
ドープされており、トランジスタのドレインＤ（あるい
はソースＳ）とソース（あるいはドレイン）を構成す
る。その間に設けられたポリシリコンはきわめて低濃度
（１０¹⁵〜１０¹⁷ｃｍ^-3程度）にリンがドープされたイ
ントリンシックポリシリコン（intrinsic poly Si ）で
トランジスタの基板（チャネル）を構成する。

【００６５】各イントリンシックポリシリコン間には、
例えば薄い（２〜３ｎｍ）シリコン窒化膜（Ｓｉ３Ｎ
４）から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。また、チャネルの中
央部には、トランジスタのオフ電流を小さく抑えるよう
にするためのトンネル膜が必要に応じて形成される。

【００６６】ＰＬＥＤトランジスタでは、オフ状態にあ
るトランジスタ内のポリシリコンで発生した正孔あるい
は電子が、電流となってドレイン・ソース間を流れない
ようにするストッパーの役割を持たせることによって、
理論的にはリーク電流を実質的にゼロにすることができ
る。しかしながら、現状の製造技術のもとでは、欠陥に
よりリーク電流をゼロにすることは難しいので、一定周
期でのリフレッシュ動作を実施しつつ、本願発明では、
特に制限されないが、ゲートに逆バイアス電圧を供給す
るという回路的な手段によって、リーク電流の大幅な低
減を図るようにするものである。

【００６７】図１０には、上記図６及び図７の実施例に
対応した半導体記憶装置のリフレッシュ周期を設定する
ための発振回路の一実施例の回路図が示されている。発
振パルスＯＳＣの周波数を前記メモリセルのデータ保持
時間に対応させて設定するために、メモリセルと同一の
構造にされたダミーセルＤＣ１とＤＣ２が用いられる。
つまり、前記図５の実施例のダミーセルＤＣ１とＣＤ２
が、同図では前記図６に示したメモリセルと同一構造に
置き換えられる。これにより、前記同様にメモリセルの
データ保持時間に対応させたリフレッシュ周期でリフレ
ッシュ動作を実施することができる。

【００６８】図１１には、この発明に係る半導体記憶装
置として構成される半導体装置の更に他の一実施例の回
路図が示されている。同図には、メモリアレ部とワード
ドライバが代表として例示的に示されている。メモリセ
ルは３トランジスタによって構成される。この実施例で
は、増幅ＭＯＳＦＥＴＱｍに選択ＭＯＳＦＥＴＱｓが直
列形態に接続される。つまり、増幅ＭＯＳＦＥＴＱｍに
対して選択ＭＯＳＦＥＴを直列に接続し、ソースフォロ
ワ増幅信号を読み出し用ビット線ＲＢＬに伝えるように
する。つまり、増幅ＭＯＳＦＥＴＱｍのゲートに蓄積さ
れた情報電圧を、ゲート，ソースを介してしきい値電圧
Ｖthだけレベルシフトされた電圧をソース側から選択Ｍ
ＯＳＦＥＴＱｓを介して読み出しビット線ＲＢＬに出力
させる。

【００６９】ＰＬＥＤトランジスタのゲートは、書き込
み用ワード線ＷＷＬに接続され、選択ＭＯＳＦＥＴＱｓ
のゲートは、読み出し用ワード線ＲＷＬに接続される。
そして、上記増幅ＭＯＳＦＥＴＱｍのドレインは、ワー
ド線方向に延長された電源線ＶＤに接続される。書き込
みビット線ＷＢＬ０と上記増幅ＭＯＳＦＥＴＱｍのゲー
トとの間には、前記のようなＰＬＥＤトランジスタＰＤ
が書き込み用として設けられる。

【００７０】同図において、代表として例示的に示され
ているように、ＰＬＥＤトランジスタのゲートが接続さ
れる書き込みワード線ＷＷＬに対応したワードドライバ
は、デコード信号／ＸＡを受けるＰチャンネル型ＭＯＳ
ＦＥＴＱ２とＮチャンネル型ＭＯＳＦＥＴＱ３からなる
ＣＭＯＳインバータ回路と、かかるＣＭＯＳインバータ
回路の出力と回路の接地電位との間に設けられたリセッ
ト用ＭＯＳＦＥＴＱ１から構成され、上記ＣＭＯＳイン
バータ回路の出力が上記書き込みワード線ＷＷＬ１に接
続される。上記ＣＭＯＳインバータ回路のＰチャンネル
型ＭＯＳＦＥＴＱ２のソースには、書き込み制御電圧Ｗ
Ｔ（前記ＶＰＰ）が供給され、上記ＭＯＳＦＥＴＱ１の
ゲートには書き込み制御電圧ＷＢが供給される。上記電
圧ＷＴとＷＢは相補電圧であり、書き込み動作が指示さ
れたとき、上記電圧ＷＴがハイレベルで、電圧ＶＢがロ
ウレベルとなる。

【００７１】代表として例示的に示されているように、
選択ＭＯＳＦＥＴのゲートが接続される読み出しワード
線ＲＷＬ１に対応したワードドライバも、前記同様にデ
コード信号／ＸＡを受けるＰチャンネル型ＭＯＳＦＥＴ
とＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳインバ
ータ回路と、かかるＣＭＯＳインバータ回路の出力と回
路の接地電位との間に設けられたリセット用ＭＯＳＦＥ
ＴＱから構成され、上記ＣＭＯＳインバータ回路の出力
が上記読み出しワード線ＲＷＬ１に接続される。上記Ｃ
ＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴの
ソースには、読み出し制御電圧ＲＴが供給され、上記リ
セットＭＯＳＦＥＴのゲートには読み出し制御電圧ＲＢ
が供給される。上記電圧ＲＴとＲＢは、相補の電圧であ
り、前記書き込み用の電圧ＶＰＰに比べて低い電圧ＶＣ
Ｃ又はＶＤＬとされる。

【００７２】この実施例では、書き込み用のビット線Ｗ
ＢＬと読み出し用のビット線ＲＢＬとが設けられている
ので、読み出し動作と書き込み動作とを同時に行うよう
にすることもできる。言い換えるならば、前記図６の実
施例のようにビット線を書き込みと読み出しとで共通に
用いる場合には、ワード線も共通化するものでは前記の
ようなワード線を時系列的に３値に設定する必要がある
が、図１１の実施例では読み出しと書き込みを同時にで
きるので、ワード線のタイミング制御及び選択レベルの
設定が簡素化できる。

【００７３】図１２には、上記図１１の実施例に対応し
た半導体記憶装置のリフレッシュ周期を設定するための
発振回路の一実施例の回路図が示されている。発振パル
スＯＳＣの周波数を前記メモリセルのデータ保持時間に
対応させて設定するために、メモリセルと同一の構造に
された増幅ＭＯＳＦＥＴ及び選択ＭＯＳＦＥＴとが直列
形態にされたダミーセルＤＣが用いられる。この実施例
では、増幅ＭＯＳＦＥＴのゲート容量に保持されたハイ
レベルをモニタして発振動作を行うようにされる。前記
同様に、ロウレベル側のダミーセルを設けて、いずれか
短い方のデータ保持時間に合わせるようにするものであ
ってもよい。

【００７４】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１及び第２電極を有する容量と、複数のワー
ド線のうちの対応するワード線に接続された制御端子と
上記第１電極及び複数のビット線のうちの対応するビッ
ト線との間に接続された電流経路とを有するスイッチ素
子とを有するメモリセルの複数を１つの半導体基板上に
含み、上記スイッチ素子の電流経路は、上記半導体基板
に垂直な方向であり、かかるメモリセルと同一の構造か
らなるダミーセルを用い、その情報保持電圧をモニタし
て上記メモリセルのリフレッシュ周期を設定することに
より、メモリセルのデータ保持時間に対応した周期での
リフレッシュ動作によって、簡単な構成で高信頼で大記
憶容量化と使い勝手のよいメモリ回路を実現できるとい
う効果が得られる。

【００７５】（２） 上記に加えて、上記複数のメモリ
セルに対応した容量の第２電極を共通化してハイレベル
とロウレベルの中間電位に対応したバイアス電圧を印加
し、上記ダミーセルをハイレベルが書き込まれる第１ダ
ミーセルと、ロウレベルが書き込まれる第２ダミーセル
とし、上記第１のダミーセルの保持電圧をメモリセルの
ハイレベルの許容下限値に対応した第１基準電圧を用い
て比較し、上記第２のダミーセルの保持電圧をロウレベ
ルの許容上限値に対応した第２基準電圧を用いて比較
し、その比較結果のうちいずれか早いタイミングで上記
メモリセルのリフレッシュ動作を起動するタイミングを
形成することにより、メモリセルのデータ保持特性に対
応したリフレッシュ周期の設定を行うようにすることが
できるという効果が得られる。

【００７６】（３） 上記メモリセルを構成するスイッ
チ素子は、ＰＬＥＤトランジスタを用いることで、高集
積化を図りつつ長いリフレッシュ周期のメモリ回路を得
ることができるという効果が得られる。

【００７７】（４） 上記に加えて、増幅ＭＯＳＦＥＴ
を設け、上記容量に保持された電圧が増幅ＭＯＳＦＥＴ
のゲートに印加されて、かかる増幅ＭＯＳＦＥＴを介し
て保持電圧が出力させることにより、読み出し動作が簡
単に行えるという効果が得られる。

【００７８】（５） 上記に加えて更に選択ＭＯＳＦＥ
Ｔを設け、上記増幅ＭＯＳＦＥＴと選択ＭＯＳＦＥＴと
はソース・ドレイン経路を直列形態に接続し、選択ＭＯ
ＳＦＥＴのゲートを読み出し用のワード線に接続し、Ｐ
ＬＥＤトランジスタのゲートを書き込み用ワード線に接
続することにより、メモリセルの選択動作の簡略化が簡
単に行うようにすることができるという効果が得られ
る。

【００７９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図５
又は図１０の発振回路において、ダミーセルは１つで構
成し、それにハイレベル又はロウレベルの保持させるよ
うにするものであってもよい。メモリセルのアドレス選
択回路や入出力インターフェイス回路及び制御回路は、
公知のダイナミック型ＲＡＭ、シンクロナスＤＲＡＭあ
るいはＤＤＲ構成のシンクロナスＤＲＡＭ等のような汎
用メモリ回路と同等のものを用いることができる。

【００８０】この発明に用いられるメモリセルは、ＰＬ
ＥＤトランジスタを代表とするようなバリヤ絶縁膜の構
造を持つトランジスタのようにｐｎ接合のようなリーク
電流経路を持たないスイッチ素子を利用するものであれ
ばよい。この発明は、上記のようなバリア絶縁膜の構造
を持つトランジスタを用い、リフレッシュ動作を行うよ
うにしたものに広く利用することができる。

【００８１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１及び第２電極を有する容量と、複
数のワード線のうちの対応するワード線に接続された制
御端子と上記第１電極及び複数のビット線のうちの対応
するビット線との間に接続された電流経路とを有するス
イッチ素子とを有するメモリセルの複数を１つの半導体
基板上に含み、上記スイッチ素子の電流経路は、上記半
導体基板に垂直な方向であり、かかるメモリセルと同一
の構造からなるダミーセルを用い、その情報保持電圧を
モニタして上記メモリセルのリフレッシュ周期を設定す
ることにより、メモリセルのデータ保持時間に対応した
周期でのリフレッシュ動作によって、簡単な構成で高信
頼で大記憶容量化と使い勝手のよいメモリ回路を実現で
きる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置のメモリマット
とその周辺回路の一実施例を示す一部回路図である。

【図２】この発明に係る半導体記憶装置のメモリマット
とその周辺回路の一実施例を示す残り一部回路図であ
る。

【図３】この発明に係る半導体記憶装置の動作の一例を
説明するための波形図である。

【図４】この発明に係る半導体記憶装置のリフレッシュ
動作を説明するためのタイミング図である。

【図５】図１及び図２に示した半導体記憶装置のリフレ
ッシュ周期を設定するための発振回路の一実施例を示す
回路図である。

【図６】この発明に係る半導体記憶装置として構成され
る半導体装置の他の一実施例を示す一部回路図である。

【図７】この発明に係る半導体記憶装置として構成され
る半導体装置の他の一実施例を示す残り一部回路図であ
る。

【図８】図６及び図７に示した半導体記憶装置の動作の
一例を説明するための波形図である。

【図９】図６の実施例に対応したメモリセルの一実施例
を示す構造断面図てある。

【図１０】図６及び図７に示した半導体記憶装置のリフ
レッシュ周期を設定するための発振回路の一実施例を示
す回路図である。

【図１１】この発明に係る半導体記憶装置として構成さ
れる半導体装置の更に他の一実施例を示す回路図であ
る。

【図１２】図１１に示した半導体記憶装置のリフレッシ
ュ周期を設定するための発振回路の一実施例を示す回路
図である。

【符号の説明】

ＷＬ…ワード線、ＢＬ，ＢＬＢ…ビット線、ＰＤ…ＰＬ
ＥＤトランジスタ、Ｑ１〜Ｑ４１…ＭＯＳＦＥＴ、Ｃ…
容量、Ｑｍ…増幅ＭＯＳＦＥＴ、Ｑｓ…選択ＭＯＳＦＥ
Ｔ、ＩＮ１〜ＩＮ７…インバータ回路、Ｇ１…ゲート回
路、ＳＡ…センスアンプ、ＵＳＡ…単位増幅回路、ＷＤ
…ワードドライバ、ＳＤＶ…センスアンプ駆動回路、Ｍ
ＥＭＯＲＹ−ＭＡＴ…メモリマット。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、 複数のビット線と、 第１及び第２電極を有する容量と、上記複数のワード線
   のうちの対応するワード線に接続された制御端子と上記
   第１電極及び上記複数のビット線のうちの対応するビッ
   ト線との間に接続された電流経路とを有するスイッチ素
   子とを有するメモリセルの複数とを１つの半導体基板上
   に含む半導体装置であって、 上記スイッチ素子の電流経路は、上記半導体基板に垂直
   な方向であり、 上記メモリセルと同一の構造からなるダミーセルを用
   い、その情報保持電圧をモニタして、上記メモリセルの
   リフレッシュ周期を設定してなることをことを特徴とす
   る半導体装置。
2. 【請求項２】 請求項１において、 上記複数のメモリセルに対応した容量の第２電極は共通
   化され、上記スイッチ素子を介して書き込まれるハイレ
   ベルとロウレベルの中間電位に対応したバイアス電圧が
   印加され、 上記ダミーセルは、ハイレベルが書き込まれる第１ダミ
   ーセルと、ロウレベルが書き込まれる第２ダミーセルか
   らなり、 上記第１のダミーセルの保持電圧は、メモリセルのハイ
   レベルの許容下限値に対応した第１基準電圧と比較さ
   れ、 上記第２のダミーセルの保持電圧は、メモリセルのロウ
   レベルの許容上限値に対応した第２基準電圧と比較さ
   れ、 上記第１のダミーセルの保持電圧が上記第１基準電圧以
   下にされたとき、又は第２のダミーセルの保持電圧が上
   記第２基準電圧以上にされたときのいずれか早いタイミ
   ングで上記メモリセルのリフレッシュ動作を起動するタ
   イミングが形成されることを特徴とする半導体装置。
3. 【請求項３】 請求項２において、 上記メモリセルを構成するスイッチ素子は、ＰＬＥＤト
   ランジスタからなることを特徴とする半導体装置。
4. 【請求項４】 請求項２又は３において、 上記メモリセルは、更に増幅ＭＯＳＦＥＴを備え、上記
   容量に保持された電圧が増幅ＭＯＳＦＥＴのゲートに印
   加されて、かかる増幅ＭＯＳＦＥＴを介して保持電圧が
   出力されるものであることを特徴とする半導体装置。
5. 【請求項５】 請求項４において、 上記メモリセルは、更に選択ＭＯＳＦＥＴを備え、上記
   増幅ＭＯＳＦＥＴと選択ＭＯＳＦＥＴとはソース・ドレ
   イン経路が直列形態に接続され、 選択ＭＯＳＦＥＴのゲートは、読み出し用のワード線に
   接続され、 上記ＰＬＥＤトランジスタのゲートは、書き込み用ワー
   ド線に接続されるものであることを特徴とする半導体装
   置。