JP2015232501A - 半導体チップの試験装置、試験方法および試験回路 - Google Patents
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Abstract
Description
被試験用ダイオードチップの逆回復特性を試験するチップの試験装置において、電源と、前記電源のプラス極に高電位端子が接続する第1スイッチング素子と、前記第1スイッチング素子の低電位端子と第1配線により一端が接続するインダクタンスを含む負荷と、前記負荷の一端と接続し前記被試験用ダイオードのカソードを接触させて載置するための試験電極と、前記負荷の他端と前記電源のマイナス極とを第2スイッチング素子を介して接続する第2配線と、前記被試験用ダイオードのアノードに接触させるためのコンタクトプローブと、前記コンタクトプローブを支持する第1支持部と、前記コンタクトプローブの他端と前記第2配線とを接触させるためのコンタクト材を支持する第2支持部と、を備えた支持部材と、前記負荷の一端にカソードが接続する回路用ダイオードと、前記回路用ダイオードのアノードと低電位端子が接続し、高電位端子が前記負荷の他端に接続する第3スイッチング素子と、を備え、前記第2スイッチング素子は、高電位側端子が前記負荷に接続し、低電位端子が前記第2配線に接続する構成とする。
2 電源コンデンサ
3,7,8 IGBT
4 FWDまたはFWDチップ
5 負荷コイル
6 回路用ダイオード
9 コンタクトブロック
10 コンタクトプローブ
11 コンタクト材
12 平行平板基板
12a 上側の平板
12b 下側の平板
12c 絶縁板
13 試験電極
14,15,16 導体
R 抵抗
100,200 試験装置
Claims (9)
- 被試験用ダイオードチップの逆回復特性を試験するチップの試験装置において、
電源と、
前記電源のプラス極に高電位端子が接続する第1スイッチング素子と、
前記第1スイッチング素子の低電位端子と第1配線により一端が接続するインダクタンスを含む負荷と、
前記負荷の一端と接続し前記被試験用ダイオードのカソードを接触させて載置するための試験電極と、
前記負荷の他端と前記電源のマイナス極とを第2スイッチング素子を介して接続する第2配線と、
前記被試験用ダイオードのアノードに接触させるためのコンタクトプローブと、
前記コンタクトプローブを支持する第1支持部と、前記コンタクトプローブの他端と前記第2配線とを接触させるためのコンタクト材を支持する第2支持部と、を備えた支持部材と、
前記負荷の一端にカソードが接続する回路用ダイオードと、
前記回路用ダイオードのアノードと低電位端子が接続し、高電位端子が前記負荷の他端に接続する第3スイッチング素子と、
を備え、
前記第2スイッチング素子は、高電位側端子が前記負荷に接続し、低電位端子が前記第2配線に接続することを特徴とするチップの試験装置。 - 被試験用ダイオードチップの逆回復特性を試験するチップの試験装置において、
電源と、
前記電源のプラス極に高電位端子が接続する第1スイッチング素子と、
前記第1イッチング素子の低電位端子と第1配線により一端が接続するインダクタンスを含む負荷と、
前記負荷の一端と接続し前記被試験用ダイオードのカソードを接触させて載置するための試験電極と、
前記負荷の他端と前記電源のマイナス極とを第2スイッチング素子を介して接続する第2配線と、
前記被試験用ダイオードのアノードに接触させるためのコンタクトプローブと、
前記コンタクトプローブを支持する第1支持部と、前記コンタクトプローブの他端と前記第2配線とを接触させるためのコンタクト材を支持する第2支持部と、を備えた支持部材と、
前記第2スイッチング素子と並列接続される抵抗と、
を備え、
前記第2スイッチング素子は、高電位側端子が前記負荷に接続し、低電位端子が前記第2配線に接続することを特徴とするチップの試験装置。 - 前記第1配線と前記第2配線が絶縁板を挟んだ平行平板基板であることを特徴とする請求項1または2に記載のチップの試験装置。
- 前記回路用ダイオードと前記第3スイッチング素子で迂回回路を構成することを特徴とする請求項1に記載のチップの試験装置。
- 前記支持部材が昇降機構を備えることを特徴とする請求項1または2に記載のチップの試験装置。
- 前記請求項1または2において、前記コンタクトプローブを前記被試験用ダイオードのアノードに接触させ、同時に前記コンタクト材を前記第2配線に接触させて逆回復特性試験を行うことを特徴とする試験方法。
- 前記被試験用ダイオードチップが、FWDチップ、pn接合ダイオードチップ、MOSFETチップのボディダイオードのいずれかであることを特徴とする請求項6記載のチップの試験方法。
- 前記電源のプラス極に高電位端子が接続する第1スイッチング素子と、
前記第1スイッチング素子の低電位端子と一端が接続するインダクタンスを含む負荷と、
前記負荷の一端とカソードが接続する被試験用ダイオードと、
前記負荷の他端と高電位側端子が接続し低電位端子が前記電源のマイナス極と接続する第2スイッチング素子、
前記負荷の一端にカソードが接続する回路用ダイオードと、
前記回路用ダイオードのアノードと低電位端子が接続し、高電位端子が前記負荷の他端に接続する第3スイッチング素子と、
を備え、
前記第2スイッチング素子の低電位側端子と前記被試験用ダイオードのアノードとが接続することを特徴とするチップの試験回路。 - 前記電源のプラス極に高電位端子が接続する第1スイッチング素子と、
前記第1スイッチング素子の低電位端子と一端が接続するインダクタンスを含む負荷と、
前記負荷の一端とカソードが接続する被試験用ダイオードと、
前記負荷の他端と高電位側端子が接続し低電位端子が前記電源のマイナス極と接続する第2スイッチング素子、
前記第2スイッチング素子と並列接続される抵抗と、
を備え、
前記第2スイッチング素子の低電位側端子と前記被試験用ダイオードのアノードとが接続することを特徴とするチップの試験回路。
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