JP2015228171A

JP2015228171A - センサシステム及びセンサ並びにセンサ信号出力方法

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Publication number: JP2015228171A
Application number: JP2014114127A
Authority: JP
Inventors: 謙一伊東; Kenichi Ito
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2014-06-02
Filing date: 2014-06-02
Publication date: 2015-12-17

Abstract

【課題】少なくとも２つ以上のセンサの出力データは、同じ期間に得られたセンサの出力データで、簡素なセンサシステム及びセンサを提供すること。【解決手段】制御部４１の第１入力端子と第１のセンサ４２の入出力端子が接続され、制御部４１の第２入力端子と第２のセンサ４３の入出力端子が接続され、第１のセンサ４２の入出力端子と第２のセンサ４３の入出力端子とが接続されている。第２のセンサ４３は、第１のセンサ信号が入力され、入力された第１のセンサ信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する。特に、ＳＥＮＴ規格に対応したセンサに好適である。【選択図】図３

Description

本発明は、センサシステム及びセンサ並びにセンサ信号出力方法に関し、より詳細には、車載通信規格に対応したセンサシステム及びセンサ並びにセンサ信号出力方法に関する。

従来から、車載センサや、車載センサを用いた制御装置、車載センサを用いたシステムなどが知られている。具体的には、制御対象に関する電流、速度、角度、位置、回転方向、回転数、回転角などをセンサが検出し、検出したセンサ信号に基づいて制御が行われている。
車載センサと制御装置との通信規格として、ＰＳＩ５（ＰｅｒｉｐｈｅｒａｌＳｅｎｓｏｒＩｎｔｅｒｆａｃｅ５）通信、ＤＳＩ（ＤｉｓｔｒｉｂｕｔｅｄＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ）通信、ＳＥＮＴ（ＳｉｎｇｌｅＥｄｇｅＮｉｂｂｌｅＩｎｔｅｒｆａｃｅ）規格などの様々な車載通信規格がある。このような車載センサの通信規格に対応して、様々なセンサが提案されている。

例えば、特許文献１には、双方向ノードを備えるセンサであって、双方向ノードにおいて受け取られたトリガ信号に応答して、双方向ノードにおいてセンサデータをシリアルデータ信号で伝達するように構成されるセンサが開示されている。
図１は、特許文献１に記載のセンサシステムを説明するためのブロック構成図で、センサの双方向ノードで受け取ったトリガ信号によって同期化される１つ以上のセンサ機能を有するセンサシステムについて示すブロック図である。

このセンサシステム１０は、受け取ったトリガ信号に応答して、センサ出力データを同期させるためのセンサシステムで、制御モジュール１２により制御することができる物体１８に関連付けられるパラメータを感知するセンサ１４ａを含んでいる。センサ１４ａは、双方向性ノード１６ａを備えて、（例えば、ラッチのような）センサデータを生成、更新及び任意に格納する。更に、センサデータをシリアルデータ信号２６ａでシステムコントローラ２０に伝達するように構成される。シリアルデータ信号２６ａの伝送及び幾つかの実施形態ではまたセンサデータの格納は、双方向性ノードで受け取るトリガ信号２４ａに応答することで生じる。

シリアルデータ信号２６ａを発生したセンサ及びトリガ信号２４ａを発生したコントローラは、共通の通信バスＯＵＴ１上で搬送される。Ｏｕｔ１は、センサ双方向ノード１６ａとコントローラ間で結合される。センサ１４ａは、図示のとおり、更に、電源（すなわち、Ｖ_ＣＣ接続２５及びグランド接続２８）を通じてコントローラ２０に結合される。コントローラ２０は、物体１８を制御するのに使用される制御モジュール１２にフィードバック信号２２を供給することができる。

この構成では、センサデータの伝達は、双方向性ノード１６ａで受け取られるトリガ信号２４ａによって同期される。双方向性ノード１６ａは、センサ出力データがシリアルデータ信号２６ａで供給されるのと同一のノードである。このようなセンサデータの同期は、センサ出力データレイテンシを低減させることができる。
また、さもなければセンサによる外部同期信号の受け取りを許可するように要求されるセンサ接続の数も減少する。減少したピン数は、コスト及び回路領域を削減するのみならず、磁場干渉（ＥＭＩ）の影響も低減させる。実施形態の中には、データ格納機能および出力データ伝送機能の両方をこのように同期させることにより、センサ出力データの寿命（ａｇｅ）の曖昧性を低減または除去することができるものもある。なお、符号３０はプロセッサ、３２はメモリ、３４はトランシーバを示している。

図２は、特許文献２に記載のセンサシステムのブロック構成図で、１つのノードに制御部の端子と２つのセンサの端子が接続し、制御部から送られたリクエスト信号により２つのセンサの識別が可能なシステムを示すブロック図である。この特許文献２には、第１のセンサ１０４と、第２のセンサ１０６と、２つのセンサと通信する制御部１０２とを備えたセンサシステム１００が開示されている。

特開２０１３−５４６０９６号公報米国特許出願公開２００９／００４６７７３号明細書

機能安全に対応した自動車などに用いられる冗長的な回路構成を有するシステムは、少なくとも２つ以上のセンサから得られるデータの一致、不一致によりシステムの有効性、つまり、正常に機能しているか、あるいは異常状態かを判断する。
しかしながら、少なくとも２つ以上のセンサと各センサが通信する制御部とを有する従来のシステムにおいては、車載通信規格に沿って各センサから得られる出力データは、同じ期間に得られた出力データとは限らず、正常状態にあっても送信される２つ以上のデータが一致していない可能性が高い。また、制御部は、各センサと双方向で通信する必要があった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、少なくとも２つ以上のセンサの出力データは、同じ期間に得られたセンサの出力データであり、かつ、簡素なセンサシステム及びセンサ並びにセンサ信号出力方法を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のセンサと、前記第１のセンサ信号が入力され、入力された前記第１のセンサ信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第２のセンサと、前記第１のセンサ信号と前記第２のセンサ信号を入力される制御部と、を備えることを特徴とするセンサシステムである。

また、請求項２に記載の発明は、第１の出力端子を有し、前記第１の出力端子から第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のセンサと、第１の出力端子と接続された第１の入出力端子を有し、前記第１のセンサ信号に応答して、前記第１の入出力端子から第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第２のセンサと、前記第１の出力端子と接続される第２の入力端子と、前記第１の入出力端子と接続された第３の入力端子とを有する制御部と、を備えることを特徴とするセンサシステムである。

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１のセンサ信号及び前記第２のセンサ信号のフォーマットが、シリアルデータがシングル・エッヂ・ニブル・伝送（ＳＥＮＴ）、ペリフェラル・シリアルインターフェース５（ＰＳＩ５）、シリアル・ペリフェラル・インターフェース（ＳＰＩ）、又は、ＤｉｓｔｒｉｂｕｔｅｄＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（ＤＳＩ）から選択されたフォーマットを有することを特徴とする。
また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の発明において、前記第２のセンサは、入出力端子を有し、前記第１のセンサ信号が前記入出力端子に入力され、前記第２のセンサ信号が前記入出力端子から出力されることを特徴とする。

また、請求項５に記載の発明は、請求項１〜４のいずれか１項に記載の発明において、前記第２のセンサは、前記第１の同期化信号に応答して、前記第２のセンサ信号を前記制御部へ出力することを特徴とする。
また、請求項６に記載の発明は、請求項５に記載の発明において、前記第２のセンサは、前記第１の同期化信号に同期して前記第２のセンサデータを格納することを特徴とする。
また、請求項７に記載の発明は、請求項６に記載の発明において、前記第２のセンサは、前記第１のセンサ信号の出力が完了してから所定時間経過後に前記第２のセンサ信号を出力することを特徴とする。

また、請求項８に記載の発明は、請求項７に記載の発明において、前記第１の同期化信号に同期して前記第２のセンサデータを格納し、前記第１の同期化信号を基準として前記第１のセンサ信号の出力が完了するまでの時間を算出し、その時間経過後に前記第２のセンサ信号を出力することを特徴とする。
また、請求項９に記載の発明は、請求項６〜８のいずれか１項に記載の発明において、前記第２のセンサは、前記第１の同期化信号を検出する同期化信号検出回路を有することを特徴とする。
また、請求項１０に記載の発明は、請求項６〜９のいずれか１項に記載の発明において、前記第２のセンサは、前記第１のセンサ信号の立下りから次の立下り、又は、前記第１のセンサ信号の立上がりから次の立上がりまでの時間を算出することで、前記同期化信号を検出することを特徴とする。

また、請求項１１に記載の発明は、請求項１〜５のいずれか１項に記載の発明において、前記第１のセンサ信号は、第１のトリガ信号と、前記第１の同期化信号と、前記センサデータとを含み、前記第２のセンサは、前記第１のセンサ信号の前記第１のトリガ信号に応答して、前記第２のセンサ信号を前記制御部へ出力することを特徴とする。
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記第１のトリガ信号は、前記第１の同期化信号の前に配されることを特徴とする。
また、請求項１３に記載の発明は、請求項１１又は１２に記載の発明において、前記第１のセンサ信号は、第１のトリガ信号と、前記第１の同期化信号と、前記センサデータと、前記第２のトリガ信号と、を含み、前記第２のセンサは、前記第１のトリガ信号に同期して前記第２のセンサ自身のセンサデータを格納し、前記第２のトリガ信号に同期して前記第２のセンサ信号を前記制御へ出力することを特徴とする。

また、請求項１４に記載の発明は、請求項１３に記載の発明において、前記第２のトリガ信号は、前記第１のセンサデータの後に配されることを特徴とする。
また、請求項１５に記載の発明は、請求項１１〜１４のいずれか１項に記載の発明において、前記第２のセンサは、前記第１のトリガ信号を検出するトリガ信号検出回路を有することを特徴とする。
また、請求項１６に記載の発明は、請求項１１〜１５のいずれか１項に記載の発明において、前記第２のセンサは、前記第１のトリガ信号の立下り又は立ち上がりを検出することを特徴とする。

また、請求項１７に記載の発明は、請求項１１〜１６のいずれか１項に記載の発明において、前記第１のセンサは、前記第１の同期化信号の前に前記第１のトリガ信号を配するトリガ信号生成回路を有することを特徴とする。
また、請求項１８に記載の発明は、請求項１１〜１７のいずれか１項に記載の発明において、前記第１のセンサは、前記第１の同期化信号の前に配される第１のトリガ信号と、前記センサデータの後に配される前記第２のトリガ信号とを生成するトリガ信号生成回路を有することを特徴とする。
また、請求項１９に記載の発明は、請求項１１〜１８のいずれか１項に記載の発明において、前記第２のセンサ信号は、第３のトリガ信号と、前記第２の同期化信号と、前記第２のセンサデータとを含み、前記第１のセンサは、前記第２のセンサ信号の前記第３のトリガ信号に応答して、前記第１のセンサ信号を格納することを特徴とする。

また、請求項２０に記載の発明は、請求項１９に記載の発明において、前記第２のセンサ信号は、第３のトリガ信号と、前記第２の同期化信号と、前記第２のセンサデータと、前記第４のトリガ信号と、を含み、前記第１のセンサは、前記第３のトリガ信号に同期して前記第１のセンサデータを格納し、前記第４のトリガ信号に同期して前記第３のセンサ信号を前記制御部へ出力することを特徴とする。
また、請求項２１に記載の発明は、請求項１８又は１９に記載の発明において、前記第２のセンサ信号は、前記第２の同期化信号の前に配される第３のトリガ信号と、前記第２のセンサデータの後に配される前記第４のトリガ信号と、を含み、前記第１のセンサは、前記第３のトリガ信号に同期して前記第１のセンサデータを格納し、前記第４のトリガ信号に同期して前記第３のセンサ信号を前記制御部へ出力することを特徴とする。

また、請求項２２に記載の発明は、請求項５〜１０のいずれか１項に記載の発明において、前記第２のセンサは、前記第１の同期化信号に応答して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされることを特徴とする。
また、請求項２３に記載の発明は、請求項５〜１０のいずれか１項に記載の発明において、前記第２のセンサは、前記第１の同期化信号に同期して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされることを特徴とする。
また、請求項２４に記載の発明は、請求項２２又は２３に記載の発明において、前記第２のセンサは、前記センシングデータからマーキングされた前記第２のセンサデータを選択して格納することを特徴とする。

また、請求項２５に記載の発明は、請求項１１〜２０のいずれか１項に記載の発明において、前記第２のセンサは、前記第１のセンサ信号のトリガ信号に応答して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされることを特徴とする。
また、請求項２６に記載の発明は、請求項１１〜２０のいずれか１項に記載の発明において、前記第２のセンサは、前記第１の同期化信号に同期して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされることを特徴とする。
また、請求項２７に記載の発明は、請求項２５又は２６に記載の発明において、前記第２のセンサは、前記センシングデータからマーキングされたセンサデータを選択して前記制御部へ出力することを特徴とする。

また、請求項２８に記載の発明は、請求項２２〜２７のいずれか１項に記載の発明において、前記マーキングは、データの最下位ビット又は最上位ビットに指定信号が付与されることによって行われることを特徴とする。
また、請求項２９に記載の発明は、請求項２１〜２７のいずれか１項に記載の発明において、前記第２のセンサは、マーキングするマーキング部と、センサデータを同期化信号を基準として所定のフォーマットに変換するエンコーダとを有し、前記エンコーダでマーキングされたデータが選択されることを特徴とする。

また、請求項３０に記載の発明は、入出力端子を有し、同期化信号と前記同期化信号を基準とするセンサデータとを含むセンサ信号をシリアルで出力するセンサであり、他のセンサからの、他の同期化信号と前記他の同期化信号を基準とする他のセンサデータとを含む他のセンサ信号がシリアルで前記入出力端子に入力され、前記他のセンサ信号に応答して、前記入出力端子から前記センサ信号を出力するセンサであることを特徴とする。

また、請求項３１に記載の発明は、請求項３０に記載の発明において、前記センサ信号のフォーマットが、シリアルデータがシングル・エッヂ・ニブル・伝送（ＳＥＮＴ）、ペリフェラル・シリアルインターフェース５（ＰＳＩ５）、シリアル・ペリフェラル・インターフェース（ＳＰＩ）、又は、ＤｉｓｔｒｉｂｕｔｅｄＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（ＤＳＩ）から選択されたフォーマットを有することを特徴とする。

また、請求項３２に記載の発明は、請求項３０又は３１に記載の発明において、前記他の同期化信号に応答して、前記センサ信号を前記入出力端子から出力することを特徴とする。
また、請求項３３に記載の発明は、請求項３２に記載の発明において、前記他の同期化信号に同期して前記センサデータを格納することを特徴とする。
また、請求項３４に記載の発明は、請求項３２又は３３に記載の発明において、前記他の同期化信号に同期して前記センサデータを格納し、前記他のセンサ信号の出力が完了してから所定時間経過後に前記センサ信号を前記入出力端子から出力することを特徴とする。

また、請求項３５に記載の発明は、請求項３２〜３４のいずれか１項に記載の発明において、前記他の同期化信号を検出する同期化信号検出回路を有することを特徴とする。
また、請求項３６に記載の発明は、請求項３５に記載の発明において、前記他のセンサ信号の立下りから次の立下りまでの時間を算出することで、前記他の同期化信号を検出することを特徴とする。
また、請求項３７に記載の発明は、請求項３０又は３１に記載の発明において、前記他のセンサ信号は、第１のトリガ信号と、前記他の同期化信号と、前記他のセンサデータとを含み、前記センサは、前記第１のトリガ信号に応答して、前記センサ信号を格納することを特徴とする。

また、請求項３８に記載の発明は、請求項３７に記載の発明において、前記他のセンサ信号は、第１のトリガ信号と、前記他の同期化信号と、前記他のセンサデータと、前記第２のトリガ信号と、を含み、前記センサは、前記第１のトリガ信号に同期して前記センサデータを格納し、前記第２のトリガ信号に同期して前記センサ信号を前記入出力端子から出力することを特徴とする。

また、請求項３９に記載の発明は、請求項３７又は３８に記載の発明において、前記他のセンサ信号は、前記他の同期化信号の前に配される第１のトリガ信号と、前記他のセンサデータの後に配される前記第２のトリガ信号と、を含み、前記センサは、前記第１のトリガ信号に同期して前記センサデータを格納し、前記第２のトリガ信号に同期して前記センサ信号を前記制入出力端子から出力することを特徴とする。

また、請求項４０に記載の発明は、請求項３７〜３９いずれか１項に記載の発明において、前記第１のトリガ信号を検出するトリガ信号検出回路を有することを特徴とする。
また、請求項４１に記載の発明は、請求項３７〜４０のいずれか１項に記載の発明において、前記第１のトリガ信号の立下りを検出することを特徴とする。
また、請求項４２に記載の発明は、請求項３７〜４１のいずれか１項に記載の発明において、第３のトリガ信号と、前記同期化信号と、前記センサデータとを含むことを特徴とする。

また、請求項４３に記載の発明は、請求項４２に記載の発明において、前記センサ信号は、第３のトリガ信号と、前記同期化信号と、前記センサデータと、前記第４のトリガ信号と、を含むことを特徴とする。
また、請求項４４に記載の発明は、請求項４２又は４３に記載の発明において、前記センサ信号は、前記同期化信号の前に配される第３のトリガ信号と、前記センサデータの後に配される前記第４のトリガ信号と、を含むことを特徴とする。

また、請求項４５に記載の発明は、請求項３２〜３６のいずれか１項に記載の発明において、前記センサは、前記他の同期化信号に応答して、センシングデータの内、前記入出力端子から出力される前記センサデータがマーキングされることを特徴とする。
また、請求項４６に記載の発明は、請求項３２〜３６のいずれか１項に記載の発明において、前記センサは、前記他の同期化信号に同期して、センシングデータの内、前記入出力端子から出力されるセンサデータがマーキングされることを特徴とする。

また、請求項４７に記載の発明は、請求項４５又は４６に記載の発明において、前記センサは、前記センシングデータからマーキングされたセンサデータを選択して前記入出力端子から出力されることを特徴とする。
また、請求項４８に記載の発明は、請求項３２〜３６のいずれか１項に記載の発明において、前記センサは、前記他のセンサ信号のトリガ信号に応答して、センシングデータの内、前記入出力端子から出力される前記センサデータがマーキングされることを特徴とする。

また、請求項４９に記載の発明は、請求項３２〜３６のいずれか１項に記載の発明において、前記センサは、前記他の同期化信号に同期して、センシングデータの内、前記入出力端子から出力されるセンサデータがマーキングされることを特徴とする。
また、請求項５０に記載の発明は、請求項４８又は４９に記載の発明において、前記センサは、前記センシングデータからマーキングされたセンサデータを選択して前記入出力端子から出力されることを特徴とする。

また、請求項５１に記載の発明は、請求項４５〜５０のいずれか１項に記載の発明において、前記マーキングは、データの最下位ビット又は最上位ビットに指定信号が付与されることによって行われることを特徴とする。
また、請求項５２に記載の発明は、請求項４５〜５１のいずれか１項に記載の発明において、前記センサは、マーキングするマーキング部と、同期化信号を基準として前記センサデータを所定のフォーマットに変換するエンコーダとを有し、前記エンコーダでマーキングされたデータが選択されることを特徴とする。

また、請求項５３に記載の発明は、ＳＥＮＴフォーマットで第１のセンサ信号が出力される第１の入出力端子を有する第１のセンサと、ＳＥＮＴフォーマットで第２のセンサ信号が出力される第２の入出力端子を有する第２のセンサと、前記第１のセンサ信号が入力される第１の入力端子と、前記第２のセンサ信号が入力される第２の入力端子と、を有する制御部と、前記第１の入出力端子と前記第１の入力端子とを接続する第１の伝送ラインと、前記第２の入出力端子と前記第２の入力端子とを接続する第２の伝送ラインと、前記第１の伝送ラインと前記２の伝送ラインとを接続する第３の伝送ラインと、を備えることを特徴とするセンサシステムである。

また、請求項５４に記載の発明は、第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のステップと、前記第１の同期化信号を検出する第２のステップと、検出した前記第１の同期化信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第３のステップと、を有することを特徴とするセンサ信号出力方法である。

本発明によれば、制御部はトリガやリクエスト信号を発生しセンサに送信しなくてもよい。従ってトリガ信号発生回路が不要になるばかりでなく、出力バッファも不要になり、簡素な構成とすることが可能となる。

特許文献１に記載のセンサシステムを説明するためのブロック構成図である。特許文献２に記載のセンサシステムのブロック構成図である。本発明に係るセンサシステムの実施形態１を説明するためのブロック構成図である。第１及び第２のセンサが出力するデータフォーマットの一例としてＳＥＮＴ（ＳｉｎｇｌｅＥｄｇｅＮｉｂｂｌｅＴｒａｎｓｍｉｓｓｉｏｎ）を示す図である。実施形態１の第１のセンサと第２のセンサが出力するシリアルデータの内容と時間的な位置関係を示す図である。図３に示した実施形態１のセンサシステムにおけるセンサの具体的な構成例である実施例１を示すブロック構成図である。本発明に係るセンサシステムの実施形態２を説明するためのブロック構成図である。実施形態２の第１のセンサと第２のセンサが出力するデータ配置と時間的な位置関係を示す図である。図７に示した実施形態２のセンサシステムにおけるセンサの具体的な構成例である実施例２を示すブロック構成図である。本発明に係るセンサシステムの実施形態３を説明するためのブロック構成図である。実施形態３の第１のセンサと第２のセンサが出力するデータ配置と時間的な位置関係を示す図である。図１０に示した実施形態３のセンサシステムにおける第１のセンサの具体的な構成例である実施例３を示すブロック構成図である。図１０に示した実施形態３のセンサシステムにおける第２のセンサの具体的な構成例である実施例３を示すブロック構成図である。本発明に係るセンサシステムの実施形態４を説明するためのブロック構成図である。実施形態４の第１のセンサと第２のセンサが出力するデータ配置と時間的な位置関係を示す図である。図１４に示した実施形態４のセンサシステムにおけるセンサの具体的な構成例である実施例４を示すブロック構成図である。図１４に示した実施形態４のタイミングチャートを示す図である。

以下、図面を参照して本発明の各実施形態について説明する。ただし、本明細書中の全図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適時省略する。

＜実施形態１＞
図３は、本発明に係るセンサシステムの実施形態１を説明するためのブロック構成図である。図中符号４０はセンサシステム（制御システム）、４１は制御部、４２は第１のセンサ、４３は第２のセンサを示している。
本実施形態１のセンサシステム４０は、制御部４１と２つのセンサ４２，４３から構成されているセンサシステムである。

制御部４１の第１入力端子と第１のセンサ４２の入出力端子が第１の伝送ラインで接続され、制御部４１の第２入力端子と第２のセンサ４３の入出力端子が第２の伝送ラインで接続され、さらに、第１の伝送ラインと第２の伝送ラインが第３の伝送ラインで接続されて第１のセンサ４２の入出力端子と第２のセンサ４３の入出力端子とが接続される。制御部４１と第１のセンサ４２と第２のセンサ４３とは、同一のノードに接続することとなる。それにより、万一、接続関係の一か所破断しても、第１のセンサ４２と制御部４１、第２のセンサ４３と制御部４１、第１のセンサ４２と第２のセンサ４３と制御部４１、または、第１のセンサ４２と制御部４１かつ第２のセンサ４３と制御部４１、の組み合わせのうち少なくともいずれかの接続状態を保つことが可能である。つまり、機能安全対策も考慮されている。

また、このノードは、制御部４１、第１及び第２のセンサ４２，４３がワイヤードＯＲ接続されており、通常抵抗器によって高電位に繋がっているため、制御部４１、第１及び第２のセンサ４２，４３のいずれも出力状態にないときは高電位が保持されている。
第１のセンサ４２及び第２のセンサ４３は、それぞれ、電流、速度、加速度、角度、位置、回転方向、回転数、回転角等を検知するセンシング素子を有する。第１のセンサ４２及び第２のセンサ４３は、それぞれ、センシング素子で検知して得られたセンサデータを、同期化信号と共にシリアルデータとして制御部４１へ出力する（ＤＡＴＥ１、ＤＡＴＥ２）。
制御部４１は、第１のセンサ４２のセンサ信号（ＤＡＴＥ１）及び第２のセンサ４３のセンサ信号（ＤＡＴＥ２）を受信し、それぞれのセンサ信号に含まれる同期化信号により、それぞれのセンサデータを取り込むことができる。

図４は、第１のセンサ及び第２のセンサのセンサ信号のデータフォーマットの一例であるＳＥＮＴ（ＳｉｎｇｌｅＥｄｇｅＮｉｂｂｌｅＩｎｔｅｒｆａｃｅ）規格（ＳＡＥＪ２７１６規格）で表されるデータの例を示す図である。ＳＥＮＴ規格は、センサのデジタル出力として、立下りエッジから次の立下りエッジまでの時間によって、データを通信する方式である。

最初の立下りエッジから２番目の立下りエッジまでの時間が同期化信号（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ／Ｃａｌｉｂｒａｔｉｏｎ）を示している。たとえば、１ｔｉｃｋを３μｓとすると、図４において同期化信号は５６ｔｉｃｋｓであるため、１６８μｓを示している。この同期化信号が、以降の信号の基準の時間となる。
２番目の立下りエッジから３番目の立下りエッジまでの時間が状態信号（Ｓｔａｔｕｓ＆Ｃｏｍｍｕｎｉｃａｔｉｏｎ）を示している。

３番目の立下りエッジ以降は、センサデータを示している（Ｓｉｇｎａｌ１／Ｄａｔｅ１、Ｓｉｇｎａｌ１／Ｄａｔｅ２、Ｓｉｇｎａｌ１／Ｄａｔｅ３、Ｓｉｇｎａｌ２／Ｄａｔｅ１、Ｓｉｇｎａｌ２／Ｄａｔｅ２、Ｓｉｇｎａｌ２／Ｄａｔｅ３）。前述の同期化信号の時間を基準として、データ値を立下りから次の立下りまでの時間として換算して通信することとなる。したがって、データ値によって、このセンサデータを出力する時間は変動することとなる。

確認信号（ＣＲＣ／Ｃｈｅｃｋｓｕｍ）が出力される。この確認信号は、センサデータに誤信号等が含まれていないかを確認するための信号である。ＳＥＮＴデータは出力データによって出力完了までの時間が異なる為、ＳＥＮＴ規格のオプションにあるポーズパルスを設け、いかなるデータであっても出力が完了するまでの時間が一定になるようにすることもできる。例えば、図２の例では全体を３００ｔｉｃｋｓにしている。

本実施形態１において、第２のセンサ４３は、第１のセンサ４２のセンサ信号の同期化信号を検出し、第１のセンサ４２が出力した同期化信号に応じて自身のセンサ測定データを格納する。第１のセンサ４２のセンサ信号は、第１のセンサ４２の入出力端子と第２のセンサ４３の入出力端子とが接続されるノードから、第２のセンサ４３の入出力端子へ入力される。第２のセンサ４３は、第１のセンサ４２の同期化信号、つまり、最初の立下りから次の立下りまでの時間をモニタし、所定の時間をセンサ２が持つ固有時間に変換する。（例えば、前述の５６ｔｉｃｋｓ）。

第１のセンサ４２が同期化信号を出力した場合、第２のセンサ４３は、自身のセンサデータをラッチ等に格納する。そして、第２のセンサ４３は、第１のセンサ４２が全てのデータを出力する完了時刻の経過後に（前述のポーズパルスの出力が完了するまでにかかる時間の経過後に）、センサ信号を出力するように構成されている。
次に、本実施形態１の動作について説明する。

第１のセンサ４２及び第２のセンサ４３は、各々、内蔵する発振器とタイミング制御回路などによって、所定の物理量を検知し、センサデータとして更新する。従って、センサデータが更新される時刻は、第１のセンサ４２と第２のセンサ４３とで同じ時刻ではない。なお、ある時刻にこれらの物理量を検知して生成したセンサデータを、格納（ラッチ）するまでの時間は同じである。

また、第１のセンサ４２及び第２のセンサ４３が生成するセンサデータを更新する周期は、それぞれがシリアルデータとして１つのセンサ信号を出力する期間（ＤＡＴＥ１、２）と比較すると十分に小さい。従って、検知されたデータの一部或いは大部分は破棄されることが一般的である。そして一旦、ラッチしたセンサデータを、所望のデータフォーマットに変換するエンコーダの処理時間も、センサ信号（ＤＡＴＥ１、ＤＡＴＥ２）の長さと比較して十分に短い。

次に、ＳＥＮＴ規格に沿ったデジタル出力を例に説明する。
まず、第１のセンサ４２が第１のセンサ４２のタイミングにより、同期化信号とセンサデータを含むセンサ信号をシリアルデータとしてノードに出力する。ここで、出力されるセンサデータは、ある時刻ｔにおいて検知したセンサデータとする。制御部４１は、同期化信号を基準として、センサデータを取り込む。

一方、第２のセンサ４３の入出力端子へ第１のセンサ４２のセンサ信号が入力される。ノードは、第１のセンサ４２及び第２のセンサ４３が出力状態にないときは、高電位に保持されている。このノードが低電位になることによって第１のセンサ４２が出力を開始したことを第２のセンサ４３が検知し、直ちに第２のセンサ４３は、自身が生成したセンサデータを格納（ラッチ）して保持する。

また、第１のセンサ４２のセンサ信号により、ノードが低電位になってから（立下り）から次に低電位になるまで（次の立下り）の時間を計測し、同期化信号を検出する。それにより、第１のセンサ４２のセンサ信号の出力が完了するまでの時間を求め、その時間の経過後に、第２のセンサ４３のセンサ信号の出力を開始する。
制御部４１は、まず、第１のセンサ４２のセンサ信号を受信し、第１のセンサ４２のセンサ信号に含まれる同期化信号に応じてセンサデータを取得する。その後、第２のセンサ４３のセンサ信号を受信し、第２のセンサ４３の信号に含まれる同期化信号に応じてセンサデータを取得する。そして、得られたセンサデータから、制御対象を制御する。

図６は、図３に示した実施形態１のセンサシステムにおける第２のセンサの具体的な構成例である実施例１を示すブロック構成図である。図中符号１１１はセンシング素子、１１２はプリアンプ、１１３がＡＤ変換器、１１４は補正演算回路、１１５が格納部、１１６は発振器、１１７はタイミング制御回路、１１８は同期化信号検出回路、１１９はエンコード、１２０は出力部、１２１は入力バッファ、１２２は出力部制御回路を示している。

第２のセンサ４３は、センシング素子１１１と、プリアンプ１１２と、ＡＤ変換器１１３と、補正演算回路１１４と、格納部（ラッチ）１１５と、エンコーダ１１９と、出力部１２０と、同期化信号検出回路１１８と、タイミング制御回路１１７と、を備えている。
センシング素子１１１で物理量を検知し、プリアンプ１１２で信号が増幅され、ＡＤ変換器１１３でデジタル信号へ変換される。デジタル信号は、補正演算回路１１４で、温度補正等の演算が行われ、格納部１１５へ格納される。格納されたデジタル信号は、エンコーダ１１９に入力されて、出力部１２０から、ノードへ出力される。

タイミング制御回路１１７は、ＡＤ変換器１１３において、例えば、サンプル／ホールドするタイミングを制御する。
第２のセンサ４３の入出力端子は、前述の出力部１２０と同期化信号検出回路１１８とが接続されている。同期化信号検出回路１１８は、第１のセンサ４２のセンサ信号の同期化信号を検出し、格納部へデジタル信号を格納するタイミングを決定する。また、出力部１２０がノードへ出力するタイミングを制御する。

第２のセンサ４３が入力状態になっているので、第１のセンサ４２が出力したセンサ信号を監視することが可能である。ノードは、第１のセンサ４２及び第２のセンサ４３が出力状態にないときは高電位が保持されていることから、このノードが低電位になることによって第１のセンサ４２が出力を開始したことを、第２のセンサ４３は、同期化信号検出回路１１８で検知する。第２のセンサ４３は、検知したら直ちに第２のセンサが生成したセンサデータをラッチして保持する。

さらに、第２のセンサ４３は、第１のセンサ４２が出力した同期化信号の次の特徴を監視する。具体的には、低電位区間や高電位区間（合計５６ｔｉｃｋｓ）を、第２のセンサ４３が内蔵するカウンタ等でカウントし、その結果から、第１のセンサ４２のセンサ信号の出力が完了する時刻を予測する。
例えば、第２のセンサ４３は、第１のセンサ４２の基準クロックの周期が１μｓであれば（つまり、１ｔｉｃｋｓが１μｓ）、同期化信号区間を５６カウントと認識する。

図４に示したように、同期化信号の後に続くデータ長が合計２００ｔｉｃｋｓであれば、同期化信号の後、第２のセンサ４３が２００カウントすれば第１のセンサ４２の出力が完了しているのと予測ができる。実際は、カウント時間に誤差も含まれるである程度の余裕をみる。
第１のセンサ４２は、全てのシリアルデータを出力すると、出力部の出力バッファはＯＦＦになり（Ｈｉ−Ｚ）、ノードは、第１のセンサ４２の外部のプルアップ抵抗によって高電位を保持する。

所定の時間後に、第２のセンサ４３は、図６中の出力部（トランシーバ）の切替部ＳＷをＯＮにするなどして、トランシーバをイネーブルにし、前述のラッチに格納されたデータをＳＥＮＴフォーマットに従ってノードへ出力する。
第１のセンサ４２の出力結果に続いて、一定時間後に第２のセンサ４３のセンサ信号が出力されるので、第２のセンサ４３のセンサデータが制御部へ到達する時刻は、第１のセンサ４２よりも２５０ｔｉｃｋｓ（１ｔｉｃｋｓ＝３μｓであれば７５０μｓ）遅延することになる。

しかし、第２のセンサ４３は前述の通り、第１のセンサ４２が出力開始した時刻ｔでセンシング結果を格納（ラッチ）しているため、両者のデータ自体に時間的なズレは殆どない。
なお、第２のセンサ４３の出力にも同期信号が５６ｔｉｃｋｓ分含まれているので、制御部４１は、第１のセンサ４２のデータと同様に取り込むができる。
第２のセンサ４３は、全てのセンサ信号を出力完了するとトランシーバをＯＦＦにする（Ｈｉ−Ｚ）。
なお、第１のセンサ４２は、一定期間ごとに、センサ信号を出力する形態であってもよい。具体的には、第１のセンサ４２は、内蔵する発振器１１６のタイミングで、第２のセンサ４３のデータ列が収まる一定の間隔でデータを出力することで、第１のセンサ４２及び第２のセンサ４３と制御部４１の通信を継続することも可能である。

また、第２のセンサ４３のセンサ信号の同期化信号を検出して、第２のセンサ４３と同様にセンサ信号を出力するように構成されていてもよい（図５は簡単の為、ポーズパルスを省いたデータ列で示す。）。つまり、次に、第１のセンサ４２は第２のセンサ４３の先頭部分にある同期化信号により一旦センサデータをラッチし、第２のセンサ４３のデータ出力完了時刻を予測して、適切な時間をあけて第１のセンサ４２のデータを出力する。これを交互に繰り返す構成であってもよい。

本実施形態１では、第２のセンサ４３が第１のセンサ４２の出力信号である同期化信号をモニタし、その同期化信号に応じて自身のセンサ測定データを格納する。それにより、第１のセンサ４２と第２のセンサ４３を同じ期間に得られたセンサの出力データとすることができる。また、その同期化信号から所定時間経過後に出力するように構成されている。したがって、制御部４１が、トリガ信号を出力して各センサがセンサ測定データを出力する必要がなく、また、制御部４１は、センサと接続される端子として入出力端子とする必要もないため、簡素な構成とすることができる。

本実施形態１による制御部４１と２つ以上のセンサで構成するシステムによれば、制御部４１は、トリガやリクエスト信号を発生しセンサに送信しなくてもよい。従って、トリガ信号発生回路が不要になるばかりでなく、出力バッファも不要になる。また、通常、一線式通信の場合は送信データに同期信号が含まれているので、本実施形態１において新たにデータフォーマットを作成する必要はない。

加えて、少なくとも２つ以上のセンサが同じ時刻に得たデータを受信することが可能になる。従って、本実施形態１の機能を備えたセンサは、機能安全に対応した冗長構成を有するシステムにおいても、あるいは通常の非冗長構成システムにおいても有効である。制御部４１も非冗長構成システムにしか対応していなくても、同一の機能を持つ第１の制御部と、第２の制御部とを並列に配置することで冗長構成になり、機能安全に対応することが可能になる。

また、通常、一線式通信の場合は送信データに同期信号が含まれているので、本発明においても新たにデータフォーマットを作成する必要はない。本発明の機能を備えたセンサは機能安全に対応した冗長構成を有するシステムにおいても、あるいは通常の非冗長構成システムにおいても有効である。
制御部４１も通常システムしか対応していなくても冗長構成に対応でき、しかも少なくとも２つ以上のセンサが同じ時刻に得たデータを受信することが可能になる。

＜本実施形態２＞
図７は、本発明に係るセンサシステムの実施形態２を説明するためのブロック構成図で、実施形態２の機能安全対策を考慮した配線図である。図中符号５０はセンサシステム、５１は制御部、５２は第１のセンサ、５３は第２のセンサを示している。本実施形態２は、本実施形態１と異なる点のみ、図７乃至図９を用いて説明する。
図８は、実施形態２の第１のセンサと第２のセンサが出力するデータ配置と時間的な位置関係を示す図である。

本実施形態２では、第１のセンサ５２のセンサ信号及び第２のセンサ５３のセンサ信号の先頭と最後尾にトリガ信号（Ａ、Ｂ、Ｃ、Ｄ）が配される形態である。
本実施形態２では、第２のセンサ５３は、第１のセンサ５２が出す前述のトリガ信号（Ａ）によって、第２のセンサ５３のセンサデータを格納し、第１のセンサ５２の出す前述のトリガ信号（Ｂ）に同期して、第２のセンサ５３のデータを出力する。

なお、第１のセンサ５２も同様に、第２のセンサ５３が出す前述のトリガ信号（Ｃ）によって、第１のセンサ５２のセンサデータを格納する機能と、第２のセンサ５３の出す前述のトリガ信号（Ｄ）に同期して、第１のセンサ５２のデータを出力する機能を備えている構成でもよい。
制御部５１は、第１のセンサ５２及び第２のセンサ５３の出力結果（ＤＡＴＥ１とＤＡＴＥ２）を受信する入力端子を２つ有し、それぞれのデータに含まれる同期化信号によりデータを取り込むことができる。

本実施形態２において、第１のセンサ５２は、第１のトリガ信号（Ａ）の後、ＳＥＮＴ規格に沿って、同期化信号、状態信号、センサデータ、確認信号を出力し、第２のトリガ信号（Ｂ）を出力する。第２のセンサ５３は、前述の第１のトリガ信号（Ａ）を検出して第２のセンサ５３自身のセンサデータを格納する。第２のセンサ５３は、第２のトリガ信号（Ｂ）に同期して、第３のトリガ信号（Ｃ）を出力し、ＳＥＴＮ規格に沿って、同期化信号、状態信号、センサデータ、確認信号を出力し、第４のトリガ信号（Ｄ）を出力する。

本実施形態２では、第２のセンサ５３は、第１のセンサ５２が出力する前述の第１のトリガ信号（Ａ）によって、第２のセンサ５３のセンサデータをラッチする。また、第１のセンサ５２が出力する前述のトリガ信号（Ｂ）に同期して、第２のセンサ５３のセンサ信号を出力する。
制御部５１は、第１のセンサ５２及び第２のセンサ５３の出力信号（ＤＡＴＥ１とＤＡＴＥ２）を受信する端子を２つ有し、それぞれのデータに含まれる同期化信号によりデータを取り込む。

次に、本実施形態２の動作について図７乃至図９を用いて説明する。
まず、第１のセンサ５２が内蔵する発振器のタイミングにより先頭データとして第１のトリガ信号（Ａ）を出力し、続いて同期化信号とセンサデータを含むセンサ信号をシリアルデータとしてノードに出力する。そして最後に第２のトリガ信号（Ｂ）をノードに出力する。ここで、出力されるセンサデータは、ある時刻ｔにおいて検知したデータとする。制御部は同期化信号を基準としてセンサデータを取り込む。

一方、第２のセンサ５３の入出力端子へ第１のセンサ５２の出力信号が入力される。ノードは、第１のセンサ５２及び第２のセンサ５３が出力状態にないときは、高電位に保持されている。このノードが、第１のトリガ信号（Ａ）によって低電位になることで第１のセンサ５２が出力を開始したことを第２のセンサ５３がトリガ信号検出回路２１８等で検知する。直ちに第２のセンサは、自身が生成したセンサデータを格納（ラッチ）して保持する。前述のとおり、ノードは、高電位に保持されているので、トリガ信号は低電位になるエッヂになることが一般的である。

さらに、第２のセンサ５３は、前記トリガ信号検出回路で、第１のセンサ５２が出力するトリガ信号（Ｂ）も監視する。トリガ信号（Ｂ）は、同期化信号やセンサデータ及びＣＲＣデータと区別するための特徴を備えている必要がある。
具体的には、低電位区間が通常より短い（例３０ｔｉｃｋｓ）信号等、予め決めたＳＥＮＴフォーマットには存在しないデータである。

第１のセンサ５２は、全シリアルデータを出力すると、出力バッファがＯＦＦになる。一方、第２のセンサ５３は、第１のセンサ５２の第２のトリガ信号（Ｂ）を検知したのち、図９中のトランシーバ後段のＳＷをＯＮにするなどしてトランシーバをイネーブルにして、前述のラッチデータを前述の第１のセンサ５２と同じフォーマットで双方向ノードに対して出力する。
第１のセンサ５２の出力結果に続いて、第２のセンサ５３から出力されるので、第２のセンサ５３のデータが、制御部に到達する時刻は、第１のセンサ５２よりも２００ｔｉｃｋｓ＋トリガ信号分（１ｔｉｃｋｓ＝３μｓであれば６００μｓ以上）遅延することになる。

しかし、第２のセンサ５３は、前述のように第１のセンサ５２が出力開始した時刻ｔでセンシング結果をラッチしているため、両者のデータ自体に時間的なズレは殆どない。
なお、第２のセンサ５３の出力に同期化信号が５６ｔｉｃｋｓ分含まれているので、制御部５１は、第１のセンサ５２のデータと同様に取り込むができる。第２のセンサ５３は、全データを出力完了するとトランシーバをＯＦＦにする。
次に、第１のセンサ５２は、第２のセンサ５３の先頭部分にある第１のトリガ信号（Ａ）により、一旦センシング結果をラッチし、第２のセンサ５３のデータ出力の最後尾にある第２のトリガ信号（Ｂ）を監視する。第３のトリガ信号（Ｃ）を検出すれば、第１のセンサ５２もデータを格納する。これを交互に繰り返しながら第１のセンサ５２及び第２のセンサ５３と制御部５１の通信を継続することも可能である。

本実施形態２による制御部５１と２つ以上のセンサで構成するシステムによれば、制御部５１は、トリガやリクエスト信号を発生しセンサに送信しなくてもよい。従って、制御部５１にトリガ信号発生回路が不要になるばかりでなく、出力バッファも不要になる。
また、第１のセンサ５２及び第２のセンサ５３においても、通常のＳＥＮＴフォーマットにトリガ信号を付加するだけで、互いのデータ出力時刻を予測する必要がない。そのため、トリガ信号検出回路の設計が容易になる。しかも、本実施形態１と同様に少なくとも２つ以上のセンサが同じ時刻に得たデータを送信することが可能になる。

図９は、図７に示した実施形態２のセンサシステムにおける第２のセンサの具体的な構成例である実施例２を示すブロック構成図である。図中符号２１１はセンシング素子、２１２はプリアンプ、２１３がＡＤ変換器、２１４は補正演算回路、２１５が格納部、２１６は発振器、２１７はタイミング制御回路、２１８はトリガ信号検出回路、２１９はエンコード、２２０は出力部、２２１は入力バッファ、２２２はトリガ信号付加回路を示している。

第２のセンサ４３は、センシング素子２１１と、プリアンプ２１２と、ＡＤ変換器２１３と、補正演算回路２１４と、格納部（ラッチ）２１５と、エンコーダ２１９と、出力部２２０と、トリガ信号検出回路２１８と、タイミング制御回路２１７と、トリガ信号付加回路２２２とを備えている。
センシング素子２１１で物理量を検知し、プリアンプ２１２で信号が増幅され、ＡＤ変換器２１３でデジタル信号へ変換される。デジタル信号は、補正演算回路２１４で、温度補正等の演算が行われ、格納部２１５へ格納される。格納されたデジタル信号は、エンコーダ２１９に入力されて、出力部２２０から、ノードへ出力される。

タイミング制御回路２１７は、ＡＤ変換器２１３において、例えば、サンプル／ホールドするタイミングを制御する。
第２のセンサ５３の入出力端子は、前述の出力部２２０とトリガ信号検出回路２１８とが接続されている。トリガ信号検出回路２１８は、第１のセンサ５２のセンサ信号のトリガ信号を検出し、格納部２１５へデジタル信号を格納するタイミングを決定する。また、出力部２２０がノードへ出力するタイミングを制御する。

＜本実施形態３＞
図１０は、本発明に係るセンサシステムの実施形態３を説明するためのブロック構成図で、実施形態３の機能安全対策を考慮した配線図である。図中符号６０はセンサシステム、６１は制御部、６２は第１のセンサ、６３は第２のセンサを示している。
本実施形態３では、第１のセンサ６２のセンサ信号のセンサ信号の先頭と最後尾にトリガ信号（Ａ、Ｂ）が配される形態であり、第２のセンサ６３のセンサ信号はＳＥＮＴ規格通りに出力される形態である。
図１１は、実施形態３の第１のセンサと第２のセンサが出力するデータ配置と時間的な位置関係を示す図である。

本実施形態３では、第２のセンサ６３は、第１のセンサ６２が出す前述のトリガ信号（Ａ）によって、第２のセンサ６３のセンサデータを格納し、第１のセンサ６２の出す前述のトリガ信号（Ｂ）に同期して、第２のセンサのデータを出力する。
本実施形態３において、第１のセンサ６２は、第１のトリガ信号（Ａ）の後、ＳＥＮＴ規格に沿って、同期化信号、状態信号、センサデータ、確認信号を出力し、第２のトリガ信号（Ｂ）を出力する。第２のセンサ６３は、前述の第１のトリガ信号（Ａ）を検出して第２のセンサ６３自身のセンサデータを格納する。第２のセンサ６３は、第２のトリガ信号（Ｂ）に同期して、ＳＥＴＮ規格に沿って、同期化信号、状態信号、センサデータ、確認信号を出力する。

先ず、第１のセンサ６２が内蔵する発振器３１６のタイミングにより先頭データとして第１のトリガ信号（Ａ）を出力し、続いて、同期化信号とセンサデータを含むセンサ信号をシリアルデータとして出力し、そして最後に第２のトリガ信号（Ｂ）をノードに出力する。
出力データはある時刻ｔにおいて検知したデータとする。制御部６１は同期化信号からこのシリアルデータを取り込む。一方、ノードは第２のセンサ６３にも繋がっている。第２のセンサ６３が入力状態になっているので、第１のセンサ６２が出力したデータを監視することが可能である。ノードは、第１のセンサ６２及び第２のセンサ６３が出力状態にないときは高電位が保持されていることから、このノードが第１のトリガ信号によって低電位になることで、第１のセンサ６２が出力を開始したことを、第２のセンサ６３は、トリガ信号検出回路３１８で検知する。第２のセンサ６３は、直ちに第２のセンサ６３自身が生成したセンシングデータをラッチして保持する。

前述のとおり、ノードは高電位になっているので、トリガ信号は低電位になるエッヂになることが一般的である。さらに、第２のセンサ６３が出力した第２のトリガ信号（Ｂ）を監視する。第２のトリガ信号（Ｂ）は、同期化信号やセンサデータ及びＣＲＣデータと区別するための特徴を備えている必要がある。
具体的には低電位区間が通常より短い（例３０ｔｉｃｋｓ）信号等、予め決めたＳＥＮＴフォーマットには存在しないデータである。第１のセンサ６２は全シリアルデータを出力すると、出力バッファはＯＦＦになる。

第２のセンサ６３は、第２のトリガ信号（Ｂ）を検知したのち、図１２中のトランシーバ後段のＳＷをＯＮにするなどしてトランシーバをイネーブルにして、前述のラッチデータを通常のＳＥＮＴフォーマットで双方向ノードに対して出力する。
第１のセンサ６２の出力結果に続いて第２のセンサ６３のデータが出力されるので、第２のセンサ６３のデータが制御部に到達する時刻は、第１のセンサ６２よりも２００ｔｉｃｋｓ＋トリガ信号分（１ｔｉｃｋｓ＝３μｓであれば６００μｓ以上）遅延することになる。

しかし、第２のセンサ６３は、前述のように第１のセンサ６２が出力開始した時刻ｔでセンシング結果をラッチしているため、両者のデータ自体に時間的なズレは殆どない。なお、第１のセンサ６２及び第２のセンサ６３の出力に同期化信号が５６ｔｉｃｋｓ分含まれているので、制御部６１は、第１のセンサ６２のデータと同様に取り込むができる。

図１２は、図１０に示した実施形態３のセンサシステムにおける第２のセンサの具体的な構成例である実施例３を示すブロック構成図である。図中符号３１１はセンシング素子、３１２はプリアンプ、３１３がＡＤ変換器、３１４は補正演算回路、３１５が格納部、３１６は発振器、３１７はタイミング制御回路、３１８はトリガ信号検出回路、３１９はエンコード、３２０は出力部、３２１は入力バッファを示している。

図１３は、図１０に示した実施形態３のセンサシステムにおける第１のセンサの具体的な構成例である実施例３を示すブロック構成図である。図中符号４１１はセンシング素子、４１２はプリアンプ、４１３がＡＤ変換器、４１４は補正演算回路、４１５が格納部、４１６は発振器、４１７はタイミング制御回路、４１９はエンコード、４２０は出力部、４２２はトリガ付加回路を示している。

第１のセンサ６２は、内蔵発振器４１６のタイミングで、第２のセンサ６３のデータ列が収まる一定間隔をあけるようにタイミング制御回路４１７がトランシーバの出力を制御する。従って、第１のセンサ６２は第２のセンサ６３にトリガ信号がなくても、第１のセンサ６２と第２のセンサ６３が交互に出力を出し合い制御部の通信を継続することが可能である。

本実施形態３による制御部６１と２つ以上のセンサで構成するシステムによれば、制御部６１は、トリガやリクエスト信号を発生しセンサに送信しなくてもよい。従って、トリガ信号発生回路が不要になるばかりでなく、出力バッファも不要になる。また、第１のセンサ６２において通常のＳＥＮＴフォーマットにトリガ信号（Ａ、Ｂ）を付加するだけで、互いのデータ出力時刻を予測する必要がない。しかも少なくとも２つ以上のセンサが同じ時刻に得たデータを送信することが可能になる。

＜本実施形態４＞
図１４は、本発明に係るセンサシステムの実施形態４を説明するためのブロック構成図で、本実施形態１において、特に、第２のセンサの動作が異なる形態である。図中符号７０はセンサシステム、７１は制御部、７２は第１のセンサ、７３は第２のセンサを示している。
まず、第１のセンサ７２が第１のセンサ７２のタイミングにより同期化信号とセンサデータを含むシリアルデータをノードに出力する。出力データはある時刻ｔにおいて検知したデータとする。制御部は同期化信号を基準としてシリアルデータを取り込む。一方、ノードは第２のセンサ７３にも繋がっている。
図１５は、実施形態４の第１のセンサと第２のセンサが出力するデータ配置と時間的な位置関係を示す図である。（簡単の為、ポーズパルスは省略）

図１６は、図１４に示した実施形態４のセンサシステムにおけるセンサの具体的な構成例である実施例４を示すブロック構成図である。図中符号５１１はセンシング素子、５１２はプリアンプ、５１３がＡＤ変換器、５１４は補正演算回路、５１５はマーキング回路、５１６は発振器、５１７はタイミング制御回路、５１８はマーキング信号生成回路、５１９はエンコード、５２０は出力部、５２１は入力バッファ、５２２は出力部制御回路、５２３は選択回路、５２４は選択信号生成回路を示している。

第２のセンサ７２が入力状態になっているので、第１のセンサ７２が出力したデータを監視することが可能である。ノードは、第１のセンサ７２及び第２のセンサ７３が出力状態にないときは高電位が保持されていることから、このノードが低電位になることによって第１のセンサ７２が出力を開始したことを第２のセンサ７３は、検知する。具体的には、入出力端子から入力される第１のセンサ７２の出力信号が入力バッファ５２１に入力され、マーキング信号生成回路５１８、選択信号生成回路５２２、出力部制御回路５２２へ出力される。マーキング信号生成回路５１８は、入力された信号の立下り等の同期化信号の特徴を検出して、マーキング信号を生成する。このマーキング信号に基づいて、マーキング回路でデータがマーキングされる。また、選択信号生成回路５２２は、入力された信号の立下り等の同期化信号の特徴を検出して、選択信号を生成する。選択回路５２３は、この選択信号に基づいて、所定のタイミングで、マーキングされたデータが選択されるように構成されている。

第２のセンサ７３は、直ちに第２のセンサ７３自身が生成したセンシングデータをマーキングする。マーキングは、例えば、指定信号を付加する。最下位ビットを拡張し演算データ（Ｘ）に対して２Ｘ＋１を実施し、それ以外のデータには２Ｘを実施することで差別化する。
図１７は、図１４に示した実施形態４のタイミングチャートを示す図で、データＤ２１がマーキングされたことを示している。その後の演算処理はＬＳＢを除いたデータに対して実施すれば、演算データは変遷していく（図１７には簡単のためデータがシフトする様子を示す。図中はマーキング処理を補正演算回路５１４と切り離して描いているが、この演算は補正演算回路５１４で実施することが一般的である。）。カウンタ回路等によって所望に時間が経過した時点（ｔ１）で、セレクタによりマーキングされたデータ、つまり、ＬＳＢ＝１のデータを選択してエンコーダ５１９に入力し、ＳＥＮＴフォーマットに変換する。或いはマーキングの別の例として、前記同期信号を検出した後の２つデータに前記演算を施す。

図１７ではＤ２２にもＤ２１と同様な演算を施す。図１７のセレクタでマーキングされていないデータを読み出すことにすれば、前記同期信号を検出する１つ前のデータを選択することも可能である。以降の動作は実施形態１と同様である。第１のセンサ７２は全シリアルデータを出力すると、出力バッファはＯＦＦになり、双方向ノードは抵抗器によって高電位を保持する。適当な時間後に第２のセンサ７３は図１６中のトランシーバ後段のＳＷをＯＮにするなどしてトランシーバをイネーブルにして前述のマーキングデータをＳＥＮＴフォーマットに従って出力する。第１のセンサ７２の出力結果に続いて一定時間後に第２のセンサ７３のデータが出力されるので、第２のセンサ７３のデータが制御部に到達する時刻は、第１のセンサ７２よりも２５０ｔｉｃｋｓ（１ｔｉｃｋｓ＝３μｓであれば７５０μｓ）遅延することになる。しかし、第２のセンサ７３は、前述のように第１のセンサ７２が出力開始した時刻ｔでセンシング結果をラッチしているため、両者のデータ自体に時間的なズレは殆どない。なお、第２のセンサ７３の出力にも同期信号が５６ｔｉｃｋｓ分含まれているので、制御部７１は、第１のセンサ７２のデータと同様に取り込むができる。第２のセンサ７３は全データを出力完了するとトランシーバをＯＦＦにする。

次に、第１のセンサ７２は、第２のセンサ７３の先頭部分にある同期化信号により前述のセンサ２と同様な手段によりデータを遷移させて、第２のセンサ７３のデータ出力完了時刻を予測して、適切な時間をあけて第１のセンサ７２データを出力する。これを交互に繰り返す。なお、第１のセンサ７２は、内蔵する発振器のタイミングで、第２のセンサ７３のデータ列が収まる一定の間隔でデータを出力することで、第１及び第２のセンサ７２，７３と制御部７１の通信を継続することも可能である。
本実施形態４による制御部７１と２つ以上のセンサで構成するシステムによれば、本実施形態１の効果の他に、同期化信号よりも以前のデータや以後のデータを選択できる特長を有するので第１のセンサ７２及び第２のセンサ７３のデータの揃え方に自由度を持たせることができる。

＜変形例＞
第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のセンサＩＣチップと、前記第１のセンサ信号が入力され、入力された前記第１のセンサ信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第２のセンサＩＣチップと、を備え、前記第１のセンサ信号と前記第２のセンサ信号を出力するセンサデバイスであってもよい。

また、ＳＥＮＴフォーマットで第１のセンサ信号が出力される第１の入出力端子を有する第１のセンサＩＣチップと、ＳＥＮＴフォーマットで第２のセンサ信号が出力される第２の入出力端子を有する第２のセンサＩＣチップと、前記第１のセンサ信号が入力される第１の入力端子と、前記第２のセンサ信号が入力される第２の入力端子と、を有するエンジンコントロールユニットと、前記第１の入出力端子と前記第１の入力端子とを接続する第１の伝送ラインと、前記第２の入出力端子と前記第２の入力端子とを接続する第２の伝送ラインと、前記第１の伝送ラインと前記２の伝送ラインとを接続する第２の伝送ラインと、を備える制御装置であってもよい。

また、センサは、磁気センサが好適である。
また、第１〜第３の伝送ラインは、１本の金属配線等のシングルラインである。また、第１の伝送ラインは、電源ラインとプルアップ抵抗で接続され、第２の伝送ラインは、電源ラインとプルアップ抵抗で接続され、各センサの出力部は、ＮＭＯＳでＬｏｗを出力する形態である。
また、車載冗長構成するセンサシステムであって、少なくとも２つセンサＩＣチップチップを有し、少なくとも２つのセンサが互いのＳＥＮＴ規格に対応した出力信号をモニタして、制御部へ出力信号を出力するセンサシステムである。

本発明は、以下のような構成を特徴としている。
（１）第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のセンサと、前記第１のセンサ信号が入力され、入力された前記第１のセンサ信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第２のセンサと、前記第１のセンサ信号と前記第２のセンサ信号を入力される制御部と、を備えるセンサシステムである。

（２）第１の出力端子を有し、前記第１の出力端子から第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のセンサと、第１の出力端子と接続された第１の入出力端子を有し、前記第１のセンサ信号に応答して、前記第１の入出力端子から第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第２のセンサと、前記第１の出力端子と接続される第２の入力端子と、前記第１の入出力端子と接続された第３の入力端子とを有する制御部と、を備えるセンサシステムである。

（３）前記第１のセンサ信号及び前記第２のセンサ信号のフォーマットが、シリアルデータがシングル・エッヂ・ニブル・伝送（ＳＥＮＴ）、ペリフェラル・シリアルインターフェース５（ＰＳＩ５）、シリアル・ペリフェラル・インターフェース（ＳＰＩ）、又は、ＤｉｓｔｒｉｂｕｔｅｄＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（ＤＳＩ）から選択されたフォーマットを有する。

（４）前記第２のセンサは、入出力端子を有し、前記第１のセンサ信号が前記入出力端子に入力され、前記第２のセンサ信号が前記入出力端子から出力される。
（５）前記第２のセンサは、前記第１の同期化信号に応答して、前記第２のセンサ信号を前記制御部へ出力する。
（６）前記第２のセンサは、前記第１の同期化信号に同期して前記第２のセンサデータを格納する。

（７）前記第２のセンサは、前記第１のセンサ信号の出力が完了してから所定時間経過後に前記第２のセンサ信号を出力する。
（８）前記第１の同期化信号に同期して前記第２のセンサデータを格納し、前記第１の同期化信号を基準として前記第１のセンサ信号の出力が完了するまでの時間を算出し、その時間経過後に前記第２のセンサ信号を出力する。

（９）前記第２のセンサは、前記第１の同期化信号を検出する同期化信号検出回路を有する。
（１０）前記第２のセンサは、前記第１のセンサ信号の立下りから次の立下り、又は、前記第１のセンサ信号の立上がりから次の立上がりまでの時間を算出することで、前記同期化信号を検出する。
（１１）前記第１のセンサ信号は、第１のトリガ信号と、前記第１の同期化信号と、前記センサデータとを含み、前記第２のセンサは、前記第１のセンサ信号の前記第１のトリガ信号に応答して、前記第２のセンサ信号を前記制御部へ出力する。

（１２）前記第１のトリガ信号は、前記第１の同期化信号の前に配される。
（１３）前記第１のセンサ信号は、第１のトリガ信号と、前記第１の同期化信号と、前記センサデータと、前記第２のトリガ信号と、を含み、前記第２のセンサは、前記第１のトリガ信号に同期して前記第２のセンサ自身のセンサデータを格納し、前記第２のトリガ信号に同期して前記第２のセンサ信号を前記制御へ出力する。

（１４）前記第２のトリガ信号は、前記第１のセンサデータの後に配される。
（１５）前記第２のセンサは、前記第１のトリガ信号を検出するトリガ信号検出回路を有する。
（１６）前記第２のセンサは、前記第１のトリガ信号の立下り又は立ち上がりを検出する。

（１７）前記第１のセンサは、前記第１の同期化信号の前に前記第１のトリガ信号を配するトリガ信号生成回路を有する。
（１８）前記第１のセンサは、前記第１の同期化信号の前に配される第１のトリガ信号と、前記センサデータの後に配される前記第２のトリガ信号とを生成するトリガ信号生成回路を有する。

（１９）前記第２のセンサ信号は、第３のトリガ信号と、前記第２の同期化信号と、前記第２のセンサデータとを含み、前記第１のセンサは、前記第２のセンサ信号の前記第３のトリガ信号に応答して、前記第１のセンサ信号を格納する。
（２０）前記第２のセンサ信号は、第３のトリガ信号と、前記第２の同期化信号と、前記第２のセンサデータと、前記第４のトリガ信号と、を含み、前記第１のセンサは、前記第３のトリガ信号に同期して前記第１のセンサデータを格納し、前記第４のトリガ信号に同期して前記第３のセンサ信号を前記制御部へ出力する。

（２１）前記第２のセンサ信号は、前記第２の同期化信号の前に配される第３のトリガ信号と、前記第２のセンサデータの後に配される前記第４のトリガ信号と、を含み、前記第１のセンサは、前記第３のトリガ信号に同期して前記第１のセンサデータを格納し、前記第４のトリガ信号に同期して前記第３のセンサ信号を前記制御部へ出力する。
（２２）前記第２のセンサは、前記第１の同期化信号に応答して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる。

（２３）前記第２のセンサは、前記第１の同期化信号に同期して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる。
（２４）前記第２のセンサは、前記センシングデータからマーキングされた前記第２のセンサデータを選択して格納する。
（２５）前記第２のセンサは、前記第１のセンサ信号のトリガ信号に応答して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる。

（２６）前記第２のセンサは、前記第１の同期化信号に同期して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる。
（２７）前記第２のセンサは、前記センシングデータからマーキングされたセンサデータを選択して前記制御部へ出力する。
（２８）前記マーキングは、データの最下位ビット又は最上位ビットに指定信号が付与されることによって行われる。

（２９）前記第２のセンサは、マーキングするマーキング部と、センサデータを同期化信号を基準として所定のフォーマットに変換するエンコーダとを有し、前記エンコーダでマーキングされたデータが選択される。
（３０）入出力端子を有し、同期化信号と前記同期化信号を基準とするセンサデータとを含むセンサ信号をシリアルで出力するセンサであり、他のセンサからの、他の同期化信号と前記他の同期化信号を基準とする他のセンサデータとを含む他のセンサ信号がシリアルで前記入出力端子に入力され、前記他のセンサ信号に応答して、前記入出力端子から前記センサ信号を出力するセンサである。

（３１）前記センサ信号のフォーマットが、シリアルデータがシングル・エッヂ・ニブル・伝送（ＳＥＮＴ）、ペリフェラル・シリアルインターフェース５（ＰＳＩ５）、シリアル・ペリフェラル・インターフェース（ＳＰＩ）、又は、ＤｉｓｔｒｉｂｕｔｅｄＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（ＤＳＩ）から選択されたフォーマットを有する。
（３２）前記他の同期化信号に応答して、前記センサ信号を前記入出力端子から出力する。

（３３）前記他の同期化信号に同期して前記センサデータを格納する。
（３４）前記他の同期化信号に同期して前記センサデータを格納し、前記他のセンサ信号の出力が完了してから所定時間経過後に前記センサ信号を前記入出力端子から出力する。
（３５）前記他の同期化信号を検出する同期化信号検出回路を有する。

（３６）前記他のセンサ信号の立下りから次の立下りまでの時間を算出することで、前記他の同期化信号を検出する。
（３７）前記他のセンサ信号は、第１のトリガ信号と、前記他の同期化信号と、前記他のセンサデータとを含み、前記センサは、前記第１のトリガ信号に応答して、前記センサ信号を格納する。

（３８）前記他のセンサ信号は、第１のトリガ信号と、前記他の同期化信号と、前記他のセンサデータと、前記第２のトリガ信号と、を含み、前記センサは、前記第１のトリガ信号に同期して前記センサデータを格納し、前記第２のトリガ信号に同期して前記センサ信号を前記入出力端子から出力する。
（３９）前記他のセンサ信号は、前記他の同期化信号の前に配される第１のトリガ信号と、前記他のセンサデータの後に配される前記第２のトリガ信号と、を含み、前記センサは、前記第１のトリガ信号に同期して前記センサデータを格納し、前記第２のトリガ信号に同期して前記センサ信号を前記制入出力端子から出力する。

（４０）前記第１のトリガ信号を検出するトリガ信号検出回路を有する。
（４１）前記第１のトリガ信号の立下りを検出する。
（４２）第３のトリガ信号と、前記同期化信号と、前記センサデータとを含む。
（４３）前記センサ信号は、第３のトリガ信号と、前記同期化信号と、前記センサデータと、前記第４のトリガ信号と、を含む。

（４４）前記センサ信号は、前記同期化信号の前に配される第３のトリガ信号と、前記センサデータの後に配される前記第４のトリガ信号と、を含む。
（４５）前記センサは、前記他の同期化信号に応答して、センシングデータの内、前記入出力端子から出力される前記センサデータがマーキングされる。
（４６）前記センサは、前記他の同期化信号に同期して、センシングデータの内、前記入出力端子から出力されるセンサデータがマーキングされる。

（４７）前記センサは、前記センシングデータからマーキングされたセンサデータを選択して前記入出力端子から出力される。
（４８）前記センサは、前記他のセンサ信号のトリガ信号に応答して、センシングデータの内、前記入出力端子から出力される前記センサデータがマーキングされる。
（４９）前記センサは、前記他の同期化信号に同期して、センシングデータの内、前記入出力端子から出力されるセンサデータがマーキングされる。

（５０）前記センサは、前記センシングデータからマーキングされたセンサデータを選択して前記入出力端子から出力される。
（５１）前記マーキングは、データの最下位ビット又は最上位ビットに指定信号が付与されることによって行われる。
（５２）前記センサは、マーキングするマーキング部と、同期化信号を基準として前記センサデータを所定のフォーマットに変換するエンコーダとを有し、前記エンコーダでマーキングされたデータが選択される。

（５３）ＳＥＮＴフォーマットで第１のセンサ信号が出力される第１の入出力端子を有する第１のセンサと、ＳＥＮＴフォーマットで第２のセンサ信号が出力される第２の入出力端子を有する第２のセンサと、前記第１のセンサ信号が入力される第１の入力端子と、前記第２のセンサ信号が入力される第２の入力端子と、を有する制御部と、前記第１の入出力端子と前記第１の入力端子とを接続する第１の伝送ラインと、前記第２の入出力端子と前記第２の入力端子とを接続する第２の伝送ラインと、前記第１の伝送ラインと前記２の伝送ラインとを接続する第３の伝送ラインと、を備えるセンサシステムである。

（５４）第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のステップと、前記第１の同期化信号を検出する第２のステップと、検出した前記第１の同期化信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第３のステップと、を有するセンサ信号出力方法である。

１０センサシステム
１２制御モジュール
１４ａ乃至１４ｎセンサ
１６ａ乃至１６ｎ双方向性ノード
１８物体
２０システムコントローラ
２２フィードバック信号
２４ａ乃至２４ｎトリガ信号
２５Ｖ_ＣＣ接続
２６ａ乃至２６ｎシリアルデータ信号
２８グランド接続
３０プロセッサ
３２メモリ
３４トランシーバ
４０，５０，６０，７０，１００センサシステム
４１，５１，６１，７１，１０２制御部
４２，５２，６２，７２，１０４第１のセンサ
４３，５３，６３、７３，１０６第２のセンサ
１１１，２１１，３１１，４１１，５１１センシング素子
１１２，２１２，３１２，４１２，５１２プリアンプ
１１３，２１３，３１３，４１３，５１３ＡＤ変換器
１１４，２１４，３１４，４１４，５１４補正演算回路
１１５，２１５，３１５，４１５格納部
１１６，２１６，３１６，４１６，５１６発振器
１１７，２１７，３１７，４１７，５１７タイミング制御回路
１１８同期化信号検出回路
１１９，２１９，３１９，４１９，５１９エンコード
１２０，２２０、３２０，４２０，５２０出力部
１２１，２２１，３２１，５２１入力バッファ
２１８，３１８トリガ信号検出回路
２２２，４２２トリガ付加回路
５１５マーキング回路
５１８マーキング信号生成回路
５２２出力部制御回路
５２３選択回路
５２４選択信号生成回路

Claims

第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のセンサと、
前記第１のセンサ信号が入力され、入力された前記第１のセンサ信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第２のセンサと、
前記第１のセンサ信号と前記第２のセンサ信号を入力される制御部と、
を備えるセンサシステム。
第１の出力端子を有し、前記第１の出力端子から第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のセンサと、
第１の出力端子と接続された第１の入出力端子を有し、前記第１のセンサ信号に応答して、前記第１の入出力端子から第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第２のセンサと、
前記第１の出力端子と接続される第２の入力端子と、前記第１の入出力端子と接続された第３の入力端子とを有する制御部と、
を備えるセンサシステム。
前記第１のセンサ信号及び前記第２のセンサ信号のフォーマットが、シリアルデータがシングル・エッヂ・ニブル・伝送（ＳＥＮＴ）、ペリフェラル・シリアルインターフェース５（ＰＳＩ５）、シリアル・ペリフェラル・インターフェース（ＳＰＩ）、又は、ＤｉｓｔｒｉｂｕｔｅｄＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（ＤＳＩ）から選択されたフォーマットを有する請求項１又は２に記載のセンサシステム。
前記第２のセンサは、入出力端子を有し、前記第１のセンサ信号が前記入出力端子に入力され、前記第２のセンサ信号が前記入出力端子から出力される請求項１〜３のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記第１の同期化信号に応答して、前記第２のセンサ信号を前記制御部へ出力する請求項１〜４のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記第１の同期化信号に同期して前記第２のセンサデータを格納する請求項５に記載のセンサシステム。
前記第２のセンサは、前記第１のセンサ信号の出力が完了してから所定時間経過後に前記第２のセンサ信号を出力する請求項６に記載のセンサシステム。
前記第１の同期化信号に同期して前記第２のセンサデータを格納し、前記第１の同期化信号を基準として前記第１のセンサ信号の出力が完了するまでの時間を算出し、その時間経過後に前記第２のセンサ信号を出力する請求項７に記載のセンサシステム。
前記第２のセンサは、前記第１の同期化信号を検出する同期化信号検出回路を有する請求項６〜８のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記第１のセンサ信号の立下りから次の立下り、又は、前記第１のセンサ信号の立上がりから次の立上がりまでの時間を算出することで、前記同期化信号を検出する請求項６〜９のいずれか１項に記載のセンサシステム。
前記第１のセンサ信号は、第１のトリガ信号と、前記第１の同期化信号と、前記センサデータとを含み、
前記第２のセンサは、前記第１のセンサ信号の前記第１のトリガ信号に応答して、前記第２のセンサ信号を前記制御部へ出力する請求項１〜５のいずれか１項に記載のセンサシステム。
前記第１のトリガ信号は、前記第１の同期化信号の前に配される請求項１１に記載のセンサシステム。
前記第１のセンサ信号は、第１のトリガ信号と、前記第１の同期化信号と、前記センサデータと、前記第２のトリガ信号と、を含み、
前記第２のセンサは、前記第１のトリガ信号に同期して前記第２のセンサ自身のセンサデータを格納し、前記第２のトリガ信号に同期して前記第２のセンサ信号を前記制御へ出力する請求項１１又は１２に記載のセンサシステム。
前記第２のトリガ信号は、前記第１のセンサデータの後に配される請求項１３に記載のセンサシステム。
前記第２のセンサは、前記第１のトリガ信号を検出するトリガ信号検出回路を有する請求項１１〜１４のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記第１のトリガ信号の立下り又は立ち上がりを検出する請求項１１〜１５のいずれか１項に記載のセンサシステム。
前記第１のセンサは、前記第１の同期化信号の前に前記第１のトリガ信号を配するトリガ信号生成回路を有する請求項１１〜１６のいずれか１項に記載のセンサシステム。
前記第１のセンサは、前記第１の同期化信号の前に配される第１のトリガ信号と、前記センサデータの後に配される前記第２のトリガ信号とを生成するトリガ信号生成回路を有する請求項１１〜１７のいずれか１項に記載のセンサシステム。
前記第２のセンサ信号は、第３のトリガ信号と、前記第２の同期化信号と、前記第２のセンサデータとを含み、
前記第１のセンサは、前記第２のセンサ信号の前記第３のトリガ信号に応答して、前記第１のセンサ信号を格納する請求項１１〜１８のいずれか１項に記載のセンサシステム。
前記第２のセンサ信号は、第３のトリガ信号と、前記第２の同期化信号と、前記第２のセンサデータと、前記第４のトリガ信号と、を含み、
前記第１のセンサは、前記第３のトリガ信号に同期して前記第１のセンサデータを格納し、前記第４のトリガ信号に同期して前記第３のセンサ信号を前記制御部へ出力する請求項１９に記載のセンサシステム。
前記第２のセンサ信号は、前記第２の同期化信号の前に配される第３のトリガ信号と、前記第２のセンサデータの後に配される前記第４のトリガ信号と、を含み、
前記第１のセンサは、前記第３のトリガ信号に同期して前記第１のセンサデータを格納し、前記第４のトリガ信号に同期して前記第３のセンサ信号を前記制御部へ出力する請求項１８又は１９に記載のセンサシステム。
前記第２のセンサは、前記第１の同期化信号に応答して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる請求項５〜１０のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記第１の同期化信号に同期して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる請求項５〜１０のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記センシングデータからマーキングされた前記第２のセンサデータを選択して格納する請求項２２又は２３に記載のセンサシステム。
前記第２のセンサは、前記第１のセンサ信号のトリガ信号に応答して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる請求項１１〜２０のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記第１の同期化信号に同期して、センシングデータから制御部へ出力する前記第２のセンサデータがマーキングされる請求項１１〜２０のいずれか１項に記載のセンサシステム。
前記第２のセンサは、前記センシングデータからマーキングされたセンサデータを選択して前記制御部へ出力する請求項２５又は２６に記載のセンサシステム。
前記マーキングは、データの最下位ビット又は最上位ビットに指定信号が付与されることによって行われる請求項２２〜２７のいずれか１項に記載のセンサシステム。
前記第２のセンサは、マーキングするマーキング部と、センサデータを同期化信号を基準として所定のフォーマットに変換するエンコーダとを有し、前記エンコーダでマーキングされたデータが選択される請求項２１〜２７のいずれか１項に記載のセンサシステム。
入出力端子を有し、同期化信号と前記同期化信号を基準とするセンサデータとを含むセンサ信号をシリアルで出力するセンサであり、
他のセンサからの、他の同期化信号と前記他の同期化信号を基準とする他のセンサデータとを含む他のセンサ信号がシリアルで前記入出力端子に入力され、
前記他のセンサ信号に応答して、前記入出力端子から前記センサ信号を出力するセンサ。
前記センサ信号のフォーマットが、シリアルデータがシングル・エッヂ・ニブル・伝送（ＳＥＮＴ）、ペリフェラル・シリアルインターフェース５（ＰＳＩ５）、シリアル・ペリフェラル・インターフェース（ＳＰＩ）、又は、ＤｉｓｔｒｉｂｕｔｅｄＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（ＤＳＩ）から選択されたフォーマットを有する請求項３０に記載のセンサ。
前記他の同期化信号に応答して、前記センサ信号を前記入出力端子から出力する請求項３０又は３１に記載のセンサ。
前記他の同期化信号に同期して前記センサデータを格納する請求項３２に記載のセンサ。
前記他の同期化信号に同期して前記センサデータを格納し、前記他のセンサ信号の出力が完了してから所定時間経過後に前記センサ信号を前記入出力端子から出力する請求項３２又は３３に記載のセンサ。
前記他の同期化信号を検出する同期化信号検出回路を有する請求項３２〜３４のいずれか１項に記載のセンサ。
前記他のセンサ信号の立下りから次の立下りまでの時間を算出することで、前記他の同期化信号を検出する請求項３５に記載のセンサ。
前記他のセンサ信号は、第１のトリガ信号と、前記他の同期化信号と、前記他のセンサデータとを含み、
前記センサは、前記第１のトリガ信号に応答して、前記センサ信号を格納する請求項３０又は３１に記載のセンサ。
前記他のセンサ信号は、第１のトリガ信号と、前記他の同期化信号と、前記他のセンサデータと、前記第２のトリガ信号と、を含み、
前記センサは、前記第１のトリガ信号に同期して前記センサデータを格納し、前記第２のトリガ信号に同期して前記センサ信号を前記入出力端子から出力する請求項３７に記載のセンサ。
前記他のセンサ信号は、前記他の同期化信号の前に配される第１のトリガ信号と、前記他のセンサデータの後に配される前記第２のトリガ信号と、を含み、
前記センサは、前記第１のトリガ信号に同期して前記センサデータを格納し、前記第２のトリガ信号に同期して前記センサ信号を前記制入出力端子から出力する請求項３７又は３８に記載のセンサ。
前記第１のトリガ信号を検出するトリガ信号検出回路を有する請求項３７〜３９のいずれか１項に記載のセンサ。
前記第１のトリガ信号の立下りを検出する請求項３７〜４０のいずれか１項に記載のセンサ。
第３のトリガ信号と、前記同期化信号と、前記センサデータとを含む請求項３７〜４１のいずれか１項に記載のセンサ。
前記センサ信号は、第３のトリガ信号と、前記同期化信号と、前記センサデータと、前記第４のトリガ信号と、を含む請求項４２に記載のセンサ。
前記センサ信号は、前記同期化信号の前に配される第３のトリガ信号と、前記センサデータの後に配される前記第４のトリガ信号と、を含む請求項４２又は４３に記載のセンサ。
前記センサは、前記他の同期化信号に応答して、センシングデータの内、前記入出力端子から出力される前記センサデータがマーキングされる請求項３２〜３６のいずれか１項に記載のセンサ。
前記センサは、前記他の同期化信号に同期して、センシングデータの内、前記入出力端子から出力されるセンサデータがマーキングされる請求項３２〜３６のいずれか１項に記載のセンサ。
前記センサは、前記センシングデータからマーキングされたセンサデータを選択して前記入出力端子から出力される請求項４５又は４６に記載のセンサ。
前記センサは、前記他のセンサ信号のトリガ信号に応答して、センシングデータの内、前記入出力端子から出力される前記センサデータがマーキングされる請求項３２〜３６のいずれか１項に記載のセンサ。
前記センサは、前記他の同期化信号に同期して、センシングデータの内、前記入出力端子から出力されるセンサデータがマーキングされる請求項３２〜３６のいずれか１項に記載のセンサ。
前記センサは、前記センシングデータからマーキングされたセンサデータを選択して前記入出力端子から出力される請求項４８又は４９に記載のセンサ。
前記マーキングは、データの最下位ビット又は最上位ビットに指定信号が付与されることによって行われる請求項４５〜５０のいずれか１項に記載のセンサ。
前記センサは、マーキングするマーキング部と、同期化信号を基準として前記センサデータを所定のフォーマットに変換するエンコーダとを有し、前記エンコーダでマーキングされたデータが選択される請求項４５〜５１のいずれか１項に記載のセンサ。
ＳＥＮＴフォーマットで第１のセンサ信号が出力される第１の入出力端子を有する第１のセンサと、
ＳＥＮＴフォーマットで第２のセンサ信号が出力される第２の入出力端子を有する第２のセンサと、
前記第１のセンサ信号が入力される第１の入力端子と、前記第２のセンサ信号が入力される第２の入力端子と、を有する制御部と、
前記第１の入出力端子と前記第１の入力端子とを接続する第１の伝送ラインと、
前記第２の入出力端子と前記第２の入力端子とを接続する第２の伝送ラインと、
前記第１の伝送ラインと前記２の伝送ラインとを接続する第３の伝送ラインと、
を備えるセンサシステム。
第１の同期化信号と前記第１の同期化信号を基準とする第１のセンサデータとを含む第１のセンサ信号をシリアルで出力する第１のステップと、
前記第１の同期化信号を検出する第２のステップと、
検出した前記第１の同期化信号に応答して、第２の同期化信号と前記第２の同期化信号を基準とする第２のセンサデータとを含む第２のセンサ信号をシリアルで出力する第３のステップと、
を有するセンサ信号出力方法。