JP2015207613A - ソレノイドインダクタ - Google Patents

Abstract

【課題】インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値を得る。
【解決手段】各金属配線層に形成された螺旋形状をなすプレーナ型のインダクタとして、各金属配線層のうち配線層厚がＴａからなる金属配線層に形成されて巻数がＮａのインダクタＬ２〜Ｌ７と、各金属配線層のうち配線層厚がＴａより大きいＴｃからなる金属配線層に形成されて巻数がＮａより大きいＮｃのインダクタＬｃとを備える。
【選択図】図３

Description

本発明は、シリコンなどの半導体基板上に形成するオンチップインダクタにおいて、特に小型で高インダクタンス値を実現する技術に関する。

従来、小型かつ高インダクタンス値なオンチップインダクタを実現する技術として、半導体基板に設けられている複数の金属配線層を用いた３次元のソレノイドインダクタ構造が提案されている（例えば、非特許文献１など参照）。
図９は、従来のソレノイドインダクタの構成を示す外観図である。図１０は、図９の平面図である。図１１は、図１０のXI−XI断面図である。

これら図９−図１１に示すソレノイドインダクタ構造によれば、半導体基板の各金属配線層Ｍ２〜Ｍ９に、均一の配線幅Ｗを有する１巻きのプレーナ型インダクタＬｘ２〜Ｌｘ９を同心円状に形成し、それらを直列接続することで巻数の多いソレノイドインダクタを形成することができ、小型かつ高いインダクタンス値を持つインダクタが形成可能となる。この際、金属配線層Ｍ２〜Ｍ７の配線層厚をＴａとするとともに金属配線層Ｍ８の配線層厚をＴｂとし、金属配線層Ｍ９の配線層厚をそれぞれＴｃとした場合、これら配線層厚の関係はＴａ＜Ｔｂ＜Ｔｃとなっている。

Chih-Chun Tang et al., "Miniature 3-D Inductors in Standard CMOS Process", IEEE JSSC. vol. 37, no. 4, 2002 April.

このようなソレノイドインダクタにおいて、さらに高いインダクタンス値を得る方法の１つとして、インダクタの巻数を増やす方法が考えられる。これは、ソレノイドインダクタで得られるインダクタンス値が、インダクタの巻数の２乗に比例するからである。ここで、インダクタの占有面積を増やさずに一定とした場合、巻数と許容電流量とはいわゆるトレードオフの関係にある。このため、占有面積を増やすことなくインダクタの巻数を増やそうとすると配線幅を狭くする必要があるが、これによりインダクタに流れる許容電流量は小さくなる。

一方、近年の半導体プロセス、特にＣＭＯＳプロセスでは、半導体基板においてそれぞれの厚みが数倍〜数十倍程度と大きく異なる配線層が用いられており、このような半導体基板にソレノイドインダクタを形成する場合も多い。このような、配線層厚の大きな配線層は、層の厚さ方向に導体断面積を確保できるため、配線幅が比較的狭い場合でも大きな許容電流量を確保できることが１つの特徴である。

しかしながら、前述した従来技術では、インダクタに流れる許容電流量を確保することを目的として、配線厚の最も小さい配線層に合わせて各配線層の配線幅を設計するものとなっている。したがって、従来技術によれば、配線層厚の大きな配線層では必要以上に大きな電流値が流せる設計となってしまうだけでなく、配線層厚が最も小さな配線層によって、配線層厚の大きな配線層に形成できるインダクタの巻数が律速されてしまうことになる。このため、結果として、インダクタの実装効率が低くなり、得られるインダクタンス値が抑制されてしまうという課題があった。

本発明はこのような課題を解決するためのものであり、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値が得られるソレノイドインダクタンス値を提供することを目的としている。

このような目的を達成するために、本発明にかかるソレノイドインダクタは、半導体基板のうち絶縁層を介して積層された複数の金属配線層に、螺旋形状をなすプレーナ型のインダクタを同心円状に形成し、これらインダクタの端部を層間接続することにより各インダクタを直列接続してなるオンチップのソレノイドインダクタであって、前記各金属配線層のうち配線層厚がＴａからなる第１の金属配線層に形成されて巻数がＮａの第１のインダクタと、前記各金属配線層のうち配線層厚がＴａより大きいＴｃからなる第２の金属配線層に形成されて巻数がＮａより大きいＮｃの第２のインダクタとを備えている。

また、本発明にかかる上記ソレノイドインダクタの一構成例は、前記第１のインダクタが、前記第１の金属配線層の全部またはその一部が、当該第１の金属配線層の直上または直下に位置する前記金属配線層の全部またはその一部と層間接続されてなるものである。

また、本発明にかかる上記ソレノイドインダクタの一構成例は、前記各インダクタが、当該インダクタンス値を構成する巻線部の配線断面積として、互いにほぼ等しい断面積をそれぞれ有しているものである。

本発明によれば、各金属配線層のうち、配線層厚が小さく許容電流量に余裕が少ない金属配線層と比較して、配線層厚が大きく許容電流量に余裕がある金属配線層に、より多くの巻数のインダクタンス値が形成される。このため、各金属配線層に同一巻数のインダクタを形成する場合と比較して、全体として、インダクタンス値の巻数を増やすことができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値を得ることが可能となる。

第１の実施の形態にかかるソレノイドインダクタの構成を示す外観図である。 図１の平面図である。 図２のIII−III断面図である。 第１の実施の形態にかかるソレノイドインダクタに関するインダクタンス値の周波数特性を示すグラフである。 第１の実施の形態にかかるソレノイドインダクタに関するＱ値の周波数特性を示すグラフである。 第２の実施の形態にかかるソレノイドインダクタの構成を示す断面図である。 第３の実施の形態にかかるソレノイドインダクタの構成を示す断面図である。 第３の実施の形態にかかるソレノイドインダクタの他の構成例を示す断面図である。 従来のソレノイドインダクタの構成を示す外観図である。 図９の平面図である。 図１０のXI−XI断面図である。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１−図３を参照して、本発明の第１の実施の形態にかかるソレノイドインダクタ１０について説明する。図１は、第１の実施の形態にかかるソレノイドインダクタの構成を示す外観図である。図２は、図１の平面図である。図３は、図２のIII−III断面図である。なお、以下では、ソレノイドインダクタ１０が形成される半導体基板の積層方向をＺ方向とし、基板平面に沿った方向であって互いに直交する２つの方向をＸ方向およびＹ方向とする。

このソレノイドインダクタ１０は、絶縁層を介して複数の金属配線層が積層されてなる半導体基板１において、これら金属配線層を用いて形成された、3次元のソレノイドインダクタ構造を有するオンチップインダクタである。ここでは、グランドプレーンとなる最下層の金属配線層Ｍ１を除く、８つの金属配線層Ｍ２〜Ｍ９を用いた場合が例として示されている。

これら金属配線層Ｍ２〜Ｍ９のうち、最上位に位置する金属配線層Ｍ９とその直下の金属配線層Ｍ８には、それぞれ螺旋形状をなす２巻きのプレーナ型のインダクタＬ９，Ｌ８がそれぞれ同心円状に形成されており、これらより下層に位置する金属配線層Ｍ２〜Ｍ７には、それぞれ螺旋形状をなす１巻きのプレーナ型のインダクタＬ２〜Ｌ７が、インダクタＬ９，Ｌ８と同心円状に形成されている。これら各金属配線層Ｍ２〜Ｍ９のインダクタＬ２〜Ｌ９は、その端部でビアホールなどのコンタクト（図示せず）を介して、その上下に位置する金属配線層のインダクタの端部と層間接続されており、これにより各金属配線層Ｍ２〜Ｍ９のインダクタＬ２〜Ｌ９が直列接続された3次元のソレノイドインダクタ構造が形成されている。

このようなソレノイドインダクタ１０が形成されて使用される半導体基板１には、配線層厚の異なる金属配線層が含まれている場合が多い。本実施の形態は、配線層厚の大きな配線層において層の厚さ方向に導体断面積を確保できるため、配線幅が比較的狭い場合でもある程度の許容電流量を確保できることに着目し、配線層厚が大きい金属配線層に形成されるインダクタの配線幅を、配線層厚が小さい金属配線層に形成されるインダクタの配線幅より狭くして、配線層厚が大きい金属配線層におけるインダクタの巻数を増やすようにしたことを特徴としている。

すなわち、近年の半導体プロセスでは一般的に上位層ほど配線層厚が大きくなっており、最下層配線層厚に比べて最上層配線厚は数倍〜十数倍と大きく異なる。よって、配線層厚が大きい金属配線層では配線幅を数分の１〜十数分の１まで小さくしても、電流許容量を満たすインダクタ形成が可能であり、これによってソレノイドインダクタ１０全体におけるインダクタの巻数が増加させることができる。

次に、図３を参照して、本実施の形態にかかるソレノイドインダクタ１０の構成について詳細に説明する。ここでは、理解を容易とするため、図３に示すように、インダクタの形成に用いる金属配線層のうち、配線層厚が最小の金属配線層Ｍ２〜Ｍ７より大きな配線層厚の金属配線層として、金属配線層Ｍ８，Ｍ９の２種類が存在するとともに、金属配線層Ｍ９の配線層厚が金属配線層Ｍ８より大きい場合を例として説明するが、これに限定されるものではなく、配線層厚が最小の金属配線層より配線層厚が大きい金属配線層が存在していれば、本実施の形態を同様にして適用できる。

まず、本実施の形態にかかるソレノイドインダクタ１０が形成される半導体基板１について、図３に示すように、金属配線層Ｍ２〜Ｍ７の配線層厚をＴａとするとともに金属配線層Ｍ８の配線層厚をＴｂとし、金属配線層Ｍ９の配線層厚をそれぞれＴｃとした場合、これら配線層厚の関係を、次の式（１）で定義する。
Ｔａ＜Ｔｂ＜Ｔｃ …（１）

本実施の形態にかかるソレノイドインダクタ１０は、金属配線層Ｍ２〜Ｍ９について上記式（１）のような配線層厚の関係を有する半導体基板１において、金属配線層Ｍ２〜Ｍ７の巻数をＮａとするとともに金属配線層Ｍ８の巻数をＮｂとし、金属配線層Ｍ９のインダクタ巻数をＮｃとした場合、少なくともＮｃがＮａより大きければよい。したがって、これら巻数の関係は、次の式（２）で表される。
Ｎａ＜Ｎｂ≦ＮｃまたはＮａ≦Ｎｂ＜Ｎｃ …（２）

したがって、各金属配線層Ｍ２〜Ｍ９の占有面積を一定とし、各インダクタＬ２〜Ｌ９内において配線幅を一定とした場合、インダクタＬ２〜Ｌ９の配線幅の関係は、次のようになる。すなわち、金属配線層Ｍ２〜Ｍ７の配線幅をＷａとするとともに金属配線層Ｍ８の配線幅をＷｂとし、金属配線層Ｍ９の配線幅をＷｃとした場合、これら配線幅の関係は、次の式（３）で表される。
Ｗａ＞Ｗｂ≧ＷｃまたはＷａ≧Ｗｂ＞Ｗｃ …（３）

図４は、第１の実施の形態にかかるソレノイドインダクタに関するインダクタンス値の周波数特性を示すグラフである。図５は、第１の実施の形態にかかるソレノイドインダクタに関するＱ値の周波数特性を示すグラフである。ここでは、信号周波数が２０ＧＨｚ以下の周波数範囲について、３次元電磁界解析ツールを用いたシミュレーションで得られた、本実施の形態にかかるソレノイドインダクタ１０の周波数特性（proposal）と従来のソレノイドインダクタの周波数特性（conventional）とが比較されている。

シミュレーションの条件としては、本実施の形態および従来とも、半導体基板として９層配線ＣＭＯＳプロセスパラメタを適用し、各インダクタの外径形状を２４μｍ四方の正方形形状とし、その内径形状を８μｍ四方の正方形形状とした。
この際、本実施の形態については、図３に示したように、金属配線層Ｍ９とその直下の金属配線層Ｍ８には、それぞれ螺旋形状をなす２巻きのプレーナ型のインダクタＬ９，Ｌ８がそれぞれ同心円状に形成され、金属配線層Ｍ２〜Ｍ７には、それぞれ螺旋形状をなす１巻きのプレーナ型のインダクタＬ２〜Ｌ７が、インダクタＬ９，Ｌ８と同心円状に形成された構造とした。

一方、従来技術については、前述の図１１で説明したように、各金属配線層Ｍ２〜Ｍ９のすべてに、配線層厚に依存せず一定の配線幅Ｗを有し、それぞれ螺旋形状をなす１巻きのプレーナ型のインダクタＬｘ２〜Ｌｘ９が、同心円状に形成された構造とした。この際、金属配線層Ｍ２〜Ｍ７の配線層厚をＴａとするとともに金属配線層Ｍ８の配線層厚をＴｂとし、金属配線層Ｍ９の配線層厚をそれぞれＴｃと、これら配線層厚の関係を、前述した式（１）と同様に定義した。

これら図４および図５では、解析を行った２０ＧＨｚ以下の全周波数範囲において、本実施の形態にかかるソレノイドインダクタ１０の周波数特性（proposal）が、従来技術より高いインダクタンス値およびＱ値を示している。したがって、本実施の形態にかかるソレノイドインダクタ１０によれば、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値、より高いＱ値が得られることが分かる。

［第１の実施の形態の効果］
このように、本実施の形態は、各金属配線層に形成された螺旋形状をなすプレーナ型のインダクタとして、各金属配線層のうち配線層厚がＴａからなる第１の金属配線層に形成されて巻数がＮａの第１のインダクタと、各金属配線層のうち配線層厚がＴａより大きいＴｃからなる第２の金属配線層に形成されて巻数がＮａより大きいＮｃの第２のインダクタとを備えたものである。

これにより、各金属配線層のうち、配線層厚（Ｔａ）が小さく許容電流量に余裕が少ない金属配線層と比較して、配線層厚（Ｔｃ）が大きく許容電流量に余裕がある金属配線層に、より多くの巻数のインダクタンス値が形成される。このため、各金属配線層に同一巻数のインダクタを形成する場合と比較して、全体として、インダクタンス値の巻数を増やすことができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値を得ることが可能となる。

また、本実施の形態では、金属配線層Ｍ８のインダクタＬ８の巻数Ｎｂを、金属配線層Ｍ９のインダクタＬ９の巻数Ｎａと等しくした場合を例として説明したが、これに限定されるものではなく、金属配線層Ｍ２〜Ｍ７のインダクタＬ２〜Ｌ７の巻数Ｎａと等しくしてもよい。

［第２の実施の形態］
次に、図６を参照して、本発明の第２の実施の形態にかかるソレノイドインダクタ１０について説明する。図６は、第２の実施の形態にかかるソレノイドインダクタの構成を示す断面図であり、図３と同様の位置における断面を示している。

オンチップのソレノイドインダクタ１０においては、一定の占有面積でインダクタンス値やＱ値よりも許容電流値を増やしたいという需要も存在する。しかし、第１の実施の形態によれば、半導体基板１の各金属配線層Ｍ２〜Ｍ９において、ソレノイドインダクタ１０全体の許容電流値が、配線層厚が最小の金属配線層Ｍ２〜Ｍ７の許容電流値に律速されてしまうことになり、配線層厚の開きが大きい場合、より顕著となる。

本実施の形態は、第１の実施の形態において、配線層厚（Ｔａ）が小さく許容電流量に余裕が少ない金属配線層の第１のインダクタを、層間接続された複数の金属配線層にわたって形成するようにしたものである。

すなわち、第１の実施の形態では、図３に示したように、金属配線層Ｍ２〜Ｍ７のそれぞれに巻数Ｎａ＝１のインダクタＬ２〜Ｌ７が形成されている。したがって、金属配線層Ｍ８−Ｍ９の許容電流値が大きくても、ソレノイドインダクタ１０全体の許容電流値は、これらインダクタＬ２〜Ｌ７の許容電流値に制限されることになる。

これに対して、本実施の形態では、図６に示すように、金属配線層Ｍ２〜Ｍ７のうち、金属配線層Ｍ２−Ｍ３を、ビアホールなどのコンタクトを介してそれぞれ層間接続することにより複合された金属配線層Ｍａ１を形成し、これら金属配線層Ｍ２−Ｍ３にわたって、インダクタＬａ１を形成したものである。金属配線層Ｍ４−Ｍ５，Ｍ６−Ｍ７についても同様にして層間接続することにより金属配線層Ｍａ２，Ｍａ３を形成し、そこにインダクタＬａ２，Ｌａ３を形成したものである。

これにより、元のインダクタＬ２−Ｌ３，Ｌ４−Ｌ５，Ｌ６−Ｌ７がそれぞれ層間接続されたものとなり、それぞれの巻線を構成する配線の断面積が２倍に増えるため、許容電流値も２倍に増加する。この際、金属配線層Ｍ２〜Ｍ７における巻数が減るものの、金属配線層Ｍ８−Ｍ９で巻数を増やすことができ、巻数削減によるインダクタンス値やＱ値の低減を抑制できる。

［第３の実施の形態］
次に、図７を参照して、本発明の第３の実施の形態にかかるソレノイドインダクタ１０について説明する。図７は、第３の実施の形態にかかるソレノイドインダクタの構成を示す断面図であり、図３と同様の位置における断面を示している。

本実施の形態は、第２の実施の形態において、各インダクタＬａ１−Ｌａ３，Ｌ８，Ｌ９の巻数を調整することにより、これらインダクタ間における巻線の配線断面積が等しくなるようにしたものである。

前述した図６の例では、金属配線層Ｍ２〜Ｍ７を２層ずつ層間接続したので、インダクタＬａ１−Ｌａ３とインダクタＬ８の巻線の配線断面積がほぼ等しくなっているが、配線層厚が最も大きい金属配線層Ｍ９のインダクタＬ９の巻線の配線断面積は、大きいままである。

本実施の形態にかかる図７では、このインダクタＬ９の巻数Ｎｃ＝４としたので、この巻線の配線幅が小さくなって、インダクタＬａ１−Ｌａ３およびインダクタＬ８の巻線の配線断面積Ｓａ，Ｓｂと、インダクタＬ９の巻線の配線断面積Ｓｃとがほぼ等しくなっている。
これにより、各インダクタＬａ１−Ｌａ３，Ｌ８，Ｌ９において必要となる許容電流値を確保しつつ、全体として最大の巻数を得ることができ、一定の許容電流値下において、インダクタの実装効率を最大化することができる。

なお、半導体プロセスでは一般的に、配線層の厚みは決まった値であり、配線層厚が大きな配線層では、マスクエッジのぼけやサイドエッチングの影響などの理由で、微細な配線幅の形成に限界があり、配線断面積を等しくすることができない場合もある。そのため、図７のように、単純に上下層の同形状配線をビアで接続したり、単相配線を複数巻にしたりするだけでは、許容電流量を等しくすることが難しい場合がある。

このような場合には、金属配線層の一部を、その直上または直下に位置する隣接金属配線層の全部または一部と層間接続することにより、第１のインダクタを形成してもよい。なお、金属配線層の全部を隣接金属配線層の全部と層間接続したものが、前述した第２の実施の形態に相当する。

図８は、第３の実施の形態にかかるソレノイドインダクタの他の構成例を示す断面図である。ここでは、金属配線層Ｍ３，Ｍ５に電気的に独立した２つの配線をそれぞれ形成し、金属配線層Ｍ３の一方の配線を金属配線層Ｍ２と層間接続してインダクタＬａ１を形成し、金属配線層Ｍ５の一方の配線を金属配線層Ｍ６と層間接続してインダクタＬａ３を形成し、金属配線層Ｍ３の他方の配線および金属配線層Ｍ５の他方の配線を金属配線層Ｍ４と層間接続してインダクタＬａ２を形成している。

また、図８では、金属配線層Ｍ８に電気的に独立した２つの配線を形成し、金属配線層Ｍ８の一方の配線を金属配線層Ｍ７と層間接続してインダクタＬｂ１を形成し、金属配線層Ｍ８の他方の配線により単独でインダクタＬｂ２を形成している。
これにより、インダクタＬ９の配線幅をさらに小さくできない場合でも、その他のインダクタの断面積が調整されて、各インダクタＬａ１−Ｌａ３、Ｌｂ１−Ｌｂ２、Ｓ９の巻線の配線断面積Ｓａ１−Ｓａ３、Ｓｂ１−Ｓｂ２、Ｓｃをほぼ等しくすることができ、結果として各インダクタの許容電流量を近づけることが可能となる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

１…半導体基板、１０…ソレノイドインダクタ、Ｍ２〜Ｍ９，Ｍａ１，Ｍａ２，Ｍａ３…金属配線層、Ｌ２〜Ｌ９，Ｌａ１，Ｌａ２，Ｌａ３，Ｌｂ１，Ｌｂ２…インダクタ、Ｔａ，Ｔｂ，Ｔｃ…配線層厚、Ｎａ，Ｎｂ，Ｎｃ…巻数、Ｗａ，Ｗｂ，Ｗｃ…配線幅、Ｓａ，Ｓｂ，Ｓｃ，Ｓａ１，Ｓａ２，Ｓｂ１，Ｓｂ２，Ｓｃ…配線断面積。

Claims (3)

1. 半導体基板のうち絶縁層を介して積層された複数の金属配線層に、螺旋形状をなすプレーナ型のインダクタを同心円状に形成し、これらインダクタの端部を層間接続することにより各インダクタを直列接続してなるオンチップのソレノイドインダクタであって、
   前記各金属配線層のうち配線層厚がＴａからなる第１の金属配線層に形成されて巻数がＮａの第１のインダクタと、
   前記各金属配線層のうち配線層厚がＴａより大きいＴｃからなる第２の金属配線層に形成されて巻数がＮａより大きいＮｃの第２のインダクタと
   を備えることを特徴とするソレノイドインダクタ。
2. 請求項１に記載のソレノイドインダクタにおいて、
   前記第１のインダクタは、前記第１の金属配線層の全部またはその一部が、当該第１の金属配線層の直上または直下に位置する前記金属配線層の全部またはその一部と層間接続されてなることを特徴とするソレノイドインダクタ。
3. 請求項１または請求項２に記載のソレノイドインダクタにおいて、
   前記各インダクタは、当該インダクタンス値を構成する巻線部の配線断面積として、互いにほぼ等しい断面積をそれぞれ有していることを特徴とするソレノイドインダクタ。