本発明は、能動部品と受動部品とを有するチップ型の半導体装置において受動部品の1つとして用いられるオンチップ型のインダクタと、そのようなインダクタを有するチップ型の半導体装置とに関する。
近年、無線LAN、Bluetooth(商標または登録商標)、地上デジタルテレビ放送など種々の高速なデジタル無線方式が実用化されている。その無線回路は、チップ型の半導体装置によって構成されることが多い。この種の半導体装置は、受動部品として、オンチップ型のインダクタを有している。このインダクタは、半導体基板に形成された渦巻き状のインダクタ素子を有している。オンチップ型のインダクタのインダクタンスは大きくとも数nHであるものの、GHz帯域で動作する無線回路に対しては実用的なインダクタンスである。
この種のインダクタにおいて、数nHのインダクタンスを実現するためには、数mmの配線長が必要である。しかし、この長さは、半導体基板に形成される他の配線に比べて長い。このため、大きな寄生抵抗が発生し、回路性能が低下する。また、インダクタの性能指標としてのQ値は、寄生抵抗によって低下する。このため、この点からも寄生抵抗は小さいことが望ましい。
この種のインダクタの1つである平面型インダクタは、図1(a)および(b)に示されるように、1層のインダクタ素子を有している。そして、図1(a)に示されるように、インダクタ素子Lが渦巻状を呈することによって、数mmの配線長を実現している。図1(b)を参照すると、このインダクタ素子Lは、インダクタ素子の直列寄生抵抗を低減するために、厚さに比べて幅が広い断面構造を持っている。ただし、数mmの長さのインダクタは、寄生抵抗は十分低いとはいえない。例えば、半導体基板上に形成可能な一般的な配線材料で形成された場合に、このようなインダクタは、数Ω〜数10Ωの抵抗値を持つ。尚、図1(b)において、符号ISは、絶縁層を示している。
寄生抵抗を低減する策として、非特許文献1には、多層直列接続方式のインダクタが開示されている。このインダクタは複数層のインダクタ素子を有し、これらインダクタ素子が並列接続されている。図2を参照すると、多層直列接続方式のインダクタにおいて、インダクタ素子片L11、L12、およびL13は、相互に、相似した形状を呈し、図2には表れていないが、中心点に関してずれの無い向きに、絶縁層ISを介した三層に亘って配置されている。また、インダクタ素子片L11、L12、およびL13は、ビアP1、P2を介して相互に並列接続されている。したがって、共通の入力端子INから入った信号は、並列接続されたインダクタ素子片L11、L12、およびL13を通って、共通の出力端子OUTから出力される。多層直列接続方式のインダクタは、複数のインダクタ素子が並列接続されているため、1つの配線層によってインダクタを形成するよりも抵抗値が低減される。
一方、特許文献1には、多層直列接続方式のインダクタが提案されている。このインダクタは複数層のインダクタ素子を有し、これらインダクタ素子が直列接続されている。図3を参照すると、多層直列接続方式のインダクタにおいて、インダクタ素子片L11、L12、およびL13は、相互に、相似した形状を呈し、中心点Xに関してずれの無い向きに、絶縁層ISを介した三層に亘って配置されている。即ち、インダクタ素子片L11は、実線で表された層を一周回している。インダクタ素子片L12は、粗い破線で表された中層を一周回している。インダクタ素子片L13は、密な破線で表された下層を一周回している。また、インダクタ素子片L11、L12、およびL13は、ビアA、Bを介して相互に直列接続されている。したがって、インダクタ素子片L11の一端に形成された端子INから入った信号は、直列接続されたインダクタ素子片L11、L12、およびL13を通って、インダクタ素子片L13の一端に形成された端子OUTから出力される。多層直列接続方式のインダクタは、配線層の実効的な膜厚が小さいため、表皮効果の影響が小さい。さらに、各インダクタ素子片は直列接続のため、それぞれに流れる電流値が等しい。よって、多層直列接続方式のインダクタに比べて表皮効果による直列抵抗の増大が小さいという特徴がある。
また、配線材料に銅(Cu)を用いる場合には製造工程の都合上、広い配線幅にすることが困難であるという実情にある。図4(a)および(b)は、このような配線幅の制限を回避し得るインダクタの構造例を示す。図4(a)および(b)を参照すると、インダクタ素子L’は、図1(a)および(b)に示されインダクタ素子Lと同様に、絶縁層IS上を二周回している。ただし、インダクタ素子L’の配線幅は、図1(a)および(b)に示されインダクタ素子Lよりも広い。これは、インダクタ素子L’が、単純な平板ではなく、巻回方向に添って断続的に略1/4周延びた複数のスリットSを持っているからである。このようにインダクタ素子にスリットを設けることにより、配線材料が銅の場合であっても、通常可能な配線幅よりも広い配線幅を実現できる。
特開2001−351980号公報
IEEE Electron Devices, Vol.51, No.3, Mar. 2004, pp460-466
IEEE Electron Device Letters, Vol.25, No.11, Nov. 2004, pp722-724
しかし、多層直列接続方式のインダクタにおいては、このインダクタをGHz帯域で使用する場合に、表皮効果の影響によって直列抵抗の上昇が起こる。表皮深さは、インダクタを1GHzで使用するときに数μmであるため、半導体基板上の配線の幅や厚さと同程度となり、影響が無視できない。特に、図2(a)および(b)に示されたような接続構造においては配線の実効的な膜厚が増加しているものとみなせるため、表皮効果の影響が大きい。このように、低周波帯域では直列抵抗が低くとも、GHz帯域では低周波帯域ほどの直列抵抗低減効果が発揮できないことは、例えば非特許文献2において報告されている。
また、多層直列接続方式のインダクタにおいては、インダクタの両端の端子が設けられるインダクタ素子片(配線層)が異なるため、両端子からインダクタを見たときの特性が非対称となるという問題がある。
また、配線材料に銅(Cu)を用いる場合に、通常の配線幅よりも広い配線幅を実現するためにスリットを設けた構造においては、スリット分の占有面積が余分に必要である。これは、オンチップ型のインダクタや、そのようなインダクタを有するチップ型の半導体装置の小型化を阻害する。
それ故、本発明の課題は、高周波帯域においても寄生抵抗が低く、入出力端子からインダクタを見たときの特性が対称的であり、小型なオンチップ型のインダクタを提供することである。
本発明によれば、チップ型の半導体装置に用いられるオンチップ型のインダクタであって、絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有し、前記偶数個のインダクタ素子は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たQ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されていることを特徴とするインダクタが得られる。
本発明によればまた、前記偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されており、前記偶数個のインダクタ素子のうちの半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの最上層にあると共に、前記出力端子が最下層にあり、前記偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの前記最下層にあると共に、前記出力端子が前記最上層にあり、前記偶数個のインダクタ素子それぞれの前記入力端子が相互に接続されていると共に、前記出力端子が相互に接続されているインダクタが得られる。
前記偶数のインダクタ素子はそれぞれ、前記入力端子から前記出力端子まで順次直列に接続された複数のインダクタ素子片によって構成されており、前記複数のインダクタ素子片は、前記複数の層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアを介して接続されていてもよい。
前記複数の層のうちの第1の層よりも下層である第2の層にあるインダクタ素子片に対し、平面視において合同の形状であると共に、共通の中心点に関する回転方向にずれなく配置された追加インダクタ素子片を、該第2の層よりも下層である第3の層に有し、前記追加インダクタ素子片は、ビアを介して前記第2の層にある前記インダクタ素子片に並列に接続されていてもよい。
前記複数の層のうちの第1の層よりも下層である第2の層にあるインダクタ素子片は、該第1の層にあるインダクタ素子片よりも幅が広くてもよい。
前記偶数のインダクタ素子のうちの外周にあるインダクタ素子は、その少なくとも一部において、内周にあるインダクタ素子よりも幅が広くてもよい。
また、本発明によれば、絶縁層を介して積層された複数の配線層と、前記インダクタとを有し、前記インダクタ素子は、該複数の配線層のいずれか2層以上を用いて構成されることを特徴とする配線基板が得られる。
さらに、本発明によれば、配線基板と、該配線基板に搭載された能動部品と、該配線基板に搭載された受動部品としての前記インダクタとを有することを特徴とするチップ型の半導体装置が得られる。
また、本発明によれば、前記インダクタと、該インダクタに対して並列または直列に接続された容量値が固定または可変のキャパシタとを有する発振回路が得られる。
本発明によればまた、チップ型の半導体装置に用いられるオンチップ型のインダクタであって、絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有し、前記偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されており、前記偶数個のインダクタ素子のうちの半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの最上層にあると共に、前記出力端子が最下層にあり、前記偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの前記最下層にあると共に、前記出力端子が前記最上層にあり、前記偶数個のインダクタ素子それぞれの前記入力端子が相互に接続されていると共に、前記出力端子が相互に接続されていることを特徴とするインダクタが得られる。
本発明によるインダクタは、高周波帯域においても寄生抵抗が低く、入出力端子からインダクタを見たときのインダクタ特性が対称的であり、小型である。
本発明によるインダクタにおいては、絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有している。偶数個のインダクタ素子は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たQ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。
より具体的には、本発明によるインダクタにおいて、偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されている。偶数個のインダクタ素子のうちの半数のインダクタ素子は、その入力端子が複数の層のうちの最上層にあると共に、出力端子が最下層にある。偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その入力端子が複数の層のうちの最下層にあると共に、出力端子が最上層にある。偶数個のインダクタ素子それぞれの入力端子が相互に接続されていると共に、出力端子が相互に接続されている。
これにより、多層直列接続と同様の高インダクタンスと低直列抵抗を実現しつつ、Q値を含むインダクタ特性の対称性が向上される。さらに、本発明の配線幅の上限をCu配線特有の配線幅の制限に合わせることで、占有面積の増大を無くすことができる。
以下、図面を参照して、本発明の実施例を説明する。
図5(a)を参照すると、本発明の実施例1によるインダクタは、チップ型の半導体装置に用いられるオンチップ型のインダクタである。本インダクタは、2個のインダクタ素子L1およびL2を有している。インダクタ素子L1は、絶縁層を介した三層に亘って入力端子IN1から出力端子OUT1まで螺旋状に延びている。インダクタ素子L2も、絶縁層を介した三層に亘って入力端子IN2から出力端子OUT2まで螺旋状に延びている。
尚、本実施例においてはインダクタ素子が三層に亘っているが、本発明においてインダクタンス素子は複数層に亘っていればよく、二層もしくは四層以上に亘って延びていてもよい。
インダクタ素子L1およびL2は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たQ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。
より具体的には、インダクタ素子L1とインダクタ素子L2は、平面視において相互に略合同の形状であると共に、共通の中心点Xに関する回転方向に相互に略ずれなく配置されている。インダクタ素子L1は、その入力端子IN1が三層のうちの最上層にあると共に、出力端子OUT1が最下層にある。一方、インダクタ素子L2は、その入力端子IN2が複数の層のうちの最下層にあると共に、出力端子OUT2が最上層にある。
図5(a)には示されていないが、インダクタ素子L1の入力端子IN1とインダクタ素子L2の入力端子IN2とは、図5(b)に示されるように互いに接続されている。また、インダクタ素子L1の出力端子OUT1とインダクタ素子L2の出力端子OUT2とも、図5(b)に示されるように互いに接続されている。したがって、インダクタ素子L1およびL2は、並列接続された形となる。
インダクタ素子L1は、入力端子IN1から出力端子OUT1まで順次直列に接続されたインダクタ素子片L11、L12、およびL13によって構成されている。インダクタ素子片L11、L12、およびL13は、三層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアA1、B1を介して接続されている。また、インダクタ素子L2は、入力端子IN2から出力端子OUT2まで順次直列に接続されたインダクタ素子片L21、L22、およびL23によって構成されている。インダクタ素子片L21、L22、およびL13は、三層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアA2、B2を介して接続されている。
即ち、インダクタ素子片L11は、端子IN1から実線で表された上層の外周を一周回している。インダクタ素子片L12は、インダクタ素子片L11にビアA1を介して接続され、粗い破線で表された中層の外周を一周回している。インダクタ素子片L13は、インダクタ素子片L12にビアB1を介して接続され、端子OUT1まで密な破線で示された下層の外周を一周回している。したがって、端子IN1から入った信号は、インダクタ素子片L11、L12、およびL13を通って、端子OUT1から出力される。一方、インダクタ素子片L21は、端子IN1に対して共通の中心点Xに関してずれのない端子IN2から密な破線で表された下層の内周を一周回している。インダクタ素子片L22は、インダクタ素子片L11にビアA2を介して接続され、粗い破線で表された中層の外周を一周回している。インダクタ素子片L13は、インダクタ素子片L22にビアB2を介して接続され、端子OUT2まで実線で示された上層の外周を一周回している。したがって、端子IN2から入った信号は、インダクタ素子片L21、L22、およびL23を通って、端子OUT2から出力される。
尚、図5(a)において、外周のインダクタ素子L1と内周のインダクタ素子L2との間には比較的広い間隔が空いているが、これは、図5(a)が概念図であるからである。実際には、最低限の間隔のみが外周のインダクタ素子L1と内周のインダクタ素子L2との間に空いている。
また、本発明において、平面視において略合同とは、本実施例のごとく、最低限の間隔を空けた外周のインダクタ素子L1と内周のインダクタL2のような関係をも含むものとする。
さて、インダクタ素子L1を通る信号と、インダクタ素子L2を通る信号とは、互いに向きが同じである。よって、インダクタ素子L1が発生する磁界とインダクタ素子L2が発生する磁界とは同相であり、両磁界は互いに強め合うことになる。したがって、合計のインダクタンスは、インダクタ素子L1およびインダクタ素子L2の自己インダクタンスが両方ともL0、かつ、両者の相互インダクタンスがMとすると、(L0+M)/2となる。そして、インダクタ素子L1およびインダクタ素子L2は、対称的な形状であるため、両者のインダクタンスは互いに等しい。よって、本発明のごとくインダクタ素子L1およびインダクタ素子L2が近接して配置されると、相互インダクタンスMは、ほぼL0に等しい。この結果、本実施例によるインダクタのインダクタンスは、1本のインダクタ素子の自己インダクタンスL0にほぼ等しい。
本発明の実施例2によるインダクタは、追加インダクタ素子片を有している点に特徴がある。
図6を参照すると、本発明の実施例2によるオンチップ型のインダクタは、2個のインダクタ素子L1およびL2を有している。インダクタ素子L1は、絶縁層ISを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子L2も、絶縁層ISを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子L1およびL2は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たQ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。
より具体的には、インダクタ素子L1とインダクタ素子L2は、図6には表れていないが平面視において相互に略合同の形状であると共に、共通の中心点(図示せず)に関する回転方向に相互に略ずれなく配置されている。インダクタ素子L1は、その入力端子が二層のうちの最上層にあると共に、出力端子が最下層(本例では、中層)にある。一方、インダクタ素子L2は、その入力端子が複数の層のうちの最下層にあると共に、出力端子が最上層にある。さらに、図6には示されていないが、インダクタ素子L1の入力端子とインダクタ素子L2の入力端子とは、相互に接続されている。また、インダクタ素子L1の出力端子とインダクタ素子L2の出力端子とも、相互に接続されている。したがって、インダクタ素子L1およびL2は、並列接続された形となる。インダクタ素子L2は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片L21およびL22によって構成されている。同様に、インダクタ素子L1は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片L11およびL12によって構成されている。各インダクタ素子片は、各層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いに図示しないビアを介して接続されている。
図6を参照すると、本インダクタは、複数の層のうちの第1の層(本例では、上層)よりも下層である第2の層(本例では、中層)よりも下層である第3の層(本例では、下層)に形成された追加インダクタ素子片L12’ならびにL21’をさらに有している。追加インダクタ素子片L12’、L21’は、第2の層にあるインダクタ素子片L12、L21に対し、図6には表れていないが平面視において合同の形状であると共に、共通の中心点(図示せず)に関する回転方向にずれなく配置されている。
追加インダクタ素子片L12’は、ビアを介してインダクタ素子片L12に並列に接続されている。同様に、追加インダクタ素子片L21’も、ビアPを介してインダクタ素子片L21に並列に接続されている。ここで、互いにビアPで接続されたインダクタ素子片L12と追加インダクタ素子片L12’との対は、1つのインダクタ素子片としてみなすことができる。同様に、互いにビアで接続されたインダクタ素子片L21と追加インダクタ素子片L21’との対も、1つのインダクタ素子片としてみなすことができる。
本実施例においては、下層(本実施例では、中層)に形成されるインダクタの配線(インダクタ素子片)に、追加配線(追加インダクタ素子片)を、ビアを介して、並列に接続している。並列接続された配線と追加配線との対は、厚さが増された単一の配線とみなすことができる。この結果、厚さが薄い下層の配線であっても、実質上大きい断面積が得られ、よって低い配線抵抗が実現される。
次に、本発明の作用効果について説明する。
次に、90nm世代の6層Cu(銅)配線プロセスの多層配線基板を有するチップ型の半導体装置を想定して、本発明によるオンチップ型のインダクタと、比較例としての多層直列接続方式のオンチップ型のインダクタならびに多層直列接続方式のオンチップ型のインダクタとの特性を比較する。
Cu配線プロセスにおいては、Cu配線層の上層に、ワイヤーボンディングを行なうためのAl(アルミニウム)配線層が1層追加される。このため、合計の配線層数は、7となる。多層の配線層構造においては、各層の膜厚は層によって異なっており、とりわけ上層の配線層ほど膜厚が大きい。膜厚が大きいほど直列寄生抵抗が小さいため、上層の配線層の方がインダクタ素子を構成するのに適している。したがって、3〜6層目のCu配線層M3〜M6と、Al配線層PADとの5層を使用して、インダクタを構成する場合を考える。尚、通常、Cu配線層M3〜M5の膜厚は、上層のCu配線層M6やAl配線層PADよりも薄い。このため、以下の検証においては、いずれのインダクタも、Cu配線層M3〜M5を並列に接続して一体のCu配線層M35とする。
図7(a)〜(c)を参照すると、本発明によるオンチップ型のインダクタにおいて、インダクタ素子L1およびL2はそれぞれ、ビアを介してAl配線層PAD、Cu配線層M6、およびCu配線層M35に亘って延びており、三層それぞれにおいて1周回している。インダクタ素子L1およびL2の幅(配線幅)はそれぞれ、10μmである。内周にあるインダクタ素子L2の内径は、40μmである。本インダクタの外形(インダクタ素子L1の外径)は、85μmである。
図8(a)〜(c)を参照すると、比較例としての多層直列接続方式のオンチップ型のインダクタにおいて、追加インダクタ素子L’およびL”がビアPを介して並列接続されたインダクタ素子Lは、三周回している。インダクタ素子Lの幅(配線幅)は、10μmである。インダクタ素子Lの内径は、30μmである。このインダクタの外形(インダクタ素子Lの外径)は、100μmである。
図9(a)〜(c)を参照すると、もう1つの比較例としての多層直列接続方式のオンチップ型のインダクタにおいて、インダクタ素子LLは、ビアを介してAl配線層PAD、Cu配線層M6、およびCu配線層M35に亘って延びており、三層それぞれにおいて1周回している。インダクタ素子LLの幅(配線幅)は、20μmである。インダクタ素子LLの内径は、40μmである。本インダクタの外形(インダクタ素子LLの外径)は、85μmである。
Cu配線プロセスを用いる場合、製造可能な配線幅は10μm程度が最大である。このため、比較例としての多層並列接続においては、図9(c)のように配線幅を10μm以下とすべく、幅20μmのインダクタ素子LL(配線)中にスリットSLを形成する必要がある。これに対し、本発明においては、インダクタ素子L1およびL2それぞれ配線幅は10μmであり、Cu配線プロセスを用いて製造可能な配線幅に抑えられている。図7(c)の本発明の断面形状は、図9(c)の多層並列接続の断面形状とほぼ同じである。Cu配線プロセスの都合上から配線幅が10μm以下とする必要がある実情下で、高インダクタンス値を実現する等の目的から複数のインダクタ素子を並列に配置する場合は、インダクタ素子間に隙間を空ける必要があるためにインダクタの占有面積が増大していた。しかし、本発明においては、スリットを形成したインダクタ配線と占有面積を同じに抑えることができる。
次に、これら3つのオンチップ型のインダクタについて、3次元電磁界シミュレータを用いてシミュレーションを行い、特性を比較した。比較するパラメータは、図10に示された簡素なLCR等価図中の要素に対応している。図10中、容量C1側の端子は端子INに対応し、容量C2側の端子は端子OUTに対応する。また、L0は直列のインダクタンス、R0は直列抵抗、C1、C2は配線の寄生容量、R1、R2は基板抵抗である。
図11は、図7(a)〜(c)に示された本発明のインダクタ、図8(a)〜(c)に示された多層直列接続方式のインダクタ、ならびに図9(a)〜(c)に示された多層直列接続方式のインダクタンスを示している。図11に示されるように、本発明と2つの比較例のインダクタンスは、ほぼ同等である。
図12は、本発明と2つの比較例のインダクタのQ値を示している。尚、このQ値としては、出力端子OUT側をグラウンドに接続して入力端子IN側から見たQ値と、入力端子IN側をグラウンドに接続して出力端子OUT側から見たQ値との両方を示している。図12に示されるように、本発明のインダクタのQ値は、多層直列接続方式のインダクタよりも高い。また、多層直列接続方式のインダクタは、入力端子IN側と出力端子OUT側から観測されるQ値が大きく異なっている。これに対し、本発明においては両者に差が無く、対称性が優れていることが分かる。また、Q値も多層直列接続方式のインダクタのQ値の劣る方よりも良い値が得られている。
図13は、本発明と2つの比較例のインダクタにおける入力端子IN側C1と、出力端子OUT側からみた寄生容量C2を示している。多層直列接続方式のインダクタは、入力端子IN側と出力端子OUT側の寄生容量の差が大きい。これに対し、本発明においては、入力端子IN側と出力端子OUT側の寄生容量の差が小さいことが分かる。
図14は、本発明と2つの比較例のインダクタにおける直列寄生抵抗を示している。本発明によるインダクタの直列寄生抵抗は、多層直列接続方式のインダクタとほぼ同じであり、また、多層直列接続方式のインダクタよりも特に高周波帯域において小さい。これは多層直列接続方式のインダクタと同じく、本発明によるインダクタは、表皮効果の影響を低減できるからである。
本発明の実施例3によるインダクタは、4個のインダクタ素子を有している点に特徴がある。
図15(a)および(b)を参照すると、本発明の実施例3によるオンチップ型のインダクタは、4個のインダクタ素子L1〜L4を有している。インダクタ素子L1は、絶縁層を介した三層に亘って入力端子IN1から出力端子OUT1まで螺旋状に延びている。インダクタ素子L2も、絶縁層を介した三層に亘って入力端子IN2から出力端子OUT2まで螺旋状に延びている。インダクタ素子L3も、絶縁層を介した三層に亘って入力端子IN3から出力端子OUT3まで螺旋状に延びている。インダクタ素子L4も、絶縁層を介した三層に亘って入力端子IN4から出力端子OUT4まで螺旋状に延びている。インダクタ素子L1〜L4は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たQ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。
より具体的には、インダクタ素子L1〜L4は、平面視において相互に略合同の形状であると共に、共通の中心点Xに関する回転方向に相互に略ずれなく配置されている。
4個のインダクタ素子のうちの半数であるインダクタ素子L1、L3は、その入力端子IN1、IN3が三層のうちの最上層にあると共に、出力端子OUT1、OUT3が最下層にある。一方、4個のインダクタ素子のうちの残り半数であるインダクタ素子L2、L4は、その入力端子IN2、IN4が複数の層のうちの最下層にあると共に、出力端子OUT2、OUT4が最上層にある。
さらに、図15(a)には示されていないが、インダクタ素子L1〜L4の入力端子IN1〜IN4は、図15(b)に示されるように相互に接続されている。また、インダクタ素子L1〜L4の出力端子OUT1〜OUT4も、図15(b)に示されるように相互に接続されている。したがって、インダクタ素子L1〜L4は、並列接続された形となる。
インダクタ素子L1は、入力端子IN1から出力端子OUT1まで順次直列に接続されたインダクタ素子片L11〜L13によって構成されている。同様に、インダクタ素子L2は、入力端子IN2から出力端子OUT2まで順次直列に接続されたインダクタ素子片L21〜L23によって構成されている。インダクタ素子L3も、入力端子IN3から出力端子OUT3まで順次直列に接続されたインダクタ素子片L31〜L33によって構成されている。インダクタ素子L4も、入力端子IN4から出力端子OUT4まで順次直列に接続されたインダクタ素子片L41〜L43によって構成されている。各インダクタ素子片は、各層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、ビアA1〜A4、B1〜B4を介して接続されている。
本実施例は4つのインダクタ素子の場合について述べたが、本発明は、任意の偶数個のインダクタ素子に対して有効である。尚、偶数のインダクタ素子の総数が幾つであっても、そのうちの半数のインダクタ素子の入力端子が最上層にあると共に出力端子が最下層にあり、残り半数のインダクタ素子の入力端子が最下層にあると共に出力端子が最上層にあり、入力端子が相互に接続されていると共に出力端子が相互に接続されるものとする。
本発明の実施例4によるインダクタは、とある層にあるインダクタ素子片が、この層よりも上層にあるインダクタ素子片よりも幅が広い点に特徴がある。
図16を参照すると、本発明の実施例5によるオンチップ型のインダクタは、2個のインダクタ素子L1およびL2を有している。インダクタ素子L1は、絶縁層ISを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子L2も、絶縁層ISを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子L1およびL2は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たQ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。
より具体的には、インダクタ素子L1とインダクタ素子L2は、図16には表れていないが平面視において相互に略合同の形状であると共に、共通の中心点(図示せず)に関する回転方向に相互に略ずれなく配置されている。インダクタ素子L1は、その入力端子が二層のうちの最上層にあると共に、出力端子が最下層にある。一方、インダクタ素子L2は、その入力端子が複数の層のうちの最下層にあると共に、出力端子が最上層にある。さらに、図示はされていないが、インダクタ素子L1の入力端子とインダクタ素子L2の入力端子とは、相互に接続されている。また、インダクタ素子L1の出力端子とインダクタ素子L2の出力端子とも、相互に接続されている。したがって、インダクタ素子L1およびL2は、並列接続された形となる。インダクタ素子L2は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片L21およびL22によって構成されている。同様に、インダクタ素子L1は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片L11およびL12によって構成されている。各インダクタ素子片は、各層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いに図示しないビアを介して接続されている。
特に、本インダクタにおいては、第1の層としての上層よりも下にある第2の層としての下層にあるインダクタ素子片が、上層にあるインダクタ素子片よりも幅が広い。即ち、インダクタ素子L1のインダクタ素子片L12は、その上層にあるインダクタ素子片L11よりも幅が広い。同様に、インダクタ素子L2のインダクタ素子片L21は、その上層にあるインダクタ素子片L22よりも幅が広い。
本実施例は、実施例2と同じことを目的とした、実施例2と異なるアプローチである。即ち、本実施例においては、インダクタの下層に形成される配線の幅を上層に形成される配線よりも可及的広くした構成により、厚さが薄い下層の配線であっても、実質上大きい断面積が得られ、よって低い配線抵抗が実現される。
本発明の実施例5によるインダクタは、とある周にあるインダクタ素子片が、この周よりも内周にあるインダクタ素子片よりも幅が広い点に特徴がある。
図17を参照すると、本発明の実施例5によるオンチップ型のインダクタは、2個のインダクタ素子L1およびL2を有している。インダクタ素子L1は、絶縁層を介した二層に亘って入力端子IN1から出力端子OUT1まで螺旋状に延びている。インダクタ素子L2も、絶縁層を介した二層に亘って入力端子IN2から出力端子OUT2まで螺旋状に延びている。インダクタ素子L1およびL2は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たQ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。
より具体的には、インダクタ素子L1とインダクタ素子L2は、平面視において相互に略合同の形状であると共に、共通の中心点Xに関する回転方向に相互に略ずれなく配置されている。インダクタ素子L1は、その入力端子IN1が三層のうちの最上層にあると共に、出力端子OUT1が最下層にある。一方、インダクタ素子L2は、その入力端子IN2が複数の層のうちの最下層にあると共に、出力端子OUT2が最上層にある。図17には示されていないが、インダクタ素子L1の入力端子IN1とインダクタ素子L2の入力端子IN2とは、互いに接続されている。また、インダクタ素子L1の出力端子OUT1とインダクタ素子L2の出力端子OUT2とも、互いに接続されている。したがって、インダクタ素子L1およびL2は、並列接続された形となる。インダクタ素子L1は、入力端子IN1から出力端子OUT1まで順次直列に接続されたインダクタ素子片L11およびL12によって構成されている。インダクタ素子片L11およびL12は、二層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアA1を介して接続されている。また、インダクタ素子L2は、入力端子IN2から出力端子OUT2まで順次直列に接続されたインダクタ素子片L21およびL22によって構成されている。インダクタ素子片L21およびL22も、二層においてそれぞれ1周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアA2を介して接続されている。
特に、本インダクタにおいては、インダクタ素子のうちの外周にあるインダクタ素子は、その少なくとも一部において、内周にあるインダクタ素子よりも幅が広い。即ち、図17には表れていないが、インダクタ素子L1およびL2のうちの外周にあるインダクタ素子L1は、その少なくとも一部の長さ範囲において、内周にあるインダクタ素子L2よりも幅が広い。
これは、外周にあるインダクタ素子の経路長が内周にあるインダクタ素子よりも長くなり、直列抵抗大きくなることを解消するためである。よって、幅広とする長さ範囲や増加させる幅寸法は、内外周のインダクタ素子の直列抵抗が相互に等しくなるように設定されるべきである。
本発明の実施例6は、本発明によるインダクタの応用例として、本インダクタを用いて、VCO(Voltage Controlled Oscillator,電圧制御発振器)を構成した例である。
図18は、VCO(Voltage Controlled Oscillator,電圧制御発振器)の回路図である。VCOは、図中の点VCNTに印加する電圧を変化させることによって発振周波数を変化させる回路である。図中、MN1およびMN2はnMOSFET、MP1およびMP2はpMOSFET、VC1およびVC2は可変容量、IS1は定電流源、Lはインダクタである。図18からも明らかなように、この回路は、差動動作をなすため、対称性が重要である。
尚、本発明による発振回路においては、可変容量VC1およびVC2に代えて、固定容量であってもよい。また、本発明による発振回路においては、可変容量VC1およびVC2のようなキャパシタは、本発明によるインダクタ同様にチップ型の半導体装置に具備されたオンチップ型であってもよいし、あるいは、チップ型の半導体装置と別デバイスであってもよい。さらに、本発明による発振回路において、キャパシタは、インダクタに対して図18のごとく並列に接続されるものに限らず、直列に接続されてもよい。
端子LO1およびLO2間に接続されるインダクタLとして、90nm世代MOSFETへのオンチップ型のインダクタ、特に、本発明によるインダクタと、比較例としての多層直列接続方式のインダクタとのパラメータを適用し、このVCOのシミュレーションを行なった。計算には、電子回路シミュレータSPICE(Simulation Program with Integrated Circuit Emphasis)を用いた。
図19は、シミュレート結果として、本発明によるインダクタのパラメータを適用したときの、端子LO1、LO2における電圧の経時変化を示している。図20は、シミュレート結果として、多層直列接続方式のインダクタのパラメータを適用したときの、端子LO1、LO2における電圧の経時変化を示している。
図19および図20から明らかなように、多層直列接続方式のインダクタは、対称性に劣るため、端子LO1と端子LO2との電位の平均値の差が大きくなり、VCOの発振振幅は時間と共に減衰して発振が停止する。これに対して、本発明によるインダクタは、対称性に優れているため、電位の平均値の差が小さく、発振が持続する。
このように、本発明は、差動回路のように対称性が要求される用途にも好適である。
以上説明した実施例に限定されることなく、本発明は、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。
(a)は、関連技術の平面構造のインダクタの平面図であり、(b)は、図1(a)中の切断線1B−1Bに沿ったこのインダクタの断面図である。
関連技術の多層直列接続方式のインダクタの断面図である。
関連技術の多層直列接続方式のインダクタの概念的な平面図である。
(a)は、関連技術の平面構造のインダクタの平面図であり、(b)は、図4(a)中の切断線4B−4Bに沿ったこのインダクタの断面図である。
(a)は、本発明の実施例1によるインダクタの概念的な平面図であり、(b)は、このインダクタの等価図である。
本発明の実施例2によるインダクタの断面図である。
(a)は、本発明によるインダクタの内部層を透視的に示した斜視図であり、(b)は、本インダクタの概念的な平面図であり、(c)は、本インダクタの断面図である。
(a)は、比較例としての多層直列接続方式のインダクタの内部層を透視的に示した斜視図であり、(b)は、このインダクタの概念的な平面図であり、(c)は、このインダクタの断面図である。
(a)は、比較例としての多層直列接続方式のインダクタの内部層を透視的に示した斜視図であり、(b)は、このインダクタの概念的な平面図であり、(c)は、このインダクタの断面図である。
インダクタのLCR等価図である。
本発明のインダクタと、2つの比較例のインダクタの直列インダクタンスを示す図である。
本発明のインダクタと、2つの比較例のインダクタのQ値を示す図である。
本発明のインダクタと、2つの比較例のインダクタの寄生容量を示す図である。
本発明のインダクタと、2つの比較例のインダクタの直列抵抗を示す図である。
(a)は、本発明の実施例3によるインダクタの概念的な平面図であり、(b)は、本インダクタの等価図である。
本発明の実施例4によるインダクタの断面図である。
本発明の実施例5によるインダクタの概念的な平面図である。
本発明の実施例6としての、本インダクタを用いた電圧制御発振回路を示す回路図である。
本発明によるインダクタについて図18に示された回路でのシミュレーションの結果を示す図である。
多層直列接続方式のインダクタについて図18に示された回路でのシミュレーションの結果を示す図である。
符号の説明
A、A1〜A4、B、B1〜B4 ビア
C1、C2 配線容量
IN、IN1〜IN4 入力端子
IS 絶縁層
IS1 電流源
L0 インダクタンス
L1〜L4、L、L’、L”、LL インダクタ素子
MN1、MN2 nMOSFET
MP1、MP2 pMOSFET
OUT、OUT1〜OUT4 出力端子
R0 配線抵抗
SL スリット
VC1、VC2 可変容量