JP2015185855A - 固体撮像装置 - Google Patents
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Abstract
【課題】強度の高い光入射によって発生するストリーキングを低減する。
【解決手段】負荷回路3は、定電流源として動作する負荷トランジスタをカラムごとに備え、画素PC中の増幅トランジスタと画素信号を読み出すソースフォロア回路を構成する。負荷回路3にはロウ方向RDに分散してバイアス電圧発生部3A〜3Eが配置され、バイアス電圧発生部3A〜3Eからバイアス電圧伝送線により負荷トランジスタにバイアス電圧が伝送される。
【選択図】図1
【解決手段】負荷回路3は、定電流源として動作する負荷トランジスタをカラムごとに備え、画素PC中の増幅トランジスタと画素信号を読み出すソースフォロア回路を構成する。負荷回路3にはロウ方向RDに分散してバイアス電圧発生部3A〜3Eが配置され、バイアス電圧発生部3A〜3Eからバイアス電圧伝送線により負荷トランジスタにバイアス電圧が伝送される。
【選択図】図1
Description
本発明の実施形態は、固体撮像装置に関する。
固体撮像装置では、信号読み出し時に各画素との間でカラムごとにソースフォロア回路を構成することにより、画素信号をカラムごとに並列に読み出す方法がある。
本発明の一つの実施形態は、強度の高い光入射によって発生するストリーキングを低減することが可能な固体撮像装置を提供することを目的とする。
本発明の一つの実施形態によれば、画素アレイ部と、カラムADC回路と、垂直信号線と、負荷回路とを備える。画素アレイ部は、光電変換した電荷を蓄積する画素がロウ方向およびカラム方向にマトリックス状に配置されている。カラムADC回路は、前記画素から読み出された画素信号と基準電圧との比較結果に基づいて前記画素信号のAD変換値をカラムごとに算出する。垂直信号線は、前記画素から読み出された画素信号を前記カラムごとに前記カラムADC回路に伝送する。負荷回路は、前記画素との間でソースフォロア回路を構成することにより、前記画素から前記垂直信号線に前記カラムごとに画素信号を読み出す。ここで、負荷回路は、前記ロウ方向に分散して配置され、前記ソースフォロア回路のバイアス電圧を発生させるバイアス電圧発生部を備える。
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1実施形態)
図1は、第1実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図1において、固体撮像装置には、画素アレイ部1が設けられている。画素アレイ部1には、光電変換した電荷を蓄積する画素PCがロウ方向RDおよびカラム方向CDにm(mは正の整数)行×n(nは正の整数)列分だけマトリックス状に配置されている。また、この画素アレイ部1において、ロウ方向RDには画素PCの読み出し制御を行う水平制御線Hlinが設けられ、カラム方向CDには画素PCから読み出された信号を伝送する垂直信号線Vlinが設けられている。
図1は、第1実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図1において、固体撮像装置には、画素アレイ部1が設けられている。画素アレイ部1には、光電変換した電荷を蓄積する画素PCがロウ方向RDおよびカラム方向CDにm(mは正の整数)行×n(nは正の整数)列分だけマトリックス状に配置されている。また、この画素アレイ部1において、ロウ方向RDには画素PCの読み出し制御を行う水平制御線Hlinが設けられ、カラム方向CDには画素PCから読み出された信号を伝送する垂直信号線Vlinが設けられている。
また、固体撮像装置には、読み出し対象となる画素PCを垂直方向に走査する垂直走査回路2、画素PCとの間でソースフォロア回路を構成することにより、画素PCから垂直信号線Vlinにカラムごとに画素信号を読み出す負荷回路3、各画素PCの信号成分をCDSにてカラムごとに検出するカラムADC回路4、読み出し対象となる画素PCを水平方向に走査する水平走査回路5、カラムADC回路4に基準電圧VREFを出力する基準電圧発生回路6および各画素PCの読み出しや蓄積のタイミングを制御するタイミング制御回路7が設けられている。負荷回路3には、画素信号を読み出すソースフォロア回路のバイアス電圧を発生させるバイアス電圧発生部3A〜3Eが設けられている。バイアス電圧発生部3A〜3Eはロウ方向RDに分散して配置されている。
そして、垂直走査回路2にて画素PCが垂直方向に走査されることで、ロウ方向RDに画素PCが選択される。そして、負荷回路3において、バイアス電圧発生部3A〜3Eからのバイアス電圧を受けながら、その画素PCとの間でソースフォロア動作が行われることにより、画素PCから読み出された画素信号が垂直信号線Vlinを介して伝送され、カラムADC回路4に送られる。また、基準電圧発生回路6において、基準電圧VREFとしてランプ波が設定され、カラムADC回路4に送られる。そして、カラムADC回路4において、画素PCから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素PCの信号成分がCDSにて検出され、出力信号S1として出力される。
ここで、バイアス電圧発生部3A〜3Eをロウ方向RDに分散して配置することにより、バイアス電圧発生部3A〜3Eの基準レベルの変動が自カラムから他カラムに伝わるのを抑制することができる。このため、強度の高い光が自カラムの画素PCに局所的に入射した場合においても、他カラムの画素信号のレベルが変動するのを抑制することができ、ストリーキング(横筋ノイズ)を低減することができる。
図2は、図1の固体撮像装置の画素の構成例を示す回路図である。
図2において、各画素PCには、フォトダイオードPD、行選択トランジスタTa、増幅トランジスタTb、リセットトランジスタTrおよび読み出しトランジスタTdが設けられている。また、増幅トランジスタTbとリセットトランジスタTrと読み出しトランジスタTdとの接続点には検出ノードとしてフローティングディフュージョンFDが形成されている。
図2において、各画素PCには、フォトダイオードPD、行選択トランジスタTa、増幅トランジスタTb、リセットトランジスタTrおよび読み出しトランジスタTdが設けられている。また、増幅トランジスタTbとリセットトランジスタTrと読み出しトランジスタTdとの接続点には検出ノードとしてフローティングディフュージョンFDが形成されている。
そして、画素PCにおいて、読み出しトランジスタTdのソースは、フォトダイオードPDに接続され、読み出しトランジスタTdのゲートには、読み出し信号ΦDが入力される。また、リセットトランジスタTrのソースは、読み出しトランジスタTdのドレインに接続され、リセットトランジスタTrのゲートには、リセット信号ΦRが入力され、リセットトランジスタTrのドレインは、電源電位VDDに接続されている。また、行選択トランジスタTaのゲートには、行選択信号ΦAが入力され、行選択トランジスタTaのドレインは、電源電位VDDに接続されている。また、増幅トランジスタTbのソースは、垂直信号線Vlinに接続され、増幅トランジスタTbのゲートは、読み出しトランジスタTdのドレインに接続され、増幅トランジスタTbのドレインは、行選択トランジスタTaのソースに接続されている。なお、図1の水平制御線Hlinは、読み出し信号ΦD、リセット信号ΦRおよび行選択信号ΦAをロウごとに画素PCに伝送することができる。図1の負荷回路3には定電流源GA1がカラムごとに設けられ、定電流源GA1は垂直信号線Vlinに接続されている。バイアス電圧発生部3A〜3Eは、各カラムの定電流源GA1のバイアス電圧を発生することができる。
図3は、図1の固体撮像装置の負荷回路の構成例を示す回路図である。
図3において、画素アレイ部1には、カラムごとに垂直信号線Vlin1〜Vlinnが設けられている。画素アレイ部1の各ロウの画素PCには、増幅トランジスタTb1〜Tbnがカラムごとに設けられている。負荷回路3には、カラムごとに負荷トランジスタMD1〜MDnが設けられている。各負荷トランジスタMD1〜MDnは、図2の定電流源GA1として動作することができる。負荷トランジスタMD1〜MDnは、例えば、Nチャンネルトランジスタを用いることができる。負荷トランジスタMD1〜MDnのドレインは垂直信号線Vlin1〜Vlinnにそれぞれ接続され、負荷トランジスタMD1〜MDnのソースは基準電位VSSに接続され、負荷トランジスタMD1〜MDnのゲートはバイアス電圧伝送線LGに接続されている。基準電位VSSは、例えば、接地電位に設定することができる。
図3において、画素アレイ部1には、カラムごとに垂直信号線Vlin1〜Vlinnが設けられている。画素アレイ部1の各ロウの画素PCには、増幅トランジスタTb1〜Tbnがカラムごとに設けられている。負荷回路3には、カラムごとに負荷トランジスタMD1〜MDnが設けられている。各負荷トランジスタMD1〜MDnは、図2の定電流源GA1として動作することができる。負荷トランジスタMD1〜MDnは、例えば、Nチャンネルトランジスタを用いることができる。負荷トランジスタMD1〜MDnのドレインは垂直信号線Vlin1〜Vlinnにそれぞれ接続され、負荷トランジスタMD1〜MDnのソースは基準電位VSSに接続され、負荷トランジスタMD1〜MDnのゲートはバイアス電圧伝送線LGに接続されている。基準電位VSSは、例えば、接地電位に設定することができる。
バイアス電圧発生部3A〜3Eには、バイアストランジスタMA〜MEおよび抵抗RA〜REがそれぞれ設けられている。バイアストランジスタMA〜MEは、例えば、Nチャンネルトランジスタを用いることができる。バイアストランジスタMA〜MEのドレインは抵抗RA〜REをそれぞれ介して電源電位VDDにそれぞれ接続され、バイアストランジスタMA〜MEのソースは基準電位VSSに接続され、バイアストランジスタMA〜MEのゲートはバイアストランジスタMA〜MEのドレインに接続されている。
そして、バイアストランジスタMA〜MEのドレインからそれぞれ出力されたバイアス電圧VBは、バイアス電圧伝送線LGを介して負荷トランジスタMD1〜MDnのゲートに印加される。
そして、負荷トランジスタMD1〜MDnと増幅トランジスタTb1〜Tbnとでソースフォロア回路がカラムごとに構成されることにより、画素信号Vsig1〜Vsignがカラムごとに並列に出力される。
そして、バイアストランジスタMA〜MEのドレインからそれぞれ出力されたバイアス電圧VBは、バイアス電圧伝送線LGを介して負荷トランジスタMD1〜MDnのゲートに印加される。
そして、負荷トランジスタMD1〜MDnと増幅トランジスタTb1〜Tbnとでソースフォロア回路がカラムごとに構成されることにより、画素信号Vsig1〜Vsignがカラムごとに並列に出力される。
図4は、図1の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
図4において、行選択信号ΦAがロウレベルの場合、行選択トランジスタTaがオフ状態となりソースフォロワ動作しないため、垂直信号線Vlinに信号は出力されない。この時、読み出し信号ΦDとリセット信号ΦRがハイレベルになると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに排出される。そして、リセットトランジスタTrを介して電源電位VDDに排出される。
図4において、行選択信号ΦAがロウレベルの場合、行選択トランジスタTaがオフ状態となりソースフォロワ動作しないため、垂直信号線Vlinに信号は出力されない。この時、読み出し信号ΦDとリセット信号ΦRがハイレベルになると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに排出される。そして、リセットトランジスタTrを介して電源電位VDDに排出される。
フォトダイオードPDに蓄積されていた電荷が電源電位VDDに排出された後、読み出し信号ΦDがロウレベルになると、フォトダイオードPDでは、有効な信号電荷の蓄積が開始される。
次に、リセット信号ΦRが立ち上がると、リセットトランジスタTrがオンし、フローティングディフュージョンFDにリーク電流などで発生した余分な電荷がリセットされる。
そして、行選択信号ΦAがハイレベルになると、画素PCの行選択トランジスタTaがオンし、増幅トランジスタTbのドレインに電源電位VDDが印加されることで、増幅トランジスタTbと定電流源GA1とでソースフォロアが構成される。そして、フローティングディフュージョンFDのリセットレベルRLに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと定電流源GA1とでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、リセットレベルRLの画素信号Vsigが垂直信号線Vlinを介してカラムADC回路4に出力される。
この時、基準電圧VREFとしてランプ波WRが与えられ、リセットレベルRLの画素信号Vsigと基準電圧VREFとが比較される。そして、リセットレベルRLの画素信号Vsigが基準電圧VREFのレベルと一致するまでダウンカウントされることで、リセットレベルRLの画素信号Vsigがデジタル値DRに変換され保持される。
次に、読み出し信号ΦDが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDの信号レベルSLに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと定電流源GA1とでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、信号レベルSLの画素信号Vsigが垂直信号線Vlinを介してカラムADC回路4に出力される。
この時、基準電圧VREFとしてランプ波WSが与えられ、信号レベルSLの画素信号Vsigと基準電圧VREFとが比較される。そして、信号レベルSLの画素信号Vsigが基準電圧VREFのレベルと一致するまで今度はアップカウントされることで、信号レベルSLの画素信号Vsigがデジタル値DSに変換される。そして、リセットレベルRLの画素信号Vsigと信号レベルSLの画素信号Vsigとの差分DR−DSが保持され、出力信号S1として出力される。
図5(a)は、図3の負荷回路の構成例を示すブロック図、図5(b)は、図5(a)の負荷トランジスタに流れる電流の変動を示す図、図5(c)は、バイアス電圧発生部が分散して配置されている時の画素信号の信号レベルおよびリセットレベルの変動を、バイアス電圧発生部が一箇所に配置されている時と比較して示す図である。
図5(a)において、画素アレイ部1の局所領域1Aに強度の高い光が入射したものとする。この時、局所領域1Aのカラムでは、負荷トランジスタMD1〜MDnに流れる電流iが減少し、その減少分をΔiとすると、i−Δiになる。このため、図5(b)に示すように、負荷トランジスタMD1〜MDnに流れる電流iの分布はL1からL2に変化する。この結果、図5(c)に示すように、画素信号VsigのリセットレベルRLの検出時の基準電位VSSの分布P1と、画素信号Vsigの信号レベルSLの検出時の基準電位VSSの分布P2との間に電圧変動ΔVSSが発生する。
図5(a)において、画素アレイ部1の局所領域1Aに強度の高い光が入射したものとする。この時、局所領域1Aのカラムでは、負荷トランジスタMD1〜MDnに流れる電流iが減少し、その減少分をΔiとすると、i−Δiになる。このため、図5(b)に示すように、負荷トランジスタMD1〜MDnに流れる電流iの分布はL1からL2に変化する。この結果、図5(c)に示すように、画素信号VsigのリセットレベルRLの検出時の基準電位VSSの分布P1と、画素信号Vsigの信号レベルSLの検出時の基準電位VSSの分布P2との間に電圧変動ΔVSSが発生する。
ここで、負荷回路3にバイアス電圧発生部3Aのみが一箇所に設けられ、バイアス電圧発生部3B〜3Eがないものとする。この場合、画素信号VsigのリセットレベルRLの検出時の画素信号VsigAの分布S1と、画素信号Vsigの信号レベルSLの検出時の画素信号VsigBの分布S3との間に電圧変動ΔVsig2が発生する。このため、局所領域1Aの周辺のカラムでも、画素信号VsigBのレベルが変動し、その電圧変動ΔVsig2に対応したストリーキング1Bが発生する。
これに対して、負荷回路3にバイアス電圧発生部3A〜3Eがロウ方向RDに分散して配置されているものとする。この場合、局所領域1Aの周辺のカラムに電圧変動ΔVSSが発生すると、局所領域1Aの周辺のカラムに近接するバイアス電圧発生部3A〜3Eの基準電位VSSも変化する。このため、局所領域1Aの周辺のカラムの負荷トランジスタMD1〜MDnのバイアス電圧VBが変化し、局所領域1Aの周辺のカラムの電圧変動ΔVSSにより発生する負荷トランジスタMD1〜MDnの電流の変化が相殺される。この結果、画素信号Vsigの信号レベルSLの検出時の画素信号VsigBの分布はS3からS2になり、画素信号VsigのリセットレベルRLの検出時の画素信号VsigAの分布S1と、画素信号Vsigの信号レベルSLの検出時の画素信号VsigBの分布S2との間の電圧変動はΔVsig2からΔVsig1になる。このため、局所領域1Aの周辺のカラムにおける画素信号VsigBのレベルの変動が減少し、ストリーキング1Bを低減させることができる。
(第2実施形態)
図6(a)は、第2実施形態に係る固体撮像装置に適用される負荷回路の構成例を示すブロック図、図6(b)は、図6(a)の負荷トランジスタに流れる電流の変動を示す図、図6(c)は、バイアス電圧発生部が分散して配置されている時の画素信号の信号レベルおよびリセットレベルの変動を示す図である。
図5(a)の構成では、バイアス電圧発生部3A〜3Eに対してバイアス電圧伝送線LGが共通に設けられていた。これに対して、図6(a)の構成では、バイアス電圧伝送線LGがバイアス電圧発生部3A〜3Eごとに分割され、バイアス電圧発生部3A〜3Eにそれぞれ対応してバイアス電圧伝送線LA〜LEが設けられている。
図6(a)は、第2実施形態に係る固体撮像装置に適用される負荷回路の構成例を示すブロック図、図6(b)は、図6(a)の負荷トランジスタに流れる電流の変動を示す図、図6(c)は、バイアス電圧発生部が分散して配置されている時の画素信号の信号レベルおよびリセットレベルの変動を示す図である。
図5(a)の構成では、バイアス電圧発生部3A〜3Eに対してバイアス電圧伝送線LGが共通に設けられていた。これに対して、図6(a)の構成では、バイアス電圧伝送線LGがバイアス電圧発生部3A〜3Eごとに分割され、バイアス電圧発生部3A〜3Eにそれぞれ対応してバイアス電圧伝送線LA〜LEが設けられている。
そして、画素アレイ部1の局所領域1Aに強度の高い光が入射したものとする。この時、局所領域1Aのカラムでは、負荷トランジスタMD1〜MDnに流れる電流iが減少し、その減少分をΔiとすると、i−Δiになる。このため、図6(b)に示すように、負荷トランジスタMD1〜MDnに流れる電流iの分布はL1からL2に変化する。この結果、図6(c)に示すように、画素信号VsigのリセットレベルRLの検出時の基準電位VSSの分布P1と、画素信号Vsigの信号レベルSLの検出時の基準電位VSSの分布P2との間に電圧変動ΔVSSが発生する。
局所領域1Aの周辺のカラムに電圧変動ΔVSSが発生すると、局所領域1Aの周辺のカラムに近接するバイアス電圧発生部3A〜3Eの基準電位VSSも変化する。このため、局所領域1Aの周辺のカラムの負荷トランジスタMD1〜MDnのバイアス電圧VBが変化し、局所領域1Aの周辺のカラムの電圧変動ΔVSSにより発生する負荷トランジスタMD1〜MDnの電流の変化が相殺される。この結果、画素信号VsigのリセットレベルRLの検出時の画素信号VsigAの分布S1と、画素信号Vsigの信号レベルSLの検出時の画素信号VsigBの分布S2との間の電圧変動ΔVsig1が小さくなり、局所領域1Aの周辺のカラムで発生するストリーキングを低減させることができる。
ここで、バイアス電圧伝送線LGをバイアス電圧発生部3A〜3Eごとに分割することにより、バイアス電圧発生部3A〜3E間でバイアス電圧VBの変動が干渉するのを防止することができる。
なお、上述した実施形態では、5個のバイアス電圧発生部3A〜3Eをロウ方向RDに分散して配置した構成について示したが、2個以上のバイアス電圧発生部をロウ方向RDに分散して配置するようにしてもよい。
ここで、バイアス電圧伝送線LGをバイアス電圧発生部3A〜3Eごとに分割することにより、バイアス電圧発生部3A〜3E間でバイアス電圧VBの変動が干渉するのを防止することができる。
なお、上述した実施形態では、5個のバイアス電圧発生部3A〜3Eをロウ方向RDに分散して配置した構成について示したが、2個以上のバイアス電圧発生部をロウ方向RDに分散して配置するようにしてもよい。
(第3実施形態)
図7は、第3実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図7において、デジタルカメラ11は、カメラモジュール12および後段処理部13を有する。カメラモジュール12は、撮像光学系14および固体撮像装置15を有する。後段処理部13は、イメージシグナルプロセッサ(ISP)16、記憶部17及び表示部18を有する。なお、ISP16の少なくとも一部の構成は固体撮像装置15とともに1チップ化するようにしてもよい。固体撮像装置15としては、図1または図6の構成を用いることができる。
図7は、第3実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図7において、デジタルカメラ11は、カメラモジュール12および後段処理部13を有する。カメラモジュール12は、撮像光学系14および固体撮像装置15を有する。後段処理部13は、イメージシグナルプロセッサ(ISP)16、記憶部17及び表示部18を有する。なお、ISP16の少なくとも一部の構成は固体撮像装置15とともに1チップ化するようにしてもよい。固体撮像装置15としては、図1または図6の構成を用いることができる。
撮像光学系14は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置15は、被写体像を撮像する。ISP16は、固体撮像装置15での撮像により得られた画像信号を信号処理する。記憶部17は、ISP16での信号処理を経た画像を格納する。記憶部17は、ユーザの操作等に応じて、表示部18へ画像信号を出力する。表示部18は、ISP16あるいは記憶部17から入力される画像信号に応じて、画像を表示する。表示部18は、例えば、液晶ディスプレイである。なお、カメラモジュール12は、デジタルカメラ11以外にも、例えばカメラ付き携帯端末等の電子機器に適用するようにしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 画素アレイ部、2 垂直走査回路、3 負荷回路、3A〜3E バイアス電圧発生部、4 カラムADC回路、5 水平走査回路、6 基準電圧発生回路、7 タイミング制御回路、PC 画素、Ta 行選択トランジスタ、Tb 増幅トランジスタ、Tr リセットトランジスタ、Td 読み出しトランジスタ、PD フォトダイオード、FD フローティングディフュージョン、Vlin 垂直信号線、Hlin 水平制御線
Claims (5)
- 光電変換した電荷を蓄積する画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号と基準電圧との比較結果に基づいて前記画素信号のAD変換値をカラムごとに算出するカラムADC回路と、
前記画素から読み出された画素信号を前記カラムごとに前記カラムADC回路に伝送する垂直信号線と、
前記画素との間でソースフォロア回路を構成することにより、前記画素から前記垂直信号線に前記カラムごとに画素信号を読み出す負荷回路とを備え、
前記負荷回路は、前記ロウ方向に分散して配置され、前記ソースフォロア回路のバイアス電圧を発生させるバイアス電圧発生部を備える固体撮像装置。 - 前記負荷回路は、定電流源として動作する負荷トランジスタを前記カラムごとに備える請求項1に記載の固体撮像装置。
- 前記バイアス電圧発生部は、前記バイアス電圧を発生させるバイアストランジスタを備える請求項2に記載の固体撮像装置。
- 前記負荷トランジスタに前記バイアス電圧を伝送するバイアス電圧伝送線が前記バイアス電圧発生部ごとに分割されている請求項2に記載の固体撮像装置。
- 前記負荷トランジスタに前記バイアス電圧を伝送するバイアス電圧伝送線が前記バイアス電圧発生部で共通化されている請求項2に記載の固体撮像装置。
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