JP2015185855A

JP2015185855A - 固体撮像装置

Info

Publication number: JP2015185855A
Application number: JP2014057618A
Authority: JP
Inventors: 山岡　寛明; Hiroaki Yamaoka; 寛明山岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-20
Filing date: 2014-03-20
Publication date: 2015-10-22
Also published as: US9179084B2; CN104935836A; KR20150110262A; US20150271424A1

Abstract

【課題】強度の高い光入射によって発生するストリーキングを低減する。
【解決手段】負荷回路３は、定電流源として動作する負荷トランジスタをカラムごとに備え、画素ＰＣ中の増幅トランジスタと画素信号を読み出すソースフォロア回路を構成する。負荷回路３にはロウ方向ＲＤに分散してバイアス電圧発生部３Ａ〜３Ｅが配置され、バイアス電圧発生部３Ａ〜３Ｅからバイアス電圧伝送線により負荷トランジスタにバイアス電圧が伝送される。
【選択図】図１

Description

本発明の実施形態は、固体撮像装置に関する。

固体撮像装置では、信号読み出し時に各画素との間でカラムごとにソースフォロア回路を構成することにより、画素信号をカラムごとに並列に読み出す方法がある。

特開２０１２−１０００８号公報

本発明の一つの実施形態は、強度の高い光入射によって発生するストリーキングを低減することが可能な固体撮像装置を提供することを目的とする。

本発明の一つの実施形態によれば、画素アレイ部と、カラムＡＤＣ回路と、垂直信号線と、負荷回路とを備える。画素アレイ部は、光電変換した電荷を蓄積する画素がロウ方向およびカラム方向にマトリックス状に配置されている。カラムＡＤＣ回路は、前記画素から読み出された画素信号と基準電圧との比較結果に基づいて前記画素信号のＡＤ変換値をカラムごとに算出する。垂直信号線は、前記画素から読み出された画素信号を前記カラムごとに前記カラムＡＤＣ回路に伝送する。負荷回路は、前記画素との間でソースフォロア回路を構成することにより、前記画素から前記垂直信号線に前記カラムごとに画素信号を読み出す。ここで、負荷回路は、前記ロウ方向に分散して配置され、前記ソースフォロア回路のバイアス電圧を発生させるバイアス電圧発生部を備える。

図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。図２は、図１の固体撮像装置の画素の構成例を示す回路図である。図３は、図１の固体撮像装置の負荷回路の構成例を示す回路図である。図４は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。図５（ａ）は、図３の負荷回路の構成例を示すブロック図、図５（ｂ）は、図５（ａ）の負荷トランジスタに流れる電流の変動を示す図、図５（ｃ）は、バイアス電圧発生部が分散して配置されている時の画素信号の信号レベルおよびリセットレベルの変動を、バイアス電圧発生部が一箇所に配置されている時と比較して示す図である。図６（ａ）は、第２実施形態に係る固体撮像装置に適用される負荷回路の構成例を示すブロック図、図６（ｂ）は、図６（ａ）の負荷トランジスタに流れる電流の変動を示す図、図６（ｃ）は、バイアス電圧発生部が分散して配置されている時の画素信号の信号レベルおよびリセットレベルの変動を示す図である。図７は、第３実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。

以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。

また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア回路を構成することにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６および各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７が設けられている。負荷回路３には、画素信号を読み出すソースフォロア回路のバイアス電圧を発生させるバイアス電圧発生部３Ａ〜３Ｅが設けられている。バイアス電圧発生部３Ａ〜３Ｅはロウ方向ＲＤに分散して配置されている。

そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、バイアス電圧発生部３Ａ〜３Ｅからのバイアス電圧を受けながら、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。

ここで、バイアス電圧発生部３Ａ〜３Ｅをロウ方向ＲＤに分散して配置することにより、バイアス電圧発生部３Ａ〜３Ｅの基準レベルの変動が自カラムから他カラムに伝わるのを抑制することができる。このため、強度の高い光が自カラムの画素ＰＣに局所的に入射した場合においても、他カラムの画素信号のレベルが変動するのを抑制することができ、ストリーキング（横筋ノイズ）を低減することができる。

図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。

そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡ１がカラムごとに設けられ、定電流源ＧＡ１は垂直信号線Ｖｌｉｎに接続されている。バイアス電圧発生部３Ａ〜３Ｅは、各カラムの定電流源ＧＡ１のバイアス電圧を発生することができる。

図３は、図１の固体撮像装置の負荷回路の構成例を示す回路図である。
図３において、画素アレイ部１には、カラムごとに垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎｎが設けられている。画素アレイ部１の各ロウの画素ＰＣには、増幅トランジスタＴｂ１〜Ｔｂｎがカラムごとに設けられている。負荷回路３には、カラムごとに負荷トランジスタＭＤ１〜ＭＤｎが設けられている。各負荷トランジスタＭＤ１〜ＭＤｎは、図２の定電流源ＧＡ１として動作することができる。負荷トランジスタＭＤ１〜ＭＤｎは、例えば、Ｎチャンネルトランジスタを用いることができる。負荷トランジスタＭＤ１〜ＭＤｎのドレインは垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎｎにそれぞれ接続され、負荷トランジスタＭＤ１〜ＭＤｎのソースは基準電位ＶＳＳに接続され、負荷トランジスタＭＤ１〜ＭＤｎのゲートはバイアス電圧伝送線ＬＧに接続されている。基準電位ＶＳＳは、例えば、接地電位に設定することができる。

バイアス電圧発生部３Ａ〜３Ｅには、バイアストランジスタＭＡ〜ＭＥおよび抵抗ＲＡ〜ＲＥがそれぞれ設けられている。バイアストランジスタＭＡ〜ＭＥは、例えば、Ｎチャンネルトランジスタを用いることができる。バイアストランジスタＭＡ〜ＭＥのドレインは抵抗ＲＡ〜ＲＥをそれぞれ介して電源電位ＶＤＤにそれぞれ接続され、バイアストランジスタＭＡ〜ＭＥのソースは基準電位ＶＳＳに接続され、バイアストランジスタＭＡ〜ＭＥのゲートはバイアストランジスタＭＡ〜ＭＥのドレインに接続されている。
そして、バイアストランジスタＭＡ〜ＭＥのドレインからそれぞれ出力されたバイアス電圧ＶＢは、バイアス電圧伝送線ＬＧを介して負荷トランジスタＭＤ１〜ＭＤｎのゲートに印加される。
そして、負荷トランジスタＭＤ１〜ＭＤｎと増幅トランジスタＴｂ１〜Ｔｂｎとでソースフォロア回路がカラムごとに構成されることにより、画素信号Ｖｓｉｇ１〜Ｖｓｉｇｎがカラムごとに並列に出力される。

図４は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
図４において、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。

フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。

次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。

そして、行選択信号ΦＡがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。

この時、基準電圧ＶＲＥＦとしてランプ波ＷＲが与えられ、リセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウントされることで、リセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換され保持される。

次に、読み出し信号ΦＤが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。

この時、基準電圧ＶＲＥＦとしてランプ波ＷＳが与えられ、信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで今度はアップカウントされることで、信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇと信号レベルＳＬの画素信号Ｖｓｉｇとの差分ＤＲ−ＤＳが保持され、出力信号Ｓ１として出力される。

図５（ａ）は、図３の負荷回路の構成例を示すブロック図、図５（ｂ）は、図５（ａ）の負荷トランジスタに流れる電流の変動を示す図、図５（ｃ）は、バイアス電圧発生部が分散して配置されている時の画素信号の信号レベルおよびリセットレベルの変動を、バイアス電圧発生部が一箇所に配置されている時と比較して示す図である。
図５（ａ）において、画素アレイ部１の局所領域１Ａに強度の高い光が入射したものとする。この時、局所領域１Ａのカラムでは、負荷トランジスタＭＤ１〜ＭＤｎに流れる電流ｉが減少し、その減少分をΔｉとすると、ｉ−Δｉになる。このため、図５（ｂ）に示すように、負荷トランジスタＭＤ１〜ＭＤｎに流れる電流ｉの分布はＬ１からＬ２に変化する。この結果、図５（ｃ）に示すように、画素信号ＶｓｉｇのリセットレベルＲＬの検出時の基準電位ＶＳＳの分布Ｐ１と、画素信号Ｖｓｉｇの信号レベルＳＬの検出時の基準電位ＶＳＳの分布Ｐ２との間に電圧変動ΔＶＳＳが発生する。

ここで、負荷回路３にバイアス電圧発生部３Ａのみが一箇所に設けられ、バイアス電圧発生部３Ｂ〜３Ｅがないものとする。この場合、画素信号ＶｓｉｇのリセットレベルＲＬの検出時の画素信号ＶｓｉｇＡの分布Ｓ１と、画素信号Ｖｓｉｇの信号レベルＳＬの検出時の画素信号ＶｓｉｇＢの分布Ｓ３との間に電圧変動ΔＶｓｉｇ２が発生する。このため、局所領域１Ａの周辺のカラムでも、画素信号ＶｓｉｇＢのレベルが変動し、その電圧変動ΔＶｓｉｇ２に対応したストリーキング１Ｂが発生する。

これに対して、負荷回路３にバイアス電圧発生部３Ａ〜３Ｅがロウ方向ＲＤに分散して配置されているものとする。この場合、局所領域１Ａの周辺のカラムに電圧変動ΔＶＳＳが発生すると、局所領域１Ａの周辺のカラムに近接するバイアス電圧発生部３Ａ〜３Ｅの基準電位ＶＳＳも変化する。このため、局所領域１Ａの周辺のカラムの負荷トランジスタＭＤ１〜ＭＤｎのバイアス電圧ＶＢが変化し、局所領域１Ａの周辺のカラムの電圧変動ΔＶＳＳにより発生する負荷トランジスタＭＤ１〜ＭＤｎの電流の変化が相殺される。この結果、画素信号Ｖｓｉｇの信号レベルＳＬの検出時の画素信号ＶｓｉｇＢの分布はＳ３からＳ２になり、画素信号ＶｓｉｇのリセットレベルＲＬの検出時の画素信号ＶｓｉｇＡの分布Ｓ１と、画素信号Ｖｓｉｇの信号レベルＳＬの検出時の画素信号ＶｓｉｇＢの分布Ｓ２との間の電圧変動はΔＶｓｉｇ２からΔＶｓｉｇ１になる。このため、局所領域１Ａの周辺のカラムにおける画素信号ＶｓｉｇＢのレベルの変動が減少し、ストリーキング１Ｂを低減させることができる。

（第２実施形態）
図６（ａ）は、第２実施形態に係る固体撮像装置に適用される負荷回路の構成例を示すブロック図、図６（ｂ）は、図６（ａ）の負荷トランジスタに流れる電流の変動を示す図、図６（ｃ）は、バイアス電圧発生部が分散して配置されている時の画素信号の信号レベルおよびリセットレベルの変動を示す図である。
図５（ａ）の構成では、バイアス電圧発生部３Ａ〜３Ｅに対してバイアス電圧伝送線ＬＧが共通に設けられていた。これに対して、図６（ａ）の構成では、バイアス電圧伝送線ＬＧがバイアス電圧発生部３Ａ〜３Ｅごとに分割され、バイアス電圧発生部３Ａ〜３Ｅにそれぞれ対応してバイアス電圧伝送線ＬＡ〜ＬＥが設けられている。

そして、画素アレイ部１の局所領域１Ａに強度の高い光が入射したものとする。この時、局所領域１Ａのカラムでは、負荷トランジスタＭＤ１〜ＭＤｎに流れる電流ｉが減少し、その減少分をΔｉとすると、ｉ−Δｉになる。このため、図６（ｂ）に示すように、負荷トランジスタＭＤ１〜ＭＤｎに流れる電流ｉの分布はＬ１からＬ２に変化する。この結果、図６（ｃ）に示すように、画素信号ＶｓｉｇのリセットレベルＲＬの検出時の基準電位ＶＳＳの分布Ｐ１と、画素信号Ｖｓｉｇの信号レベルＳＬの検出時の基準電位ＶＳＳの分布Ｐ２との間に電圧変動ΔＶＳＳが発生する。

局所領域１Ａの周辺のカラムに電圧変動ΔＶＳＳが発生すると、局所領域１Ａの周辺のカラムに近接するバイアス電圧発生部３Ａ〜３Ｅの基準電位ＶＳＳも変化する。このため、局所領域１Ａの周辺のカラムの負荷トランジスタＭＤ１〜ＭＤｎのバイアス電圧ＶＢが変化し、局所領域１Ａの周辺のカラムの電圧変動ΔＶＳＳにより発生する負荷トランジスタＭＤ１〜ＭＤｎの電流の変化が相殺される。この結果、画素信号ＶｓｉｇのリセットレベルＲＬの検出時の画素信号ＶｓｉｇＡの分布Ｓ１と、画素信号Ｖｓｉｇの信号レベルＳＬの検出時の画素信号ＶｓｉｇＢの分布Ｓ２との間の電圧変動ΔＶｓｉｇ１が小さくなり、局所領域１Ａの周辺のカラムで発生するストリーキングを低減させることができる。
ここで、バイアス電圧伝送線ＬＧをバイアス電圧発生部３Ａ〜３Ｅごとに分割することにより、バイアス電圧発生部３Ａ〜３Ｅ間でバイアス電圧ＶＢの変動が干渉するのを防止することができる。
なお、上述した実施形態では、５個のバイアス電圧発生部３Ａ〜３Ｅをロウ方向ＲＤに分散して配置した構成について示したが、２個以上のバイアス電圧発生部をロウ方向ＲＤに分散して配置するようにしてもよい。

（第３実施形態）
図７は、第３実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図７において、デジタルカメラ１１は、カメラモジュール１２および後段処理部１３を有する。カメラモジュール１２は、撮像光学系１４および固体撮像装置１５を有する。後段処理部１３は、イメージシグナルプロセッサ（ＩＳＰ）１６、記憶部１７及び表示部１８を有する。なお、ＩＳＰ１６の少なくとも一部の構成は固体撮像装置１５とともに１チップ化するようにしてもよい。固体撮像装置１５としては、図１または図６の構成を用いることができる。

撮像光学系１４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１５は、被写体像を撮像する。ＩＳＰ１６は、固体撮像装置１５での撮像により得られた画像信号を信号処理する。記憶部１７は、ＩＳＰ１６での信号処理を経た画像を格納する。記憶部１７は、ユーザの操作等に応じて、表示部１８へ画像信号を出力する。表示部１８は、ＩＳＰ１６あるいは記憶部１７から入力される画像信号に応じて、画像を表示する。表示部１８は、例えば、液晶ディスプレイである。なお、カメラモジュール１２は、デジタルカメラ１１以外にも、例えばカメラ付き携帯端末等の電子機器に適用するようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１画素アレイ部、２垂直走査回路、３負荷回路、３Ａ〜３Ｅバイアス電圧発生部、４カラムＡＤＣ回路、５水平走査回路、６基準電圧発生回路、７タイミング制御回路、ＰＣ画素、Ｔａ行選択トランジスタ、Ｔｂ増幅トランジスタ、Ｔｒリセットトランジスタ、Ｔｄ読み出しトランジスタ、ＰＤフォトダイオード、ＦＤフローティングディフュージョン、Ｖｌｉｎ垂直信号線、Ｈｌｉｎ水平制御線

Claims

光電変換した電荷を蓄積する画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号と基準電圧との比較結果に基づいて前記画素信号のＡＤ変換値をカラムごとに算出するカラムＡＤＣ回路と、
前記画素から読み出された画素信号を前記カラムごとに前記カラムＡＤＣ回路に伝送する垂直信号線と、
前記画素との間でソースフォロア回路を構成することにより、前記画素から前記垂直信号線に前記カラムごとに画素信号を読み出す負荷回路とを備え、
前記負荷回路は、前記ロウ方向に分散して配置され、前記ソースフォロア回路のバイアス電圧を発生させるバイアス電圧発生部を備える固体撮像装置。
前記負荷回路は、定電流源として動作する負荷トランジスタを前記カラムごとに備える請求項１に記載の固体撮像装置。
前記バイアス電圧発生部は、前記バイアス電圧を発生させるバイアストランジスタを備える請求項２に記載の固体撮像装置。
前記負荷トランジスタに前記バイアス電圧を伝送するバイアス電圧伝送線が前記バイアス電圧発生部ごとに分割されている請求項２に記載の固体撮像装置。
前記負荷トランジスタに前記バイアス電圧を伝送するバイアス電圧伝送線が前記バイアス電圧発生部で共通化されている請求項２に記載の固体撮像装置。