JP2012010008A - 撮像素子及び撮像装置 - Google Patents

Abstract

【課題】グランド線上で発生するＩＲドロップの問題を解消するとともに、レイアウトサイズの増大を抑制し且つ消費電力を低減する。
【解決手段】撮像素子１００を、画素アレイ部１と、第１電流源２１と、第１グランド線ＧＬと、第１スイッチ２２と、第１容量素子２４と、第２スイッチ２３と、電流制御回路５とを備える構成とする。そして、電流制御回路５は、第１容量素子２４の充電動作を行う第１期間では第１スイッチ２２をオフ状態にし且つ第２スイッチ２３をオン状態にし、画素信号を読み出す第２期間では第１スイッチ２２をオン状態にし且つ第２スイッチ２３をオフ状態にする。
【選択図】図１

Description

本発明は、撮像素子及び撮像装置に関し、より詳細にはカラム読み出し型の固体撮像素子及びそれを備える撮像装置に関する。

近年、例えばデジタルスチルカメラなどの光を電気信号に変換し、該変換された画像信号を出力する固体撮像素子において、画素数の増加や高フレームレート化に伴い、高速読み出しの技術が必須になっている。そのような高速読み出し可能な固体撮像素子の一つに、ＭＯＳ(Metal Oxide Semiconductor)型イメージセンサがある（例えば、特許文献１及び２参照）。

ＭＯＳ型イメージセンサは、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）集積回路と同様のプロセスで製造することができる。それゆえ、ＭＯＳ型イメージセンサでは、画素毎に電荷を電気信号に変換し、該変換した電気信号を列毎に処理するためのアナログ回路や論理回路を同一チップに混在させることができる。このようにして作製されたＭＯＳ型イメージセンサでは、列毎に読み出される電気信号を並列処理することができ、読み出し速度を向上させることができる。

図１１に、例えば特許文献１及び２等に記載されている従来のカラム読み出し型の固体撮像素子（イメージセンサ）の概略構成を示す。固体撮像素子５００は、複数の画素１０が行方向及び列方向にマトリクス状に配置されて構成される画素アレイ部１と、各画素１０から電気信号を読み出す際の動作を制御する電流源回路部５０１とを備える。なお、電流源回路部５０１は、複数の電流源回路５０２から構成され、列（カラム）毎に一つの電流源回路５０２が設けられる。さらに、固体撮像素子５００は、垂直駆動回路３と、カラム読み出し回路４と、電流源回路部５０１の動作を制御する電流制御回路５とを備える。

各電流源回路５０２は、通常、例えばＭＯＳＦＥＴ（MOS Field-Effect Transistor）５０３（以下、電流源５０３という）一段で構成される。なお、図１１に示す例では、電流源５０３として、電流を引き込むＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタを用いた例を示す。なお、電流源回路５０２に流れる電流、すなわち、電流源５０３のドレイン電極からソース電極に流れる電流は、電流源５０３のゲート電極の電位とソース電極の電位との電位差Ｖｇｓにより規定（決定）される。なお、以下では、ＭＯＳトランジスタのゲート電極、ソース電極及びドレイン電極をそれぞれ単に、ゲート、ソース及びドレインという。

電流源５０３のゲート電位Ｖｇａｔｅは、各電流源回路５０２に共通して設けられたゲート電位供給線ＳＬを介して供給され、図１１に示す例では、ゲート電位供給線ＳＬの一方の端部に設けられた電流制御回路５から供給される。なお、ゲート電位供給線ＳＬには電流を流さないので、各電流源５０３のゲート電位Ｖｇａｔｅは一定となる。

電流源５０３のソース電位ＶＳＳは、各電流源回路５０２に共通して設けられたグランド線ＧＬを介して供給される。図１１に示す例では、グランド線ＧＬの両端が接地されており、ソース電位ＶＳＳは、グランド線ＧＬの両端部から供給される。なお、グランド線ＧＬは、各列の電流源５０３のドレインからソースに引き込まれた電流Ｉ（カラム電流）を列の両サイドに流し込む配線となる。

上述のように、図１１に示す従来の固体撮像素子５００では、画素１０内の増幅トランジスタ１４と電流源回路５０２内の電流源５０３とからなるソースフォロア回路が、画素アレイ部１の列（垂直信号線ＶＬ）毎に配置される。そして、このソースフォロア回路により、各画素１０で変換された画素信号（電気信号）をカラム読み出し回路４に転送する。この際、各列から画素信号を同時に読み出して並列処理することにより高速処理が可能になる。

特開２００５−３２８１３５号公報 特開２００５−３１１４８７号公報

上述のように、図１１に示す固体撮像素子５００では、各列の画素信号を同時に読み出して並列処理することにより高速処理が可能になる。しかしながら、このような読み出し処理では、次のような問題が生じる。以下、その問題を、図１２（ａ）及び（ｂ）を参照しながらより具体的に説明する。なお、図１２（ａ）は、画素信号（電気信号）の読み出し時におけるグランド線ＧＬ上のカラム位置と各電流源５０３のゲート電位Ｖｇａｔｅ及びソース電位ＶＳＳとの関係を示す電位分布図である。また、図１２（ｂ）は、グランド線ＧＬ上のカラム位置と各電流源５０３から流出するカラム電流Ｉとの関係を示す電流分布図である。

なお、図１１並びに１２（ａ）及び（ｂ）中のＶｇｓ（ｍ）及びＩ（ｍ）は、グランド線ＧＬの延在方向（行方向）において中央に位置する電流源５０３のゲート・ソース間の電位差Ｖｇｓ及び該電流源５０３から供給されるカラム電流Ｉである。また、Ｖｇｓ（ｒ）及びＩ（ｒ）は、図１１上で、グランド線ＧＬの右端付近に位置する電流源５０３のゲート・ソース間の電位差Ｖｇｓ及び該電流源５０３から供給されるカラム電流Ｉである。そして、Ｖｇｓ（ｌ）及びＩ（ｌ）は、図１１上で、グランド線ＧＬの左端付近に位置する電流源５０３のゲート・ソース間の電位差Ｖｇｓ及び該電流源５０３から供給されるカラム電流Ｉである。

図１１に示す固体撮像素子５００では、各電流源回路５０２から流出するカラム電流Ｉはグランド線ＧＬの両サイドに流れ込む。この際、グランド線ＧＬ上ではその配線抵抗Ｒにより電圧降下（以下、ＩＲドロップという）が生じ、グランド線ＧＬ上の位置（カラム位置）により各電流源５０３のソース電位ＶＳＳが変化する。

具体的には、電流源５０３のソース電位ＶＳＳは、図１２（ａ）中の特性５０５に示すように、グランド線ＧＬ上の中央付近のソース電位ＶＳＳが最も高くなり、そこからグランド線ＧＬの両サイドに向かって低下する。すなわち、グランド線ＧＬ上の中央付近に位置する電流源５０３に供給されるソース電位ＶＳＳは、グランド線ＧＬの両端部のそれに対して浮いた状態となる。

一方、電流源５０３のゲートにはゲート電位供給線ＳＬを介してゲート電位Ｖｇａｔｅが供給されるが、ゲート電位供給線ＳＬには電流は流れない。それゆえ、電流源５０３のゲート電位Ｖｇａｔｅは、図１２（ａ）中の特性５０６に示すように、グランド線ＧＬ上のカラム位置に関係なく一定である。

その結果、各電流源回路５０２内の電流源５０３のゲート・ソース間の電位差Ｖｇｓは、グランド線ＧＬ上の中央付近で最も低くなる。これにより、各電流源回路５０２内の電流源５０３のゲート・ソース間の電位差Ｖｇｓで規定される電流Ｉは、図１２（ｂ）中の特性５０７に示すように、グランド線ＧＬ上の中央付近で最も低くなり、そこからグランド線ＧＬの両サイドに向かって上昇する。

上述したＩＲドロップの影響により、グランド線ＧＬ上の中央付近のカラム電流Ｉがグランド線ＧＬの両サイドのそれより低くなると、グランド線ＧＬ上の中央付近での読み出し時の動作マージンが、グランド線ＧＬの両サイドのそれより低下する。この場合、カラム読み出し回路４における読み出し精度が低下するという問題が生じる。

上述したＩＲドロップの問題を解消する手法として、グランド線ＧＬを強化する手法が考えられる。グランド線ＧＬの強化手法としては、例えば、グランド線ＧＬを太くする、または、グランド線ＧＬの途中の複数箇所を、引き出し線を介して接地する等の手法がある。しかしながら、この手法では、グランド線ＧＬのレイアウトサイズを大きくしなければならないという問題が生じる。また、チップサイズに制約がある場合には、チップ内でグランド線ＧＬの形成領域に限界があるので、グランド線ＧＬを強化しても、ＩＲドロップの影響を十分に抑制することができない場合もある。

また、ＩＲドロップの問題を解消する別の手法として、グランド線ＧＬのＩＲドロップを考慮して各電流源回路５０２に流す電流を増大し、グランド線ＧＬ上の中央付近における動作マージンを確保する手法も考えられる。しかしながら、このような電流源５０３にセトリングマージンを持たせる手法では、ＩＲドロップの影響が小さく、十分な動作マージンが得られるグランド線ＧＬの端部において、不要な電流を消費してしまうという問題が生じる。

さらに、近年の画素数の増加に伴い、カラム数が増加し、上述したＩＲドロップの抑圧が困難な状態になっているという現況もある。

本発明は、上記状況を鑑みなされたものであり、本発明の目的は、上述したＩＲドロップの問題を解消するとともに、レイアウトサイズの増大を抑制し且つ消費電力を低減できる撮像素子及びそれを備える撮像装置を提供することである。

上記課題を解決するために、本発明の撮像素子は、画素アレイ部と、第１電流源と、第１グランド線と、第１スイッチと、第１容量素子と、第２スイッチと、電流制御回路とを備える構成とし、各部の構成及び機能を次のようにする。画素アレイ部は、行方向及び列方向にマトリクス状に配置された複数の画素と、該複数の画素から画素信号を読み出す複数の読み出し信号線とを有する。第１電流源は、ＭＯＳトランジスタからなり、読み出し信号線毎に設けられる。第１グランド線は、第１電流源で生成された電流が供給される。第１スイッチは、第１電流源のドレインと対応する読み出し信号線との間に設けられ、第１電流源を流れる電流をオンオフ制御する。第１容量素子は、第１電流源のゲート及びソース間に設けられ、第１電流源のゲート電位を所定の電位に昇圧及び／又は保持する。第２スイッチは、第１容量素子の充電動作をオンオフ制御する。電流制御回路は、第１容量素子の充電動作を行う第１期間では第１スイッチをオフ状態にし且つ第２スイッチをオン状態にし、画素信号を読み出す第２期間では第１スイッチをオン状態にし且つ第２スイッチをオフ状態にする。

また、本発明の撮像装置は、上記本発明の撮像素子の画素アレイ部と、被写体光を取り込んで画素アレイ部の撮像面上に結像する光学系と、電流源回路部とを備える構成とする。そして、電流源回路部は、上記本発明の撮像素子の第１電流源、第１グランド線、第１スイッチ、第１容量素子、第２スイッチ及び電流制御回路を有する構成とする。

本発明では、第１期間において第１電流源からグランド線に流れる電流を停止して第１電流源のゲート電位を所定電圧に昇圧及び／又は保持し、そして、第２期間において第１電流源からグランド線に電流を流す。それゆえ、第２期間では、従来と同様に、グランド線上にＩＲドロップが発生し、第１電流源のソース電位がグランド線上の位置に応じて変化する。しかしながら、本発明では、第２期間において、第１電流源のゲートがフローティング状態となるので、ゲート電位は、グランド線上の位置に応じてソース電位と同様に変化し、ＩＲドロップの影響がキャンセルされる。この結果、画素信号の読み出し期間となる第２期間では、第１電流源のゲート・ソース間の電位差はグランド線上の位置に関係なく一定となり、第１電流源からグランド線に流れる電流もグランド線上の位置に関係なく一定となる。

上述のように、本発明では、画素信号の読み出し期間となる第２期間において、第１電流源からグランド線に流れるカラム電流は、グランド線上の位置に関係なく一定となる。それゆえ、本発明によれば、上述したＩＲドロップの問題を解消することができる。

また、本発明では、グランド線上でＩＲドロップが発生しても、そのＩＲドロップの影響をキャンセルすることができる。それゆえ、本発明によれば、グランド線のレイアウト設計時にＩＲドロップの影響を考慮しなくてもよいので、グランド線のレイアウト設計の自由度が増し、レイアウトサイズの小型化が可能になる。

さらに、本発明によれば、従来のようにＩＲドロップの影響を考慮して、電流源回路に不要なカラム電流を流す必要が無くなるので、消費電力を低減することができる。

本発明の第１の実施形態に係る固体撮像素子の概略構成図である。 本発明の第１の実施形態に係る固体撮像素子における読み出し動作のタイミングチャートである。 本発明の第１の実施形態に係る固体撮像素子におけるグランド線上のカラム位置と電流源のゲート電位及びソース電位との関係を示す電圧分布図、並びに、カラム位置とカラム電流との関係を示す電流分布図である。 本発明の第２の実施形態に係る固体撮像素子の概略構成図である。 本発明の第２の実施形態に係る固体撮像素子における読み出し動作のタイミングチャートである。 本発明の第２の実施形態に係る固体撮像素子におけるグランド線上のカラム位置と電流源のゲート電位及びソース電位との関係を示す電圧分布図、並びに、カラム位置とカラム電流との関係を示す電流分布図である。 本発明の第３の実施形態に係る固体撮像素子の概略構成図である。 本発明の第３の実施形態に係る固体撮像素子における読み出し動作のタイミングチャートである。 本発明の第３の実施形態に係る固体撮像素子におけるグランド線上のカラム位置と電流源のゲート電位及びソース電位との関係を示す電圧分布図、並びに、カラム位置とカラム電流との関係を示す電流分布図である。 本発明の撮像素子を用いた撮像装置の概略ブロック構成図である。 従来の固体撮像素子の概略構成図である。 従来の固体撮像素子におけるグランド線上のカラム位置と電流源のゲート電位及びソース電位との関係を示す電圧分布図、並びに、カラム位置とカラム電流との関係を示す電流分布図である。

以下に、本発明の実施形態に係る撮像素子及びそれを備える撮像装置の構成例を、図面を参照しながら下記の順で説明するが、本発明はこれらの例に限定されない。
１．第１の実施形態（固体撮像素子の基本構成例）
２．第２の実施形態
３．第３の実施形態
４．各種変形例
５．第４の実施形態（撮像装置の構成例）

＜１．第１の実施形態（固体撮像素子の基本構成例）＞
［固体撮像装置の全体構成］
図１に、第１の実施形態に係るカラム読み出し型のイメージセンサ（固体撮像素子）の概略構成を示す。

固体撮像素子１００（撮像素子）は、画素アレイ部１と、電流源回路部２と、垂直駆動回路３と、カラム読み出し回路４（読み出し回路）と、電流制御回路５とを備える。各部は、図示しない同一の半導体基板（チップ）上に形成される。

画素アレイ部１は、行方向（図１上では左右方向）及び列方向（図１上では上下方向）にマトリクス状に配置された複数の画素１０を備える。なお、画素１０（単位画素）の具体的な構成は後で詳述する。

また、画素アレイ部１には、マトリクス状に配置された複数の画素１０に対して、行毎に、電源電位ＶＤを供給する電源線ＰＬ及び駆動信号（図１中のＶｔ，Ｖｒ，Ｖｓ）を供給する複数の画素駆動線（図１中のＤＬ１〜ＤＬ３）が、行方向に沿って形成される。そして、各配線の一方の端部が対応する垂直駆動回路３の出力端に接続される。さらに、画素アレイ部１には、マトリクス状に配置された複数の画素１０に対して、列毎に、垂直信号線ＶＬ（読み出し信号線）が、列方向に沿って形成され、その一方の端部が電流源回路部２を介してカラム読み出し回路４の対応する入力端に接続される。垂直駆動回路３によって選択走査された行の各画素１０から出力される信号（アナログ電気信号）は、対応する各垂直信号線ＶＬを通してカラム読み出し回路４に供給される。

電流源回路部２は、複数の電流源回路２０からなり、垂直信号線ＶＬ毎に一つの電流源回路２０が設けられる。電流源回路部２は、各画素１０から電気信号を読み出す際の動作を定電流制御する。なお、電流源回路２０の具体的な構成は後で詳述する。

また、図１に示す例では、マトリクス状に配置された複数の画素１０に対して、列（カラム）毎に電流源回路２０を設ける例を説明したが、本発明はこれに限定されない。複数の画素列で１本の垂直信号線ＶＬの共有する場合には、共有している複数の画素列間隔で設けられた垂直信号線ＶＬ毎に、一つの電流源回路２０が設けられる。

垂直駆動回路３は、例えばシフトレジスタ、アドレスデコーダ等により構成され、信号を読み出す画素１０について行単位で順次選択走査を行う回路系を有する（不図示）。さらに、垂直駆動回路３は、読み出し走査が行われる行に対して、画素１０の各種駆動信号（図１中のＶｔ，Ｖｒ，Ｖｓ）を供給する回路系も有する（不図示）。

カラム読み出し回路４は、垂直駆動回路３によって選択走査された行の各画素１０から出力されるアナログ電気信号を列毎に読み出し、そのアナログ信号をデジタル信号に変換するＡＤ（Analog to Digital）変換回路系を有する（不図示）。また、カラム読み出し回路４は、シフトレジスタやアドレスデコーダなどによって構成された選択回路系を有し（不図示）、各列のＡＤ変換回路系を順次選択する。

電流制御回路５は、電流源回路部２の動作を制御する回路であり、読み出し動作時に電流源回路部２に各種駆動信号（図１中のｓ１，ｓ２，Ｖｇａｔｅ）を供給する。

［画素の構成］
各画素１０は、図１に示すように、光電変換素子１１と、転送トランジスタ１２と、リセットトランジスタ１３と、増幅トランジスタ１４と、選択トランジスタ１５とを備える。なお、本実施形態では、各画素１０を構成する４つのトランジスタを全てＮ型のＭＯＳトランジスタで構成する例を示したが、本発明はこれに限定されず、各トランジスタの導電型（Ｎ型またはＰ型）及びそれらの組み合わせは適宜変更できる。

同一行に配列された複数の画素１０には、リセットトランジスタ１３のドレイン及び増幅トランジスタ１４のドレインに電源電位ＶＤを供給する電源線ＰＬが共通して設けられる。また、同一行に配列された複数の画素１０には、転送トランジスタ１２のゲートに転送パルスＶｔを供給する転送線ＤＬ１が共通して設けられる。また、同一行に配列された複数の画素１０には、リセットトランジスタ１３のゲートにリセットパルスＶｒを供給するリセット線ＤＬ２が共通して設けられる。さらに、同一行に配列された複数の画素１０には、選択トランジスタ１５のゲートに選択パルスＶｓを供給する選択線ＤＬ３が共通して設けられる。

光電変換素子１１は、例えばフォトダイオードＰＤで構成され、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。また、フォトダイオードＰＤのアノード電極が負側電源(例えば、グランド)に接続され、カソード電極は、転送トランジスタ１２を介して増幅トランジスタ１４のゲートと電気的に接続される。なお、以下では、フォトダイオードＰＤのカソード電極と増幅トランジスタ１４のゲートとが電気的に繋がったノードをＦＤ（フローティングディフュージョン）部という。

転送トランジスタ１２は、フォトダイオードＰＤのカソード電極とＦＤ部との間に設けられ、そのゲートは対応する転送線ＤＬ１に接続される。転送トランジスタ１２は、ゲートに転送線ＤＬ１を介してハイレベルの転送パルスＶｔが印加された際にオン状態となり、フォトダイオードＰＤで光電変換された光電荷をＦＤ部に転送する。

リセットトランジスタ１３は、ＦＤ部と電源線ＰＬとの間に設けられ、そのドレインが電源線ＰＬに接続され、ソースがＦＤ部に接続され、そして、ゲートが対応するリセット線ＤＬ２に接続される。リセットトランジスタ１３は、ゲートにリセット線ＤＬ２を介してハイレベルのリセットパルスＶｒが印加された際にオン状態となる。この動作は、フォトダイオードＰＤからＦＤ部への信号電荷の転送に先立って行われ、この動作により、ＦＤ部の電荷が電源線ＰＬに廃棄され、該ＦＤ部がリセットされる。

増幅トランジスタ１４は、電源線ＰＬと選択トランジスタ１５との間に設けられ、そのドレインが電源線ＰＬに接続され、ソースが選択トランジスタ１５に接続され、そして、ゲートが対応するＦＤ部に接続される。増幅トランジスタ１４は、リセットトランジスタ１３によりリセットされた後のＦＤ部の電位をリセット信号（リセットレベル）として出力する。さらに、増幅トランジスタ１４は、転送トランジスタ１２によりＦＤ部に信号電荷が転送された後のＦＤ部の電位を光蓄積信号（画素信号）として出力する。

選択トランジスタ１５は、増幅トランジスタ１４と垂直信号線ＶＬとの間に設けられ、そのドレインが増幅トランジスタ１４に接続され、ソースが垂直信号線ＶＬに接続され、そして、ゲートが対応する選択線ＤＬ３に接続される。選択トランジスタ１５は、ゲートに選択線ＤＬ３を介してハイレベルの選択パルスＶｓが印加された際にオン状態となり、これにより、画素１０が選択状態となる。そして、選択トランジスタ１５は、選択状態において、増幅トランジスタ１４から出力される画素信号を垂直信号線ＶＬに中継する。なお、選択トランジスタ１５の配置位置は、図１に示す例に限定されない。選択トランジスタ１５を、電源線ＰＬと増幅トランジスタ１４のドレインとの間に設けてもよい。

上記構成の画素１０において、増幅トランジスタ１４で増幅された画素信号（電圧信号）は、列毎に、垂直信号線ＶＬと基準電位ノード（例えば、グランド）との間に設けられた電流源回路２０により垂直信号線ＶＬに読み出される。

なお、図１に示す例では、各画素１０を４つのトランジスタで構成する例を説明したが、本発明はこれに限定されない。画素１０に蓄積された電荷を電気信号として列毎に設けられた垂直信号線ＶＬに出力可能な構成であれば、任意の構成にすることができる。例えば、増幅トランジスタ１４と選択トランジスタ１５とを一つのトランジスタで兼用し、３つのトランジスタで各画素１０を構成してもよい。

［電流源回路の構成］
各電流源回路２０は、図１に示すように、電流源２１（第１電流源）と、第１スイッチ２２と、第２スイッチ２３と、容量素子２４（第１容量素子）とを有する。また、各電流源回路２０には、電流源２１にゲート電位Ｖｇａｔｅを供給するゲート電位供給線ＳＬ、及び、ソース電位ＶＳＳを供給するグランド線ＧＬ（第１グランド線）が共通して設けられる。さらに、各電流源回路２０には、第１スイッチ２２に第１制御パルスｓ１を供給する第１制御線ＣＬ１、及び、第２スイッチ２３に第２制御パルスｓ２を供給する第２制御線ＣＬ２が共通して設けられる。

電流源２１は、Ｎ型のＭＯＳトランジスタで構成される。電流源２１のゲートは、第２スイッチ２３のソース及び容量素子２４の一方の電極に接続される。また、電流源２１のドレインは第１スイッチ２２のソースに接続され、電流源２１のソースはグランド線ＧＬに接続される。この電流源２１からグランド線ＧＬに流れるカラム電流Ｉ（飽和電流）は、電流源２１のゲート電位Ｖｇとソース電位ＶＳＳとの電位差Ｖｇｓにより規定される。

第１スイッチ２２は、Ｎ型のＭＯＳトランジスタで構成される。第１スイッチ２２のドレインは対応する垂直信号線ＶＬに接続され、第１スイッチ２２のソースは電流源２１のドレインに接続され、そして、第１スイッチ２２のゲートは、第１制御線ＣＬ１に接続される。垂直信号線ＶＬから電流源２１のドレイン電極に供給される電流は、第１スイッチ２２のオンオフ動作により制御される。なお、第１スイッチ２２は、そのゲートにハイレベルの第１制御パルスｓ１が印加された際にオン状態となる。

第２スイッチ２３は、Ｎ型のＭＯＳトランジスタで構成される。第２スイッチ２３のドレインはゲート電位供給線ＳＬに接続され、第２スイッチ２３のソースは電流源２１のゲート及び容量素子２４の一方の電極に接続され、そして、第２スイッチ２３のゲートは、第２制御線ＣＬ２に接続される。第２スイッチ２３は、そのゲートにハイレベルの第２制御パルスｓ２が印加された際にオン状態となる。

容量素子２４は、第２スイッチ２３のソースとグランド線ＧＬとの間に設けられ、一方の電極が第２スイッチ２３のソース及び電流源２１のゲートに接続され、他方の電極がグランド線ＧＬに接続される。容量素子２４は、電流源２１のゲート電位を昇圧及び／又は保持するために設けられたものであり、その充電動作は、第２スイッチ２３のオンオフ動作により制御される。

上記構成の固体撮像素子１００では、画素１０内の増幅トランジスタ１４と、電流源２１とからなるソースフォロア回路が、画素アレイ部１の列（垂直信号線ＶＬ）毎に配置される。そして、このソースフォロア回路により、各画素１０で変換された画素信号（電気信号）がカラム読み出し回路４に転送される。

なお、図１に示す例では、電流源２１、第１スイッチ２２及び第２スイッチ２３を全てＮ型のＭＯＳトランジスタで構成する例を示したが、本発明はこれに限定されず、各トランジスタの導電型（Ｎ型またはＰ型）及びそれらの組み合わせは適宜変更できる。

［固体撮像素子の読み出し動作］
次に、本実施形態の固体撮像素子１００における読み出し動作を、図２及び３（ａ）〜（ｃ）を参照しながら具体的に説明する。図２は、読み出し動作時に各電流源回路２０に供給される第１制御パルスｓ１及び第２制御パルスｓ２のタイミングチャートである。ただし、図２には、１行（１回）分の読み出し期間のタイミングチャートを示し、図２中の「繰り返し周期」が１行分の読み出し期間に相当する。

また、図３（ａ）は、図２中の期間１におけるグランド線ＧＬ上のカラム位置と電流源２１のゲート電位Ｖｇ及びソース電位ＶＳＳとの関係を示す電位分布図である。図３（ｂ）は、図２中の期間２におけるグランド線ＧＬ上のカラム位置と電流源２１のゲート電位Ｖｇ及びソース電位ＶＳＳとの関係を示す電位分布図である。なお、図３（ａ）及び（ｂ）に示す特性図の横軸はグランド線ＧＬ上のカラム位置であり、縦軸は電位である。また、図３（ｃ）は、図２中の期間２におけるグランド線ＧＬ上のカラム位置と電流源２１からグランド線ＧＬに供給されるカラム電流Ｉとの関係を示す電流分布図である。なお、図３（ｃ）に示す特性図の横軸はグランド線ＧＬ上のカラム位置であり、縦軸は電流値である。

本実施形態では、図２に示すように、１行分の読み出し期間を２つの期間（期間１及び期間２）に分け、期間１（第１期間）で電流源２１のゲート電位Ｖｇを昇圧及び／又は保持（サンプルホールド）し、期間２（第２期間）で画素信号の読み出し動作を行う。なお、期間１の時間長さは、例えば読み出し動作の速度、１回の読み出しで容量素子２４からリークする電荷量、１回の読み出し期間の仕様等の様々な要素を考慮して適宜設定される。また、読み出し開始時の初期状態では容量素子２４が充電されていないので、読み出し開始時には期間１を長く設定することが好ましい。なお、容量素子２４が一旦充電されると、その後は、電荷のリーク量はそれほど多くないので、初期状態以外では、期間１を短く設定してもよい。

まず、期間１において、電流制御回路５は、図２に示すように、第１制御線ＣＬ１にローレベルの第１制御パルスｓ１を供給する。これにより、第１スイッチ２２はＯＦＦ状態になり、電流源回路２０に流れる電流を停止する。また、電流制御回路５は、期間１において、第２制御線ＣＬ２にハイレベルの第２制御パルスｓ２を供給する。これにより、第２スイッチ２３はＯＮ状態となるので、容量素子２４が充電され、電流源２１のゲート電位が電位Ｖｇａｔｅに昇圧及び／又は保持される。

期間１では、各電流源回路２０からグランド線ＧＬにカラム電流Ｉが流れないので、各電流源２１のソース電位ＶＳＳは、図３（ａ）中の特性１０１に示すように、グランド線ＧＬ上のカラム位置に関係なく一定となる。また、期間１では、各電流源２１のゲート電位Ｖｇは、図３（ａ）中の特性１０２に示すように、グランド線ＧＬ上のカラム位置に関係なく電位Ｖｇａｔｅで一定となる。その結果、各電流源２１のゲート・ソース間の電位差Ｖｇｓは、グランド線ＧＬ上のカラム位置に関係なく一定となる。

次いで、期間１終了後、期間２になると、電流制御回路５は、第１制御線ＣＬ１にハイレベルの第１制御パルスｓ１を供給する。これにより、第１スイッチ２２はＯＮ状態となり、電流源回路２０に電流が流れ込む。この際、各電流源回路２０からグランド線ＧＬには、各電流源２１のゲート・ソース間の電位差Ｖｇｓで規定されるカラム電流が流れ込む。

また、期間２において、電流制御回路５は、第２制御線ＣＬ２にローレベルの第２制御パルスｓ２を供給する。これにより、第２スイッチ２３がＯＦＦ状態となり、電流源２１のゲートはフローティング状態になる。

期間２では、上述のように、グランド線ＧＬにカラム電流Ｉが流れるので、ＩＲドロップが発生する。この結果、期間２において、グランド線ＧＬ上のソース電位ＶＳＳの分布は、図３（ｂ）中の特性１０３に示すように、カラム位置（横軸）に対して弓形状の分布となり、グランド線ＧＬ上の中央のカラム位置付近で電流源２１のソース電位ＶＳＳが最も高くなる。すなわち、期間２では、中央のカラム位置付近における電流源２１のソース電位ＶＳＳが、グランド線ＧＬの両端のカラム位置におけるソース電位ＶＳＳに対して浮いた状態となる。

ただし、本実施形態では、期間２において、上述のように、電流源２１のゲートはフローティング状態にあり、且つ、電流源２１のソース・ゲート間が容量素子２４を介してカップリングした状態になっている。このような状態では、電流源２１のソース電位ＶＳＳが変化すると、電流源２１のゲート電位Ｖｇもソース電位ＶＳＳの変化分だけ変動する。より具体的には、ＩＲドロップにより電流源２１のソース電位ＶＳＳが上昇すると、その上昇分だけ電流源２１のゲート電位Ｖｇも上昇する。

すなわち、期間２において、ＩＲドロップにより、電流源２１のソース電位ＶＳＳが中央のカラム位置付近で昇圧されると、それに合わせて、電流源２１のゲート電位Ｖｇもそのカラム位置で昇圧される。この結果、期間２では、図３（ｂ）の特性１０４（Ｖｇａｔｅ（Ｓ／Ｈ））に示すように、電流源２１のゲート電位Ｖｇの分布も弓形状になり、中央のカラム位置付近で電流源２１のゲート電位Ｖｇが最も高くなる。これにより、電流源２１のゲート・ソース間の電位差Ｖｇｓは、グランド線ＧＬ上のカラム位置に関係なく一定となり、各電流源２１からグランド線ＧＬに流れ込むカラム電流Ｉも、図３（ｃ）の特性１０５に示すように、カラム位置に関係なく一定になる。このように、読み出し期間となる期間２では、電流源２１のゲートをフローティング状態にすることにより、ＩＲドロップの影響がキャンセルされる。

上述のように、本実施形態の電流源回路２０では、電流源２１のゲート・ソース間の電位差Ｖｇｓを、電流源２１のカラム位置、並びに、期間１及び期間２に関係なく、ほぼ一定に保つことができる。それゆえ、本実施形態の電流源回路２０では、グランド線ＧＬに流れ込むカラム電流Ｉをカラム位置に関係なく一定に維持することができる。

すなわち、本実施形態では、上述したグランド線ＧＬのＩＲドロップに依存しない定電流源を提供することができ、所望のカラム電流をグランド線ＧＬのカラム位置に関係なく高精度に安定して生成することができる。したがって、本実施形態の固体撮像素子１００では、上述したグランド線ＧＬのＩＲドロップによる動作マージンの低下を抑制することができ、カラム読み出し回路４の読む出し精度を向上させることができる。

さらに、本実施形態では、グランド線ＧＬに流れ込むカラム電流Ｉをカラム位置に関係なく一定に維持することができるので、従来のように、ＩＲドロップの問題を解消するためにグランド線ＧＬの両端付近の電流源回路２０に不要な電流を流す必要がなくなる。それゆえ、本実施形態では、固体撮像素子１００の消費電力を低減することができる。

また、本実施形態では、従来の構成に比べて、新たに電流源回路２０に各種スイッチ及び容量素子を形成するためスペースを設ける必要がある。しかしながら、本実施形態では、ＩＲドロップの影響を考慮する必要がないので、例えばグランド線ＧＬ等のレイアウト設計の自由度（レイアウト効率）が従来に比べて増大する。それゆえ、本実施形態では、従来のようにグランド線ＧＬを強化する場合に比べて、固体撮像素子１００のチップサイズを小型化することが可能になる。

なお、本実施形態のように、電流源２１のゲート・ソース間に容量素子２４を配置した場合には電流源２１のゲート・ソース間のカップリングをより強めることができるので、ＩＲドロップのキャンセル効果も高めることができる。

＜２．第２の実施形態＞
上記第１の実施形態では、期間１においてカラム電流Ｉを流さないので、低消費電力であるが、読み出し動作は間欠動作となる。この場合、期間１及び２の切替え時の電流変動量が大きくなると、ノイズが発生する可能性がある。また、カラム電流Ｉを流さない期間１において、垂直信号線ＶＬの電位が画素１０内の増幅トランジスタ１４によりプルアップされる可能性がある。この場合、期間２において画素信号を読み出す際に、垂直信号線ＶＬの電位が読み出したい電位に収束するまでに余計な時間がかかるので、画素信号の読み出し時間が長くなる可能性がある。本実施形態では、このような問題を解消するための一構成例を説明する。

［固体撮像装置の全体構成］
図４に、第２の実施形態に係る固体撮像素子の概略構成を示す。なお、図４に示す本実施形態の固体撮像素子２００において、図１に示す第１の実施形態の固体撮像素子１００と同じ構成には同じ符号を付して示す。

固体撮像素子２００は、画素アレイ部１と、電流源回路部６と、垂直駆動回路３と、カラム読み出し回路４と、電流制御回路５とを備える。各部は、図示しない同一の半導体基板（チップ）上に形成される。本実施形態の固体撮像素子２００では、電流源回路部６以外の構成は、第１の実施形態と同様であるので、ここでは、電流源回路部６の構成のみを説明する。

なお、電流源回路部６は、複数の電流源回路３０からなり、各電流源回路３０は、垂直信号線ＶＬ毎に設けられる。

［電流源回路の構成］
各電流源回路３０は、図４に示すように、第１電流源３１と、第１スイッチ３２と、第２スイッチ３３と、容量素子３４（第１容量素子）と、第２電流源３５と、第３スイッチ３６とを備える。

各電流源回路３０には、第１電流源３１及び第２電流源３５にゲート電位Ｖｇａｔｅを供給するゲート電位供給線ＳＬが共通して設けられる。また、各電流源回路３０には、第１電流源３１にソース電位ＶＳＳを供給する第１グランド線ＧＬ１、及び、第２電流源３５にソース電位ＶＳＳ＿ｓｕｂを供給する第２グランド線ＧＬ２が共通して設けられる。なお、第１グランド線ＧＬ１及び第２グランド線ＧＬ２は並列に設けられ、その両端が接地される。

また、各電流源回路３０には、第１スイッチ３２に第１制御パルスｓ１を供給する第１制御線ＣＬ１、及び、第２スイッチ３３に第２制御パルスｓ２を供給する第２制御線ＣＬ２が共通して設けられる。さらに、各電流源回路３０には、第３スイッチ３６に第３制御パルスｓ３を供給する第３制御線ＣＬ３が共通して設けられる。

なお、本実施形態では、各電流源回路３０内の第１電流源３１、第１スイッチ３２、第２スイッチ３３及び容量素子３４の構成は、第１の実施形態（図１）の各電流源回路２０内の電流源２１、第１スイッチ２２、第２スイッチ２３及び容量素子２４と同様である。また、本実施形態のゲート電位供給線ＳＬ、第１グランド線ＧＬ１、第１制御線ＣＬ１及び第２制御線ＣＬ２の構成もまた、上記第１の実施形態（図１）のゲート電位供給線ＳＬ、グランド線ＧＬ、第１制御線ＣＬ１及び第２制御線ＣＬ２と同様である。

すなわち、本実施形態の電流源回路３０は、第１の実施形態で説明した電流源回路２０に、さらに、第２電流源３５及び第３スイッチ３６からなる補助回路、第３制御線ＣＬ３、並びに、第２グランド線ＧＬ２を追加した構成となる。本実施形態では、後述するように、第２電流源３５及び第３スイッチ３６からなる補助回路を設けることにより、期間１中もカラム電流Ｉが流れるようにする。

第２電流源３５は、Ｎ型のＭＯＳトランジスタで構成される。第２電流源３５のゲートはゲート電位供給線ＳＬに接続され、第２電流源３５のドレインは第３スイッチ３６のソースに接続され、そして、第２電流源３５のソースはグランド線ＧＬに接続される。この第２電流源３５から第２グランド線ＧＬ２に流れるカラム電流（飽和電流）は、第２電流源３５のゲート・ソース間の電位差により規定される。

第３スイッチ３６は、Ｎ型のＭＯＳトランジスタで構成される。第３スイッチ３６のドレインは垂直信号線ＶＬに接続され、第３スイッチ３６のソースは第２電流源３５のドレインに接続され、そして、第３スイッチ３６のゲートは第３制御線ＣＬ３に接続される。垂直信号線ＶＬから第２電流源３５に流れ込む電流は、第３スイッチ３６のオンオフ動作により制御される。なお、第３スイッチ３６は、そのゲートにハイレベルの第３制御パルスｓ３が印加された際にオン状態となる。

また、図４に示す例では、第１電流源３１、第１スイッチ３２、第２スイッチ３３、第２電流源３５及び第３スイッチ３６を全てＮ型のＭＯＳトランジスタで構成する例を示したが、本発明はこれに限定されない。各ＭＯＳトランジスタの導電型（Ｎ型またはＰ型）の組み合わせは適宜変更できる。

また、本実施形態では、期間１及び２の切替え時に発生する電流変動を小さくすればよいので、期間１に第２電流源３５を介して流れるカラム電流と、期間２に第１電流源３１を介して流れるカラム電流とが同じでなくてもよい。それゆえ、第２電流源３５は第１電流源３１と異なる構成（例えば異なるチャネルサイズ等）にしてもよいし、第２グランド線ＧＬ２と第１グランド線ＧＬ１とを異なる構成にしてもよい。

［固体撮像装置の読み出し動作］
次に、本実施形態の固体撮像素子２００における読み出し動作を、図５及び６（ａ）〜（ｃ）を参照しながら具体的に説明する。なお、図５は、読み出し動作時に各電流源回路３０に供給される第１制御パルスｓ１、第２制御パルスｓ２及び第３制御パルスｓ３のタイミングチャートである。ただし、図５には、１行（１回）分の読み出し期間のタイミングチャートを示し、図５中の「繰り返し周期」が１行分の読み出し期間に相当する。

また、図６（ａ）は、図５中の期間１における各グランド線上のカラム位置と各電流源のゲート電位及びソース電位との関係を示す電位分布図である。図６（ｂ）は、図５中の期間２における第１グランド線ＧＬ１上のカラム位置と第１電流源３１のゲート電位Ｖｇ及びソース電位ＶＳＳとの関係を示す電位分布図である。なお、図６（ａ）及び（ｂ）に示す特性図の横軸はグランド線上のカラム位置であり、縦軸は電位である。また、図６（ｃ）は、図５中の期間２における第１グランド線ＧＬ１上のカラム位置と第１電流源３１から第１グランド線ＧＬ１に供給されるカラム電流Ｉとの関係を示す電流分布図である。図６（ｃ）に示す特性図の横軸は第１グランド線ＧＬ１上のカラム位置であり、縦軸は電流値である。

なお、本実施形態では、第１の実施形態と同様に、１行分の読み出し期間を期間１及び期間２に分け、期間１では、第１電流源３１のゲート電位Ｖｇを昇圧及び／又は保持し、期間２で画素信号の読み出し動作を行う。

まず、期間１において、電流制御回路５は、第１制御線ＣＬ１にローレベルの第１制御パルスｓ１を供給する。これにより、第１スイッチ３２はＯＦＦ状態になり、第１電流源３１に流れる電流を停止する。また、電流制御回路５は、期間１において、第２制御線ＣＬ２にハイレベルの第２制御パルスｓ２を供給する。これにより、第２スイッチ３３はＯＮ状態となるので、容量素子３４が充電され、第１電流源３１のゲート電位Ｖｇが電位Ｖｇａｔｅに昇圧及び／又は保持される。

期間１では、各第１電流源３１から第１グランド線ＧＬ１にカラム電流Ｉが流れないので、各第１電流源３１のソース電位ＶＳＳは、図６（ａ）中の特性２０１に示すように、第１グランド線ＧＬ１のカラム位置に関係なく一定となる。また、期間１では、各第１電流源３１のゲート電位Ｖｇは、図６（ａ）中の特性２０２に示すように、第１グランド線ＧＬ１上のカラム位置に関係なく電位Ｖｇａｔｅで一定となる。その結果、各第１電流源３１のゲート・ソース間の電位差Ｖｇｓは、第１グランド線ＧＬ１のカラム位置に関係なく一定となる。

また、期間１において、電流制御回路５は、第３制御線ＣＬ３にハイレベルの第３制御パルスｓ３を供給する。これにより、第３スイッチ３６はＯＮ状態となり、第２電流源３５及び第３スイッチ３６からなる補助回路に電流が流れ込む。この際、補助回路から第２グランド線ＧＬ２には、第２電流源３５のゲート・ソース間の電位差で規定されるカラム電流が流れ込み、第２グランド線ＧＬ２上ではＩＲドロップが発生する。この結果、期間１において、第２電流源３５のソース電位ＶＳＳ＿ｓｕｂの分布は、図６（ａ）中の特性２０３に示すように、弓形状の分布となり、第２グランド線ＧＬ２上の中央のカラム位置付近で第２電流源３５のソース電位ＶＳＳ＿ｓｕｂが最も高くなる。すなわち、期間１では、第２グランド線ＧＬ２上の中央のカラム位置付近における第２電流源３５のソース電位ＶＳＳ＿ｓｕｂは、第２グランド線ＧＬ２の両端のカラム位置におけるソース電位ＶＳＳ＿ｓｕｂに対して浮いた状態となる。

次いで、期間１終了後、期間２になると、電流制御回路５は、第１制御線ＣＬ１にハイレベルの第１制御パルスｓ１を供給する。これにより、第１スイッチ３２はＯＮ状態となり、第１電流源３１に電流が流れ込む。この際、第１電流源３１から第１グランド線ＧＬ１には、第１電流源３１のゲート・ソース間の電位差Ｖｇｓで規定されるカラム電流Ｉ（飽和電流）が流れ込む。

また、期間２において、電流制御回路５は、第２制御線ＣＬ２にローレベルの第２制御パルスｓ２を供給する。これにより、第２スイッチ３３がＯＦＦ状態となり、第１電流源３１のゲートはフローティング状態になる。

期間２では、上述のように、第１グランド線ＧＬ１にカラム電流Ｉが流れるので、ＩＲドロップが発生する。この結果、期間２では、第１電流源３１のソース電位ＶＳＳの分布は、図６（ａ）中の特性２０４に示すように、弓形状の分布となり、第１グランド線ＧＬ１上の中央のカラム位置付近で第１電流源３１のソース電位ＶＳＳが最も高くなる。すなわち、期間２では、第１グランド線ＧＬ１上の中央のカラム位置付近における第１電流源３１のソース電位ＶＳＳは、第１グランド線ＧＬ１の両端のカラム位置におけるソース電位ＶＳＳに対して浮いた状態となる。

ただし、本実施形態では、期間２において、第１電流源３１のゲート電極はフローティング状態にあり、且つ、第１電流源３１のソース・ゲート間は容量素子３４を介してカップリングした状態になっている。この場合、上記第１の実施形態で説明した動作原理と同様にして、第１電流源３１のゲート電位Ｖｇもソース電位ＶＳＳの変化分だけ変動し、ＩＲドロップの影響がキャンセルされる。

すなわち、期間２では、第１電流源３１のゲート電位Ｖｇの分布は、図６（ｂ）の特性２０５（Ｖｇａｔｅ（Ｓ／Ｈ））に示すように、弓形状の分布となり、第１グランド線ＧＬ１上の中央のカラム位置付近で第１電流源３１のゲート電位Ｖｇが最も高くなる。この結果、期間２では、第１電流源３１のゲート・ソース間の電位差Ｖｇｓはカラム位置に関係なく一定となる。それゆえ、本実施形態の電流源回路３０では、期間２に第１グランド線ＧＬ１に流れ込むカラム電流Ｉを、図６（ｃ）の特性２０６に示すように、第１グランド線ＧＬ１上のカラム位置に関係なく一定に維持することができる。

一方、期間２中、電流制御回路５は、第３制御線ＣＬ３にローレベルの第３制御パルスｓ３を供給する。これにより、第３スイッチ３６がＯＦＦ状態となり、第２電流源３５及び第３スイッチ３６からなる補助回路に流れるカラム電流が停止される。本実施形態では、上述のようにして各電流源回路３０の動作を制御する。

上述のように、本実施形態では、画素信号の読み出し時（期間２）には、第１電流源３１から第１グランド線ＧＬ１にのみカラム電流Ｉが流れ、そのカラム電流Ｉは、第１グランド線ＧＬ１上のカラム位置に関係なく一定に維持することができる。それゆえ、本実施形態においても、ＩＲドロップの影響をキャンセルすることができ、上記第１の実施形態と同様の効果が得られる。

なお、本実施形態の電流源回路３０の構成では、上記第１の実施形態の電流源回路２０に比べて、第２電流源３５及び第３スイッチ３６からなる補助回路、第２グランド線ＧＬ２並びに第３制御線ＣＬ３の形成スペース分だけレイアウトサイズが増大する。しかしながら、本実施形態において、第１の実施形態と同様に、ＩＲドロップの影響を考慮する必要がないので、例えばグランド線ＧＬ等のレイアウト設計の自由度（レイアウト効率）が従来に比べて増大する。それゆえ、本実施形態においても、従来のようにグランド線ＧＬを強化する場合に比べて、固体撮像素子２００のチップサイズを小型化することが可能になる。

さらに、本実施形態では、期間１中にもカラム電流をグランド線に流すので、期間１及び２の切替え時に発生する電流変動をより小さくすることができる。それゆえ、本実施形態では、上述した期間１及び２の切り替え時に発生するノイズの問題や、垂直信号線ＶＬの電位のプルアップの問題等を抑制することができる。

なお、本実施形態では、第２制御線ＣＬ２及び第３制御線ＣＬ３を別個に設ける例を説明したが、本発明はこれに限定されない。図５に示すように、本実施形態では、第２制御パルスｓ２と第３制御パルスｓ３とは同相であるので、第２制御線ＣＬ２及び第３制御線ＣＬ３を共通にしてもよい。

また、本実施形態では、期間１中に、第２グランド線ＧＬ２上にＩＲドロップが発生し、カラム電流の分布が一定でなくなる。この第２グランド線ＧＬ２上の電流変動を抑制するため、例えば、ＩＲドロップの影響がキャンセルされるように、第２電流源３５のチャネルサイズ（幅、長さ）を列毎に変化させてもよい。

より具体的には、例えば図４に示す例では、第２グランド線ＧＬ２上の両端から中央に向かって、徐々に各第２電流源３５のチャネル幅Ｗを広げる、または、チャネル長Ｌを短くする。このように、各第２電流源３５のチャネルサイズを変化させることにより、第２グランド線ＧＬ２上の中央付近でカラム電流が増大するので、ＩＲドロップの影響をキャンセルすることができる。なお、このＩＲドロップのキャンセル手法は、第１グランド線ＧＬ１（本線）に対して行う上述した本発明のＩＲドロップのキャンセル手法に比べて、そのキャンセル精度は低い。しかしながら、第２グランド線ＧＬ２上でのＩＲドロップは読み出しを行わない期間１に発生するので、高精度にＩＲドロップをキャンセルする必要は無い。

＜３．第３の実施形態＞
上記第１及び第２の実施形態では、画素信号の読み出し期間（期間２）の前に、電流源のゲート電位Ｖｇを所定電位にサンプルホールドする期間（期間１）、すなわち、読み出し動作を行わない期間を設ける例を説明した。しかしながら、本発明はこれに限定されない。ここでは、読み出し動作を行わない期間を設けない構成例について説明する。

［固体撮像装置の全体構成］
図７に、第３の実施形態に係る固体撮像素子の概略構成を示す。なお、図７に示す本実施形態の固体撮像素子３００において、上記第１の実施形態の固体撮像素子１００（図１）と同じ構成には同じ符号を付して示す。

固体撮像素子３００は、画素アレイ部１と、電流源回路部７と、垂直駆動回路３と、カラム読み出し回路４と、電流制御回路５とを備える。各部は、図示しない同一の半導体基板（チップ）上に形成される。本実施形態の固体撮像素子３００では、電流源回路部７以外の構成は、第１の実施形態と同様であるので、ここでは、電流源回路部７の構成のみを説明する。

電流源回路部７は、第１電流源回路部８及び第２電流源回路部９で構成される。第１電流源回路部８は、複数の第１電流源回路４０からなり、各第１電流源回路４０は、垂直信号線ＶＬ毎に設けられる。また、第２電流源回路部９は、複数の第２電流源回路５０からなり、各第２電流源回路５０は、垂直信号線ＶＬ毎に設けられる。

［電流源回路の構成］
第１電流源回路部８内の各第１電流源回路４０は、図７に示すように、第１電流源４１と、第１スイッチ４２と、第２スイッチ４３と、第１容量素子４４とを備える。また、各第１電流源回路４０には、第１電流源４１にゲート電位Ｖｇａｔｅを供給する第１ゲート電位供給線ＳＬ１、及び、第１電流源４１にソース電位ＶＳＳ１を供給する第１グランド線ＧＬ１が共通して設けられる。なお、第１グランド線ＧＬ１の両端は接地される。また、各第１電流源回路４０には、第１スイッチ４２に第１制御パルスｓ１を供給する第１制御線ＣＬ１、及び、第２スイッチ４３に第２制御パルスｓ２を供給する第２制御線ＣＬ２が共通して設けられる。

なお、本実施形態では、第１電流源回路４０内の第１電流源４１、第１スイッチ４２、第２スイッチ４３及び第１容量素子４４の構成を、第１の実施形態の電流源回路２０内の電流源２１、第１スイッチ２２、第２スイッチ２３及び容量素子２４と同様にする。また、本実施形態の第１ゲート電位供給線ＳＬ１、第１グランド線ＧＬ１、第１制御線ＣＬ１及び第２制御線ＣＬ２もまた、第１の実施形態のゲート電位供給線ＳＬ、グランド線ＧＬ、第１制御線ＣＬ１及び第２制御線ＣＬ２と同様の構成とする。

また、第２電流源回路部９内の各第２電流源回路５０は、第２電流源５１と、第３スイッチ５２と、第４スイッチ５３と、第２容量素子５４とを備える。また、各第２電流源回路５０には、第２電流源５１にゲート電位Ｖｇａｔｅを供給する第２ゲート電位供給線ＳＬ２、及び、第２電流源５１にソース電位ＶＳＳ２を供給する第２グランド線ＧＬ２が共通して設けられる。なお、第２グランド線ＧＬ２は第１グランド線ＧＬ１と並列に設けられ、第２グランド線ＧＬ２の両端は接地される。また、各第２電流源回路５０には、第３スイッチ５２に第３制御パルスｓ３を供給する第３制御線ＣＬ３、及び、第４スイッチ５３に第４制御パルスｓ４を供給する第４制御線ＣＬ４が共通して設けられる。

さらに、本実施形態では、第１電流源回路４０と第２電流源回路５０とを同じ構成とする。すなわち、本実施形態では、同じ構成を有する第１電流源回路４０及び第２電流源回路５０を垂直信号線ＶＬとグランド（接地点）との間に並列に設ける。

なお、図７に示す例では、各電流源回路の電流源及びスイッチを全てＮ型のＭＯＳトランジスタで構成する例を示したが、本発明はこれに限定されない。各ＭＯＳトランジスタの導電型（Ｎ型またはＰ型）の組み合わせは適宜変更できる。

［固体撮像装置の読み出し動作］
次に、本実施形態の固体撮像素子３００における読み出し動作を、図８及び９（ａ）〜（ｃ）を参照しながら具体的に説明する。図８は、読み出し動作時に各第１電流源回路４０に供給される第１制御パルスｓ１及び第２制御パルスｓ２、並びに、各第２電流源回路５０に供給される第３制御パルスｓ３及び第４制御パルスｓ４のタイミングチャートである。なお、図８中の「繰り返し周期」が２行分の読み出し期間に相当し、図８中の「カラム読み出し回路動作繰り返し期間」が１行分の読み出し期間に相当する。

また、図９（ａ）は、図８中の期間１における各グランド線上のカラム位置と各電流源のゲート電位及びソース電位との関係を示す電位分布図である。図９（ｂ）は、図８中の期間２における各グランド線上のカラム位置と各電流源のゲート電位及びソース電位との関係を示す電位分布図である。なお、図９（ａ）及び（ｂ）に示す特性図の横軸はグランド線上のカラム位置であり、縦軸は電位である。また、図９（ｃ）は、図８中の期間１及び期間２における各グランド線上のカラム位置と、各グランド線に供給されるカラム電流Ｉとの関係を示す電流分布図である。なお、図９（ｃ）に示す特性図の横軸は第グランド線上のカラム位置であり、縦軸は電流値である。

なお、本実施形態では、後述するように、２行分の読み出し期間のうち、一方の１行分の読み出し期間（期間１）では、第２電流源回路５０を介して第２グランド線ＧＬ２にカラム電流Ｉを流して画素信号の読み出し動作を行う。また、他方の１行分の読み出し期間（期間２）では、第１電流源回路４０を介して第１グランド線ＧＬ１にカラム電流Ｉを流して画素信号の読み出し動作を行う。

まず、期間１において、電流制御回路５は、第１制御線ＣＬ１にローレベルの第１制御パルスｓ１を供給する。これにより、第１電流源回路４０の第１スイッチ４２はＯＦＦ状態になり、第１電流源４１に流れる電流を停止する。また、電流制御回路５は、期間１において、第２制御線ＣＬ２にハイレベルの第２制御パルスｓ２を供給する。これにより、第１電流源回路４０の第２スイッチ４３はＯＮ状態となるので、第１容量素子４４が充電され、第１電流源４１のゲート電位Ｖｇが電位Ｖｇａｔｅに昇圧及び／又は保持される。

期間１では、各第１電流源４１から第１グランド線ＧＬ１にカラム電流Ｉが流れないので、各第１電流源４１のソース電位ＶＳＳ１は、図９（ａ）中の特性３０１に示すように、第１グランド線ＧＬ１上のカラム位置に関係なく一定となる。また、期間１では、各第１電流源４１のゲート電位Ｖｇは、図９（ａ）中の特性３０２（Ｖｇａｔｅ１）に示すように、第１グランド線ＧＬ１上のカラム位置に関係なく電位Ｖｇａｔｅで一定となる。その結果、期間１において、各第１電流源４１のゲート・ソース間の電位差Ｖｇｓは、第１グランド線ＧＬ１上のカラム位置に関係なく一定となる。

また、期間１において、電流制御回路５は、第３制御線ＣＬ３にハイレベルの第３制御パルスｓ３を供給する。これにより、第２電流源回路５０の第３スイッチ５２はＯＮ状態となり、第２電流源５１に電流が流れ込む。この際、第２電流源５１から第２グランド線ＧＬ２には、第２電流源５１のゲート・ソース間の電位差Ｖｇｓで規定されるカラム電流Ｉが流れ込み、第２グランド線ＧＬ２上ではＩＲドロップが発生する。この結果、期間１では、第２電流源５１のソース電位ＶＳＳ２の分布は、図９（ａ）中の特性３０３に示すように、弓形状の分布となり、第２グランド線ＧＬ２上の中央のカラム位置付近で第２電流源５１のソース電位ＶＳＳ２が最も高くなる。すなわち、期間１では、第２グランド線ＧＬ２上の中央のカラム位置付近における第２電流源５１のソース電位ＶＳＳ２は、第２グランド線ＧＬ２の両端のカラム位置におけるソース電位ＶＳＳ２に対して浮いた状態となる。

さらに、期間１では、電流制御回路５は、第４制御線ＣＬ４にローレベルの第４制御パルスｓ４を供給する。これにより、第２電流源回路５０の第４スイッチ５３がＯＦＦ状態となり、第２電流源５１のゲートはフローティング状態になる。この結果、第２電流源５１のゲート電位Ｖｇは、上記第１の実施形態で説明した動作原理と同様にして、ソース電位ＶＳＳ２の変化分だけ変動し、ＩＲドロップの影響がキャンセルされる。

具体的には、期間１において、第２電流源５１のゲート電位Ｖｇの分布は、図９（ａ）の特性３０４（Ｖｇａｔｅ２（Ｓ／Ｈ））に示すように、第２電流源５１のソース電位ＶＳＳ２の分布と同様に弓形状の分布となる。すなわち、第２電流源５１のゲート電位Ｖｇは、第２グランド線ＧＬ２上の中央のカラム位置付近で最も高くなり、第２電流源５１のゲート・ソース間の電位差Ｖｇｓの分布がカラム位置に関係なく一定となる。それゆえ、本実施形態では、期間１において、第２グランド線ＧＬ２に流れ込むカラム電流Ｉを、図９（ｃ）の特性３０９に示すように、第２グランド線ＧＬ２上のカラム位置に関係なく一定に維持することができる。

次いで、期間１終了後、期間２になると、電流制御回路５は、第１制御線ＣＬ１にハイレベルの第１制御パルスｓ１を供給する。これにより、第１電流源回路４０の第１スイッチ４２はＯＮ状態となり、第１電流源４１に電流が流れ込む。この際、第１電流源４１から第１グランド線ＧＬ１には、第１電流源４１のゲート・ソース間の電位差Ｖｇｓで規定されるカラム電流Ｉが流れ込み、第１グランド線ＧＬ１上ではＩＲドロップが発生する。この結果、期間２では、第１電流源４１のソース電位ＶＳＳ１の分布は、図９（ｂ）中の特性３０５に示すように、弓形状の分布となり、第１グランド線ＧＬ１上の中央のカラム位置付近で第１電流源４１のソース電位ＶＳＳ１が最も高くなる。すなわち、期間２では、第１グランド線ＧＬ１上の中央のカラム位置付近における第１電流源４１のソース電位ＶＳＳ１は、第１グランド線ＧＬ１の両端のカラム位置におけるソース電位ＶＳＳ１に対して浮いた状態となる。

さらに、期間２では、電流制御回路５は、第２制御線ＣＬ２にローレベルの第２制御パルスｓ２を供給する。これにより、第１電流源回路４０の第２スイッチ４３がＯＦＦ状態となり、第１電流源４１のゲートはフローティング状態になる。この結果、第１電流源４１のゲート電位Ｖｇは、上記第１の実施形態で説明した動作原理と同様にして、ソース電位ＶＳＳ１の変化分だけ変動し、ＩＲドロップの影響がキャンセルされる。

具体的には、期間２において、第１電流源４１のゲート電位Ｖｇの分布は、図９（ｂ）の特性３０６（Ｖｇａｔｅ１（Ｓ／Ｈ））に示すように、第１電流源４１のソース電位ＶＳＳ１の分布と同様に弓形状の分布となる。すなわち、第１電流源４１のゲート電位Ｖｇは、第１グランド線ＧＬ１上の中央のカラム位置付近で最も高くなり、第１電流源４１のゲート・ソース間の電位差Ｖｇｓの分布がカラム位置に関係なく一定となる。それゆえ、本実施形態では、期間２において、第１グランド線ＧＬ１に流れ込むカラム電流Ｉを、図９（ｃ）の特性３０９に示すように、第１グランド線ＧＬ１上のカラム位置に関係なく一定に維持することができる。

また、期間２において、電流制御回路５は、第３制御線ＣＬ３にローレベルの第３制御パルスｓ３を供給する。これにより、第２電流源回路５０の第３スイッチ５２はＯＦＦ状態になり、第２電流源５１に流れる電流を停止する。また、電流制御回路５は、期間２において、第４制御線ＣＬ４にハイレベルの第４制御パルスｓ４を供給する。これにより、第２電流源回路５０の第４スイッチ５３はＯＮ状態となるので、第２容量素子５４が充電され、第２電流源５１のゲート電位Ｖｇが電位Ｖｇａｔｅに昇圧及び／又は保持される。

さらに、期間２では、各第２電流源５１から第２グランド線ＧＬ２にカラム電流Ｉが流れないので、各第２電流源５１のソース電位ＶＳＳ２は、図９（ｂ）中の特性３０７に示すように、第２グランド線ＧＬ２上のカラム位置に関係なく一定となる。また、期間２では、各第２電流源５１のゲート電位Ｖｇは、図９（ｂ）中の特性３０８（Ｖｇａｔｅ２）に示すように、第２グランド線ＧＬ２のカラム位置に関係なく電位Ｖｇａｔｅで一定となる。その結果、期間２において、各第２電流源５１のゲート・ソース間の電位差Ｖｇｓは、第２グランド線ＧＬ２上のカラム位置に関係なく一定となる。本実施形態では、上述のようにして各電流源回路の動作を制御する。

上述のように、本実施形態の電流源回路部７では、電流源回路のカラム位置、並びに、期間１及び期間２に関係なく、カラム電流Ｉをほぼ一定に維持することができる。それゆえ、本実施形態においても、ＩＲドロップの影響をキャンセルすることができ、上記第１の実施形態と同様の効果が得られる。

なお、本実施形態の電流源回路部７の構成では、上記第１の実施形態の電流源回路部２に比べて、列毎に２つの電源供給回路を設けるので、固体撮像素子３００のレイアウトサイズは増大する。しかしながら、本実施形態においても、第１の実施形態と同様に、ＩＲドロップの影響を考慮する必要がないので、例えばグランド線等のレイアウト設計の自由度（レイアウト効率）が従来に比べて増大する。それゆえ、本実施形態では、従来のようにグランド線を強化する場合に比べて、固体撮像素子３００のチップサイズを小型化することが可能になる。

また、本実施形態では、上記第２の実施形態と同様に、カラム電流を停止する期間を設けないので、上述した期間１及び２の切り替え時に発生するノイズの問題や、垂直信号線ＶＬの電位のプルアップの問題等を抑制することができる。

さらに、上述のように、本実施形態では、期間１及び２で、第１電流源回路４０と第２電流源回路５０とが相補的に動作し、読み出し動作を常時行いながら、各電流源のゲート電位Ｖｇのサンプルホールド期間も捻出することができる。

なお、本実施形態では、第１制御線ＣＬ１〜第４制御線ＣＬ４を別個に設ける例を説明したが、本発明はこれに限定されない。図８に示すように、本実施形態では、第１制御パルスｓ１と第４制御パルスｓ４とが同相であり、第２制御パルスｓ２と第３制御パルスｓ３とが同相である。それゆえ、第１制御線ＣＬ１及び第４制御線ＣＬ４を共通にし、且つ、第２制御線ＣＬ２及び第３制御線ＣＬ３を共通にしてもよい。

また、本実施形態では、第１電流源４１にゲート電位Ｖｇａｔｅを供給する第１ゲート電位供給線ＳＬ１と、第２電流源５１にゲート電位Ｖｇａｔｅを供給する第２ゲート電位供給線ＳＬ２とを別個に設ける例を示したが、本発明はこれに限定されない。両者を共通にし、ゲート電位供給線を１本で構成してもよい。

＜４．各種変形例＞
本発明の固体撮像装置における電流源回路部の構成は、上述した第１〜第３の実施形態で説明した例に限定されず、様々な変形例が考えられる。例えば、次のような各種変形例が考えられる。

（１）変形例１
上記第１〜第３の実施形態の電流源回路部では、電流源のソース電位ＶＳＳを、グランド線ＧＬの両端から供給する例を説明したが、本発明はこれに限定されない。電流源のソース電位ＶＳＳを、グランド線ＧＬの片方の端部から供給してもよい。ただし、この場合、電流制御回路５が配置された側のグランド線ＧＬの端部からソース電位ＶＳＳを供給することが好ましい。

なお、この場合、グランド線ＧＬ上における電流源のソース電位ＶＳＳの電位分布は、図３（ｂ）の特性１０３に示す弓形状ではなく、電位供給側の端部から反対側の端部に向かって直線的に電位が上昇する分布となる。このような場合にも、上述した本発明の電流源回路部を適用可能であり、同様の効果が得られる。さらに、この場合、グランド線ＧＬの両端部を接地する必要が無くなるので、レイアウト効率がさらに向上する。

（２）変形例２
上記第１〜第３の実施形態の電流源回路部では、各電流源回路内の電流源のドレイン側に設けたカラム電流を遮断する機能を有するスイッチをＯＮ状態にする際に、そのゲートにフル電位を供給する例を説明したが、本発明はこれに限定されない。電流源のドレイン側に設けられたスイッチのゲートに中間電位を供給し、該スイッチがカスコードとして振る舞うように構成してもよい。この場合、より精度の高いカラム電流（定電流）をグランド線に供給することができる。

（５）変形例３
上記第１〜第３の実施形態では、画素内の増幅トランジスタと電流源回路内との電流源とからなるソースフォロア回路に、本発明の電流源回路部を適用する例を説明したが、本発明はこれに限定されない。本発明の電流源回路部は、列毎または垂直信号線ＶＬ毎に電流源を備える任意の回路に適用可能である。例えば、カラム読み出し回路４内の列毎に設けられたカラムＡＤＣ（Analog to Digital Converter）に含まれるコンパレータの電流源供給部にも、本発明の電流源回路部を適用することもでき、同様の効果が得られる。

＜５．第４の実施形態（撮像装置の構成例）＞
次に、上述した本発明の固体撮像素子を備える電子機器の構成について説明する。ここでは、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話機等のモバイル機器に搭載されるカメラモジュールなどの撮像装置に本発明の固体撮像素子を適用した例を説明する。

図１０に、本発明の固体撮像素子を備える撮像装置の概略ブロック構成を示す。撮像装置４００は、光学系４０１と、撮像素子４０２と、信号処理回路４０３と、フレームメモリ４０４と、表示部４０５と、記録部４０６と、操作部４０７と、電源部４０８とを備える。信号処理回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６、操作部４０７及び電源部４０８は、バスライン４０９を介して相互に接続される。

光学系４０１は、複数のレンズで構成され、被写体からの入射光（像光）を取り込んで撮像素子４０２の撮像面（不図示）上に結像する。

撮像素子４０２は、光学系４０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子４０２は、例えば、上記実施形態及び変形例で説明した各種固体撮像素子により構成する。

信号処理回路４０３は、ＤＳＰ（Digital Signal Processor）等で構成することができ、撮像素子４０２から出力された画素信号に対して種々の処理を施す。表示部４０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像された動画または静止画を表示する。また、記録部４０６は、撮像素子４０２で撮像された動画または静止画を、例えばＨＤＤ（Hard Disk Drive）、半導体メモリ、光ディスク等の記録媒体に記録する。

操作部４０７は、ユーザが撮像装置４００に対して所定操作を行った際に、その操作に対応する指令信号を出力する。電源部４０８は、信号処理回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６および操作部４０７に動作電源を供給する。

上述した撮像装置４００は、上述した本発明の固体撮像素子を備えるので、上述した固体撮像素子のＩＲドロップの問題を解消することができるとともに、より小型で且つ低消費電力の撮像装置を提供することができる。

１…画素アレイ部、２…電流源回路部、３…垂直駆動回路、４…カラム読み出し回路、５…電流制御回路、１１…光電変換素子（フォトダイオード）、１２…転送トランジスタ、１３…リセットトランジスタ、１４…増幅トランジスタ、１５…選択トランジスタ、２０…電流源回路、２１…電流源、２２…第１スイッチ、２３…第２スイッチ、２４…容量素子

Claims (6)

1. 行方向及び列方向にマトリクス状に配置された複数の画素と、該複数の画素から画素信号を読み出す複数の読み出し信号線とを有する画素アレイ部と、
   ＭＯＳトランジスタからなり、前記読み出し信号線毎に設けられた第１電流源と、
   前記第１電流源で生成された電流が供給される第１グランド線と、
   前記第１電流源のドレインと対応する前記読み出し信号線との間に設けられ、前記第１電流源を流れる電流をオンオフ制御する第１スイッチと、
   前記第１電流源のゲート及びソース間に設けられ、前記第１電流源のゲート電位を所定の電位に昇圧及び／又は保持する第１容量素子と、
   前記第１容量素子の充電動作をオンオフ制御する第２スイッチと、
   前記第１容量素子の充電動作を行う第１期間では前記第１スイッチをオフ状態にし且つ前記第２スイッチをオン状態にし、前記画素信号を読み出す第２期間では前記第１スイッチをオン状態にし且つ前記第２スイッチをオフ状態にする電流制御回路と
   を備える撮像素子。
2. 前記第１電流源、第１スイッチ及び第２スイッチがそれぞれ、Ｎ型のＭＯＳトランジスタで構成され、
   前記電流制御回路が、前記第１期間でローレベルとなり且つ前記第２期間でハイレベルとなる第１制御信号を前記第１スイッチのゲートに供給し、前記第１期間でハイレベルとなり且つ前記第２期間でローレベルとなる第２制御信号を前記第２スイッチのゲートに供給する
   請求項１に記載の撮像素子。
3. さらに、前記複数の読み出し信号線を介して前記画素信号を読み出す読み出し回路を備える
   請求項２に記載の撮像素子。
4. さらに、ＭＯＳトランジスタからなり、前記読み出し信号線毎に設けられた第２電流源と、
   前記第２電流源で生成された電流が供給される第２グランド線と、
   前記第２電流源のドレインと対応する前記読み出し信号線との間に設けられ、前記電流制御回路により、前記第１期間にはオン状態となり、前記第２期間にはオフ状態になるように制御される第３スイッチとを備える
   請求項１に記載の撮像素子。
5. さらに、ＭＯＳトランジスタからなり、前記読み出し信号線毎に設けられた第２電流源と、
   前記第２電流源で生成された電流が供給される第２グランド線と、
   前記第２電流源のドレインと対応する前記読み出し信号線との間に設けられ、前記電流制御回路により、前記第１期間にはオン状態となり、前記第２期間にはオフ状態となるように制御される第３スイッチと、
   前記第２電流源のゲート及びソース間に設けられ、前記第２電流源のゲート電位を所定の電位に昇圧及び／又は保持する第２容量素子と、
   前記電流制御回路により、前記第１期間にはオフ状態となり、前記第２期間にはオン状態となるように制御され、前記第２容量素子の充電動作をオンオフ制御する第４スイッチとを備える
   請求項１に記載の撮像素子。
6. 行方向及び列方向にマトリクス状に配置された複数の画素と、該複数の画素から画素信号を読み出す複数の読み出し信号線とを有する画素アレイ部と、
   被写体光を取り込んで前記画素アレイ部の撮像面上に結像する光学系と、
   ＭＯＳトランジスタからなり、前記読み出し信号線毎に設けられた第１電流源と、該第１電流源で生成された電流が供給される第１グランド線と、該第１電流源のドレインと対応する前記読み出し信号線との間に設けられ、該第１電流源を流れる電流をオンオフ制御する第１スイッチと、該第１電流源のゲート及びソース間に設けられ、該第１電流源のゲート電位を所定の電位に昇圧及び／又は保持する第１容量素子と、該第１容量素子の充電動作をオンオフ制御する第２スイッチと、該第１容量素子の充電動作を行う第１期間では該第１スイッチをオフ状態にし且つ該第２スイッチをオン状態にし、前記画素信号を読み出す第２期間では該第１スイッチをオン状態にし且つ該第２スイッチをオフ状態にする電流制御回路とを有する電流源回路部と
   を備える撮像装置。

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