JP2015177311A

JP2015177311A - 固体撮像装置

Info

Publication number: JP2015177311A
Application number: JP2014051764A
Authority: JP
Inventors: 山岡　寛明; Hiroaki Yamaoka; 寛明山岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-14
Filing date: 2014-03-14
Publication date: 2015-10-05
Also published as: CN104917981A; KR20150107568A; US20150264286A1

Abstract

【課題】画素数の増大に対応しつつ、駆動時間を短縮することが可能な固体撮像装置を提供する。【解決手段】光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１と、画素ＰＣを駆動するドライバＢが各ロウに分散して設けられた垂直走査回路２とを備える。【選択図】図１

Description

本発明の実施形態は、固体撮像装置に関する。

固体撮像装置では、高解像度化に伴って画素数が増大し、画素を駆動する配線が長距離化している。一方、画素を駆動するドライバは画素アレイ部の端部に配置されるため、ドライバにかかる負荷が増大し、駆動時間の増大を招いていた。

特開２０１０−２４５５０６号公報

本発明の一つの実施形態は、画素数の増大に対応しつつ、駆動時間を短縮することが可能な固体撮像装置を提供することを目的とする。

本発明の一つの実施形態によれば、画素アレイ部と垂直走査回路とを備える。画素アレイ部は、光電変換した電荷を蓄積する画素が行方向および列方向にマトリックス状に配置されている。垂直走査回路は、前記画素を駆動するドライバが各行に分散して設けられている。

図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。図２は、図１の固体撮像装置の画素の構成例を示す回路図である。図３は、図１の固体撮像装置の積層構造の一例を示す斜視図である。図４は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。図５は、図１の固体撮像装置の１ライン分の画素アレイ部および垂直走査回路の積層構造の一例を示すブロック図である。図６は、図５の積層構造の変形例を示すブロック図である。図７は、第２実施形態に係る固体撮像装置の１ライン分の画素アレイ部および垂直走査回路の積層構造の一例を示すブロック図である。図８は、図７の積層構造の変形例を示すブロック図である。図９は、第３実施形態に係る固体撮像装置の概略構成を示すブロック図である。図１０は、図９の固体撮像装置の１ライン分の画素アレイ部および垂直走査回路の積層構造の一例を示すブロック図である。図１１は、図１０の積層構造の変形例を示すブロック図である。図１２は、第４実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。

以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの駆動を行う水平駆動線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。

また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６および各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７が設けられている。ここで、垂直走査回路２は、画素ＰＣを駆動するドライバＢが各ロウに分散して設けられている。このドライバＢは各水平駆動線Ｈｌｉｎに複数挿入することができる。この時、画素アレイ部１を垂直走査回路２上に積層することにより、画素アレイ部１下にドライバＢを設けることができる。

そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択され、ドライバＢを介して画素ＰＣがロウごとに駆動される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。

図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。

そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平駆動線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡ１がカラムごとに設けられ、定電流源ＧＡ１は垂直信号線Ｖｌｉｎに接続されている。

図３は、図１の固体撮像装置の積層構造の一例を示す斜視図である。
図３において、半導体チップＰ１には、画素アレイ部１、負荷回路３、カラムＡＤＣ回路４および水平走査回路５が設けられている。半導体チップＰ２には、垂直走査回路２、基準電圧発生回路６およびタイミング制御回路７が設けられている。半導体チップＰ１は半導体チップＰ２上に積層または載置されている。この時、半導体チップＰ１は半導体チップＰ２に貼り合わせることができる。また、画素アレイ部１は垂直走査回路２と重なるように配置することができる。また、半導体チップＰ１に貫通電極を形成することにより、画素アレイ部１と垂直走査回路２とを接続することができる。

なお、図３の例では、負荷回路３、カラムＡＤＣ回路４および水平走査回路５を半導体チップＰ１に設けた構成について示したが、負荷回路３、カラムＡＤＣ回路４および水平走査回路５を半導体チップＰ２に設けるようにしてもよい。

図４は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
図４において、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。

フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。

次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。

そして、行選択信号ΦＡがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。

この時、基準電圧ＶＲＥＦとしてランプ波ＷＲが与えられ、リセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウントされることで、リセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換され保持される。

次に、読み出し信号ΦＤが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
この時、基準電圧ＶＲＥＦとしてランプ波ＷＳが与えられ、信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで今度はアップカウントされることで、信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇと信号レベルＳＬの画素信号Ｖｓｉｇとの差分ＤＲ−ＤＳが保持され、出力信号Ｓ１として出力される。

図５は、図１の固体撮像装置の１ライン分の画素アレイ部および垂直走査回路の積層構造の一例を示すブロック図である。
図５において、水平駆動線Ｈｌｉｎには、ロウごとにドライバＢ１〜Ｂ４が挿入されている。この時、画素アレイ部１は半導体チップＰ１に設けられている。水平駆動線ＨｌｉｎおよびドライバＢ１〜Ｂ４は半導体チップＰ２に設けられている。そして、半導体チップＰ１は半導体チップＰ２上に積層されている。
そして、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡは、水平駆動線Ｈｌｉｎによる伝送距離が長くなるに従ってドライバＢ１〜Ｂ４にて順次増幅され、各画素ＰＣに供給される。このため、水平駆動線Ｈｌｉｎが長距離化した場合においても、ドライバＢ１〜Ｂ４にかかる負荷を低減することができ、駆動時間を短縮することができる。

図６は、図５の積層構造の変形例を示すブロック図である。
図６において、半導体チップＰ１´には画素アレイ部１´が設けられている。そして、半導体チップＰ１´は半導体チップＰ２上に積層されている。ここで、画素アレイ部１´では、各ドライバＢ１〜Ｂ４の出力ごとに画素ＰＣ間の水平駆動線Ｈｌｉｎが分離されている。これにより、各ドライバＢ１〜Ｂ４の出力が干渉するのを防止することができる。
なお、図５および図６の例では、２個の画素ＰＣごとにドライバＢ１〜Ｂ４を１個づつ水平駆動線Ｈｌｉｎに挿入した構成について説明したが、Ｎ（Ｎは正の整数）個の画素ＰＣごとにドライバを１個づつ水平駆動線Ｈｌｉｎに挿入するようにしてもよい。
また、図５および図６の例では、画素アレイ部１、１´の１ライン分の構成について示したが、画素アレイ部１、１´の他のラインについても同様に構成することができる。

（第２実施形態）
図７は、第２実施形態に係る固体撮像装置の１ライン分の画素アレイ部および垂直走査回路の積層構造の一例を示すブロック図である。
図７において、この固体撮像装置では、図５の垂直走査回路２の代わりに垂直走査回路２´が設けられている。垂直走査回路２´には水平駆動線Ｈｌｉｎ´が設けられ、水平駆動線Ｈｌｉｎ´には、ロウごとにドライバＢ１１〜Ｂ１７が挿入されている。ここで、水平駆動線Ｈｌｉｎ´は枝分かれするように構成され、水平駆動線Ｈｌｉｎ´の分岐ごとにドライバＢ１１〜Ｂ１７が挿入されている。この時、画素アレイ部１は半導体チップＰ１に設けられている。水平駆動線Ｈｌｉｎ´およびドライバＢ１１〜Ｂ１７は半導体チップＰ２´に設けられている。そして、半導体チップＰ１は半導体チップＰ２´上に積層されている。
そして、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡは、水平駆動線Ｈｌｉｎ´が分岐するごとにドライバＢ１１〜Ｂ１７にて順次増幅され、各画素ＰＣに供給される。このため、水平駆動線Ｈｌｉｎ´が長距離化した場合においても、ドライバＢ１１〜Ｂ１７にかかる負荷を低減することができ、駆動時間を短縮することができる。また、水平駆動線Ｈｌｉｎ´をツリー構造とすることにより、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡが各画素ＰＣまでに到達するまでのドライバＢ１１〜Ｂ１７の段数を均一化することができ、図５の構成に比べて１ライン分の画素ＰＣの駆動にかかる遅延時間を短くすることができる。

図８は、図７の積層構造の変形例を示すブロック図である。
図８において、この固体撮像装置では、図７の半導体チップＰ１を図６の半導体チップＰ１´で置き換えた以外は、図７の構成と同様である。
なお、図７および図８の例では、画素アレイ部１、１´の１ライン分の構成について示したが、画素アレイ部１、１´の他のラインについても同様に構成することができる。

（第３実施形態）
図９は、第３実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図９において、この固体撮像装置では、図１の垂直走査回路２の代わりに垂直走査回路２Ａ、２Ｂが設けられている。垂直走査回路２Ａ、２Ｂには水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢがそれぞれ設けられている。垂直走査回路２Ａ、２Ｂは画素アレイ部１の両側に配置されている。垂直走査回路２Ａは画素アレイ部１の左側の画素ＰＣを駆動することができる。垂直走査回路２Ｂは画素アレイ部１の右側の画素ＰＣを駆動することができる。ここで、垂直走査回路２Ａは、画素ＰＣを駆動するドライバＢＡが各ロウに分散して設けられている。垂直走査回路２Ｂは、画素ＰＣを駆動するドライバＢＢが各ロウに分散して設けられている。これらのドライバＢＡ、ＢＢは各水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢにそれぞれ複数挿入することができる。この時、画素アレイ部１を垂直走査回路２Ａ、２Ｂに積層することにより、画素アレイ部１下にドライバＢＡ、ＢＢを設けることができる。

そして、垂直走査回路２Ａ、２Ｂにて画素ＰＣが垂直方向に同一タイミングで走査されることで、ロウ方向ＲＤに画素ＰＣが選択され、ドライバＢＡ、ＢＢをそれぞれ介して画素ＰＣがロウごとに駆動される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。

図１０は、図９の固体撮像装置の１ライン分の画素アレイ部および垂直走査回路の積層構造の一例を示すブロック図である。
図１０において、水平駆動線ＨｌｉｎＡには、ロウごとにドライバＢＡ１、ＢＡ２が挿入されている。水平駆動線ＨｌｉｎＢには、ロウごとにドライバＢＢ１、ＢＢ２が挿入されている。この時、画素アレイ部１は半導体チップＰ１に設けられている。水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢおよびドライバＢＡ１、ＢＡ２、ＢＢ１、ＢＢ２は半導体チップＰ２´´に設けられている。そして、半導体チップＰ１は半導体チップＰ２´´上に積層されている。
そして、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡは、水平駆動線ＨｌｉｎＡによる伝送距離が長くなるに従ってドライバＢＡ１、ＢＡ２にて順次増幅され、画素アレイ部１の左側の各画素ＰＣに供給される。また、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡは、水平駆動線ＨｌｉｎＢによる伝送距離が長くなるに従ってドライバＢＢ１、ＢＢ２にて順次増幅され、画素アレイ部１の右側の各画素ＰＣに供給される。このため、水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢが長距離化した場合においても、ドライバＢＡ１、ＢＡ２、ＢＢ１、ＢＢ２にかかる負荷を低減することができ、駆動時間を短縮することができる。

図１１は、図１０の積層構造の変形例を示すブロック図である。
図１１において、この固体撮像装置では、図１０の半導体チップＰ１を図６の半導体チップＰ１´で置き換えた以外は、図１０の構成と同様である。
なお、図１０および図１１の例では、２個の画素ＰＣごとにドライバＢＡ１、ＢＡ２、ＢＢ１、ＢＢ２を１個づつ水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢにそれぞれ挿入した構成について説明したが、Ｎ（Ｎは正の整数）個の画素ＰＣごとにドライバを１個づつ水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢに挿入するようにしてもよい。
また、図１０および図１１の例では、画素アレイ部１、１´の１ライン分の構成について示したが、画素アレイ部１、１´の他のラインについても同様に構成することができる。
また、図１０および図１１の例では、ライン状の水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢにドライバＢＡ１、ＢＡ２、ＢＢ１、ＢＢ２をそれぞれ挿入した構成について説明したが、各水平駆動線ＨｌｉｎＡ、ＨｌｉｎＢをツリー状に構成し、その分岐ごとにドライバをそれぞれ挿入するようにしてもよい。

（第４実施形態）
図１２は、第４実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図１２において、デジタルカメラ２１は、カメラモジュール２２および後段処理部２３を有する。カメラモジュール２２は、撮像光学系２４および固体撮像装置２５を有する。後段処理部２３は、イメージシグナルプロセッサ（ＩＳＰ）２６、記憶部２７及び表示部２８を有する。なお、固体撮像装置２５は、図１または図９の構成を用いることができる。また、ＩＳＰ２６の少なくとも一部の構成は固体撮像装置２５とともに１チップ化するようにしてもよい。

撮像光学系２４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置２５は、被写体像を撮像する。ＩＳＰ２６は、固体撮像装置２５での撮像により得られた画像信号を信号処理する。記憶部２７は、ＩＳＰ２６での信号処理を経た画像を格納する。記憶部２７は、ユーザの操作等に応じて、表示部２８へ画像信号を出力する。表示部２８は、ＩＳＰ２６あるいは記憶部２７から入力される画像信号に応じて、画像を表示する。表示部２８は、例えば、液晶ディスプレイである。なお、カメラモジュール２２は、デジタルカメラ２１以外にも、例えばカメラ付き携帯電話やスマートフォン等の電子機器に適用するようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１画素アレイ部、２垂直走査回路、３負荷回路、４カラムＡＤＣ回路、５水平走査回路、６基準電圧発生回路、７タイミング制御回路、ＰＣ画素、Ｔａ行選択トランジスタ、Ｔｂ増幅トランジスタ、Ｔｒリセットトランジスタ、Ｔｄ読み出しトランジスタ、ＰＤフォトダイオード、ＦＤフローティングディフュージョン、Ｖｌｉｎ垂直信号線、Ｈｌｉｎ水平駆動線

Claims

光電変換した電荷を蓄積する画素が行方向および列方向にマトリックス状に配置された画素アレイ部と、
前記画素を駆動するドライバが各行に分散して設けられた垂直走査回路とを備える固体撮像装置。
前記画素を前記行ごとに駆動する水平駆動線を備え、
前記ドライバは前記水平駆動線に挿入されている請求項１に記載の固体撮像装置。
前記水平駆動線は枝分かれするように構成され、前記水平駆動線の分岐ごとに前記ドライバが挿入されている請求項１に記載の固体撮像装置。
前記画素アレイ部は第１半導体チップに形成され、
前記垂直走査回路は第２半導体チップに形成され、
前記第１半導体チップは前記第２半導体チップ上に積層されている請求項１に記載の固体撮像装置。