JP2015177320A - 固体撮像装置 - Google Patents

Abstract

【課題】チャージポンプ回路のノイズの増大を抑制しつつ、画素駆動の高速化を図る。
【解決手段】画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ行×ｎ列分だけマトリックス状に配置され、駆動電圧発生回路８は、画素ＰＣの駆動の開始のタイミングに基づいて駆動電圧ＤＶを発生する駆動力を増大させる。
【選択図】図１

Description

本発明の実施形態は、固体撮像装置に関する。

固体撮像装置では、画素を駆動するための電圧を内部で生成するため、チャージポンプ回路を設けたものがある。ここで、画素の高速駆動を図るために、チャージポンプ回路の駆動力を高めることが行われている。

特開２０１０−５１１３３号公報

本発明の一つの実施形態は、チャージポンプ回路のノイズの増大を抑制しつつ、画素駆動の高速化を図ることが可能な固体撮像装置を提供することを目的とする。

本発明の一つの実施形態によれば、画素アレイ部と駆動電圧発生回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。駆動電圧発生回路は、前記画素の駆動時に前記画素を駆動する駆動電圧を発生するとともに、前記駆動の開始のタイミングに基づいて前記駆動電圧を発生する駆動力を増大させる。

図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図２は、図１の固体撮像装置の画素の構成例を示す回路図である。 図３は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。 図４は、図１の固体撮像装置の駆動電圧発生回路の構成例を示すブロック図である。 図５は、図４のチャージポンプ回路の動作時の電圧波形を示すタイミングチャートである。 図６（ａ）は、図４の電圧分圧部の構成例を示す回路図、図６（ｂ）は、図４の電圧分圧部のその他の構成例を示す回路図である。 図７（ａ）は、図４のコンパレータの構成例を示す回路図、図７（ｂ）は、図４のコンパレータのその他の構成例を示す回路図である。 図８（ａ）は、図４のチャージポンプ回路の構成例を示す回路図、図８（ｂ）は、図４のチャージポンプ回路のその他の構成例を示す回路図である。 図９は、図４のレベルシフタの構成例を示す回路図である。 図１０は、第２実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。

以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１の実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。

また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７および画素ＰＣの駆動時に画素ＰＣを駆動する駆動電圧ＤＶを発生する駆動電圧発生回路８が設けられている。駆動電圧発生回路８は、画素ＰＣの駆動の開始のタイミングに基づいて駆動電圧ＤＶを発生する駆動力を増大させることができる。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。

そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択され、駆動電圧発生回路８にて発生された駆動電圧ＤＶが画素ＰＣに供給される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。

図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。

そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡ１がカラムごとに設けられ、定電流源ＧＡ１は垂直信号線Ｖｌｉｎに接続されている。なお、駆動電圧ＤＶは、行選択信号ΦＡ、読み出し信号ΦＤおよびリセット信号ΦＲのパルス電圧として用いることができる。

図３は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。

図３において、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。

フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。

次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。

そして、行選択信号ΦＡがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。

この時、基準電圧ＶＲＥＦとしてランプ波ＷＲが与えられ、リセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウントされることで、リセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換され保持される。

次に、読み出し信号ΦＤが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
この時、基準電圧ＶＲＥＦとしてランプ波ＷＳが与えられ、信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで今度はアップカウントされることで、信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇと信号レベルＳＬの画素信号Ｖｓｉｇとの差分ＤＲ−ＤＳが保持され、出力信号Ｓ１として出力される。

図４は、図１の固体撮像装置の駆動電圧発生回路の構成例を示すブロック図である。なお、図４に示した画素アレイ部１では、画素ＰＣを容量Ｃで表した。駆動電圧ＤＶが行選択信号ΦＡのパルス電圧として用いられる場合、容量Ｃは行選択トランジスタＴａのゲート容量である。駆動電圧ＤＶが読み出し信号ΦＤのパルス電圧として用いられる場合、容量Ｃは読み出しトランジスタＴｄのゲート容量である。駆動電圧ＤＶがリセット信号ΦＲのパルス電圧として用いられる場合、容量ＣはリセットトランジスタＴｒのゲート容量である。

図４において、駆動電圧発生回路８には、電圧分圧部１１、参照電圧発生回路１２、コンパレータ１３、ＡＮＤ回路１４、１５、チャージポンプ回路１６、１７およびレベルシフタ１８が設けられている。電圧分圧部１１は、チャージポンプ回路１６、１７から出力されるバイアス電圧ＢＩを分圧する。参照電圧発生回路１２は参照電圧ＶＦを発生する。コンパレータ１３は、電圧分圧部１１にて生成された分圧電圧ＶＢと参照電圧ＶＦとを比較する。ＡＮＤ回路１４は、コンパレータ１３の出力ＰＡに基づいてクロックＣＫをチャージポンプ回路１６およびＡＮＤ回路１５に出力する。ＡＮＤ回路１５は、画素ＰＣの駆動の開始のタイミングに基づいてＡＮＤ回路１４の出力をチャージポンプ回路１７に出力する。チャージポンプ回路１６は、自己の出力電圧に基づいて動作される。なお、チャージポンプ回路１６は、画素ＰＣからの放電による電圧低下分を補償するように駆動力を設定することができる。チャージポンプ回路１７は、画素ＰＣの駆動の開始時に動作される。なお、チャージポンプ回路１７は、画素ＰＣの駆動の開始時の駆動電圧ＤＶの立ち上がり時間が短くなるように駆動力を設定することができる。レベルシフタ１８は、画素ＰＣの駆動時に駆動電圧ＤＶをバイアス電圧ＢＩにシフトさせる。また、タイミング制御回路７は、タイミング制御信号ＰＬをレベルシフタ１８に出力し、タイミング制御信号ＨＵをチャージポンプ回路１７に出力する。

そして、チャージポンプ回路１６、１７から出力されたバイアス電圧ＢＩは、電圧分圧部１１で分圧され、コンパレータ１３に出力される。また、参照電圧発生回路１２で発生された参照電圧ＶＦはコンパレータ１３に出力される。なお、この参照電圧ＶＦは、例えば、１Ｖ程度に設定することができる。バイアス電圧ＢＩは、例えば、３．８Ｖ以上に設定することができる。そして、電圧分圧部１１で生成された分圧電圧ＶＢが参照電圧ＶＦを下回ると、コンパレータ１３の出力ＰＡが立ち上がり、クロックＣＫがＡＮＤ回路１４からチャージポンプ回路１６およびＡＮＤ回路１５に供給される。チャージポンプ回路１６にクロックＣＫが供給されると、チャージポンプ回路１６が駆動され、バイアス電圧ＢＩの昇圧動作が行われる。また、電圧分圧部１１で生成された分圧電圧ＶＢが参照電圧ＶＦを下回った状態でタイミング制御信号ＨＵが立ち上がると、クロックＣＫがＡＮＤ回路１５からチャージポンプ回路１７に供給される。チャージポンプ回路１７にクロックＣＫが供給されると、チャージポンプ回路１７が駆動され、バイアス電圧ＢＩの昇圧動作が行われる。

そして、バイアス電圧ＢＩの昇圧動作が行われた結果、電圧分圧部１１で生成された分圧電圧ＶＢが参照電圧ＶＦを上回ると、コンパレータ１３の出力ＰＡが立ち下がり、ＡＮＤ回路１４からのクロックＣＫの供給が停止される。
また、画素ＰＣが駆動される場合、タイミング制御信号ＰＬが立ち上がる。この結果、駆動電圧ＤＶがバイアス電圧ＢＩにシフトされ、画素ＰＣに供給される。この時、駆動電圧ＤＶにて容量Ｃが充電されるため、駆動電圧ＤＶが低下する。駆動電圧ＤＶが低下し、電圧分圧部１１で生成された分圧電圧ＶＢが参照電圧ＶＦを下回ると、コンパレータ１３の出力ＰＡが立ち上がる。このため、クロックＣＫがチャージポンプ回路１６に供給され、バイアス電圧ＢＩの昇圧動作が行われる。また、タイミング制御信号ＰＬが立ち上がるタイミングでタイミング制御信号ＨＵが立ち上がると、クロックＣＫがチャージポンプ回路１７に供給され、チャージポンプ回路１６と協働してバイアス電圧ＢＩの昇圧動作が行われる。

ここで、画素ＰＣの駆動の開始時にチャージポンプ回路１６、１７が協働してバイアス電圧ＢＩの昇圧動作を行うことにより、駆動電圧ＤＶの立ち上がり時間を短くすることができ、画素ＰＣの高速駆動を図ることができる。また、画素ＰＣの駆動の開始時に駆動電圧ＤＶが立ち上がると、チャージポンプ回路１７を停止させ、チャージポンプ回路１６のみを駆動することができる。この時、画素ＰＣの駆動の開始時における駆動電圧ＤＶの立ち上がり時間の短縮に必要な駆動力をチャージポンプ回路１７に受け持たせることができる。このため、チャージポンプ回路１６の駆動力は、画素ＰＣからの放電による電圧低下分を補償するように設定すればよく、画素ＰＣの駆動の開始時における駆動電圧ＤＶの立ち上がり時間の短縮に必要な駆動力までチャージポンプ回路１６に受け持たせた場合に比べて、チャージポンプ回路１６の駆動力を低下させることが可能となる。この結果、チャージポンプ回路１６のリップルによるノイズを低減することが可能となり、画素ＰＣの駆動開始後におけるノイズを低減することができる。

図５は、図４のチャージポンプ回路の動作時の電圧波形を示すタイミングチャートである。なお、Ｖ１はチャージポンプ回路１６にチャージポンプ回路１７を追加した時の波形、Ｖ２はチャージポンプ回路１６にチャージポンプ回路１７を追加しない時の波形を示す。
図５において、チャージポンプ回路１６、１７が駆動されると、バイアス電圧ＢＩにはリップルＷ１が発生する。一方、チャージポンプ回路１７がない場合、画素ＰＣの駆動開始時（タイミング制御信号ＰＬの立ち上がり時）に、チャージポンプ回路１７がある時と同じ立ち上がり時間に設定するには、チャージポンプ回路１７がある場合に比べてチャージポンプ回路１６の駆動力を上げる必要がある。このため、バイアス電圧ＢＩにはリップルＷ１よりも大きなリップルＷ２が発生する。
ここで、タイミング制御信号ＨＵのパルス幅Ｈ２はタイミング制御信号ＰＬのパルス幅Ｈ１よりも短くすることができる。これにより、タイミング制御信号ＰＬが立ち下がる前にタイミング制御信号ＨＵを立ち下げることができ、チャージポンプ回路１７の駆動によるリップルＷ１の増大の影響を低減することができる。

また、チャージポンプ回路１７の前段にＡＮＤ回路１５を設けることにより、電圧分圧部１１で生成された分圧電圧ＶＢが、タイミング制御信号ＨＵが立ち下がる前に参照電圧ＶＦを上回った場合には、タイミング制御信号ＨＵが立ち下がる前にチャージポンプ回路１７の昇圧動作を停止させることができ、チャージポンプ回路１７の駆動によるリップルＷ１の増大の影響を低減することができる。
なお、タイミング制御信号ＨＵが立ち上がるタイミングは、行選択信号ΦＡ、読み出し信号ΦＤまたはリセット信号ΦＲが立ち上がるタイミングに比べて所定クロック数分だけそれぞれ遅らせてもよいし進ませてもよい。また、タイミング制御信号ＨＵが立ち下がるタイミングも、行選択信号ΦＡ、読み出し信号ΦＤまたはリセット信号ΦＲが立ち下がるタイミングに比べて所定クロック数分だけそれぞれ遅らせてもよいし進ませてもよい。

図６（ａ）は、図４の電圧分圧部の構成例を示す回路図、図６（ｂ）は、図４の電圧分圧部のその他の構成例を示す回路図である。
図６（ａ）において、この電圧分圧部には、抵抗Ｒ１、Ｒ２が設けられている。抵抗Ｒ１、Ｒ２は互いに直列に接続されている。そして、バイアス電圧ＢＩが抵抗Ｒ１の一端に印加されると、バイアス電圧ＢＩが抵抗Ｒ１、Ｒ２にて分圧され、抵抗Ｒ１、Ｒ２の接続点から分圧電圧ＶＢが出力される。
図６（ｂ）において、この電圧分圧部には、容量Ｃ１、Ｃ２およびスイッチＷ１〜Ｗ３が設けられている。容量Ｃ１、Ｃ２は互いに直列に接続されている。バイアス電圧ＢＩと容量Ｃ１との間にはスイッチＷ１が接続されている。容量Ｃ２と並列にスイッチＷ３が接続されている。容量Ｃ１、Ｃ２の直列回路と並列にスイッチＷ２が接続されている。
そして、スイッチＷ２、Ｗ３には信号Φが印加され、スイッチＷ１には信号ΦＢが印加される。なお、信号ΦＢは信号Φを反転させた信号である。そして、信号Φが立ち上がると、スイッチＷ１がオフ、スイッチＷ２、Ｗ３がオンし、容量Ｃ１、Ｃ２がリセットされる。次に、信号Φが立ち下がると、スイッチＷ１がオン、スイッチＷ２、Ｗ３がオフする。そして、バイアス電圧ＢＩが容量Ｃ１の一端に印加されると、バイアス電圧ＢＩが容量Ｃ１、Ｃ２にて分圧され、容量Ｃ１、Ｃ２の接続点から分圧電圧ＶＢが出力される。

図７（ａ）は、図４のコンパレータの構成例を示す回路図、図７（ｂ）は、図４のコンパレータのその他の構成例を示す回路図である。
図７（ａ）において、このコンパレータには、ＰチャネルトランジスタＭ１、Ｍ２、ＮチャネルトランジスタＭ３、Ｍ４および電流源ＧＡ２が設けられている。ＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ３は互いに直列に接続され、ＰチャネルトランジスタＭ２とＮチャネルトランジスタＭ４は互いに直列に接続されている。ＮチャネルトランジスタＭ３、Ｍ４のソースは電流源ＧＡ２に接続されている。ＰチャネルトランジスタＭ１、Ｍ２のゲートはＮチャネルトランジスタＭ４のドレインに接続されている。

ＮチャネルトランジスタＭ３のゲートには分圧電圧ＶＢが印加され、ＮチャネルトランジスタＭ４のゲートには参照電圧ＶＦが印加される。そして、分圧電圧ＶＢが参照電圧ＶＦを上回ると、ＮチャネルトランジスタＭ３がオン、ＮチャネルトランジスタＭ４がオフする。この結果、コンパレータ１３の出力ＰＡがＮチャネルトランジスタＭ３を介して接地され、コンパレータ１３の出力ＰＡが立ち下がる。一方、分圧電圧ＶＢが参照電圧ＶＦを下回ると、ＮチャネルトランジスタＭ３がオフ、ＮチャネルトランジスタＭ４がオンする。この結果、ＰチャネルトランジスタＭ１、Ｍ２がオンし、コンパレータ１３の出力ＰＡがＰチャネルトランジスタＭ１を介して電源電位Ｖｄｄに接続され、コンパレータ１３の出力ＰＡが立ち上がる。

図７（ｂ）において、このコンパレータには、ＰチャネルトランジスタＭ３、Ｍ４、Ｍ７，ＮチャネルトランジスタＭ５、Ｍ６および電流源ＧＡ３、ＧＡ４が設けられている。ＰチャネルトランジスタＭ３とＮチャネルトランジスタＭ５は互いに直列に接続され、ＰチャネルトランジスタＭ４とＮチャネルトランジスタＭ６は互いに直列に接続されている。ＮチャネルトランジスタＭ５、Ｍ６のソースは電流源ＧＡ３に接続されている。ＰチャネルトランジスタＭ３、Ｍ４のゲートはＮチャネルトランジスタＭ５のドレインに接続されている。ＰチャネルトランジスタＭ７のゲートはＮチャネルトランジスタＭ６のドレインに接続されている。ＰチャネルトランジスタＭ７のドレインは電流源ＧＡ４に接続されている。

ＮチャネルトランジスタＭ５のゲートには分圧電圧ＶＢが印加され、ＮチャネルトランジスタＭ６のゲートには参照電圧ＶＦが印加される。そして、分圧電圧ＶＢが参照電圧ＶＦを上回ると、ＮチャネルトランジスタＭ６がオフ、ＮチャネルトランジスタＭ５がオンする。この結果、ＰチャネルトランジスタＭ４がオン、ＰチャネルトランジスタＭ７がオフし、コンパレータ１３の出力ＰＡが立ち下がる。一方、分圧電圧ＶＢが参照電圧ＶＦを下回ると、ＮチャネルトランジスタＭ６がオン、ＮチャネルトランジスタＭ５がオフする。この結果、ＰチャネルトランジスタＭ７がオンし、コンパレータ１３の出力ＰＡがＰチャネルトランジスタＭ７を介して電源電位Ｖｄｄに接続され、コンパレータ１３の出力ＰＡが立ち上がる。

図８（ａ）は、図４のチャージポンプ回路の構成例を示す回路図、図８（ｂ）は、図４のチャージポンプ回路のその他の構成例を示す回路図である。
図８（ａ）において、このチャージポンプ回路には、ＮチャネルトランジスタＭ１１〜Ｍ１５、容量Ｃ１２〜Ｃ１５およびインバータＩＶ１が設けられている。ＮチャネルトランジスタＭ１１〜Ｍ１５は互いに直列に接続されている。ＮチャネルトランジスタＭ１１〜Ｍ１５のゲートは、ＮチャネルトランジスタＭ１１〜Ｍ１５のドレインにそれぞれ接続されている。

ＮチャネルトランジスタＭ１２、Ｍ１４のゲートには、容量Ｃ１２、Ｃ１４をそれぞれ介してクロックＣＫが印加され、ＮチャネルトランジスタＭ１３、Ｍ１５のゲートには、インバータＩＶ１および容量Ｃ１３、Ｃ１５をそれぞれ介してクロックＣＫが印加される。そして、ＮチャネルトランジスタＭ１１のゲートには電源電位Ｖｄｄが印加されるため、ＮチャネルトランジスタＭ１１がオンし、容量Ｃ１２が電源電位Ｖｄｄ−Ｖｔｈまで充電される。なお、ＶｔｈはＮチャネルトランジスタＭ１１のしきいち電圧である。そして、クロックＣＫが立ち上がると、ＮチャネルトランジスタＭ１２、Ｍ１４がオンし、容量Ｃ１２、Ｃ１４に充電されていた電荷がＮチャネルトランジスタＭ１２、Ｍ１４をそれぞれ介して容量Ｃ１３、Ｃ１５に送られる。一方、クロックＣＫが立ち下がると、ＮチャネルトランジスタＭ１３、Ｍ１５がオンし、容量Ｃ１３に充電されていた電荷がＮチャネルトランジスタＭ１３を介して容量Ｃ１４に送られるとともに、容量Ｃ１５の電圧がバイアス電圧ＢＩとして出力される。

図８（ｂ）において、このチャージポンプ回路には、ＰチャネルトランジスタＭ２１、Ｍ２２、ＮチャネルトランジスタＭ２３、Ｍ２４、容量Ｃ２１、Ｃ２２およびインバータＩＶ２が設けられている。ＰチャネルトランジスタＭ２１とＮチャネルトランジスタＭ２３は互いに直列に接続され、ＰチャネルトランジスタＭ２２とＮチャネルトランジスタＭ２４は互いに直列に接続されている。ＰチャネルトランジスタＭ２１およびＮチャネルトランジスタＭ２３のゲートはＰチャネルトランジスタＭ２２およびＮチャネルトランジスタＭ２４のドレインに接続され、ＰチャネルトランジスタＭ２２およびＮチャネルトランジスタＭ２４のゲートはＰチャネルトランジスタＭ２１およびＮチャネルトランジスタＭ２３のドレインに接続されている。

ＰチャネルトランジスタＭ２１およびＮチャネルトランジスタＭ２３のゲートには、容量Ｃ２１を介してクロックＣＫが印加され、ＰチャネルトランジスタＭ２２およびＮチャネルトランジスタＭ２４のゲートには、インバータＩＶ２および容量Ｃ２２を介してクロックＣＫが印加される。そして、クロックＣＫが立ち上がると、ＰチャネルトランジスタＭ２１およびＮチャネルトランジスタＭ２４がオン、ＰチャネルトランジスタＭ２２およびＮチャネルトランジスタＭ２３がオフする。この結果、ＮチャネルトランジスタＭ２４を介して容量Ｃ２２が電源電位Ｖｄｄまで充電される。一方、クロックＣＫが立ち下がると、ＰチャネルトランジスタＭ２１およびＮチャネルトランジスタＭ２４がオフ、ＰチャネルトランジスタＭ２２およびＮチャネルトランジスタＭ２３がオンする。この結果、ＮチャネルトランジスタＭ２３を介して容量Ｃ２１が電源電位Ｖｄｄまで充電される。

容量Ｃ２１が電源電位Ｖｄｄまで充電されている状態で、クロックＣＫが立ち上がると、ＰチャネルトランジスタＭ２１がオン、ＮチャネルトランジスタＭ２３がオフする。この結果、クロックＣＫのレベルが電源電位Ｖｄｄ分だけ昇圧された電圧が、バイアス電圧ＢＩとしてＰチャネルトランジスタＭ２１のソースから出力される。また、容量Ｃ２２が電源電位Ｖｄｄまで充電されている状態で、クロックＣＫが立ち下がると、ＰチャネルトランジスタＭ２２がオン、ＮチャネルトランジスタＭ２４がオフする。この結果、クロックＣＫのレベルが電源電位Ｖｄｄ分だけ昇圧された電圧が、バイアス電圧ＢＩとしてＰチャネルトランジスタＭ２２のソースから出力される。

図９は、図４のレベルシフタの構成例を示す回路図である。
図９において、このレベルシフタには、ＰチャネルトランジスタＭ３１、Ｍ３２、ＮチャネルトランジスタＭ３３、Ｍ３４およびインバータＩＶ３が設けられている。ＰチャネルトランジスタＭ３１とＮチャネルトランジスタＭ３３は互いに直列に接続され、ＰチャネルトランジスタＭ３２とＮチャネルトランジスタＭ３４は互いに直列に接続されている。ＰチャネルトランジスタＭ３１のゲートはＮチャネルトランジスタＭ３４のドレインに接続され、ＰチャネルトランジスタＭ３２のゲートはＮチャネルトランジスタＭ３３のドレインに接続されている。

ＰチャネルトランジスタＭ３１、Ｍ３２のソースにはバイアス電圧ＢＩが印加される。ＮチャネルトランジスタＭ３３のゲートにはタイミング制御信号ＰＬが印加され、ＮチャネルトランジスタＭ３４のゲートにはインバータＩＶ３を介してタイミング制御信号ＰＬが印加される。そして、タイミング制御信号ＰＬが立ち上がると、ＮチャネルトランジスタＭ３３がオン、ＮチャネルトランジスタＭ３４がオフする。この結果、ＰチャネルトランジスタＭ３２のゲートがＮチャネルトランジスタＭ３３を介して接地され、ＰチャネルトランジスタＭ３２がオンする。このため、駆動電圧ＤＶがバイアス電圧ＢＩにシフトされるとともに、ＰチャネルトランジスタＭ３１がオフする。一方、タイミング制御信号ＰＬが立ち下がると、ＮチャネルトランジスタＭ３３がオフ、ＮチャネルトランジスタＭ３４がオンする。この結果、駆動電圧ＤＶが接地電圧にシフトされるとともに、ＰチャネルトランジスタＭ３１がオン、ＰチャネルトランジスタＭ３２がオフする。

（第２実施形態）
図１０は、第２実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図１０において、デジタルカメラ２１は、カメラモジュール２２および後段処理部２３を有する。カメラモジュール２２は、撮像光学系２４および固体撮像装置２５を有する。後段処理部２３は、イメージシグナルプロセッサ（ＩＳＰ）２６、記憶部２７及び表示部２８を有する。なお、固体撮像装置２５は、図１の構成を用いることができる。また、ＩＳＰ２６の少なくとも一部の構成は固体撮像装置２５とともに１チップ化するようにしてもよい。

撮像光学系２４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置２５は、被写体像を撮像する。ＩＳＰ２６は、固体撮像装置２５での撮像により得られた画像信号を信号処理する。記憶部２７は、ＩＳＰ２６での信号処理を経た画像を格納する。記憶部２７は、ユーザの操作等に応じて、表示部２８へ画像信号を出力する。表示部２８は、ＩＳＰ２６あるいは記憶部２７から入力される画像信号に応じて、画像を表示する。表示部２８は、例えば、液晶ディスプレイである。なお、カメラモジュール２２は、デジタルカメラ２１以外にも、例えばカメラ付き携帯電話やスマートフォン等の電子機器に適用するようにしてもよい。

なお、上述した固体撮像装置は、単層構造の半導体チップに形成されていてもよいし、積層構造の半導体チップに形成されていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 画素アレイ部、２ 垂直走査回路、３ 負荷回路、４ カラムＡＤＣ回路、５ 水平走査回路、６ 基準電圧発生回路、７ タイミング制御回路、８ 駆動電圧発生回路、ＰＣ 画素、Ｔａ 行選択トランジスタ、Ｔｂ 増幅トランジスタ、Ｔｒ リセットトランジスタ、Ｔｄ 読み出しトランジスタ、ＰＤ フォトダイオード、ＦＤ フローティングディフュージョン、Ｖｌｉｎ 垂直信号線、Ｈｌｉｎ 水平制御線

Claims (5)

1. 光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
   前記画素の駆動時に前記画素を駆動する駆動電圧を発生するとともに、前記駆動の開始のタイミングに基づいて前記駆動電圧を発生する駆動力を増大させる駆動電圧発生回路とを備える固体撮像装置。
2. 前記駆動電圧発生回路は、
   自己の出力電圧に基づいて動作される第１チャージポンプ回路と、
   前記駆動の開始時に動作される第２チャージポンプ回路とを備える請求項１に記載の固体撮像装置。
3. 前記第１チャージポンプ回路は、前記画素からの放電による電圧低下分を補償するように駆動力が設定される請求項２に記載の固体撮像装置。
4. 前記第２チャージポンプ回路は、前記画素の駆動の開始時の前記駆動電圧の立ち上がり時間が短くなるように駆動力が設定される請求項３に記載の固体撮像装置。
5. 前記駆動電圧発生回路は、
   第１チャージポンプ回路と、
   第２チャージポンプ回路と、
   前記第１チャージポンプ回路および前記第２チャージポンプ回路から出力されるバイアス電圧を分圧する電圧分圧部と、
   参照電圧を発生する参照電圧発生回路と、
   前記電圧分圧部にて生成された分圧電圧と前記参照電圧とを比較するコンパレータと、
   前記コンパレータによる比較結果に基づいてクロックを前記第１チャージポンプ回路に出力する第１ＡＮＤ回路と、
   前記駆動の開始のタイミングに基づいて前記第１ＡＮＤ回路の出力を前記第２チャージポンプ回路に出力する第２ＡＮＤ回路と、
   前記画素の駆動時に前記駆動電圧を前記バイアス電圧にシフトさせるレベルシフタとを備える請求項１に記載の固体撮像装置。

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