JP2015177714A - 負荷制御装置 - Google Patents

Abstract

【課題】雷サージに起因する開閉部のサージ破壊を抑制可能な負荷制御装置を提供する。
【解決手段】負荷制御装置１０は、第１スイッチング素子１７を具備する開閉部１、制御回路４、保護回路５を備えている。保護回路５は、第１機能回路１８と第２機能回路８を備えている。第１機能回路１８は、バリスタ７と第１コンデンサ６との第１並列回路を備えている。第１並列回路は、開閉部１に並列接続されている。第２機能回路８は、ダイオードブリッジ９と、第２スイッチング素子１１と、第１抵抗１２と第２コンデンサ１３の第２並列回路と、第２抵抗１４と第３コンデンサ１５の第３並列回路とを備えている。ダイオードブリッジ９の一方の入力端子は、開閉部１を介して他方の入力端子に接続されている。第２機能回路８における雷サージに対する応答時間は、バリスタ７における雷サージに対する応答時間よりも短く設定されている。
【選択図】図１

Description

本発明は、交流電源から負荷への給電路に設ける開閉部を備えた負荷制御装置に関する。

従来、図６に示す構成を備えた負荷制御装置６０が提案されている（特許文献１）。

負荷制御装置６０は、交流電源６９から負荷７０への給電路に設けられている。負荷制御装置６０は、主開閉部６１と、整流部６２と、制御部６３と、第１電源部６４と、第２電源部７１と、第３電源部６５とを備えている。

主開閉部６１は、負荷７０に対して電源の供給を制御するように構成されている。また、主開閉部６１は、トランジスタ構造のスイッチ素子６６を備えている。主開閉部６１には、バリスタ６７が並列接続されている。バリスタ６７には、コンデンサ６８が並列接続されている。

制御部６３は、負荷制御装置６０の全体を制御するように構成されている。また、制御部６３は、主開閉部６１を導通または非導通とさせるように構成されている。

特開２０１０−１４６５２７号公報

負荷制御装置６０では、バリスタ６７が主開閉部６１に並列接続されているので、例えば、負荷制御装置６０に雷サージ電圧が印加されたとき、主開閉部６１のスイッチ素子６６に流れる雷サージ電流を、バリスタ６７に分流することが可能となる。

しかしながら、雷サージに対するバリスタ６７の応答時間は、一般的に、１μｓ〜数μｓの範囲内である。そのため、負荷制御装置６０では、雷サージ電圧が印加されたとき、バリスタ６７に雷サージ電流が分流する前に、主開閉部６１がサージ破壊する可能性がある。

本発明は上記事由に鑑みて為されたものであり、その目的は、雷サージに起因する開閉部のサージ破壊を抑制可能な負荷制御装置を提供することにある。

本発明の負荷制御装置は、交流電源から負荷への給電路に設ける開閉部を備えた負荷制御装置である。本発明の負荷制御装置は、第１スイッチング素子を具備する前記開閉部と、前記開閉部のオンオフを制御する制御回路と、前記開閉部に過電圧が印加されるのを抑制する保護回路とを備えている。前記保護回路は、第１機能回路と第２機能回路とを備えている。前記第１機能回路は、バリスタと第１コンデンサとの第１並列回路を備えている。前記第１並列回路は、前記開閉部に並列接続されている。前記第２機能回路は、ダイオードブリッジと、第２スイッチング素子と、第１抵抗と第２コンデンサとの第２並列回路と、第２抵抗と第３コンデンサとの第３並列回路とを備えている。前記第１スイッチング素子および前記第２スイッチング素子それぞれは、トランジスタ構造を備えている。前記第２機能回路は、前記ダイオードブリッジにおける一対の入力端子のうちの一方の前記入力端子が、前記開閉部を介して、前記一対の入力端子のうちの他方の前記入力端子に接続されている。前記第２機能回路は、前記ダイオードブリッジにおける一対の出力端子のうちの一方の前記出力端子が、前記第２並列回路を介して、前記第２スイッチング素子の第１主端子に接続されている。前記第２機能回路は、前記一対の出力端子のうちの他方の前記出力端子が、前記第２スイッチング素子の第２主端子に接続されている。前記第２機能回路は、前記第２主端子が、前記第３並列回路を介して、前記第２スイッチング素子の制御端子に接続されている。前記第２機能回路における雷サージに対する応答時間は、前記バリスタにおける前記雷サージに対する応答時間よりも短く設定されている。

この負荷制御装置において、前記第２スイッチング素子の耐圧は、前記バリスタのバリスタ電圧よりも低く、かつ、前記交流電源の交流電圧の波高値よりも高く設定され、前記バリスタ電圧は、前記第１スイッチング素子の耐圧よりも低く設定されていることが好ましい。

この負荷制御装置において、前記第２機能回路の時定数は、前記第２スイッチング素子に雷サージ電流が流れ始める時間が前記バリスタに前記雷サージ電流が流れ始める時間よりも早くなるように、前記第１機能回路の時定数よりも小さく設定され、前記保護回路は、前記第２スイッチング素子に前記雷サージ電流が流れ始めてから所定時間が経過した後に、前記バリスタに前記雷サージ電流が流れるように、構成されていることが好ましい。

この負荷制御装置において、前記保護回路は、複数の前記第２機能回路を備え、前記複数の前記第２機能回路は、前記開閉部にそれぞれ並列接続されていることが好ましい。

この負荷制御装置において、前記第２スイッチング素子は、絶縁ゲート型バイポーラトランジスタであることが好ましい。

本発明の負荷制御装置では、前記開閉部に過電圧が印加されるのを抑制する保護回路を備えている。前記保護回路は、第１機能回路と第２機能回路とを備えている。また、本発明の負荷制御装置では、前記第２機能回路における雷サージに対する応答時間が、前記バリスタにおける前記雷サージに対する応答時間よりも短く設定されている。よって、本発明の負荷制御装置においては、雷サージに起因する開閉部のサージ破壊を抑制することが可能となる。

本実施形態の負荷制御装置の回路図である。 本実施形態の負荷制御装置の動作説明図である。 比較例の負荷制御装置の回路図である。 比較例の負荷制御装置に関し、雷サージ試験の説明図である。 比較例の負荷制御装置の動作説明図である。 従来例の負荷制御装置の回路図である。

以下、本実施形態の負荷制御装置１０について、図１を参照しながら説明する。

負荷制御装置１０は、交流電源２０から負荷２１への給電路に設ける開閉部１を備えた負荷制御装置である。交流電源２０としては、例えば、商用電源などを用いることができる。負荷２１としては、例えば、照明負荷などを用いることができる。なお、負荷制御装置１０は、交流電源２０と負荷２１を構成要件として含まない。

負荷制御装置１０は、上述の開閉部１と、制御回路４と、保護回路５とを備えている。

開閉部１は、上記給電路を開閉するように構成されている。具体的に説明すると、開閉部１は、２つのスイッチング素子１７，１７を備えている。スイッチング素子１７は、トランジスタ構造を備えている。スイッチング素子１７としては、例えば、エンハンスメント型（ノーマリオフ型）のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などを用いることができる。各スイッチング素子１７は、内蔵ダイオード（図示せず）を備えている。なお、本実施形態では、スイッチング素子１７が、第１スイッチング素子を構成している。

負荷制御装置１０では、２つのスイッチング素子１７，１７が、互いのソース電極同士を接続して逆直列に接続されている。また、負荷制御装置１０では、各スイッチング素子１７の耐圧が、互いに等しくなるように設定されている。なお、負荷制御装置１０では、各スイッチング素子１７のソース電極同士を接続しているが、各スイッチング素子１７のドレイン電極同士を接続してもよい。また、負荷制御装置１０では、２つのスイッチング素子１７，１７を逆直列に接続しているが、２つのスイッチング素子１７，１７を逆並列に接続してもよい。

また、負荷制御装置１０では、開閉部１として、例えば、双方向スイッチング素子などを用いることもできる。双方向スイッチング素子としては、例えば、双方向サイリスタなどが挙げられる。

制御回路４は、開閉部１のオンオフを制御するように構成されている。制御回路４は、開閉部１をオンさせることで上記給電路を閉成させる。また、制御回路４は、開閉部１をオフさせることで上記給電路を開成させる。

制御回路４は、例えば、マイクロコンピュータに適宜のプログラムを搭載することにより構成することができる。上記プログラムは、例えば、上記マイクロコンピュータに予め設けられたメモリ（図示せず）などに記憶されている。

制御回路４は、開閉部１と電気的に接続されている。具体的に説明すると、制御回路４は、各スイッチング素子１７の制御端子（本実施形態では、ゲート端子）と電気的に接続されている。

保護回路５は、開閉部１に過電圧が印加されるのを抑制するように構成されている。また、保護回路５は、第１機能回路１８と第２機能回路８とを備えている。

第１機能回路１８は、バリスタ７と第１コンデンサ６との並列回路（第１並列回路）を備えている。また、第１並列回路は、開閉部１に並列接続されている。

第２機能回路８は、ダイオードブリッジ９と、スイッチング素子１１と、第１抵抗１２と第２コンデンサ１３との並列回路（第２並列回路）と、第２抵抗１４と第３コンデンサ１５との並列回路（第３並列回路）とを備えている。スイッチング素子１１は、トランジスタ構造を備えている。スイッチング素子１１としては、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）などを用いることができる。なお、本実施形態では、スイッチング素子１１が、第２スイッチング素子を構成している。

ダイオードブリッジ９における一対の入力端子のうちの一方の入力端子は、開閉部１を介して、一対の入力端子のうちの他方の入力端子に接続されている。ダイオードブリッジ９における一対の出力端子のうちの一方の出力端子は、第２並列回路を介して、スイッチング素子１１の第１主端子（本実施形態では、コレクタ端子）に接続されている。ダイオードブリッジ９における一対の出力端子のうちの他方の出力端子は、スイッチング素子１１の第２主端子（本実施形態では、エミッタ端子）に接続されている。スイッチング素子１１のエミッタ端子は、第３並列回路を介して、スイッチング素子１１の制御端子（本実施形態では、ゲート端子）に接続されている。

また、負荷制御装置１０は、整流平滑回路２と、電源回路３とを備えている。

整流平滑回路２は、交流電源２０からの交流電圧を整流および平滑するように構成されている。整流平滑回路２は、例えば、４つのダイオードにより構成されたダイオードブリッジ（図示せず）と、平滑コンデンサ（図示せず）とで構成することができる。整流平滑回路２は、交流電源２０から負荷２１への給電路に設けられる。

電源回路３は、整流平滑回路２により整流および平滑された直流電圧から所定の直流電圧を生成するように構成されている。また、電源回路３は、上記所定の直流電圧を制御回路４に供給するように構成されている。電源回路３としては、例えば、ＤＣ／ＤＣコンバータなどを用いることができる。

電源回路３は、整流平滑回路２と電気的に接続されている。また、電源回路３は、制御回路４と電気的に接続されている。

負荷制御装置１０では、第２機能回路８における雷サージに対する応答時間を、バリスタ７における雷サージに対する応答時間よりも短く設定してある。具体的に説明すると、負荷制御装置１０では、第２機能回路８のインピーダンスを、バリスタ７のインピーダンスよりも小さく設定してある。第２機能回路８のインピーダンスとは、ダイオードブリッジ９の上記一方の出力端子とスイッチング素子１１のコレクタ端子との間のインピーダンスと、スイッチング素子１１のコレクタ−ゲート間のインピーダンスと、スイッチング素子１１のゲート−エミッタ間のインピーダンスと第３並列回路のインピーダンスとの合成インピーダンスと、の合計のインピーダンスを意味する。

また、負荷制御装置１０では、スイッチング素子１１の耐圧を、バリスタ７のバリスタ電圧よりも低く、かつ、交流電源２０の交流電圧の波高値よりも高く設定している。また、負荷制御装置１０では、バリスタ７のバリスタ電圧を、開閉部１におけるスイッチング素子１７の耐圧よりも低く設定している。なお、バリスタ電圧とは、バリスタ７が動作を開始する電圧を意味する。

第２機能回路８の時定数は、スイッチング素子１１に雷サージ電流が流れ始める時間がバリスタ７に上記雷サージ電流が流れ始める時間よりも早くなるように、第１機能回路１８の時定数よりも小さく設定されている。具体的に説明すると、負荷制御装置１０では、スイッチング素子１１、第１抵抗１２、第２抵抗１４、第２コンデンサ１３および第３コンデンサ１５で決まる時定数を、バリスタ７および第１コンデンサ６で決まる時定数よりも小さく設定している。

また、負荷制御装置１０では、スイッチング素子１１に上記雷サージ電流が流れ続ける時間を、所定時間（例えば、数μｓ）に設定してある。つまり、保護回路５は、スイッチング素子１１に上記雷サージ電流が流れ始めてから上記所定時間が経過した後に、バリスタ７に上記雷サージ電流が流れるように、構成されている。上記所定時間は、第２機能回路８の上記時定数を適宜設定することによって、決定することができる。

以下、本実施形態の負荷制御装置１０において交流電源２０の交流電圧に雷サージ電圧が重畳されたときの動作について、図２に基づいて説明する。以下では、各スイッチング素子１７がオフ状態であるものとして説明する。図２は、交流電源２０の交流電圧（本実施形態では、２００Ｖ）に雷サージ電圧が重畳されたときに関し、回路シミュレータを用いて求めた負荷制御装置１０の特性例を表している。また、図２中の左側の縦軸は、電圧値を表している。また、図２中の右側の縦軸は、電流値を表している。また、図２中の横軸は、交流電源２０の交流電圧に雷サージ電圧が重畳されたときからの時間を表している。また、図２中のＡ１、Ａ２、Ａ３、Ａ４、Ａ５およびＡ６は、開閉部１に印加された電圧、負荷２１に流れる電流、開閉部１に流れる電流、スイッチング素子１１のゲート−エミッタ間電圧、第２機能回路８に流れる電流Ｉｄ（図１参照）およびバリスタ７に流れる電流をそれぞれ表している。

上記回路シミュレータでは、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、雷サージ電圧を、＋１ｋＶに設定している。また、上記回路シミュレータでは、交流電源２０の交流電圧に雷サージ電圧を重畳させる条件として、ノーマルモード印加としている。また、上記回路シミュレータでは、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、交流電源２０の交流電圧に雷サージ電圧を同期させる位相角を、＋９０°に設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波頭長を、例えば、１．２μｓに設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波尾長を、例えば、５０μｓに設定している。また、上記回路シミュレータでは、図２中の横軸の０の時点で、交流電源２０の交流電圧に雷サージ電圧を重畳している。なお、規約波頭長および規約波尾長は、例えば、ＩＥＣ６１０００−４−５−ＥＤ．２に定義されている。また、ノーマルモード印加については、例えば、ＩＥＣ６１０００−４−５−ＥＤ．２に例示されている。

負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、図２に示すように、開閉部１および第２機能回路８に電流（雷サージ電流）が流れた後、バリスタ７に上記雷サージ電流が流れる。具体的に説明すると、負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、図２中のＡ１とＡ２とに示すように、開閉部１に印加された電圧（開閉部１の両端電圧）と負荷２１に流れる電流とが上昇する。これにより、負荷制御装置１０では、各スイッチング素子１７の漏れ電流が増加し、開閉部１に雷サージ電流が流れる（図２中のＡ３参照）。また、負荷制御装置１０では、ダイオードブリッジ９の一対の出力端子間の電圧が増加し、スイッチング素子１１のゲート−エミッタ間電圧が上昇する（図２中のＡ４参照）。負荷制御装置１０では、例えば、＋１ｋＶの雷サージ電圧が印加された場合、開閉部１に印加された電圧が、略３００Ｖ程度まで上昇する。

負荷制御装置１０では、スイッチング素子１１のゲート−エミッタ間電圧が、予め設定されたしきい値電圧Ｖｔ（図２参照）に達したとき、スイッチング素子１１がオフ状態からオン状態になる。これにより、負荷制御装置１０では、開閉部１に流れる雷サージ電流を減少させ、第２機能回路８に流れる雷サージ電流を増加させることが可能となる。つまり、負荷制御装置１０では、開閉部１に流れる雷サージ電流を、第２機能回路８に分流することが可能となる（図２中のＡ５参照）。

また、負荷制御装置１０では、開閉部１に印加された電圧が上昇し、開閉部１の両端電圧がバリスタ７のバリスタ電圧よりも大きくなったとき、バリスタ７に電流（バリスタ電流）が流れる（図２中のＡ６参照）。これにより、負荷制御装置１０では、開閉部１に流れる雷サージ電流を、バリスタ７にも分流することが可能となる。

負荷制御装置１０では、バリスタ７にバリスタ電流が流れると、バリスタ７のインピーダンスが、開閉部１および第２機能回路８それぞれのインピーダンスよりも小さくなる。これにより、負荷制御装置１０では、開閉部１に流れる雷サージ電流のほとんどを、バリスタ７に分流することが可能となる。よって、負荷制御装置１０では、雷サージ電圧が印加されたとき、開閉部１のサージ破壊（具体的には、アバランシェ破壊、または絶縁破壊）を抑制することが可能となる。

また、負荷制御装置１０では、第２機能回路８における雷サージに対する応答時間を、バリスタ７における雷サージに対する応答時間よりも短く設定している。これにより、負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、バリスタ７が応答する前に、第２機能回路８を応答させることが可能となる。よって、負荷制御装置１０では、図６に示す構成を備えた従来例の負荷制御装置６０に比べて、雷サージに起因する開閉部１のサージ破壊を抑制することが可能となる。

また、負荷制御装置１０では、スイッチング素子１１の耐圧を、バリスタ７のバリスタ電圧よりも低く、かつ、交流電源２０の交流電圧の波高値よりも高く設定している。これにより、負荷制御装置１０では、雷サージ電圧が印加されない場合、第２機能回路８および第１機能回路１８が誤って動作するのを防止することが可能となる。

負荷制御装置１０は、−１ｋＶの雷サージ電圧が印加された場合、開閉部１の両端電圧が上昇し、第２機能回路８に逆極性の電圧が印加される。しかし、負荷制御装置１０では、ダイオードブリッジ９による全波整流によって、ダイオードブリッジ９の一対の出力端子間における電圧の極性を、＋１ｋＶの雷サージ電圧が印加された場合と同じ極性とすることができる。これにより、負荷制御装置１０では、−１ｋＶの雷サージ電圧が印加された場合であっても、第２機能回路８の動作を、＋１ｋＶの雷サージ電圧が印加された場合と同じ動作とすることができる。よって、負荷制御装置１０では、−１ｋＶの雷サージ電圧が印加された場合であっても、開閉部１に流れる雷サージ電流を、第２機能回路８に分流することが可能となる。

また、負荷制御装置１０では、スイッチング素子１１として、絶縁ゲート型バイポーラトランジスタを用いている。これにより、負荷制御装置１０では、スイッチング素子１１として、例えば、接合ゲート型のスイッチング素子などを用いた場合に比べて、スイッチング素子１１を駆動するための電力を低減することが可能となる。接合ゲート型のスイッチング素子としては、例えば、ＪＦＥＴ（Junction Field Effect Transistor）などが挙げられる。

また、負荷制御装置１０では、スイッチング素子１１として、絶縁ゲート型バイポーラトランジスタを用いているので、例えば、ユニポーラトランジスタ（例えば、ＭＯＳＦＥＴなど）のように、スイッチング素子１１がオン状態のときにスイッチング素子１１に流れる電流が飽和することがない。よって、負荷制御装置１０では、スイッチング素子１１としてユニポーラトランジスタを用いた場合に比べて、スイッチング素子１１に流れる雷サージ電流を増加させることが可能となる。これにより、負荷制御装置１０では、スイッチング素子１１としてユニポーラトランジスタを用いた場合に比べて、雷サージに起因する開閉部１のサージ破壊を、より抑制することが可能となる。

本願発明者らは、図３に示す構成を備えた比較例の負荷制御装置３０を考えた。なお、負荷制御装置３０は、負荷制御装置１０における第２機能回路８を備えていない点のみが、負荷制御装置１０と相違する。

本願発明者らは、図４に示すように、雷サージを擬似的に発生する雷サージ試験機３１を用いて、負荷制御装置３０に雷サージ電圧を印加する雷サージ試験を行った。上述の雷サージ試験では、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、雷サージ電圧を＋１ｋＶに設定している。また、上述の雷サージ試験では、交流電源２０の交流電圧（本実施形態では、２００Ｖ）に雷サージ電圧を重畳する方法として、ノーマルモード印加を採用している。また、上述の雷サージ試験では、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、交流電源２０の交流電圧に雷サージ電圧を同期させる位相角を＋９０°に設定している。

また、本願発明者らは、上述の雷サージ試験における負荷制御装置３０の特性例を、図５に表している。図５中のＢ１、Ｂ２、Ｂ３およびＢ４は、開閉部１に印加された電圧、負荷２１に流れる電流、バリスタ７に流れる電流および開閉部１に流れる電流をそれぞれ表している。また、上述の雷サージ試験では、図５中の横軸の０の時点で、交流電源２０の交流電圧に雷サージ電圧を重畳している。

負荷制御装置３０では、雷サージ試験機３１により雷サージ電圧が印加されると、図５に示すように、開閉部１、バリスタ７という順番で電流が流れる。また、負荷制御装置３０では、開閉部１に流れる雷サージ電流を、バリスタ７に分流することが可能となる。

しかしながら、負荷制御装置３０では、雷サージ電圧が印加されたとき、開閉部１に流れる雷サージ電流が、図５中のＢ４に示すように、負荷制御装置１０における開閉部１に流れる雷サージ電流（図２中のＡ３参照）に比べて、大きくなる。

負荷制御装置１０では、第２機能回路８を開閉部１に並列接続している。また、負荷制御装置１０では、第２機能回路８における雷サージに対する応答時間を、バリスタ７における雷サージに対する応答時間よりも短く設定している。これにより、負荷制御装置１０では、雷サージ電圧が印加されたとき、開閉部１に流れる雷サージ電流を、図２中のＡ３に示すように、負荷制御装置３０における開閉部１に流れる雷サージ電流（図５中のＢ４参照）に比べて、小さくすることが可能となる。よって、負荷制御装置１０では、負荷制御装置３０に比べて、雷サージに起因する開閉部１のサージ破壊を抑制することが可能となる。

負荷制御装置１０では、保護回路５が、１つの第２機能回路８を備えているが、複数の第２機能回路８を備えていてもよい。この場合、複数の第２機能回路８は、開閉部１にそれぞれ並列接続される。これにより、負荷制御装置１０では、保護回路５が１つの第２機能回路８を備えた場合に比べて、雷サージに起因する開閉部１のサージ破壊を、より抑制することが可能となる。各第２機能回路８における雷サージに対する応答時間は、異なる時間に設定されることが望ましい。

なお、本実施形態では、スイッチング素子１７として、ＭＯＳＦＥＴ（ｎチャネルＭＯＳＦＥＴ）を用いているが、これを特に限定するものではない。スイッチング素子１７としては、例えば、ＪＦＥＴ、ＨＦＥＴ（Hetero junction Field Effect Transistor）などを用いることもできる。また、本実施形態では、負荷２１として、照明負荷を用いているが、これを特に限定するものではない。

以上説明した本実施形態の負荷制御装置１０は、交流電源２０から負荷２１への給電路に設ける開閉部１を備えた負荷制御装置である。負荷制御装置１０は、第１スイッチング素子１７を具備する開閉部１と、開閉部１のオンオフを制御する制御回路４と、開閉部１に過電圧が印加されるのを抑制する保護回路５とを備えている。保護回路５は、第１機能回路１８と第２機能回路８とを備えている。第１機能回路１８は、バリスタ７と第１コンデンサ６との第１並列回路を備えている。第１並列回路は、開閉部１に並列接続されている。第２機能回路８は、ダイオードブリッジ９と、第２スイッチング素子１１と、第１抵抗１２と第２コンデンサ１３との第２並列回路と、第２抵抗１４と第３コンデンサ１５との第３並列回路とを備えている。第１スイッチング素子１７および第２スイッチング素子１１それぞれは、トランジスタ構造を備えている。第２機能回路８は、ダイオードブリッジ９における一対の入力端子のうちの一方の前記入力端子が、開閉部１を介して、前記一対の入力端子のうちの他方の前記入力端子に接続されている。第２機能回路８は、ダイオードブリッジ９における一対の出力端子のうちの一方の前記出力端子が、前記第２並列回路を介して、第２スイッチング素子１１の第１主端子（コレクタ端子）に接続されている。第２機能回路８は、前記一対の出力端子のうちの他方の前記出力端子が、第２スイッチング素子１１の第２主端子（エミッタ端子）に接続されている。第２機能回路８は、前記第２主端子が、前記第３並列回路を介して、第２スイッチング素子１１の制御端子（ゲート端子）に接続されている。第２機能回路８における雷サージに対する応答時間は、バリスタ７における雷サージに対する応答時間よりも短く設定されている。これにより、負荷制御装置１０では、従来例の負荷制御装置６０に比べて、雷サージに起因する開閉部１のサージ破壊を抑制することが可能となる。

１ 開閉部
４ 制御回路
５ 保護回路
６ 第１コンデンサ
７ バリスタ
８ 第２機能回路
９ ダイオードブリッジ
１０ 負荷制御装置
１１ スイッチング素子（第２スイッチング素子）
１２ 第１抵抗
１３ 第２コンデンサ
１４ 第２抵抗
１５ 第３コンデンサ
１７ スイッチング素子（第１スイッチング素子）
１８ 第１機能回路
２０ 交流電源
２１ 負荷

Claims (5)

1. 交流電源から負荷への給電路に設ける開閉部を備えた負荷制御装置であって、
   第１スイッチング素子を具備する前記開閉部と、前記開閉部のオンオフを制御する制御回路と、前記開閉部に過電圧が印加されるのを抑制する保護回路とを備え、
   前記保護回路は、第１機能回路と第２機能回路とを備え、
   前記第１機能回路は、バリスタと第１コンデンサとの第１並列回路を備え、
   前記第１並列回路は、前記開閉部に並列接続され、
   前記第２機能回路は、ダイオードブリッジと、第２スイッチング素子と、第１抵抗と第２コンデンサとの第２並列回路と、第２抵抗と第３コンデンサとの第３並列回路とを備え、
   前記第１スイッチング素子および前記第２スイッチング素子それぞれは、トランジスタ構造を備え、
   前記第２機能回路は、前記ダイオードブリッジにおける一対の入力端子のうちの一方の前記入力端子が、前記開閉部を介して、前記一対の入力端子のうちの他方の前記入力端子に接続され、前記ダイオードブリッジにおける一対の出力端子のうちの一方の前記出力端子が、前記第２並列回路を介して、前記第２スイッチング素子の第１主端子に接続され、前記一対の出力端子のうちの他方の前記出力端子が、前記第２スイッチング素子の第２主端子に接続され、前記第２主端子が、前記第３並列回路を介して、前記第２スイッチング素子の制御端子に接続され、
   前記第２機能回路における雷サージに対する応答時間は、前記バリスタにおける前記雷サージに対する応答時間よりも短く設定されている
   ことを特徴とする負荷制御装置。
2. 前記第２スイッチング素子の耐圧は、前記バリスタのバリスタ電圧よりも低く、かつ、前記交流電源の交流電圧の波高値よりも高く設定され、
   前記バリスタ電圧は、前記第１スイッチング素子の耐圧よりも低く設定されている
   ことを特徴とする請求項１記載の負荷制御装置。
3. 前記第２機能回路の時定数は、前記第２スイッチング素子に雷サージ電流が流れ始める時間が前記バリスタに前記雷サージ電流が流れ始める時間よりも早くなるように、前記第１機能回路の時定数よりも小さく設定され、
   前記保護回路は、前記第２スイッチング素子に前記雷サージ電流が流れ始めてから所定時間が経過した後に、前記バリスタに前記雷サージ電流が流れるように、構成されている
   ことを特徴とする請求項１または請求項２記載の負荷制御装置。
4. 前記保護回路は、複数の前記第２機能回路を備え、
   前記複数の前記第２機能回路は、前記開閉部にそれぞれ並列接続されている
   ことを特徴とする請求項１記載の負荷制御装置。
5. 前記第２スイッチング素子は、絶縁ゲート型バイポーラトランジスタである
   ことを特徴とする請求項１ないし請求項４のいずれか１項に記載の負荷制御装置。

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