JP2015177010A - 半導体装置およびその製造方法 - Google Patents

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知子 末代
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常雄 小倉
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和敏 中村
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Abstract

【課題】信頼性の高い半導体装置を提供することである。
【解決手段】実施形態の半導体装置は、第１電極と、第１電極側に延在した部分と、を有する第２電極と、第１電極と第２電極との間に設けられた第１導電形の第１半導体層と、第１半導体層と第２電極との間に設けられた第２導電形の第１半導体領域と、第１半導体領域と第２電極との間に設けられ、前記部分に接する第１導電形の第２半導体領域と、第１電極と前記部分との間に位置し、第１半導体層、第１半導体領域、および第２半導体領域に第１絶縁膜を介して接し、前記部分に接続された第３電極と、第１半導体層、第１半導体領域、および第２半導体領域に第２絶縁膜を介して接する第４電極と、第１半導体領域と第２半導体領域との間に設けられ、第２導電形の第３半導体領域と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置は、スイッチング動作により大電流が制御される。スイッチング動作は、安全動作領域（Safe Operation Area）で行われることが求められる。
しかし、例えば、ターンオフ時にベース層に過度にキャリアが蓄積されると、半導体装置内に形成されている寄生サイリスタがターンオンする場合がある。このような場合、ゲート駆動が不能になり、半導体装置の安全動作領域内での動作が維持できなるため、半導体装置が破壊に至る可能性がある。従って、半導体装置内での過度のキャリアの蓄積については、極力回避し信頼性を高くすることが望ましい。
米国特許出願公開第２００３／００４２５３７号明細書
本発明が解決しようとする課題は、信頼性の高い半導体装置およびその製造方法を提供することである。
実施形態の半導体装置は、第１電極と、前記第１電極側に延在した部分と、を有する第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられ、前記部分に接する第１導電形の第２半導体領域と、前記第１電極と前記部分との間に位置し、前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に第１絶縁膜を介して接し、前記部分に接続された第３電極と、前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に第２絶縁膜を介して接する第４電極と、前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第１半導体領域よりも高い不純物濃度を有する第２導電形の第３半導体領域と、を備える。
図１（ａ）および図１（ｂ）は、第１実施形態に係る半導体装置の模式的断面図である。 図２は、第１実施形態に係る半導体装置の模式的平面図である。 図３（ａ）〜図３（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図４（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図５（ａ）〜図５（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図６（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図７（ａ）〜図７（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図８（ａ）〜図８（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図９（ａ）〜図９（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図１０（ａ）〜図１０（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図１１（ａ）〜図１１（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図１２（ａ）〜図１２（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図１３（ａ）〜図１３（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図１４（ａ）および図１４（ｂ）は、第１実施形態に係る半導体装置のターンオフ直後の動作の一例を表す模式的断面図である。 図１５（ａ）は、参考例に係る半導体装置の模式的断面図であり、図１５（ｂ）は、第１実施形態に係る半導体装置の模式的断面図である。 図１６（ａ）および図１６（ｂ）は、第１実施形態の変形例に係る半導体装置の模式的断面図である。 図１７（ａ）〜図１７（ｃ）は、第２実施形態に係る半導体装置の模式的断面図である。 図１８は、第２実施形態に係る半導体装置の模式的平面図である。 図１９は、第２実施形態に係る半導体装置のターンオフ直後の動作の一例を表す模式的断面図である。 図２０（ａ）〜図２０（ｃ）は、第２実施形態の第１変形例に係る半導体装置の模式的断面図である。 図２１（ａ）〜図２１（ｃ）は、第２実施形態の第２変形例に係る半導体装置の模式的断面図である。 図２２（ａ）〜図２２（ｃ）は、第２実施形態の第３変形例に係る半導体装置の模式的断面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１（ａ）および図１（ｂ）は、第１実施形態に係る半導体装置の模式的断面図である。
図２は、第１実施形態に係る半導体装置の模式的平面図である。
図１（ａ）には、図２のＸ１−Ｘ１’線における断面が表され、図１（ｂ）には、図２のＸ２−Ｘ２’線における断面が表されている。図２には、図１（ａ）、（ｂ）のＡ−Ａ’線における断面を上面視した状態が表されている。また、図１（ａ）、（ｂ）、図２には、３次元座標（Ｘ軸、Ｙ軸、Ｚ軸）が表されている。また、実施形態では、コレクタ側を下側、エミッタ側を上側とする場合がある。
半導体装置１Ａは、例えば、上下電極構造のＩＧＢＴである。半導体装置１Ａは、例えば、コレクタ電極１０（第１電極）と、エミッタ電極１１（第２電極）と、を備える。コレクタ電極１０とエミッタ電極１１との間には、ｐ＋形のコレクタ領域２２（第５半導体領域）、ｎ形のバッファ領域２１、ｎ−形のベース層２０（第１半導体層）、ｎ形のバリア領域２５、ｐ形のベース領域３０（第１半導体領域）、ｎ＋形のエミッタ領域４０（第２半導体領域）、ｐ＋形の拡散領域３１（第３半導体領域）、ｐ＋形のコンタクト領域３２（第４半導体領域）、電極５０（第３電極）、ゲート電極５２（第４電極）、および層間絶縁膜６０が設けられている。
図１（ａ）、（ｂ）に表すように、ベース層２０は、コレクタ電極１０とエミッタ電極１１との間に設けられている。コレクタ領域２２は、コレクタ電極１０とベース層２０との間に設けられている。コレクタ領域２２は、コレクタ電極１０に接している。バッファ領域２１は、コレクタ領域２２とベース層２０との間に設けられている。バッファ領域２１は、ベース層２０とコレクタ領域２２とに接している。
ベース領域３０は、ベース層２０とエミッタ電極１１との間に設けられている。ベース領域３０とベース層２０との間には、バリア領域２５が設けられている。バリア領域２５は、ベース層２０とベース領域３０とに接している。
エミッタ電極１１は、部分１１ａと、部分１１ｂと、を有する。部分１１ｂは、部分１１ａからコレクタ電極１０の側に延在している。部分１１ａと部分１１ｂとは、同じ材料で構成された一体的な部位であってもよく、それぞれが異なる材料で構成された部位であってもよい。
半導体装置１Ａの構造を、図１（ａ）に表すＸ１−Ｘ１’断面と、図１（ｂ）に表すＸ２−Ｘ２’断面と、に分けて説明する。なお、同じ部材については、適宜その説明を省略する場合がある。
まず、図１（ａ）に表すＸ１−Ｘ１’断面から説明する。
Ｘ１−Ｘ１’断面においては、エミッタ領域４０は、ベース領域３０とエミッタ電極１１との間に設けられている。エミッタ領域４０は、ベース領域３０と、エミッタ電極１１の部分１１ｂと、に接している。
電極５０は、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間に位置している。電極５０は、ベース層２０、バリア領域２５、ベース領域３０、およびエミッタ領域４０に、絶縁膜５１（第１絶縁膜）を介して接している。電極５０は、エミッタ電極１１の部分１１ｂに接続されている。
ゲート電極５２は、電極５０の横に配置され、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間には位置していない。ゲート電極５２は、ベース層２０、バリア領域２５、ベース領域３０、およびエミッタ領域４０に、ゲート絶縁膜５３（第２絶縁膜）を介して接している。ゲート電極５２は、半導体装置１Ａのオンオフ動作を制御する制御電極である。
高濃度の不純物元素を含む拡散領域３１は、ベース領域３０とエミッタ領域４０との間に設けられている。拡散領域３１は、絶縁膜５１に接している。ここで、拡散領域３１の少なくとも一部は、エミッタ電極１１の部分１１ｂの直下に位置している。
エミッタ電極１１の部分１１ｂの下部１１ｂｂは、エミッタ領域４０の上面４０ｕよりも下側に位置している。換言すれば、電極５０の上端は、エミッタ領域４０の上面４０ｕよりも低い位置にある。例えば、部分１１ｂの下部１１ｂｂとコレクタ電極１０との間の距離は、エミッタ領域４０の上面４０ｕとコレクタ電極１０との間の距離よりも短い。
部分１１ｂの側部１１ｂｗの一部は、エミッタ領域４０に接し、部分１１ｂの下部１１ｂｂは、エミッタ領域４０に接している。但し、エミッタ電極１１の部分１１ｂは、拡散領域３１に接していない。拡散領域３１と、エミッタ電極１１の部分１１ｂとの間には、エミッタ領域４０が設けられている。
層間絶縁膜６０は、ゲート電極５２とエミッタ電極１１との間、およびエミッタ領域４０とエミッタ電極１１との間に設けられている。
図１（ｂ）に表すＸ２−Ｘ２’断面について説明する。
Ｘ２−Ｘ２’断面においては、コンタクト領域３２は、ベース領域３０とエミッタ電極１１との間に設けられている。コンタクト領域３２は、ベース領域３０と、エミッタ電極１１の部分１１ｂと、に接している。
電極５０は、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間に位置している。電極５０は、ベース層２０、バリア領域２５、ベース領域３０、およびコンタクト領域３２に、絶縁膜５１を介して接している。電極５０は、エミッタ電極１１の部分１１ｂに接続されている。
ゲート電極５２は、電極５０の横に配置され、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間には位置していない。ゲート電極５２は、ベース層２０、バリア領域２５、ベース領域３０、およびコンタクト領域３２に、ゲート絶縁膜５３を介して接している。
拡散領域３１は、ベース領域３０とコンタクト領域３２との間に設けられている。拡散領域３１は、絶縁膜５１に接している。拡散領域３１の少なくとも一部は、エミッタ電極１１の部分１１ｂの直下に位置している。また、エミッタ電極１１の部分１１ｂの下部１１ｂｂは、コンタクト領域３２の上面３２ｕよりも下側に位置している。但し、エミッタ電極１１の部分１１ｂは、拡散領域３１に接していない。拡散領域３１と、エミッタ電極１１の部分１１ｂとの間には、コンタクト領域３２が設けられている。
層間絶縁膜６０は、ゲート電極５２とエミッタ電極１１との間、およびコンタクト領域３２とエミッタ電極１１との間との間に設けられている。
半導体装置１Ａの構造を、図２に表す平面図を用いて説明する。
図２に表すように、電極５０およびゲート電極５２は、コレクタ電極１０からエミッタ電極１１に向かうＺ方向に対して交差する方向（例えば、Ｘ方向）に延在している。電極５０およびゲート電極５２は、Ｙ方向に交互に配列されている。電極５０とゲート電極５２とによって挟まれたベース領域３０、バリア領域２５、エミッタ電極１１の部分１１ｂ、拡散領域３１もＸ方向に延在している。また、電極５０およびゲート電極５２は、図１のように交互に１本ずつではなく、複数本ずつ交互に配列してもよい。
また、一例として、エミッタ領域４０とコンタクト領域３２とは、Ｘ方向において交互に配列されている。例えば、エミッタ領域４０が配置された領域を、エミッタ配置領域４０ａｒ、コンタクト領域３２が配置された領域を、コンタクト配置領域３２ａｒとすると、拡散領域３１は、エミッタ配置領域４０ａｒおよびコンタクト配置領域３２ａｒにおいて、Ｘ方向に連続的に延在している。拡散領域３１は、エミッタ領域４０およびコンタクト領域３２のそれぞれに接している。さらに、エミッタ領域４０とコンタクト領域３２は、交互に断続的に配置してもよく、互いに部分的に配置してもよい。
なお、第１実施形態では、図１（ａ）、（ｂ）に表す構造からバリア領域２５を除いた構造も実施形態に含まれる。
また、拡散領域３１およびコンタクト領域３２の不純物濃度は、ベース領域３０の不純物濃度よりも高い。また、拡散領域３１の不純物濃度は、コンタクト領域３２の不純物濃度と同じであってもよく、コンタクト領域３２の不純物濃度と異なっていてもよい。好ましくは、拡散領域３１の不純物濃度は、コンタクト領域３２の不純物濃度よりも高く設計される。
また、ｎ＋形、ｎ形、およびｎ−形については、第１導電形、ｐ＋形およびｐ形については、第２導電形と、称してもよい。ここで、ｎ＋形、ｎ形、ｎ−形の順、およびｐ＋形、ｐ形の順に、不純物濃度が低くなることを意味している。
また、上述した「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
また、コレクタ領域２２、バッファ領域２１、ベース層２０、バリア領域２５、ベース領域３０、エミッタ領域４０、拡散領域３１、コンタクト領域３２のそれぞれの主成分は、例えば、ケイ素（Ｓｉ）である。第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。また、これらの主成分は、ケイ素（Ｓｉ）のほか、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。
コレクタ電極１０およびエミッタ電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。また、エミッタ電極１１の部分１１ｂの材料は、例えば、不純物元素が導入されたポリシリコンであってもよい。
電極５０およびゲート電極５２は、不純物元素が導入されたポリシリコン、金属等を含む。また、実施形態において、絶縁膜とは、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）等を含む絶縁膜である。
図３（ａ）〜図１３（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
ここで、図３（ａ）〜図１３（ｂ）の各図（ａ）には、Ｘ１−Ｘ１’線の位置での断面が表され、各図（ｂ）には、Ｘ２−Ｘ２’線の位置での断面が表されている。換言すれば、各図（ａ）には、エミッタ配置領域４０ａｒでの断面が表され、各図（ｂ）には、コンタクト配置領域３２ａｒでの断面が表されている。
まず、図３（ａ）、（ｂ）に表すように、ｎ−形のベース層２０を準備する。続いて、このベース層２０の表層に、第１導電形の不純物元素を注入する。この後、加熱処理が施される。これにより、ベース層２０の表層に、バリア領域２５が形成される。ここで、ベース層２０およびバリア領域２５をまとめて半導体層と呼ぶ。
次に、図４（ａ）、（ｂ）に表すように、バリア領域２５の上に、マスク層９０を選択的に形成する。続いて、マスク層９０から露出されたバリア領域２５と、この下のベース層２０をＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、半導体層の表面から裏面に向かって、複数のトレンチ９１が形成される。複数のトレンチ９１のそれぞれは、Ｚ方向に掘り下げられ、さらにＸ方向に延在している。また、複数のトレンチ９１のそれぞれは、Ｙ方向に並んでいる。
次に、図５（ａ）、（ｂ）に表すように、トレンチ９１の内壁、およびバリア領域２５の上層に、熱酸化法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法のいずれか方法によって絶縁膜５５を形成する。
次に、図６（ａ）、（ｂ）に表すように、複数のトレンチ９１中の第１群に、絶縁膜５１を介して電極５０を形成するとともに、複数のトレンチ９１中の第２群に、ゲート絶縁膜５３を介してゲート電極５２を形成する。第１群のトレンチ９１と第２群のトレンチ９１とは、Ｙ方向において交互に配列されている。
電極５０とゲート電極５２とは、ＣＶＤ法によって形成され、電極５０の材料とゲート電極５２の材料とは同じになる。また、バリア領域２５の上面２５ｕから上側に形成された余分な被膜には、例えば、ＣＭＰ（Chemical Mechanical Polishing）処理が施される（図示せず）。
次に、図７（ａ）、（ｂ）に表すように、バリア領域２５の表層に、第２導電形の不純物元素を注入する。この後、加熱処理が施される。これにより、バリア領域２５の表層にベース領域３０が形成される。
次に、図８（ａ）に表すように、Ｘ１−Ｘ１’線断面においては、ベース領域３０の表層に、選択的に第１導電形の不純物元素を注入する。この後、加熱処理が施される。これにより、ベース領域３０の表層にエミッタ領域４０が形成される。ここで、図８（ｂ）に表すＸ２−Ｘ２’線断面においては、ベース領域３０の表面がマスク層９２によって覆われている。従って、Ｘ２−Ｘ２’線断面においては、ベース領域３０の表層に第１導電形の不純物元素が注入されない。
次に、図９（ｂ）に表すように、Ｘ２−Ｘ２’線断面においては、ベース領域３０の表層に、選択的に第２導電形の不純物元素を注入する。この後、加熱処理が施される。これにより、ベース領域３０の表層にコンタクト領域３２が形成される。ここで、図９（ａ）に表すＸ１−Ｘ１’線断面においては、エミッタ領域４０の表面がマスク層９３によって覆われている。従って、Ｘ１−Ｘ１’線断面においては、エミッタ領域４０の表層に第２導電形の不純物元素が注入されない。この後、マスク層９３は除去される。
この段階において、複数の半導体層もしくは複数の半導体領域を含む構造体９４が準備される。この構造体９４においては、バリア領域２５の表層にベース領域３０が設けられ、ベース領域３０の表層にエミッタ領域４０が選択的に設けられている。また、構造体９４においては、電極５０と、ゲート電極５２と、が設けられている。
なお、図４（ａ）、（ｂ）から図９（ａ）、（ｂ）までの過程の順序については、上述した例に限らない。例えば、ベース層２０／バリア領域２５／ベース領域３０／エミッタ領域４０およびコンタクト領域３２の構造体を形成した後に、複数のトレンチ９１を形成して、電極５０およびゲート電極５２を形成してもよい。
また、バリア領域２５を形成しない製造過程も実施形態に含まれる。この場合、ベース層２０の表層にベース領域３０が一旦形成された後、さらに、ベース領域３０の表層にエミッタ領域４０とコンタクト領域３２とが形成される。
次に、図１０（ａ）に表すように、Ｘ１−Ｘ１’線断面においては、ゲート電極５２と、ゲート絶縁膜５３と、およびゲート電極５２を挟むエミッタ領域４０の一部と、を覆う層間絶縁膜６０を、エミッタ領域４０の上およびゲート電極５２の上に形成する。層間絶縁膜６０は、電極５０、絶縁膜５１、および層間絶縁膜６０によって覆われたエミッタ領域４０の部分以外のエミッタ領域４０を開口している。
また、図１０（ｂ）に表すように、Ｘ２−Ｘ２’線断面においては、ゲート電極５２と、ゲート絶縁膜５３と、およびゲート電極５２を挟むコンタクト領域３２の一部と、を覆う層間絶縁膜６０を、コンタクト領域３２の上およびゲート電極５２の上に形成する。層間絶縁膜６０は、電極５０、絶縁膜５１、および層間絶縁膜６０によって覆われたコンタクト領域３２の部分以外のコンタクト領域３２を開口している。
層間絶縁膜６０は、エミッタ配置領域４０ａｒおよびコンタクト配置領域３２ａｒにおいて、Ｘ方向に連続的に延在している。図１０（ａ）、（ｂ）に表す層間絶縁膜６０の形成は同時に行われる。
次に、図１１（ａ）に表すように、Ｘ１−Ｘ１’線断面においては、層間絶縁膜６０をマスクとして、層間絶縁膜６０から露出されたエミッタ領域４０、電極５０、および絶縁膜５１を、ＲＩＥによりエッチングする。これにより、エミッタ領域４０、電極５０、および絶縁膜５１を底部９５ｂとするトレンチ９５が形成される。
また、図１１（ｂ）に表すように、Ｘ２−Ｘ２’線断面においては、層間絶縁膜６０をマスクとして、層間絶縁膜６０から露出されたコンタクト領域３２、電極５０、および絶縁膜５１を、ＲＩＥによりエッチングする。これにより、コンタクト領域３２、電極５０、および絶縁膜５１を底部９５ｂとするトレンチ９５が形成される。
ＲＩＥによって形成されたトレンチ９５は、エミッタ配置領域４０ａｒおよびコンタクト配置領域３２ａｒにおいて、Ｘ方向に連続的に延在している。図１１（ａ）、（ｂ）に表すＲＩＥは同時に行われる。
次に、図１２（ａ）に表すように、Ｘ１−Ｘ１’線断面においては、トレンチ９５を経由して、ベース領域３０とエミッタ領域４０との間に、第２導電形の不純物元素（例えば、ホウ素（Ｂ））を注入する。このイオン注入においては、注入面に対して垂直にイオン注入するほか、注入面の法線から所定の角度を設けてイオン注入する、いわゆる斜めイオン注入の手法を用いてもよい。これにより、第２導電形の不純物元素は、トレンチ９５の下側のほか、層間絶縁膜６０の下側にも回り込む。また、拡散領域３１がベース領域３０とエミッタ領域４０との間に形成されるように、つまり、エミッタ電極１１の部分１１ｂの下部１１ｂｂと拡散領域３１の間に確実にエミッタ領域４０が介在するように、イオン注入では、高加速エネルギー条件に設定される。
また、図１２（ｂ）に表すように、Ｘ２−Ｘ２’線断面においては、トレンチ９５を経由して、ベース領域３０とコンタクト領域３２との間に、第２導電形の不純物元素（例えば、ホウ素（Ｂ））を注入する。このイオン注入においては、いわゆる斜めイオン注入の手法を用いてもよい。これにより、第２導電形の不純物元素は、トレンチ９５の下のほか、層間絶縁膜６０の下側にも回り込む。また、拡散領域３１がベース領域３０とエミッタ領域４０との間に形成されるように、イオン注入では、高加速エネルギー条件に設定される。
この後、加熱処理が施される。これにより、ベース領域３０とエミッタ領域４０との間、およびベース領域３０とコンタクト領域３２との間に、拡散領域３１が形成される。なお、この段階での加熱とは、ＲＴＡ（Rapid Thermal Anneal）のような活性化を行うための加熱であり、注入した不純物元素を半導体の広い範囲に渡って拡散させる熱拡散処理は行わないことが好ましい。これにより、ベース領域３０とエミッタ領域４０との間、およびベース領域３０とコンタクト領域３２との間に、拡散領域３１が位置する。図１２（ａ）、（ｂ）に表すイオン注入は同時に行われる。
次に、図１３（ａ）、（Ｂ）に表すように、トレンチ９５の中、および層間絶縁膜６０の上に、エミッタ電極１１を形成する。この後、ベース層２０の裏面２０ｒの側から、第１導電形の不純物元素を注入して、バッファ領域２１を形成する。続いて、ベース層２０の裏面２０ｒの側から第２導電形の不純物元素を注入してコレクタ領域を形成する。さらに、コレクタ電極１０を形成する。コレクタ電極１０を形成した後の状態は、すでに図１（ａ）、（ｂ）に表されている。
半導体装置１Ａの動作について説明する。
図１（ａ）、（ｂ）に表す半導体装置１Ａにおいては、コレクタ電極１０にエミッタ電極１１よりも高い電位が印加される。そして、ゲート電極５２に閾値電圧（Ｖｔｈ）以上の電圧が印加されると、ゲート絶縁膜５３に沿ったベース領域３０にチャネル領域（反転層）が形成されて半導体装置１Ａがオン状態（ターンオン）になる。
オン状態では、エミッタ領域４０からベース領域３０に電子が注入されて、バリア領域２５、ベース層２０、バッファ領域２１、コレクタ領域２２、コレクタ電極１０の順に電子電流が流れる。一方、コレクタ領域２２からはバッファ領域２１に正孔が注入されて、バリア領域２５、ベース層２０、バリア領域２５、ベース領域３０、コンタクト領域３２もしくはエミッタ領域４０、エミッタ電極１１の順に正孔電流が流れる。
半導体装置１Ａにおいては、エミッタ領域４０が半導体装置１Ａのエミッタ側の全域に設けられていない。例えば、半導体装置１Ａにおいては、ベース領域３０の上に、エミッタ領域４０とコンタクト領域３２とがＸ方向に交互に設けられている。また、隣り合うゲート電極５２間に配置された電極５０は、ゲート電極として機能していない。つまり、半導体装置１Ａでは、チャネル密度が適宜調整されて、飽和電流値が制御されている。
また、半導体装置１Ａにおいては、エミッタ領域４０がエミッタ電極１１の部分１１ｂの側部１１ｂｗのほか、部分１１ｂの下部１１ｂｂに接している。従って、半導体装置１Ａにおいては、エミッタ領域４０が部分１１ｂの側部１１ｂｗのみに接している構造に比べて、エミッタ領域４０と部分１１ｂとの電気的接触性が向上する。すなわち、エミッタ領域４０とエミッタ電極１１との接触抵抗がより減少する。
一方、ゲート電極５２において、閾値電圧（Ｖｔｈ）より小さい電圧まで印加電圧が下がると、チャネル領域が消滅して半導体装置１Ａはオフ状態（ターンオフ）に入る。しかし、ＩＧＢＴでは、オフ状態に入った際、蓄積されているキャリア（正孔）により、ＩＧＢＴが誤作動する場合がある。例えば、寄生のｎｐｎトランジスタ（ｎ＋形エミッタ領域４０／ｐ形ベース領域３０／ｎ形バリア領域２５）が素子として動作する場合がある。寄生ｎｐｎトランジスタが動作すると、いわゆるラッチアップが生じて、ゲート駆動が不能になり、ＩＧＢＴが破壊に至る場合もある。従って、ＩＧＢＴでは、ターンオフ後、素子内に蓄積された正孔を速やかにエミッタ電極１１に排出することが望ましい。
図１４（ａ）および図１４（ｂ）は、第１実施形態に係る半導体装置のターンオフ直後の動作の一例を表す模式的断面図である。
半導体装置１Ａにおいては、エミッタ領域４０の部分１１ｂの直下に拡散領域３１が設けられている。拡散領域３１は、エミッタ配置領域４０ａｒおよびコンタクト配置領域３２ａｒにおいて、Ｘ方向に連続的に延在している（図２）。
図１４（ａ）に表すエミッタ配置領域４０ａｒにおいては、ターンオフ直後において、正孔（ｈ）が不純物濃度が高く抵抗の低いｐ＋形の拡散領域３１に流入する（図１４（ａ）の矢印）。但し、ｐ＋形の拡散領域３１とエミッタ領域４０との接合部は、正孔（ｈ）にとってエネルギー障壁が形成されている。従って、エミッタ配置領域４０ａｒにおいては、正孔（ｈ）がエミッタ領域４０を介してエミッタ電極１１に排出される電流パスが形成され難くなる。しかし、拡散領域３１に流入された正孔（ｈ）は、拡散領域３１内を移動し、コンタクト領域３２にまで到達する。ここで、拡散領域３１内の正孔（ｈ）の移動とは、図のＸ方向における正孔移動である。そして、正孔（ｈ）は、コンタクト領域３２に接する拡散領域３１に達し、コンタクト領域３２に接するエミッタ電極１１に排出される。
一方、図１４（ｂ）に表すコンタクト配置領域３２ａｒにおいては、ターンオフ直後において、正孔（ｈ）がｐ＋形の拡散領域３１に流入する。拡散領域３１に流入された正孔（ｈ）は、その直上のｐ＋形のコンタクト領域３２を経由して、エミッタ電極１１に排出される（図１４（ｂ）の矢印）。
このように、半導体装置１Ａでは、エミッタ配置領域４０ａｒおよびコンタクト配置領域３２ａｒにおいて、ターンオフ直後に正孔（ｈ）が速やかにエミッタ電極１１に排出される。これにより、半導体装置１Ａでは、ターンオフ後の寄生ｎｐｎトランジスタの動作が抑制されて、ラッチアップが起き難くなる。その結果、半導体装置１Ａは、高い破壊耐量を有する。
ここで、エミッタ電極１１の部分１１ｂとベース領域３０との間の抵抗について考察する。
図１５（ａ）は、参考例に係る半導体装置の模式的断面図であり、図１５（ｂ）は、第１実施形態に係る半導体装置の模式的断面図である。
図１５（ａ）、（ｂ）には、コンタクト配置領域３２ａｒの断面が表されている。
図１５（ａ）に示す半導体装置１００には、拡散領域３１が設けられていない。従って、図１５（ａ）中に示された点Ｐ−Ｑ間の抵抗は、点Ｐ−Ｑ間に存在するベース領域３０の抵抗、コンタクト領域３２の抵抗、およびエミッタ電極１１の抵抗の直列抵抗になる。
一方、図１５（ｂ）に示す半導体装置１Ａには、拡散領域３１が設けられている。従って、図１５（ａ）中に示された点Ｐ−Ｑ間の抵抗は、点Ｐ−Ｑ間に存在するベース領域３０の抵抗、拡散領域３１の抵抗、コンタクト領域３２の抵抗、およびエミッタ電極１１の抵抗の直列抵抗になる。また、半導体装置１Ａにおいては、ベース領域３０の一部およびコンタクト領域３２の一部が拡散領域３１によって置き換えられている。ここで、拡散領域３１の抵抗率は、ベース領域３０の抵抗率よりも低い。
従って、半導体装置１Ａの点Ｐ−Ｑ間の抵抗は、半導体装置１００の点Ｐ−Ｑ間の抵抗よりも低くなる。これにより、半導体装置１Ａでは、ターンオフ直後において、正孔（ｈ）がベース領域３０、拡散領域３１、およびコンタクト領域３２を経由して、効率よくエミッタ電極１１に排出される。
また、電極５０は、エミッタ電極１１に接続されているため、オン状態およびオフ状態であっても、その電位が変動することなく安定な電位を維持する。
このように、第１実施形態によって、素子破壊し難く、信頼性の高い半導体装置１Ａが提供される。
また、本実施例において、ｎ型のバリア領域２５はなくてもよい。バリア領域２５がなくても上述と同様の効果が得られる。
（第１実施形態の変形例）
図１６（ａ）および図１６（ｂ）は、第１実施形態の変形例に係る半導体装置の模式的断面図である。
図１６（ａ）には、Ｘ１−Ｘ１’線の位置での断面が表され、図１６（ｂ）には、Ｘ２−Ｘ２’線の位置での断面が表されている。
半導体装置１Ｂは、半導体装置１Ａの構成要素を有する。但し、半導体装置１Ｂにおいては、エミッタ電極１１の部分１１ｂが半導体装置１Ａのエミッタ電極の部分１１ｂに比べてさらにコレクタ側に延在している。例えば、半導体装置１Ｂのエミッタ電極１１の部分１１ｂは、拡散領域３１に接している。
このような構造であれば、点Ｐ−Ｑ間の抵抗が半導体装置１Ａの点Ｐ−Ｑ間の抵抗に比べてさらに低くなる。従って、正孔（ｈ）のエミッタ電極１１への排出効率は、半導体装置１Ａに比べてさらに増加する。つまり、半導体装置１Ｂによれば、寄生ｎｐｎトランジスタの動作が半導体装置１Ａに比べてさらに抑制される。その結果、半導体装置１Ｂは、半導体装置１Ａに比べてさらに高い破壊耐量を有する。
また、本実施例において、ｎ型のバリア領域２５はなくてもよい。バリア領域２５がなくても上述と同様の効果が得られる。
（第２実施形態）
図１７（ａ）〜図１７（ｃ）は、第２実施形態に係る半導体装置の模式的断面図である。
図１８は、第２実施形態に係る半導体装置の模式的平面図である。
図１７（ａ）には、図１８のＸ１−Ｘ１’線における断面が表され、図１７（ｂ）には、図１８のＸ２−Ｘ２’線における断面が表され、図１７（ｃ）には、図１８のＸ３−Ｘ３’線における断面が表されている。図１８には、図１７（ａ）〜図１７（ｃ）のＡ−Ａ’線における断面を上面視した状態が表されている。
半導体装置２Ａは、例えば、コレクタ電極１０と、エミッタ電極１１と、を備える。コレクタ電極１０とエミッタ電極１１との間には、ｐ＋形のコレクタ領域２２、ｎ形のバッファ領域２１、ｎ−形のベース層２０、ｐ形のベース領域３０、ｎ＋形のエミッタ領域４０、ｐ＋形のコンタクト領域３２、電極５０、ゲート電極５２、および層間絶縁膜６０が設けられている。
図１７（ａ）〜図１７（ｃ）には、上述したｎ形のバリア領域２５が表示されていない。半導体装置２Ａにはバリア領域２５を設けてもよい。
半導体装置２Ａにおいては、ベース層２０は、コレクタ電極１０とエミッタ電極１１との間に設けられている。コレクタ領域２２は、ベース層２０とコレクタ電極１０との間に設けられている。バッファ領域２１は、コレクタ領域２２とベース層２０との間に設けられている。ベース領域３０は、ベース層２０とエミッタ電極１１との間に設けられている。
第２実施形態において、エミッタ電極１１は、部分１１ａと、部分１１ｂ（図１７（ａ）、（ｂ））と、部分１１ｃ（図１７（ｃ））と、を有している。部分１１ｂおよび部分１１ｃは、部分１１ａからコレクタ電極１０の側に延在している。部分１１ｃの厚さは、部分１１ｂの厚さよりも薄い。部分１１ａ、部分１１ｂ、および部分１１ｃは、同じ材料で構成された一体的な部位であってもよく、それぞれが異なる材料で構成された部位であってもよい。
また、第２実施形態において、エミッタ領域４０は、第１領域４０ａ（図１７（ａ）、（ｂ））と、第２領域４０ｂ（図１７（ｃ））と、を有する。このエミッタ領域４０は、ベース領域３０とエミッタ電極１１との間に設けられている。第１領域４０ａと第２領域４０ｂとは一体になっている。
また、第２実施形態において、電極５０は、第１電極部５０ａ（図１７（ａ）、（ｂ））と、第２電極部５０ｂ（図１７（ｃ））と、を有している。電極５０は、コレクタ電極１０と、エミッタ電極１１の部分１１ｂおよび部分１１ｃと、の間に位置している。第１電極部５０ａと第２電極部５０ｂとは一体になっている。
半導体装置２Ａの上層の構造を、図１７（ａ）に表すＸ１−Ｘ１’断面と、図１７（ｂ）に表すＸ２−Ｘ２’断面と、図１７（ｃ）に表すＸ３−Ｘ３’断面と、図１７（ｄ）に表すＸ４−Ｘ４’断面と、に分けて説明する。なお、同じ部材については、適宜その説明を省略する場合がある。
まず、図１７（ａ）に表すＸ１−Ｘ１’断面から説明する。
Ｘ１−Ｘ１’断面においては、エミッタ領域４０の第１領域４０ａがベース領域３０と、エミッタ電極１１の部分１１ｂと、に接している。例えば、エミッタ領域４０の第１領域４０ａの側部４０ｗがエミッタ電極１１の部分１１ｂに接続されている。なお、エミッタ電極１１の部分１１ｂの下部１１ｂｂは、コンタクト領域３２に接している。
電極５０の第１電極部５０ａは、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間に位置している。第１電極部５０ａの上面５０ｕは、エミッタ領域４０の上面４０ｕよりも低い位置にある。第１電極部５０ａは、ベース層２０、ベース領域３０、およびコンタクト領域３２に、絶縁膜５１を介して接している。第１電極部５０ａは、エミッタ電極１１の部分１１ｂに接続されている。
ゲート電極５２は、電極５０の第１電極部５０ａの横に配置され、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間には位置していない。ゲート電極５２は、ベース層２０、ベース領域３０、およびエミッタ領域４０に、ゲート絶縁膜５３を介して接している。
コンタクト領域３２は、ベース領域３０と、エミッタ電極１１の部分１１ｂとの間に設けられている。コンタクト領域３２は、絶縁膜５１に接している。コンタクト領域３２は、エミッタ電極１１の部分１１ｂの直下に位置している。
層間絶縁膜６０は、ゲート電極５２とエミッタ電極１１との間、およびエミッタ領域４０とエミッタ電極１１との間に設けられている。
図１７（ｂ）に表すＸ２−Ｘ２’断面について説明する。
Ｘ２−Ｘ２’断面においては、エミッタ領域４０の第１領域４０ａがベース領域３０と、エミッタ電極１１の部分１１ｂと、に接している。例えば、エミッタ領域４０の第１領域４０ａは、その側部４０ｗがエミッタ電極１１の部分１１ｂに接続されている。エミッタ電極１１の部分１１ｂの下部１１ｂｂは、ベース領域３０に接している。
電極５０の第１電極部５０ａは、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間に位置している。第１電極部５０ａの上面５０ｕは、エミッタ領域４０の上面４０ｕよりも低い位置にある。第１電極部５０ａは、ベース層２０、およびベース領域３０に、絶縁膜５１を介して接している。第１電極部５０ａは、エミッタ電極１１の部分１１ｂに接続されている。
ゲート電極５２は、第１電極部５０ａの横に配置され、コレクタ電極１０と、エミッタ電極１１の部分１１ｂとの間には位置していない。ゲート電極５２は、ベース層２０、ベース領域３０、およびエミッタ領域４０に、ゲート絶縁膜５３を介して接している。
図１７（ｃ）に表すＸ３−Ｘ３’断面について説明する。
Ｘ３−Ｘ３’断面においては、エミッタ領域４０の第２領域４０ｂがベース領域３０と、エミッタ電極１１の部分１１ｃと、に接している。例えば、エミッタ領域４０の第２領域４０ｂの上面４０ｕがエミッタ電極１１の部分１１ｃに接続されている。
電極５０の第２電極部５０ｂは、コレクタ電極１０と、エミッタ電極１１の部分１１ｃとの間に位置している。第２電極部５０ｂの上面５０ｕは、エミッタ領域４０の上面４０ｕと同じ高さに位置している。つまり、第１電極部５０ａの高さと第２電極部５０ｂの高さとは、異なり、第２電極部５０ｂの高さが第１電極部５０ａの高さよりも低くなっている。第２電極部５０ｂは、ベース層２０、ベース領域３０、およびエミッタ領域４０の第２領域４０ｂに、絶縁膜５１を介して接している。第２電極部５０ｂは、エミッタ電極１１の部分１１ｃに接続されている。
ゲート電極５２は、第２電極部５０ｂの横に配置され、コレクタ電極１０と、エミッタ電極１１の部分１１ｃとの間には位置していない。ゲート電極５２は、ベース層２０、ベース領域３０、およびエミッタ領域４０に、ゲート絶縁膜５３を介して接している。
半導体装置２Ａの構造を、図１８に表す平面図を用いて説明する。
図１８に表すように、電極５０およびゲート電極５２は、例えば、Ｘ方向に延在している。電極５０およびゲート電極５２は、Ｙ方向に交互に配列されている。電極５０とゲート電極５２とによって挟まれたエミッタ電極１１の部分１１ｂおよびコンタクト領域３２もＸ方向に延在している。
また、エミッタ領域４０の第２領域４０ｂとコンタクト領域３２とは、Ｘ方向において交互に配列されている。上述したように、エミッタ領域４０は、第１領域４０ａと第２領域４０ｂとを有している。コンタクト領域３２は、エミッタ領域４０に接している。
半導体装置２Ａにおいては、コレクタ電極１０にエミッタ電極１１よりも高い電位が印加され、ゲート電極５２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜５３に沿ったベース領域３０にチャネル領域が形成されて半導体装置２Ａがオン状態になる。
オン状態では、エミッタ領域４０（４０ａ、４０ｂ）からベース領域３０に電子が注入されて、ベース層２０、バッファ領域２１、コレクタ領域２２、コレクタ電極１０の順に電子電流が流れる。一方、コレクタ領域２２からはバッファ領域２１に正孔が注入されて、バリア領域２５、ベース層２０、ベース領域３０、コンタクト領域３２もしくはエミッタ領域４０、エミッタ電極１１の順に正孔電流が流れる。
半導体装置２Ａにおいては、エミッタ領域４０がエミッタ側の全域に設けられていない。例えば、半導体装置２Ａにおいては、ベース領域３０の上に、エミッタ領域４０の第２領域４０ｂとコンタクト領域３２とがＸ方向に交互に設けられている。また、隣り合うゲート電極５２間に配置された電極５０は、ゲート電極として機能していない。つまり、半導体装置２Ａでは、チャネル密度が適宜調整されて、オン状態におけるエミッタ／コレクタ間を通電する電流が素子破壊に至らないように飽和電流値が制御されている。
また、半導体装置２Ａにおいては、エミッタ領域４０の第１領域４０ａがエミッタ電極１１に接し、さらにエミッタ領域４０の第２領域４０ｂもエミッタ電極１１に接している。例えば、エミッタ領域４０の第１領域４０ａの側部４０ｗがエミッタ電極１１に接し、第２領域４０ｂの上面４０ｕがエミッタ電極１１に接している。
従って、半導体装置２Ａにおいては、エミッタ領域４０の第１領域４０ａの側部４０ｗのみがエミッタ電極１１に接している構造に比べて、エミッタ領域４０とエミッタ電極１１との電気的接触性が向上する。すなわち、エミッタ領域４０とエミッタ電極１１との接触抵抗がより減少する。
一方、ゲート電極５２に閾値電圧より小さい電圧が印加されると、チャネル領域が消滅して半導体装置２Ａはオフ状態に入る。上述したように、ＩＧＢＴでは、ターンオフ状態に入った際に蓄積されているキャリアがＩＧＢＴ内に滞留して、ＩＧＢＴが誤作動する場合がある。しかし、以下に示す動作によって、誤動作を回避している。
図１９は、第２実施形態に係る半導体装置のターンオフ直後の動作の一例を表す模式的断面図である。
ここで、図１９は、図１７（ａ）に対応している。
半導体装置２Ａにおいては、エミッタ領域４０の部分１１ｂの直下にコンタクト領域３２が設けられている。
図１９においては、ターンオフ直後において、正孔（ｈ）がコンタクト領域３２に流入する（図１９の矢印）。そして、コンタクト領域３２に流入された正孔（ｈ）は、コンタクト領域３２を経由して、その直上のエミッタ電極１１に排出される。
このように、半導体装置２Ａでは、ターンオフ直後に正孔（ｈ）がエミッタ電極１１に速やかに排出される。これにより、半導体装置２Ａでは、ターンオフ後の寄生ｎｐｎトランジスタの動作が抑制されて、ラッチアップが起き難くなる。その結果、半導体装置２Ａは、高い破壊耐量を有する。
また、電極５０は、エミッタ電極１１に接続されているため、オン状態およびオフ状態において、その電位が変動することなく安定な電位を維持する。
このように、第２実施形態によって信頼性の高い半導体装置２Ａが提供される。
（第２実施形態の第１変形例）
図２０（ａ）〜図２０（ｃ）は、第２実施形態の第１変形例に係る半導体装置の模式的断面図である。
ここで、図２０（ａ）〜図２０（ｃ）の各図の断面の位置は、順に、図１７（ａ）〜図１７（ｃ）の各図の断面の位置に対応している。
半導体装置２Ｂにおいては、コレクタ電極１０と電極５０との間の距離ｄ１と、コレクタ電極１０とゲート電極５２との間の距離ｄ２と、が異なっている。例えば、距離ｄ１は、距離ｄ２に比べて短い。
このような構造によれば、ゲート電極５２の下端よりも電極５０の下端に電界が集中し易くなり、アバランシェがゲート電極５２の下端に比べて電極５０の下端で優先的に起きる。そして、電極５０の直上には、エミッタ電極１１の部分１１ａおよび部分１１ｂが位置している。
従って、アバランシェによって発生したキャリア（例えば、正孔）は、エミッタ電極１１の部分１１ａおよび部分１１ｂを経由してさらに効率よく排出される。これにより、半導体装置２Ｂの破壊耐量は、半導体装置２Ａに比べてさらに向上する。
（第２実施形態の第２変形例）
図２１（ａ）〜図２１（ｃ）は、第２実施形態の第２変形例に係る半導体装置の模式的断面図である。
ここで、図２１（ａ）〜図２１（ｃ）の各図の断面の位置は、順に、図１７（ａ）〜図１７（ｃ）の各図の断面の位置に対応している。
半導体装置２Ｃにおいては、図２１（ｂ）に表す断面においても、コンタクト領域３２がベース領域３０とエミッタ電極１１との間に設けられている。
従って、ターンオフ直後においては、正孔（ｈ）を、図２１（ｂ）に表すコンタクト領域３２からもエミッタ電極１１に排出することができる。これにより、半導体装置２Ｃは、さらに高い破壊耐量を有する。なお、コレクタ電極１０と電極５０との間の距離ｄ１と、コレクタ電極１０とゲート電極５２との間の距離ｄ２と、は同じでもよい。
（第２実施形態の第３変形例）
図２２（ａ）〜図２２（ｃ）は、第２実施形態の第３変形例に係る半導体装置の模式的断面図である。
ここで、図２２（ａ）〜図２２（ｃ）の各図の断面の位置は、順に、図１７（ａ）〜図１７（ｃ）の各図の断面の位置に対応している。
半導体装置２Ｄにおいては、図２２（ｃ）に表す断面において、コンタクト領域３２がベース領域３０と、エミッタ電極１１の部分１１ｃとの間に設けられている。例えば、コンタクト領域３２がベース領域３０とエミッタ領域４０の第２領域４０ｂとの間に設けられている。つまり、コンタクト領域３２は、Ｘ方向に連続して延在している。
従って、ターンオフ直後においては、正孔（ｈ）を、図２２（ａ）〜図２２（ｃ）に表すコンタクト領域３２を経由してエミッタ電極１１に排出することができる。これにより、半導体装置２Ｄは、さらに高い破壊耐量を有する。なお、コレクタ電極１０と電極５０との間の距離ｄ１と、コレクタ電極１０とゲート電極５２との間の距離ｄ２と、は同じでもよい。
実施形態は、ＩＧＢＴからコレクタ側のコレクタ領域２２を取り除き、ＩＧＢＴをパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とする構造も含む。ここで、ＩＧＢＴをパワーＭＯＳＦＥＴにした場合、上述したコレクタは、ドレインと読み替えられ、エミッタは、ソースと読み替えられる。
上記の実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合の他に、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ、２Ａ、２Ｂ、２Ｃ、２Ｄ、１００ 半導体装置、 １０ コレクタ電極、 １０ｒ 裏面、 １１ エミッタ電極、 １１ａ 部分、 １１ｂ 部分、 １１ｃ 部分、 １１ｂｂ 下部、 １１ｂｗ 側部、 ２０ ベース層、 ２０ｒ 裏面、 ２１ バッファ領域、 ２２ コレクタ領域、 ２５ バリア領域、 ２５ｕ 上面、 ３０ ベース領域、 ３１ 拡散領域、 ３２ コンタクト領域、 ３２ａｒ コンタクト配置領域、 ３２ｕ 上面、 ３２ｗ 側部、 ４０ エミッタ領域、 ４０ａ 第１領域、 ４０ｂ 第２領域、 ４０ａｒ エミッタ配置領域、 ４０ｕ 上面、 ４０ｗ 側部、 ５０ 電極、 ５０ａ 第１電極部、 ５０ｂ 第２電極部、 ５０ｕ 上面、 ５１ 絶縁膜、 ５２ ゲート電極、 ５２ｕ 上面、 ５３ ゲート絶縁膜、 ５５ 絶縁膜、 ６０ 層間絶縁膜、 ９０ マスク層、 ９１ トレンチ、 ９２ マスク層、 ９３ マスク層、 ９４ 構造体、 ９５ トレンチ、 ９５ｂ 底部

Claims (10)

  1. 第１電極と、
    前記第１電極側に延在した部分と、を有する第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記部分に接する第１導電形の第２半導体領域と、
    前記第１電極と前記部分との間に位置し、前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に第１絶縁膜を介して接し、前記部分に接続された第３電極と、
    前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に第２絶縁膜を介して接する第４電極と、
    前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第１半導体領域よりも高い不純物濃度を有する第２導電形の第３半導体領域と、
    を備えた半導体装置。
  2. 前記第３半導体領域と前記部分との間に前記第２半導体領域が設けられている請求項１に記載の半導体装置。
  3. 前記部分は、前記第３半導体領域に接している請求項１または２に記載の半導体装置。
  4. 前記第１半導体領域と前記第２電極との間に設けられ、前記部分に接し、前記第１半導体領域よりも高い不純物濃度を有する第２導電形の第４半導体領域をさらに備え、
    前記第２半導体領域と前記第４半導体領域とは、前記第１電極から前記第２電極に向かう方向に対し交差する方向に交互に配列され、
    前記第３半導体領域は、前記交互に配列された方向に連続的に延在している請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１半導体層と前記第１電極との間に第２導電形の第５半導体領域をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１電極と、
    前記第１電極側に延在した第１部分と前記第１部分に比べて厚さが薄い第２部分とを有する第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第１部分および前記第２部分に接続された第１導電形の第２半導体領域と、
    前記第１電極と、前記第１部分および第２部分と、の間に設けられ、前記第１半導体層および前記第１半導体領域に第１絶縁膜を介して接し、前記第１部分および前記第２部分に接続された第３電極と、
    前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に第２絶縁膜を介して接する第４電極と、
    前記第１半導体領域と前記第１部分との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第２導電形の第３半導体領域と、
    を備えた半導体装置。
  7. 前記第３半導体領域は、前記第１半導体領域と前記第２部分との間に設けられている請求項６に記載の半導体装置。
  8. 前記第１電極と前記第３電極との間の距離と、前記第１電極と前記第４電極との間の距離と、が異なる請求項６または７に記載の半導体装置。
  9. 前記第１半導体層と前記第１電極との間に第２導電形の第５半導体領域をさらに備えた請求項６〜８のいずれか１つに記載の半導体装置。
  10. 第１導電形の半導体層の表層に第２導電形の第１半導体領域が設けられ、前記第１半導体領域の表層に第１導電形の第２半導体領域が選択的に設けられ、前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に第１絶縁膜を介して接する第３電極と、前記第１半導体層、前記第１半導体領域、および前記第２半導体領域に第２絶縁膜を介して接する第４電極と、が設けられた構造体を準備する工程と、
    前記第４電極、前記第２絶縁膜、および前記第４電極を挟む前記第２半導体領域の一部を覆い、前記第３電極、前記第１絶縁膜、および前記一部以外の前記第２半導体領域の部分を開口する層間絶縁膜を、前記第２半導体領域の上および前記第４電極の上に形成する工程と、
    前記層間絶縁膜から開口された前記第３電極、前記第１絶縁膜、および前記第２半導体領域の前記部分をエッチングし、前記第３電極、前記第１絶縁膜、および前記第２半導体領域の前記部分を底部とするトレンチを形成する工程と、
    第２導電形の不純物元素を前記トレンチを介して前記半導体層の側に導入し、前記第１半導体領域と前記第２半導体領域との間に第２導電形の第３半導体領域を形成する工程と、
    を備えた半導体装置の製造方法。
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