JP2015146410A - ガラスインターポーザー基板、ガラスインターポーザー基板の製造方法 - Google Patents

ガラスインターポーザー基板、ガラスインターポーザー基板の製造方法 Download PDF

Info

Publication number
JP2015146410A
JP2015146410A JP2014019390A JP2014019390A JP2015146410A JP 2015146410 A JP2015146410 A JP 2015146410A JP 2014019390 A JP2014019390 A JP 2014019390A JP 2014019390 A JP2014019390 A JP 2014019390A JP 2015146410 A JP2015146410 A JP 2015146410A
Authority
JP
Japan
Prior art keywords
hole
base layer
diameter
interposer substrate
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014019390A
Other languages
English (en)
Other versions
JP6273873B2 (ja
Inventor
英範 吉岡
Hidenori Yoshioka
英範 吉岡
陽一 三浦
Yoichi Miura
陽一 三浦
関口 毅
Takeshi Sekiguchi
関口  毅
梅田 和夫
Kazuo Umeda
和夫 梅田
健史 下村
Takeshi Shimomura
健史 下村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2014019390A priority Critical patent/JP6273873B2/ja
Publication of JP2015146410A publication Critical patent/JP2015146410A/ja
Application granted granted Critical
Publication of JP6273873B2 publication Critical patent/JP6273873B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Laser Beam Processing (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】貫通導体の信頼性を向上することができるガラスインターポーザー基板およびその製造方法を提供すること。
【解決手段】第1面と該第1面と反対の側の第2面とを有し、第1面から第2面に貫通する孔が設けられ、該孔の第1面における径である第1の径が該孔の前記第2面における径である第2の径よりも大きく、かつ、該孔が第1面と第2面との間のいずれかの位置で径が極小値をもつような孔であり、該極小値である第3の径が第1の径よりも小さい、ガラス製の基層と、基層の孔の内部に位置する、導電性組成物でできた縦方向導電体と、基層の第1面および第2面に連なる面である縦方向導電体の上下面に接触して設けられた導体とを具備する。
【選択図】図1

Description

本発明は、電子デバイスの端子配置密度を変換するための基板である、少なくともガラス層を含んだガラスインターポーザー基板およびその製造方法に係り、特に、ガラス層に貫通導体を有するガラスインターポーザー基板およびその製造方法に関する。
近年、半導体チップ部品を大型の配線基板(マザーボード)に実装する簡便化のため、端子配置を粗ピッチに変換するインターポーザー基板に半導体チップが取り付けられた形態の電子デバイスが多く用いられている。インターポーザー基板は端子配置密度の変換が主たる機能であるものの、同時に、半導体チップ自体と配線基板との熱膨張率の違いから生じるストレスの緩和にも活用できる。
半導体はその素材としてシリコンが主であり、一方配線基板の素材にはエポキシ樹脂などの有機材料が多く用いられているため熱膨張率の違いが大きく、直に実装している場合には、電気的機械的に接続するための部材にせん断方向の大きなストレスが生じ信頼性に影響する。そこで、インターポーザー基板を介在させることにより、熱膨張率の点で半導体チップと配線基板とが緩衝される。
一例であるインターポーザー基板として、基板材料に有機材料ではなく半導体チップと同様のシリコンを素材とするものが存在する。シリコン素材の場合、貫通導体を含め微細な配線の形成方法として半導体製造プロセスで培った技術を活用できるため有用性が大きい。しかしながら、有機材料と比較してコスト的に不利であるため利用拡大には限界があると考えられる。
その点で、シリコンと同じく無機材料であるガラスを基板材料とするインターポーザー基板は素材コスト的に非常に安く有望と考えられる。ガラスを利用する場合の留意点としては、シリコンに適用している加工技術がほぼ活用できない点が挙げられる。さらに、貫通導体を構成するための貫通孔に充填する導電材料や貫通孔自体についてもコストや信頼性を考慮したものにする点が挙げられる。ガラス層に貫通導体を有する配線板の一例として下記の先行技術に開示されたものがある。
WO2005/034594号公報
本発明は、上記の事情を考慮してなされたもので、電子デバイスの端子配置密度を変換するための基板であって少なくともガラス層を含んだガラスインターポーザー基板およびその製造方法において、貫通導体の信頼性を向上することができるガラスインターポーザー基板およびその製造方法を提供することを目的とする。
上記の課題を解決するため、本発明の一態様であるガラスインターポーザー基板は、第1面と該第1面と反対の側の第2面とを有し、前記第1面から前記第2面に貫通する孔が設けられ、該孔の前記第1面における径である第1の径が該孔の前記第2面における径である第2の径よりも大きく、かつ、該孔が前記第1面と前記第2面との間のいずれかの位置で径が極小値をもつような孔であり、該極小値である第3の径が前記第1の径よりも小さい、ガラス製の基層と、前記基層の前記孔の内部に位置する、導電性組成物でできた縦方向導電体と、前記基層の前記第1面および前記第2面に連なる面である前記縦方向導電体の上下面に接触して設けられた導体とを具備する。
すなわち、このインターポーザー基板は、その有するガラス製の基層に設けられた孔の径に特徴があり、さらにこの孔の内部に特に導電性組成物を位置させて縦方向導電体とした点に特徴がある。まず、基層に設けられた孔は、第1面における径が第2面における径より大きくなっている。これにより、大きな径となっている第1面から導電性組成物を充填しようとするとき、適正のある形状になっている。充填性が悪いと縦方向導電体(貫通導体)の形状的な信頼性が劣化するがこれを効果的に防止できる。
また、この孔は、第1面と第2面との間のいずれかの位置で径が極小値をもつような孔になっている。このようにすることで、導電性組成物が充填されこれが硬化収縮した後も、孔からの脱落を確実に防止できる。すなわち、貫通する孔が単純なテーパ形状とは異なる孔になっており、これにより、導電性組成物が、孔径の極小値を有する位置の上下で孔の内壁で支えられ抜け落ちない。したがって、抜け落ちによる不良を大幅に改善し、縦方向導電体(貫通導体)の形成信頼性を向上できる。
また、本発明の別の態様であるインターポーザー基板の製造方法は、ガラス製の基層に対して、所定の第1のパワーを有するレーザ光を表面の側から照射して裏面の側に第1のレーザ加工くぼみを形成する工程と、前記基層に対して、前記第1のパワーより弱い第2のパワーを有するレーザ光を前記表面の側から照射してレーザ加工を行い、前記第1のレーザ加工くぼみを深くした第2のレーザ加工くぼみを形成する工程と、前記基層に対して、前記第1のパワーより弱くかつ前記第2のパワーより強い第3のパワーを有するレーザ光を前記表面の側から照射してレーザ加工を行い、前記第2のレーザ加工くぼみを前記裏面に貫通させた貫通孔を形成する工程と、前記基層の前記貫通孔の内壁面をフッ酸処理して平滑化面を形成する工程と、前記平滑化面を有する前記基層の前記貫通孔内に、該基層の前記裏面の側から導電性組成物を充填して縦方向導電体を形成する工程と、前記基層の前記表面および前記裏面に連なる面である前記縦方向導電体の上下面に接触するように導体を設ける工程とを具備する。
この製造方法は、上記のインターポーザー基板を製造するためのひとつの態様である。この製造方法では、ガラス製の基層に対して、少なくとも3段階のレーザ加工がなされ、これにより、裏面における径が表面における径よりも大きく、かつ、裏面と表面との間のいずれかの位置で径が極小値をもつような貫通孔が形成できる。貫通孔の形成後、その内壁面を平滑化し、続いて裏面の側から導電性組成物を充填して縦方向導電体を形成し、さらに基層の表面および裏面に連なる面である縦方向導電体の上下面に接触するように導体を設ける。
また、本発明のさらに別の態様であるインターポーザー基板の製造方法は、ガラス製の基層に対してレーザ光を照射して貫通孔を形成する工程と、前記貫通孔を有する前記基層に対して、該基層の一方の面の側に接し他方の面に達しない深さのフッ酸浴を所定の第1の時間が経過するまで行い、前記一方の面から前記貫通孔の深さ中途までの該貫通孔の径を拡げる工程と、前記一方の面から前記貫通孔の深さ中途まで該貫通孔の径が拡げられた前記基層に対して、該基層の前記他方の面に接し前記一方の面に達しない深さのフッ酸浴を前記第1の時間より短い第2の時間が経過するまで行い、前記他方の面から前記貫通孔の深さ中途までの該貫通孔の径を拡げる工程と、前記一方の面および前記他方の面から前記貫通孔の径が拡げられた前記基層の該貫通孔内に、該基層の前記一方の面の側から導電性組成物を充填して縦方向導電体を形成する工程と、前記基層の前記一方の面および前記他方の面に連なる面である前記縦方向導電体の上下面に接触するように導体を設ける工程とを具備する。
この製造方法は、上記のインターポーザー基板を製造するための別の態様である。この製造方法では、まず、基層に対して、下穴として、レーザ加工で貫通孔を形成する。そして、基層の一方の面の側に接し他方の面に達しない深さのフッ酸浴を所定の時間が経過するまで行い、一方の面から貫通孔の深さ中途までの貫通孔の径を拡げる。続いて、基層の他方の面に接し一方の面に達しない深さのフッ酸浴を上記より短い時間が経過するまで行い、他方の面から貫通孔の深さ中途までの貫通孔の径を拡げる。これにより、一方の面における径が他方の面における径よりも大きく、かつ、一方の面と他方の面との間のいずれかの位置で径が極小値をもつような貫通孔が形成できる。貫通孔の形成後、一方の面の側から導電性組成物を充填して縦方向導電体を形成し、さらに基層の表面および裏面に連なる面である縦方向導電体の上下面に接触するように導体を設ける。
本発明によれば、電子デバイスの端子配置密度を変換するための基板であって少なくともガラス層を含んだガラスインターポーザー基板およびその製造方法において、貫通導体の信頼性を向上することができる。
一実施形態であるインターポーザー基板の構成を模式的に示す断面図。 図1に示したインターポーザー基板の製造過程を示す工程図。 図2の続図であって、図1に示したインターポーザー基板の製造過程を示す工程図。 図2、図3に示したものとは異なる、図1に示したインターポーザー基板の製造過程を示す工程図。 別の実施形態であるインターポーザー基板の構成を模式的に示す断面図。 図1、図5中に示したガラス基層11に代えて使用することができるガラス基層の一例(貫通孔形状の一例)を示す模式的な断面図。 図6に示したものとは異なる、図1、図5中に示したガラス基層11に代えて使用することができるガラス基層の一例(貫通孔形状の一例)を示す模式的な断面図。 図6、図7に示したものとは異なる、図1、図5中に示したガラス基層11に代えて使用することができるガラス基層の一例(貫通孔形状の一例)を示す模式的な断面図。
本発明の実施態様として、前記基層が、前記孔における前記第3の径を有する位置が、該基層の前記第1面と前記第2面との中間位置からみて前記第2の面の側に配置されている基層である、とすることができる。このような孔形状は、導電性組成物の充填性という意味でより良好な形状である。
また、実施態様として、前記基層が、前記孔における前記第3の径を有する位置が、該基層の前記第1面と前記第2面との中間位置からみて前記第1の面の側に配置されている基層である、とすることができる。このような孔形状は、導電性組成物の硬化収縮後の脱落を防止することに関してより良好な形状である。
また、実施態様として、前記基層が、前記孔における前記第3の径を有する位置前後での径の変化が滑らかにされている基層である、とすることができる。これは、基層がガラス製の単一の層でできている場合に特徴的な態様である。単一の層であるため(つまり貼り合わせの層でないため)、孔の径の変化がその貫通方向に滑らかになるように容易に加工され得る。
また、実施態様として、前記基層の前記孔が、前記第1面において、前記第1面から深さ方向に径が小さくなる孔である、とすることができる。このように孔が、特に第1面において、その深さ方向に径が小さくなる孔になっている場合、ペースト状物体を導き入れ易い開口形状となるため、導電性組成物の充填性はさらによくなる。
また、実施態様として、前記基層の前記孔が、前記第2面において、前記第2面から深さ方向に径が小さくなる孔である、とすることができる。このように孔が、特に第2面において、その深さ方向に径が小さくなる孔になっている場合、導電性組成物が抜け落ちないように孔の内壁で支えられる効果が増強される。したがって、縦方向導電体(貫通導体)の形成信頼性をさらに向上できる。
また、実施態様として、前記基層の前記孔の内壁面と前記縦方向導電体との間に隙間が形成されている、とすることができる。これは、縦方向導電体を導電性組成物により形成した場合に生じる導電性組成物の硬化収縮をそのまま放置した態様である。隙間があっても縦方向導電体としての機能性に問題はない。
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、一実施形態であるインターポーザー基板の構成を模式的に示す断面図である。同図に示すように、このインターポーザー基板は、ガラス基層11、樹脂層(配線層間絶縁層)12、13、14、15、ビアホール内めっきビア21a、21c、22a、22c、配線パターン21b、21d、22b、22d、ニッケル金めっき層22e、縦方向導電体(貫通導体)31、はんだレジスト(保護膜)41、42、はんだボール51を有する。
概略として、このインターポーザー基板は、図示上面にあるニッケル金めっき層22eの部分を接続ランドに利用して半導体チップ(不図示)が例えばフリップチップボンディングにより実装され、一方、図示下面にあるはんだボール51を使用して他のより大型の樹脂製配線基板(不図示)に全体が表面実装され得る構成である。ニッケル金めっき層22eを有するランドの配置ピッチは半導体チップの端子(不図示)のそれに合わせて狭ピッチであり、はんだボール51は、これより広いピッチで配置されている。インターポーザー基板により、狭端子ピッチの半導体チップ部品の、大型の配線基板(マザーボードなど)への実装が簡便化される。
ニッケル金めっき層22eを有する接続ランドは、電気的に、配線パターン22d、ビアホール内めっきビア22c、配線パターン22b、ビアホール内めっきビア22a、縦方向導電体31、ビアホール内めっきビア21a、配線パターン21b、ビアホール内めっきビア21c、配線パターン21dを経て、はんだボール51に導通している。
以上の縦方向および横方向の導体部分が存在する一方、ガラス基層11、樹脂層12〜15、はんだレジスト41、42は絶縁体であり、これらの積層構成により、上記の導体をそれぞれ図示するように所望に配置させる(あるいは保護する)ことができる。絶縁体のうち、ガラス基層11は、その名称のとおりガラスを使用したコア層に相当する層であり、樹脂素材よりも熱膨張率が相当に小さいことにより、このインターポーザー基板に関わる半導体チップ(不図示)と配線基板(不図示)との熱膨張率の違いで生じるストレスを大きく軽減させることができる。
ガラス基層11を貫通して設けられた縦方向導電体31は、ガラス基層11に貫通形成されたビア孔11a内に配置させた、導電性組成物による導体である。そして、特に、このガラス基層11に貫通形成されたビア孔11aの縦断面形状が、図示するような形状にされていることで、インターポーザー基板で考えられる信頼性劣化のうちの、縦方向導電体31に起因する信頼性の劣化が大きく改善されている。なお、導電性組成物は、熱硬化性樹脂中に微細な金属粒子(例えば銀粒子)が分散され全体として導電性を有する、よく知られた組成物である。
ビア孔11aは、少なくとも、形状的に以下のような条件を有している。すなわち、ビア孔11aの、ガラス基層11の下面(第1面)における径が、ビア孔11aの、ガラス基層11の上面(第2面)における径よりも大きく、かつ、下面と上面との間のいずれかの位置で径が極小値をもち(「くびれ」があるとも言い得る)、かつ、この極小値が下面での径よりも小さくなっている。なお、ビア孔11aについては、その大きな径を有する側がはんだボール51のある側に向けられるようなガラス基層11の配置になっている。これは、すでに述べた点から一般に、ニッケル金めっき層22eのある側よりはんだボール51のある側の方が、導体形成に必要な細密性が粗になるのでこれへの整合性のためである。
ビア孔11aにおいて下面での径が上面での径より大きくなっていれば、大きな径になっている図示下面からペースト状の導電性組成物を充填しようとするとき、その充填性の点で非常に好ましい。これは、ビア孔11a内において、充填時にブラインドになるような領域がほぼ作られず、また、下面の側から内側へ向けてペーストを自然に導き入れる形状になっているためである。充填性が悪いと縦方向導電体31の形状的な信頼性が劣化するがこれを効果的に防止している。
また、ビア孔11aにおいて下面と上面との間のいずれかの位置で径が極小値をもつことによれば、以下の効果がある。導電性組成物は、上記のようなビア孔11aへの充填後、乾燥工程で乾燥されさらに熱硬化されるため、硬化収縮が生じる(図示ではこの点を加味して縦方向導電体31を描いている)。上記のように極小値の径をもつビア孔11aであれば、導電性組成物が硬化収縮した後も、ビア孔11aからのその脱落を確実に防止できる。これは、硬化した導電性組成物が、極小値の径を有する位置の上下において孔の内壁面により面状に支えられるためである。すなわち、下面と上面との間で極小値の径を持たないテーパ形状とは異なり、製造途上での抜け落ちによる不良を大幅に改善でき、縦方向導電体31の形成信頼性を大きく向上できる。
なお、ビア孔11aの径の極小値は、図示するように、ガラス基層11の上面での小の径よりもさらに小さくなることが普通であるが、必ずしも上面での径より小さくなるばかりではなく、少なくとも下面での大の径より小さく構成した場合であっても、上記の2つの大きな効果を得ることができる。このような例としては図8に示す形状が挙げられる。図8については後述する。
以上、一実施形態について説明したが、以下補足を行う。配線層間絶縁層である樹脂層12〜15の構成や、縦方向導電体31に接触または電気的につながる導体(配線パターン22d、ビアホール内めっきビア22c、配線パターン22b、ビアホール内めっきビア22a、ビアホール内めっきビア21a、配線パターン21b、ビアホール内めっきビア21c、配線パターン21d)の構成については、公知の種々の構成を利用することができる。絶縁層や配線パターンの層数も必要に応じて任意に選択することができる。
例えばビアホール内めっきビアは、これに代えて導電性組成物によるビアを採用してもよい。配線パターンについては、金属箔(例えば銅箔など)のエッチングによるサブトラクティブな形成のほか、導電性ペースト(例えば金属ナノペーストなど)の塗布やめっきによる形成などアディティブな形成を採用することもできる。樹脂層の具体的な材料や、各導体の具体的な材料についても公知の種々のものを活用することができる。
縦方向導電体31に直接接触する導体については、図示とは異なるように、ガラス基層11の下面および上面に連なる縦方向導電体31の上下面をすべて覆うように配置しても電気的には何ら問題ない。ただし、このようにすると、縦方向導電体31には樹脂が含まれる一方で、その周りに配置されるすべての構成物が樹脂を含まない素材になり得るため、縦方向導電体31を発生源とする気体や水分の脱出経路が閉ざされ、信頼性に影響する。この点から、図1に示すように、縦方向導電体31に直接接触する導体(ビアホール内めっきビア21a、22a)は、縦方向導電体31の上下面のすべてを覆うのを避けるように形成するのが好ましい。
また、導電性組成物の硬化収縮によって縦方向導電体31とビア孔11aの内壁面との間には隙間が生じるがこれは放置しても機能的に問題ない。この隙間は、縦方向導電体31とガラス基層11との材料的な大きな違いが生じさせたものと言える。これらは熱膨張率としても大きく異なり縦方向導電体31の方が4〜5倍程度大きいが、隙間があることによって熱変形を緩衝するスペースになり得るため逆に好ましい面がある。
また、ビア孔11aは、その内壁面のガラス素材にそのまま導電性組成物による縦方向導電体31を対向させ位置させる以外に、内壁面上に金属(例えば銅)のめっき層を形成するようにしてから導電性組成物を充填して縦方向導電体31を形成するようにしてもよい。このようにすれば縦方向導電体としてより低抵抗のものを形成できる。ただし、充填性維持のため導電性組成物の部分が有する径を変えないとすれば、めっき層の形成厚さの分、縦方向導電体が横方向に大型化するため、縦方向導電体31の配置密度の低下につながる点には留意する必要がある。
次に、図1に示したインターポーザー基板を製造する工程例について以下説明する。図2、図3は、図1に示したインターポーザー基板の、主たる製造過程を示す工程図である。図2、図3において、図1中に示したものと同一、または同一相当のものには同一符号を付してある。
まず、図2(a)に示すように、ガラス基層11にくぼみ11h1を形成する。より具体的には、所定のパワーのレーザ光をガラス基層11の表面(図示上面)の側から照射し、レーザ光の焦点を裏面近くに形成するようにして裏面の側を加工する。
次に、図2(b)に示すように、上記のパワーより弱いパワーのレーザ光をガラス基層11の表面の側から照射してレーザ加工を行い、上記のレーザ加工くぼみをより深くしていく。より具体的には、レーザ光の焦点を、ガラス基層11の深さ方向のより内側に移動しつつ、その際にパワーをより弱くしていく。これにより、図示するように、深さ方向に径がすぼまったくぼみ11h2が形成される。
続いて、図2(c)に示すように、レーザ加工によりくぼみ11h2を貫通させて加工孔(貫通孔)11h3にする。より具体的には、貫通させるときのレーザ光のパワーは、図2(b)に示したくぼみ11h2の最深部を形成したときのレーザ光のパワーよりは強く、かつ、図2(a)に示したくぼみ11h1を形成したときのレーザ光のパワーより弱いパワーとする。その焦点は、ガラス基層11の裏面近くに形成する。
図2(a)から図2(c)に示した工程は、ガラス基層11の厚み(想定される厚さは例えば50μm〜1000μm。典型的には例えば500μm)や、レーザ光の焦点の品質に応じて、複数の段階を踏んで行うことができる。図示する場合は、5段階で加工を行っている。最低では3段階で行うこともできる。また、焦点の位置移動を連続的に、かつレーザ光のパワーを連続的に(または段階的に)変更するようにして加工してもよい。
加工孔11h3が形成されたら、次に、図2(d)に示すように、その内壁面上を平滑化する(ビア孔11a)。より具体的には、例えばフッ酸を用いてガラス基層11の全体を浸漬する。このような平滑化により、レーザ加工によって生じ得る加工孔11h3の内壁面上のマイクロクラックを除去して安定性のよいガラス基層11を得ることができる。また、ビア孔11aのくびれの部分で、径の変化がその貫通方向に滑らかに加工される。
ビア孔11aが形成できたら、次に、図3(a)に示すように、ビア孔11a内に導電性組成物31aを充填する。充填する方向は、図示するように、より大径となっているビア孔11aの側(図示下側)からである。この理由はすでに説明したように、大径となっている側からの方がペースト状の導電性組成物31aを充填しやすいためである。このような充填は、より具体的に、ビア孔11aの位置と同じ位置にピットを有するスクリーン版を用いたスクリーン印刷により効率的に行うことができる。
ビア孔11a内に導電性組成物31aを充填したら、次に、この導電性組成物31aを乾燥させ、さらに熱硬化する。熱硬化ついては、この後樹脂層12〜15(図1を参照)を形成(積層)するときに要する熱により硬化される面もあるので、この時点では不完全でもよい。導電性組成物31aを乾燥、硬化させることにより縦方向導電体31になる。
以上は、ガラス基層11の部分に関する製造過程である。この後は、周知のプロセスを用いて、樹脂層12〜15(図1を参照)や各導体を含む積層部分を形成することができる。
次に、図4は、図2、図3に示したものとは異なる、図1に示したインターポーザー基板の製造過程を示す工程図である。図4において、図1中に示したものと同一、または同一相当のものには同一符号を付してある。
まず、図4(a)に示すように、ガラス基層11に下穴として貫通孔11g1を形成する。より具体的には、例えばレーザ光をガラス基層11の図示下側の面から照射して形成する。このレーザ加工で得られる貫通孔11g1は、レーザ加工の性質として、実際には、図示下側の径がやや大きく、上に行くほど径が小さくなる傾向がある。
次に、図4(b)に示すように、貫通孔11g1の途中の深さまでその径を拡げる。より具体的には、貫通孔11g1を有するガラス基層11に対して、基層11の一方の面(図示下側の面)の側に接し他方の面に達しない深さの例えばフッ酸61浴を所定の時間が経過するまで行うことにより、一方の面から貫通孔11g1の深さ中途までの径を拡げる(フッ酸処理貫通孔11g2)。このとき、周波数がMHzに達する超音波を加工部位に照射して貫通孔11g1内に位置するフッ酸を循環させ、貫通孔11g1の径を拡げる加工をアシストすると好ましい。
次に、図4(c)に示すように、フッ酸処理貫通孔11g2における径が小さい部分についてもその径を拡げる。より具体的には、逆に、ガラス基層11の他方の面に接し一方の面に達しない深さのフッ酸62浴を上記の時間より短い時間が経過するまで行い、他方の面から貫通孔11g2の深さ中途までの径を拡げる(フッ酸処理加工孔11g3[=11a])。このときも、周波数がMHzに達する超音波を加工部位に照射して貫通孔11g2内に位置するフッ酸を循環させ、貫通孔11g2の径を拡げる加工をアシストするようすると好ましい。
以上のようにしてガラス基層11にビア孔11aを形成した後については、図3を参照した説明と同様である。この図4に示した製造方法は、図2、図3に示した製造方法と比較して工程数は少なくなる可能性が高いが、ビア孔11aを所望の形状に形成する制御性の点では図2、図3に示した製造方法の方が優ると考えられる。図4に示した方法は、ビア孔11aの形状制御という点で、ウエットエッチングを利用しているため、その制御にはおのずと限界があると考えられるためである。
次に、図5を参照して、別の実施形態であるインターポーザー基板について説明する。図5は、別の実施形態であるインターポーザー基板の構成を模式的に示す断面図であり、図1中に示した構成と同一または同一相当のものには同一符号を付してある。その部分については加えるべき事項がない限り説明を省略する。
このインターポーザー基板は、図1に示したものと比較して、ビア孔11aaの縦断面形状が、図1中のビア孔11aと異なる。より具体的には、図1中に示したビア孔11aは、ビア孔11aにおけるくびれを有する位置が、ガラス基層11の下面と上面との中間位置からみて図示上面の側に配置されているが、このインターポーザー基板では、逆に、ガラス基層11の層中間からみて図示下面の側にくびれが形成されている。
このような形状の違いによる作用効果的な違いは以下と考えられる。すなわち、ビア孔への導電性組成物の充填性という意味では、図1に示したものの方が良好と考えられる。導電性組成物を充填する方から見て、小径化する深さ方向の距離が長いためである。一方、導電性組成物の硬化収縮後の脱落を防止することに関しては、図5に示すものの方が良好と考えられる。図示下側に脱落する可能性に関して、図5に示すものの方が内壁による支持面積が広いためである。
したがって、くびれの位置に関しては、導電性組成物の充填性と硬化収縮後の脱落防止とを両者考慮し、それらによる不良率が拮抗してそれぞれある程度良好な低不良率となるように対処して、適切に設定することができる。なお、以上の説明ではまったく言及しなかったが、図1、図5中に示すようなくびれを有するビア孔11a、11a1をもつガラス基層11を簡単に得るには、2つの層を貼り合せてガラス基層11とする方法も考えられる。この場合は、単純なテーパ孔が形設された2層のガラス板を貼り合わせる。貼り合せで得られたガラス基層に関しては、やはり、導電性組成物の充填性と硬化収縮後の脱落防止とから考慮が必要であり、その考慮点としてくびれの深さ方向の位置があることは変わらない。この場合、くびれの位置は、2つの層それぞれの厚さの比によって決まる。
なお、ビア孔の縦断面形状の違いによる作用効果的な違いとして、縦方向導電体31を発生源とする気体や水分の脱出に関しては、図5に示した形態より図1に示した形態の方が少し優る可能性がある。これは、縦方向導電体31のうちの径がより大の部分が気体や水分の発生源として大きいと考えられるところ、図1に示した形態では、くびれより下のその部分の占める体積が図5に示した形態でのそれより大きく、そしてその部分の近くに、ビア孔11aの大径側が存在するためである。ビア孔11aの大径側における縦方向導電体31の面である下面と樹脂層12との接触面積は、その小径側における縦方向導電体31の面である上面と樹脂層14との接触面積より大きくでき、その分だけ気体や水分の脱出に寄与できる。
次に、ガラス基層11に形成されるビア孔の形状についてさらなる変形例を説明する。図6は、図1、図5中に示したガラス基層11に代えて使用することができるガラス基層の一例(貫通孔形状の一例)を示す模式的な断面図である。
図6に示す例は、ビア孔11a1の形状が、図1中に示したビア孔11aと比較して、図示下面において、この下面から深さ方向に径が小さくなるか大きくなるかの違いを有している。すなわち、図1中に示したビア孔11aは、図示下面において、この下面から深さ方向に径が小さくなっているが、図6に示すビア孔11a1は、図示下面において、この下面から深さ方向に径が大きくなっている。ビア孔としてほかの特徴点は変わらない。
ビア孔11a1のような形状でも、導電性組成物の充填性と硬化収縮後の脱落防止という意味での実用的な有用性を維持できると考えられる。ただし、ビア孔11a1は、図1中に示したビア孔11aと比較して、導電性組成物の充填性という意味でやや劣る可能性が考えられる。
次に、図7は、図6に示したものとは異なる、図1、図5中に示したガラス基層11に代えて使用することができるガラス基層の一例(貫通孔形状の一例)を示す模式的な断面図である。
図7に示す例は、ビア孔11a2の形状が、図5中に示したビア孔11aaと比較して、図示上面において、この上面から深さ方向に径が小さくなるか大きくなるかの違いを有している。すなわち、図5中に示したビア孔11aaは、図示上面において、この上面から深さ方向に径が小さくなっているが、図7に示すビア孔11a2は、図示上面において、この上面から深さ方向に径が大きくなっている。ビア孔としてほかの特徴点は変わらない。
ビア孔11a2のような形状でも、導電性組成物の充填性と硬化収縮後の脱落防止という意味での実用的な有用性を維持できると考えられる。ただし、ビア孔11a2は、図5中に示したビア孔11aaと比較して、導電性組成物の硬化収縮後の脱落防止という意味でやや劣る可能性が考えられる。ビア孔11a2は、図示下方向に導電性組成物が抜け落ちようとするときの内壁面の支持面積が減少しているためである。
次に、図8は、図6、図7に示したものとは異なる、図1、図5中に示したガラス基層11に代えて使用することができるガラス基層の一例(貫通孔形状の一例)を示す模式的な断面図である。
図8に示す例は、ビア孔11a3の形状が、図5中に示したビア孔11aaと比較して、くびれの部分の径に関し上面での径より大きいか小さいかの違いを有している。すなわち、図5中に示したビア孔11aaは、くびれの部分の径が、ガラス基層11の上面での径より小さくなっているが、図8に示すビア孔11a3は、くびれの部分の径が上面での径より大きく(ただしガラス基層11の下面での径よりは小さく)なっている。形状的には、図8に示すビア孔11a3は、図7に示したビア孔11a2を変形させたものとして捉えることもできる。
ビア孔11a3のような形状でも、導電性組成物の充填性と硬化収縮後の脱落防止という意味での実用的な有用性を維持できると考えられる。ただし、ビア孔11a3は、図5中に示したビア孔11aaと比較して、導電性組成物の硬化収縮後の脱落防止という意味でやや劣る可能性が考えられる。ビア孔11a3は、図示下方向に導電性組成物が抜け落ちようとするときの内壁面の支持面積が減少しているためである。
一方、ビア孔11a3を図7に示したビア孔11a2に比較すると、導電性組成物の充填性という意味では改善がされ、硬化収縮後の脱落防止という意味ではやや劣ると考えられる。この点は、形状についてこれまで説明した事項をもとに考慮すれば理解できる。
図6から図8に示したようなビア孔11a1、11a2、11a3の形成方法については、図2に示したような多段階のレーザ加工を用いることによれば実現できる。
11…ガラス基層、11a,11aa,11a1,11a2,11a3…ビア孔、11h1,11h2…レーザ加工くぼみ、11h3…レーザ加工孔(貫通孔)、11g1…貫通孔、11g2,11g3…フッ酸処理貫通孔、12,13,14,15…樹脂層(配線層間絶縁層)、21a,22a…ビアホール内めっきビア、21b,22b…配線パターン、21c,22c…ビアホール内めっきビア、21d,22d…配線パターン、22e…ニッケル金めっき層、31…縦方向導電体(貫通導体)、31a…導電性組成物(乾燥前)、41,42…はんだレジスト(保護膜)、51…はんだボール、61,62…フッ酸。

Claims (9)

  1. 第1面と該第1面と反対の側の第2面とを有し、前記第1面から前記第2面に貫通する孔が設けられ、該孔の前記第1面における径である第1の径が該孔の前記第2面における径である第2の径よりも大きく、かつ、該孔が前記第1面と前記第2面との間のいずれかの位置で径が極小値をもつような孔であり、該極小値である第3の径が前記第1の径よりも小さい、ガラス製の基層と、
    前記基層の前記孔の内部に位置する、導電性組成物でできた縦方向導電体と、
    前記基層の前記第1面および前記第2面に連なる面である前記縦方向導電体の上下面に接触して設けられた導体と
    を具備するガラスインターポーザー基板。
  2. 前記基層が、前記孔における前記第3の径を有する位置が、該基層の前記第1面と前記第2面との中間位置からみて前記第2の面の側に配置されている基層である請求項1記載のガラスインターポーザー基板。
  3. 前記基層が、前記孔における前記第3の径を有する位置が、該基層の前記第1面と前記第2面との中間位置からみて前記第1の面の側に配置されている基層である請求項1記載のガラスインターポーザー基板。
  4. 前記基層が、前記孔における前記第3の径を有する位置前後での径の変化が滑らかにされている基層である請求項1記載のガラスインターポーザー基板。
  5. 前記基層の前記孔が、前記第1面において、前記第1面から深さ方向に径が小さくなる孔である請求項1記載のガラスインターポーザー基板。
  6. 前記基層の前記孔が、前記第2面において、前記第2面から深さ方向に径が小さくなる孔である請求項1記載のガラスインターポーザー基板。
  7. 前記基層の前記孔の内壁面と前記縦方向導電体との間に隙間が形成されている請求項1記載のガラスインターポーザー基板。
  8. ガラス製の基層に対して、所定の第1のパワーを有するレーザ光を表面の側から照射して裏面の側に第1のレーザ加工くぼみを形成する工程と、
    前記基層に対して、前記第1のパワーより弱い第2のパワーを有するレーザ光を前記表面の側から照射してレーザ加工を行い、前記第1のレーザ加工くぼみを深くした第2のレーザ加工くぼみを形成する工程と、
    前記基層に対して、前記第1のパワーより弱くかつ前記第2のパワーより強い第3のパワーを有するレーザ光を前記表面の側から照射してレーザ加工を行い、前記第2のレーザ加工くぼみを前記裏面に貫通させた貫通孔を形成する工程と、
    前記基層の前記貫通孔の内壁面をフッ酸処理して平滑化面を形成する工程と、
    前記平滑化面を有する前記基層の前記貫通孔内に、該基層の前記裏面の側から導電性組成物を充填して縦方向導電体を形成する工程と、
    前記基層の前記表面および前記裏面に連なる面である前記縦方向導電体の上下面に接触するように導体を設ける工程と
    を具備するガラスインターポーザー基板の製造方法。
  9. ガラス製の基層に対してレーザ光を照射して貫通孔を形成する工程と、
    前記貫通孔を有する前記基層に対して、該基層の一方の面の側に接し他方の面に達しない深さのフッ酸浴を所定の第1の時間が経過するまで行い、前記一方の面から前記貫通孔の深さ中途までの該貫通孔の径を拡げる工程と、
    前記一方の面から前記貫通孔の深さ中途まで該貫通孔の径が拡げられた前記基層に対して、該基層の前記他方の面に接し前記一方の面に達しない深さのフッ酸浴を前記第1の時間より短い第2の時間が経過するまで行い、前記他方の面から前記貫通孔の深さ中途までの該貫通孔の径を拡げる工程と、
    前記一方の面および前記他方の面から前記貫通孔の径が拡げられた前記基層の該貫通孔内に、該基層の前記一方の面の側から導電性組成物を充填して縦方向導電体を形成する工程と、
    前記基層の前記一方の面および前記他方の面に連なる面である前記縦方向導電体の上下面に接触するように導体を設ける工程と
    を具備するガラスインターポーザー基板の製造方法。
JP2014019390A 2014-02-04 2014-02-04 ガラスインターポーザー基板の製造方法 Active JP6273873B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014019390A JP6273873B2 (ja) 2014-02-04 2014-02-04 ガラスインターポーザー基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014019390A JP6273873B2 (ja) 2014-02-04 2014-02-04 ガラスインターポーザー基板の製造方法

Publications (2)

Publication Number Publication Date
JP2015146410A true JP2015146410A (ja) 2015-08-13
JP6273873B2 JP6273873B2 (ja) 2018-02-07

Family

ID=53890511

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014019390A Active JP6273873B2 (ja) 2014-02-04 2014-02-04 ガラスインターポーザー基板の製造方法

Country Status (1)

Country Link
JP (1) JP6273873B2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143140A (ja) * 2016-02-09 2017-08-17 凸版印刷株式会社 配線回路基板用のコア基板の製造方法、配線回路基板の製造方法、および半導体装置の製造方法
JP2018039678A (ja) * 2016-09-05 2018-03-15 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板および半導体装置
JP6369653B1 (ja) * 2018-05-17 2018-08-08 大日本印刷株式会社 貫通電極基板および半導体装置
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US10756003B2 (en) 2016-06-29 2020-08-25 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US11078112B2 (en) * 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
WO2021157496A1 (ja) * 2020-02-07 2021-08-12 ソニーグループ株式会社 表示装置
US11114309B2 (en) 2016-06-01 2021-09-07 Corning Incorporated Articles and methods of forming vias in substrates
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
WO2022185997A1 (ja) * 2021-03-02 2022-09-09 ソニーグループ株式会社 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
WO2023171240A1 (ja) * 2022-03-10 2023-09-14 凸版印刷株式会社 ガラス基板、貫通電極、多層配線基板、およびガラス基板の製造方法
US11760682B2 (en) 2019-02-21 2023-09-19 Corning Incorporated Glass or glass ceramic articles with copper-metallized through holes and processes for making the same
WO2024070321A1 (ja) * 2022-09-30 2024-04-04 Toppanホールディングス株式会社 ガラス基板、多層配線基板、およびガラス基板の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102573196B1 (ko) * 2019-03-07 2023-08-30 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
WO2020185020A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 유리를 포함하는 기판의 적재 카세트 및 이를 적용한 기판의 적재방법
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218525A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd 回路基板及びその製造方法
JP2004363212A (ja) * 2003-06-03 2004-12-24 Hitachi Metals Ltd スルーホール導体を持った配線基板
JP2008288577A (ja) * 2007-04-18 2008-11-27 Fujikura Ltd 基板の処理方法、貫通配線基板及びその製造方法、並びに電子部品
JP2010532562A (ja) * 2007-07-05 2010-10-07 オー・アー・セー・マイクロテック・アクチボラゲット 低抵抗のウエハ貫通ビア
JP2010287878A (ja) * 2009-06-09 2010-12-24 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板
US20120235969A1 (en) * 2011-03-15 2012-09-20 Qualcomm Mems Technologies, Inc. Thin film through-glass via and methods for forming same
JP2013512583A (ja) * 2009-12-17 2013-04-11 インテル コーポレイション 多層ガラスコアを含む集積回路デバイス用基板、及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218525A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd 回路基板及びその製造方法
JP2004363212A (ja) * 2003-06-03 2004-12-24 Hitachi Metals Ltd スルーホール導体を持った配線基板
JP2008288577A (ja) * 2007-04-18 2008-11-27 Fujikura Ltd 基板の処理方法、貫通配線基板及びその製造方法、並びに電子部品
JP2010532562A (ja) * 2007-07-05 2010-10-07 オー・アー・セー・マイクロテック・アクチボラゲット 低抵抗のウエハ貫通ビア
JP2010287878A (ja) * 2009-06-09 2010-12-24 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板
JP2013512583A (ja) * 2009-12-17 2013-04-11 インテル コーポレイション 多層ガラスコアを含む集積回路デバイス用基板、及びその製造方法
US20120235969A1 (en) * 2011-03-15 2012-09-20 Qualcomm Mems Technologies, Inc. Thin film through-glass via and methods for forming same

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143140A (ja) * 2016-02-09 2017-08-17 凸版印刷株式会社 配線回路基板用のコア基板の製造方法、配線回路基板の製造方法、および半導体装置の製造方法
US11114309B2 (en) 2016-06-01 2021-09-07 Corning Incorporated Articles and methods of forming vias in substrates
US11774233B2 (en) 2016-06-29 2023-10-03 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10756003B2 (en) 2016-06-29 2020-08-25 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
JP2018039678A (ja) * 2016-09-05 2018-03-15 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板および半導体装置
US10847444B2 (en) 2016-09-05 2020-11-24 Dai Nippon Printing Co., Ltd. Through electrode substrate and semiconductor device
US11728243B2 (en) 2016-09-05 2023-08-15 Dai Nippon Printing Co., Ltd. Through electrode substrate and semiconductor device
US11972993B2 (en) 2017-05-25 2024-04-30 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11062986B2 (en) 2017-05-25 2021-07-13 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) * 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11201109B2 (en) 2018-04-09 2021-12-14 Corning Incorporated Hermetic metallized via with improved reliability
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
JP2018195825A (ja) * 2018-05-17 2018-12-06 大日本印刷株式会社 貫通電極基板および半導体装置
JP6369653B1 (ja) * 2018-05-17 2018-08-08 大日本印刷株式会社 貫通電極基板および半導体装置
US11760682B2 (en) 2019-02-21 2023-09-19 Corning Incorporated Glass or glass ceramic articles with copper-metallized through holes and processes for making the same
WO2021157496A1 (ja) * 2020-02-07 2021-08-12 ソニーグループ株式会社 表示装置
WO2022185997A1 (ja) * 2021-03-02 2022-09-09 ソニーグループ株式会社 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器
WO2023171240A1 (ja) * 2022-03-10 2023-09-14 凸版印刷株式会社 ガラス基板、貫通電極、多層配線基板、およびガラス基板の製造方法
WO2024070321A1 (ja) * 2022-09-30 2024-04-04 Toppanホールディングス株式会社 ガラス基板、多層配線基板、およびガラス基板の製造方法

Also Published As

Publication number Publication date
JP6273873B2 (ja) 2018-02-07

Similar Documents

Publication Publication Date Title
JP6273873B2 (ja) ガラスインターポーザー基板の製造方法
US9711441B2 (en) Reduced PTH pad for enabling core routing and substrate layer count reduction
US20150156881A1 (en) Substrate with built-in electronic component and method for manufacturing substrate with built-in electronic component
JP6870608B2 (ja) 印刷配線板及びその製造方法
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
KR101506785B1 (ko) 인쇄회로기판
TWI566355B (zh) 電子元件封裝結構及製作方法
TWI599281B (zh) 封裝載板及其製作方法
JP2018022824A (ja) 電子部品内蔵基板及びその製造方法と電子部品装置
KR20160080526A (ko) 인쇄회로기판 및 그 제조방법
JPWO2014184873A1 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
JP2007080976A (ja) 多層回路基板及びその製造方法ならびに電子部品パッケージ
JP2015146401A (ja) ガラスインターポーザー
JP2018006712A5 (ja)
JP4657870B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
TW201424474A (zh) 基板結構及其製作方法
JP2018006450A (ja) 電子部品内蔵基板及びその製造方法と電子部品装置
JP2009060151A (ja) 積層配線板の製造方法
KR102149797B1 (ko) 기판 및 그 제조 방법
JP2004111578A (ja) ヒートスプレッダー付きビルドアップ型の配線基板の製造方法とヒートスプレッダー付きビルドアップ型の配線基板
TWI558290B (zh) 線路板的製造方法
JP2014090079A (ja) プリント配線板
JP4830884B2 (ja) 半導体装置
US20150114699A1 (en) Insulation material, printed circuit board using the same and method of manufacturing the same
KR101168641B1 (ko) 부품 표면 실장을 위한 패드 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171225

R150 Certificate of patent or registration of utility model

Ref document number: 6273873

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150