JP4830884B2 - 半導体装置 - Google Patents

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Description

本発明は、放熱性を確保しつつ、リフロー耐性を向上させることができる半導体装置に関するものである。
配線基板上に半導体チップを搭載した半導体装置において、半導体チップの放熱性を高めたいという要求がある。そこで、半導体チップで発生した熱を、配線基板を貫通するビアを介して配線基板のボール又はランド面側からマザーボードに放熱する構造が提案されている（例えば、特許文献１，２参照）。
図１５は、従来の半導体装置の一部を示す断面図である。図示のように、配線基板１１上にダイボンド材１２を介して半導体チップ１３が搭載されている。配線基板１１を上下に貫通する複数のビア１４が半導体チップ１３直下に設けられている。配線基板１１の上面で、かつ半導体チップ１３直下に銅パターン１５が設けられている。配線基板１１の下面に銅パターン１６が設けられ、両者はビア１４を介して接続されている。銅パターン１６に接続するように半田ボール１７が設けられている。
配線基板１１の上面と下面はそれぞれソルダーレジスト１８，１９により覆われている。配線基板上１１に設けられた電極パッド２１と半導体チップ１３はＡｕワイヤ２２により接続されている。配線基板１１上の半導体チップ１３及びＡｕワイヤ２２はモールド樹脂２３により封止されている。また、複数のビア１４の隙間は穴埋め材２４により充填されている（例えば、特許文献３参照）。
上記の従来の半導体装置は半田ボール１７を介してマザーボード（不図示）に搭載される。そして、半導体チップ１３で発生した熱は、銅パターン１５、ビア１４、銅パターン１６及び半田ボール１７を介してマザーボードに放熱される。
特開平１０−３１３０７１号公報 特開２００６−８０２１４号公報 特開２００３−１３３７２７号公報
図１６は、従来の半導体装置の配線基板を示す上面図である。図示のように、放熱性を向上させるために、半導体チップ１３直下に通常より大きい銅パターン１５が設けられている。配線基板１１を上下に貫通する複数のビア１４は、銅パターン１５内に存在する。
このため、ビア１４から水分が浸入し、銅パターン１５とソルダーレジスト１８の間に水分が入り、この水分がリフロー時に膨張することで、銅パターン１５とソルダーレジスト１８の間で剥離が生じるという問題があった。具体的には、温度３０℃及び湿度７０％の環境で２日吸湿させて最大温度２６０℃でリフローさせた後、更に２日吸湿させてリフローさせること（２＋２日インターバルリフロー）で剥離が発生した。通常は４＋４日インターバルリフローでも剥離が生じない位の品質レベルがあるため、リフロー耐性が大きく低下したと言える。
本発明は、上述のような課題を解決するためになされたもので、その目的は、放熱性を確保しつつ、リフロー耐性を向上させることができる半導体装置を得るものである。但し、前述のリフロー耐性は一例であり、本発明の目的を、前述の品質レベルの達成に限定する物ではない。
本発明の一実施例に係る半導体装置は、配線基板と、配線基板上に搭載された半導体チップと、半導体チップ直下に設けられ、配線基板を上下に貫通する複数のビアと、配線基板の上面で、かつ半導体チップ直下に設けられた複数の第１の配線パターン及び複数の第１の配線パターンと平面視において離間されて配置された複数の第２の配線パターンと、配線基板の下面に設けられ、複数のビアにそれぞれ接続された複数の半田ボール又は複数のランドとを有し、半導体チップの直下の領域において複数の第１の配線パターンの占有率は５０％以上であり、複数のビアは、平面視において複数の第１の配線パターン内には存在せず、複数の第２の配線パターン内に存在し、かつ複数の第２の配線パターンと電気的に接続され、複数の第１の配線パターンと複数の第２の配線パターンは互いに電気的に接触しておらず、複数の第１の配線パターン及び複数の第２の配線パターンの各々は、平面視において円形部分を有し、複数の第１の配線パターンの各々の円形部分の最大内接円の半径は複数の第２の配線パターンの各々の円形部分の最大内接円の半径よりも大きい。
この実施例によれば、放熱性を確保しつつ、リフロー耐性を向上させることができる。また、リフロー耐性が向上することで防湿梱包などの梱包体を開封後、リフローまでの保障期間が長くなり、梱包までの時間及び客先での開封後の時間の管理が容易になる。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の一部を示す断面図である。図示のように、配線基板１１上にダイボンド材１２を介して半導体チップ１３が搭載されている。配線基板１１を上下に貫通する複数のビア１４が半導体チップ１３直下に設けられている。配線基板１１の上面で、かつ半導体チップ１３直下に銅パターン２５（第１の配線パターン）及び銅パターン２６（第２の配線パターン）が設けられている。配線基板１１の下面に銅パターン１６が設けられている。銅パターン２６と銅パターン１６はビア１４を介して接続されている。銅パターン１６に接続するように半田ボール１７が設けられている。
配線基板１１の上面と下面はそれぞれソルダーレジスト１８，１９により覆われている。配線基板上１１に設けられた電極パッド２１と半導体チップ１３はＡｕワイヤ２２により接続されている。配線基板１１上の半導体チップ１３及びＡｕワイヤ２２はモールド樹脂２３により封止されている。また、複数のビア１４の隙間は穴埋め材２４により充填されている。なお、それぞれの構成要素の寸法の一例として、配線基板１１の厚みは０．２ｍｍ、半導体装置全体の厚みは１．４ｍｍである。半田ボール１７の直径は０．４５ｍｍ、半田ボール１７同士の間隔は０．８０ｍｍである。但し、各構成の寸法については、これらに限る物ではない。
次に、本発明の実施の形態１に係る半導体装置の製造工程について図面を用いて説明する。まず、図２に示すように、配線基板１１を上下に貫通するように複数のビア１４を形成する。複数のビア１４の隙間は穴埋め材２４により充填する。配線基板１１上に銅パターン２５，２６及び電極パッド２１を形成する。配線基板１１の下面に銅パターン１６を形成する。配線基板１１の上面と下面をそれぞれソルダーレジスト１８，１９により覆う。配線基板１１の製造方法の一例として、以下のような手順を選択する事ができる。まず、ガラスクロスにエポキシ樹脂を含浸させたプリプレグなど、配線基板１１の基材となる絶縁層の両面に銅箔が貼り付けられた物を準備する。前述の基材に、ドリルなどを用いて貫通孔を形成する。貫通孔の内面を含む、配線基板の全面に、無電解メッキなどにより銅膜を成長させ、貫通孔の内部に、表裏の銅箔を電気的に接続するビア１４を形成する。ビア１４の内部に残った貫通孔に穴埋め材２４を充填する。配線基板の両面を研磨し、穴埋め材２４の表裏に突出する部分を削り落とす。表裏両面の銅箔をパターニングし、銅パターン２５，２６、電極パッド２１、銅パターン１６などを形成する。配線基板１１の上面と下面をそれぞれソルダーレジスト１８，１９により選択的に覆う。このような工程を経て製造した配線基板１１において、穴埋め材２４に使用する材料によっては、他の配線基板材料、例えば、配線基板１１の基材の部分などに比較して、水分の透過率が高くなる場合がある。このような場合に、穴埋め材２４を介して半導体装置の内部に侵入した水分に起因する不具合が問題となる場合がある。
次に、図３に示すように、配線基板１１上にダイボンド材１２を介して半導体チップ１３を搭載する。そして、図４に示すように、電極パッド２１と半導体チップ１３をＡｕワイヤ２２により接続する。次に、図５に示すように、配線基板１１上の半導体チップ１３及びＡｕワイヤ２２をモールド樹脂２３により封止する。そして、図６に示すように、配線基板１１下面の銅パターン１６に接続するように半田ボール１７を設ける。
ここまでの製造工程により配線基板１１は図７に示す状態になっている。次に、図８に示すようにダイシングブレード２７により個片ダイシングを行うことで、図９に示すように配線基板１１を個片化する。以上の工程により本実施の形態に係る半導体装置が製造される。
図１０は、本発明の実施の形態１に係る半導体装置の配線基板を示す上面図であり、図１１は図１０の要部を拡大した上面図である。図示のように、半導体チップ１３の直下に複数のビア１４を設け、かつ半導体チップ１３の直下の領域において銅パターン２５，２６の占有率を５０％以上としている。これにより、放熱性を確保することができる。
また、銅パターン２５は直径０．６ｍｍの円形であり、銅パターン２６は直径０．３ｍｍの円形である。即ち、銅パターン２５の最大内接円の半径は銅パターン２６の最大内接円の半径よりも大きい。ビア１４の直径は０．１５ｍｍである。そして、複数のビア１４は、銅パターン２５内には存在せず、銅パターン２６内にのみ存在する。銅パターン２５と銅パターン２６は０．４ｍｍ離間しており、互いに接触していない。
このように水分の浸入経路を分断したことにより、ビア１４から浸入してきた水分は面積が小さい銅パターン２６で留まり、面積が大きい銅パターン２５まで到達しない。従って、面積が大きい銅パターン２５とソルダーレジスト１８の間において水分の熱膨張による剥離が発生することがないため、リフロー耐性を向上させることができる。
また、一部の銅パターン２５と銅パターン２６は、線状の銅パターン２８（第３の配線パターン）により接続されている。この銅パターン２８の幅は０．０７ｍｍである。即ち、銅パターン２８の最大内接円の半径は銅パターン２５，２６の最大内接円の半径よりも小さい。従って、銅パターン２８を設けても、銅パターン２６から銅パターン２５へ水分は浸入し難いため、剥離が発生することはない。
本実施の形態に係る半導体装置の効果について、実験結果を用いて更に詳しく説明する。実験は、本実施の形態に係る図１０の配線パターン、比較例１に係る図１の配線パターン、比較例２に係る図１３の配線パターン、及び従来例に係る図１５の配線パターンについて、半導体チップの直下の領域における銅パターンの占有率（％）、半導体チップの直下に存在するビアの本数、剥離発生の有無、及び熱抵抗値（℃／Ｗ）を調べたものである。ここで、熱抵抗値とは、半導体チップが１Ｗ発熱した場合に半導体装置全体として何℃温度が上昇するかを示すものであり、この値が大きいほど放熱性が悪いと言える。実験結果を下記の表１に示す。
Figure 0004830884
図１５の配線パターンの場合、温度３０℃及び湿度７０％の環境で２日吸湿させて最大温度２６０℃でリフローさせた後、更に２日吸湿させてリフローさせること（２＋２日インターバルリフロー）で剥離が発生している。これに対し、銅パターン１５，２５とビア１４を離間させた図１０，１２，１３の配線パターンの場合、８＋７日インターバルリフローでも剥離は発生せず、リフロー耐性が高いことが分かった。
しかし、図１２の配線パターンの場合、銅パターン１５は有るが、ビア１４が無いため、熱抵抗値が高く放熱性が悪い。また、図１３の配線パターンの場合、ビア１４は多少有るが、銅パターン１５が小さいため、熱抵抗値が高く放熱性が悪い。これに対し、本実施の形態に係る図１０の配線パターンの場合、図１５の配線パターンと同程度の放熱性を確保できることが分かった。
実施の形態２．
図１４は、本発明の実施の形態２に係る半導体装置の一部を示す断面図である。図示のように、複数のビア１４の隙間にソルダーレジスト１８を充填している。ただし、複数のビア１４の隙間にソルダーレジスト１９を充填してもよい。その他の構成は実施の形態１と同様である。
ここで、実施の形態１では複数のビア１４の隙間に穴埋め材２４を充填しているため、穴埋め材２４が硬化した後に穴埋め材２４の突出部分を機械的に研磨する工程が必要である。しかし、この工程によって銅パターン２５，２６の表面が平滑化される。これにより、銅パターン２５，２６の表面の凹凸の内部にソルダーレジスト１８が入り込むことによる銅パターン２５，２６とソルダーレジスト１８との界面でのアンカー効果が低減するため、当該界面の接着強度が低下し、剥離が発生し易くなる。
そこで、実施の形態２では、穴埋め材２４を用いずに、複数のビア１４の隙間にソルダーレジスト１８又は１９を充填している。これにより剥離の発生を更に有効に防止することができる。
本発明の実施の形態１に係る半導体装置の一部を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の製造工程を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の配線基板を示す上面図である。 図１１は図１０の要部を拡大した上面図である。 比較例１に係る配線基板を示す上面図である。 比較例２に係る配線基板を示す上面図である。 本発明の実施の形態２に係る半導体装置の一部を示す断面図である。 従来の半導体装置の一部を示す断面図である。 従来の半導体装置の配線基板を示す上面図である。
符号の説明
１１ 配線基板
１３ 半導体チップ
１４ ビア
１８，１９ ソルダーレジスト
２４ 穴埋め材
２５ 銅パターン（第１の配線パターン）
２６ 銅パターン（第２の配線パターン）
２８ 銅パターン（第３の配線パターン）

Claims (2)

  1. 配線基板と、
    前記配線基板上に搭載された半導体チップと、
    前記半導体チップ直下に設けられ、前記配線基板を上下に貫通する複数のビアと、
    前記配線基板の上面で、かつ前記半導体チップ直下に設けられた複数の第１の配線パターン及び前記複数の第１の配線パターンと平面視において離間されて配置された複数の第２の配線パターンと、
    前記配線基板の下面に設けられ、前記複数のビアにそれぞれ接続された複数の半田ボール又は複数のランドとを有し、
    前記半導体チップの直下の領域において前記複数の第１の配線パターンの占有率は５０％以上であり、
    前記複数のビアは、平面視において前記複数の第１の配線パターン内には存在せず、前記複数の第２の配線パターン内に存在し、かつ前記複数の第２の配線パターンと電気的に接続され、
    前記複数の第１の配線パターンと前記複数の第２の配線パターンは互いに電気的に接触しておらず、
    前記複数の第１の配線パターン及び前記複数の第２の配線パターンの各々は、平面視において円形部分を有し、
    前記複数の第１の配線パターンの各々の円形部分の最大内接円の半径は前記複数の第２の配線パターンの各々の円形部分の最大内接円の半径よりも大きいことを特徴とする半導体装置。
  2. 前記複数のビアの隙間はソルダーレジストで充填されていることを特徴とする請求項１に記載の半導体装置。
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