JP2015142047A - 積層構造、その製造方法及び薄膜トランジスタ - Google Patents

Abstract

【課題】粒界による欠陥の少ない半導体層を有する積層構造、及びその製造方法を提供する。
【解決手段】半導体層と絶縁体層からなる積層構造であって、前記半導体層は多結晶酸化物薄膜からなり、前記半導体層の結晶粒界が平面方向において１ｎｍ以上８ｎｍ以下の平均厚みである積層構造。
【選択図】図３

Description

本発明は、積層構造、その製造方法及び薄膜トランジスタに関する。

電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用化されている電子デバイスである。
そのなかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）のみならず、エレクトロルミネッセンス表示装置（ＥＬ）や、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、薄膜トランジスタ（ＴＦＴ）が多用されている。

近年にあっては、シリコン系半導体薄膜よりも安定性が優れるものとして、金属酸化物からなる透明半導体薄膜、特に、酸化亜鉛結晶からなる透明半導体薄膜が注目されている。
例えば、特許文献１，２等には、酸化亜鉛を高温で結晶化し薄膜トランジスタを構成する方法が記載されている。また、薄膜トランジスタを得る工程で、非晶質酸化物膜をパターニングした後に結晶化を行い、高移動度を実現した例が報告されている（例えば、特許文献３参照）。

また、特許文献４では、Ｉｎ_２Ｏ_３を用いたＴＦＴにおいて、熱処理を加える工程前の酸化インジウムが非晶質であり、熱処理を加える工程後に結晶であることが望ましいと報告されている。しかしながら、特許文献４で報告されているＩｎ_２Ｏ_３結晶をチャネル層に用いた薄膜トランジスタはノーマリーオンであり、結晶化する工程によりキャリア濃度の上昇や移動度の低下を招くおそれがあった。

特許文献５では酸化インジウムからなるチャネル層を用いてＴＦＴを作製し、電界効果移動度の高いＴＦＴを作製している。しかしながら、ＴＦＴをＦＰＤの周辺回路等として用いる際に重要となる交流駆動下における経時変化の影響には触れておらず、また、粒界が素子特性に及ぼす影響も調べられていない。

特開２００３−８６８０８号公報 特開２００４−２７３６１４号公報 国際公開第２００８／０９６７６８号 特開２００８−１３０８１４号公報 特開２０１３−１６８６６号公報

本発明の目的は、粒界による欠陥の少ない半導体層を有する積層構造、及びその製造方法を提供することである。また、ＴＦＴの交流電圧ストレス耐性が改善された薄膜トランジスタを提供することである。

本発明者らは、成膜雰囲気中の水及び不純物分子を精密に制御し、成膜表面の表面形状、物理吸着水及び絶縁膜内部の水素を制御することで、均質な非晶質の酸化物薄膜を作製すると、その後に非晶質薄膜を加熱処理（アニーリング）して作製する多結晶薄膜が、粒界のサイズが制御された、膜厚方向に均質で、良質な多結晶質半導体薄膜となることを見出した。このような結晶質酸化物半導体薄膜の積層構造を、薄膜トランジスタのチャネル層に用いることで、交流電圧ストレス耐性に優れたＴＦＴが作成できることを見出し、本発明を完成させた。

本発明によれば、以下の積層構造、その製造方法、薄膜トランジスタ等が提供される。
１．半導体層と絶縁体層からなる積層構造であって、前記半導体層は多結晶酸化物薄膜からなり、前記半導体層の結晶粒界が平面方向において１ｎｍ以上８ｎｍ以下の平均厚みである積層構造。
２．前記半導体層は、７０％以上が結晶構造からなり、前記半導体層の平均結晶粒径が１０ｎｍ以上２７μｍ以下である１記載の積層構造。
３．前記半導体層の表面の面積の８０％以上の部分が、膜厚方向おいて単一の結晶粒で構成されている１又は２記載の積層構造。
４．前記半導体層の結晶粒界の角度が、絶縁体層界面に対して、７０°〜１１０°である１〜３のいずれか記載の積層構造。
５．前記半導体層が、酸化インジウムを含む１〜４のいずれか記載の積層構造。
６．前記半導体層が、酸化インジウムと１種類以上の添加元素の化合物を含む１〜５のいずれか記載の積層構造。
７．前記添加元素が、Ｚｎ、Ｓｎ、Ｍｇ、Ｃａ、Ｇａ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類からなる群から選択される１以上の元素である６記載の積層構造。
８．前記半導体層において、Ｇａの原子比が、全金属元素に対し、０以上０．２未満である７記載の積層構造。
９．前記半導体層において、Ｚｎの原子比が、全金属元素に対し、０以上０．１５未満である７又は８記載の積層構造。
１０．前記半導体層において、Ｓｎの原子比が、全金属元素に対し、０以上０．１未満である７〜９のいずれか記載の積層構造。
１１．前記半導体層において、Ｍｇ、Ｃａ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類からなる群から選択される１種以上の元素であるＸの原子比が０以上０．２未満である７〜１０のいずれか記載の積層構造。
１２．前記元素Ｘが、Ａｌ、Ｔｉ、Ｓｉ、Ｚｒ、Ｈｆ、Ｃａ、Ｍｇ、Ｙ及びランタノイド類からなる群から選択される１種以上である１１記載の積層構造。
１３．前記元素Ｘが、Ａｌ、Ｔｉ、Ｚｒ、Ｍｇ、Ｙ及びＳｍからなる群から選択される１種以上である１１記載の積層構造。
１４．前記元素Ｘとして、Ａｌ、Ｔｉ、Ｍｇ及びＳｍからなる群から選択される１種以上である１１記載の積層構造。
１５．前記半導体層の酸化インジウムが、ビックスバイト構造からなる５〜１４のいずれか記載の積層構造。
１６．前記半導体層を構成するＩｎの原子比が、全金属元素に対し、０．８以上１以下である５〜１５記載の積層構造。
１７．絶縁体層を設け、
前記絶縁体層上に半導体層を成膜することで、積層体を形成し、
得られた積層体を加熱処理する、１〜１６いずれか記載の積層構造を製造する方法であって、
前記半導体層成膜直前の絶縁体層における物理吸着水が１×１０^１４ｃｍ^−２以上１×１０^１７ｃｍ^−２以下である積層構造の製造方法。
１８．前記絶縁体層における水素濃度を１×１０^１８ａｔｍ／ｃｍ^３以上１×１０^２１ａｔｍ／ｃｍ^３以下とする１７記載の積層構造の製造方法。
１９．前記絶縁体層を、１μｍ×１μｍにおけるＲｒｍｓが１〜１５．７Åの範囲となる様に設け、
前記積層体の加熱処理が１５０〜６００℃である１７又は１８記載の積層構造の製造方法。
２０．前記半導体層の成膜を、背圧１×１０^−５Ｐａ以下で行う１７〜１９のいずれか記載の積層構造の製造方法。
２１．前記半導体層の成膜の背圧測定時の水分圧が１×１０^−５Ｐａ以下である１７〜２０のいずれか記載の積層構造の製造方法。
２２．前記半導体層の成膜の背圧測定時の一酸化炭素分圧が１×１０^−５Ｐａ以下である１７〜２１のいずれか記載の積層構造の製造方法。
２３．前記半導体層の成膜を、希ガスと、水、水素ガス、酸素ガス及び亜酸化窒素ガスからなる群から選択される１以上のガスとを含有する混合気体の雰囲気下において行う１７〜２２のいずれか記載の積層構造の製造方法。
２４．真空チャンバー内に設置したターゲットに対向する位置に、基板を順次搬送し、ターゲットに対してパルス電圧を印加しながら、ターゲット上にプラズマを発生させて基板表面に成膜するスパッタリング方法で、前記半導体層の成膜を行う１７〜２３のいずれか記載の積層構造の製造方法。
２５．前記パルス電圧を印加する際の電力のデューティ比が５０％以上８０％以下である２４記載の積層構造の製造方法。
２６．前記パルス電圧の周波数が１ｋＨｚ〜２００ｋＨｚである２４又は２５記載の積層構造の製造方法。
２７．１〜１６のいずれか記載の積層構造を用いた薄膜トランジスタ。
２８．２７記載の薄膜トランジスタを備える電子機器。
２９．液晶ディスプレイ用パネル、有機エレクトロルミネッセンスディスプレイ用パネル、ＭＥＭＳ、ＲＦＩＤタグ、Ｘ線ディテクタパネル、指紋センサ、フォトセンサ、又はパワー半導体である２８記載の電子機器。

本発明によれば、粒界による欠陥の少ない半導体層を有する積層構造、及びその製造方法が提供できる。また、ＴＦＴの交流電圧ストレス耐性が改善された薄膜トランジスタが提供できる。

実施例１における積層構造の半導体層の単一の結晶粒内における電子線回折像である。 （ａ）〜（ｃ）は、実施例１における積層構造の断面ＴＥＭ像である。 実施例１における積層構造の半導体層の平面ＴＥＭ像である。 本発明の一実施形態であるエッチストッパー型ボトムゲート逆スタガ型構造を有する電界効果型薄膜トランジスタの概略断面図である。 本発明の一実施形態であるバックチャネルエッチング型ボトムゲート逆スタガ型構造を有する電界効果型薄膜トランジスタの概略断面図である。

以下、本発明の半導体層と絶縁体層からなる積層構造、その製造方法、それをチャネル層に用いた薄膜トランジスタ及び表示装置の実施形態について詳細に説明するが、本発明は下記実施形態や実施例に限定されるものではない。

［積層構造］
本発明の積層構造は、半導体層と絶縁体層からなり、半導体層は多結晶酸化物薄膜からなり、半導体層の結晶粒界が平面方向において１ｎｍ以上８ｎｍ以下の平均厚みである。

半導体層は絶縁体層上に成膜され、成膜時の条件により、薄膜堆積直後は、アモルファス構造をもつ非晶質酸化物薄膜（以下、「非晶質薄膜」ということがある）である。その後に加熱結晶化され、多結晶酸化物半導体薄膜となる。
ここで、薄膜が非晶質であるとは、Ｘ線結晶構造解析により、ハローパターンが観測され、結晶構造が特定できないことを意味する。
また、成膜中に気相での結晶化が起きた場合、アモルファス薄膜ではなく、微小な結晶が秩序性を持たずに堆積した微結晶膜となる。アモルファス薄膜から固相結晶化した多結晶膜は結晶が膜厚方向に成長しているのに対し、微結晶薄膜は気相成長した結晶の堆積であるため、成長方向に規則性を持たない。
結晶の配置方向と粒径を制御した結晶質酸化物薄膜をチャネル層に適用した場合、ＣＶＤ等の製造プロセスを通しても酸素欠損が生じ難く、ＴＦＴ特性の劣化が起こらないという利点を有する。

半導体層の結晶粒界の平均厚さは、薄膜の平面方向に対して、１ｎｍ以上８ｎｍ以下であり、好ましくは１．３ｎｍ以上５ｎｍ以下であり、さらに好ましくは１．５ｎｍ以上３ｎｍ以下である。
結晶粒界の平均厚さが８ｎｍ超であると、積層構造をＴＦＴに適用した際に、結晶粒界部分に存在する欠陥によって、交流電圧ストレス試験におけるＴＦＴ特性が劣化するおそれがある。

結晶粒界の粒界部分を判別する方法としては、例えば平面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）での格子像における規則性から判断する方法や、電子線回折像で単一の結晶配向である部分を結晶粒、ハローや複数の結晶配向が見える部分を結晶粒界と定義することができる。また、格子像をフーリエ変換し擬似的に電子線回折像を作製して結晶配向を判別することも可能である。

半導体層の平均結晶粒径は、１０ｎｍ以上２７μｍ以下が好ましく、２０ｎｍ以上２７μｍ未満がより好ましく、３０ｎｍ以上１３μｍ未満がさらに好ましく、４０ｎｍ以上４μｍ未満が特に好ましく、５０ｎｍ以上１μｍ未満が最も好ましい。
半導体層の平均結晶粒径が１０ｎｍ以上であると、粒界における散乱の影響は十分に小さく、良好な移動度を得ることができる。一方、平均結晶粒径が２７μｍ以下であれば、フレキシブル基板上に成膜した場合でも、基板を曲げた際に膜の破壊が起こりにくい。また、結晶粒界がキャリアを散乱する効果によってＴＦＴ特性へのばらつきが生じにくい。

半導体層の平均結晶粒径は、平面ＴＥＭにおける結晶粒径の平均値を採用することができる。

半導体層は、７０％以上が結晶構造からなることが好ましく、７５〜９９％がより好ましく、７５〜９８％がさらに好ましい。
結晶構造は、平面ＴＥＭと断面ＴＥＭの格子像を見て判断することができる。
半導体層の結晶構造が７０％以上であれば、欠陥の少ない膜が作製できる。

半導体層の表面の面積の８０％以上の部分が、膜厚方向おいて単一の結晶粒で構成されている好ましく、より好ましくは８５％以上９９％以下であり、さらに好ましくは９０％以上９８％以下である。
膜厚方向おいて単一の結晶粒が半導体層の表面の面積の８０％未満であると、当該の積層構造を用いて作製したＴＦＴでは、ゲート電界をかけた際の電界のかかり方が均一でないために、ＴＦＴ特性にばらつきが出るおそれがある。膜厚方向において単一の結晶粒であることは断面ＴＥＭでの半導体層断面から評価することができる。

半導体層の結晶粒界の角度は、絶縁体層界面に対して、平均して７０°〜１１０°であることが好ましい。より好ましくは８０°〜１００°であり、さらに好ましくは８５°〜９５°である。
結晶粒界の角度は、断面ＴＥＭによって測定できる。結晶粒界の角度が上記範囲にあれば、半導体層の基板側と表層側のキャリアが面方向に移動する際にほぼ同じ数の粒界を経由するため、ＴＦＴにした際の特性のバラツキを少なくすることができる。

半導体層が、酸化インジウムを含むことが好ましい。
また、半導体層の酸化インジウムは、実質的にビックスバイト構造からなる結晶構造を持つ多結晶薄膜であることが好ましい。実質的にビックスバイト構造からなる結晶構造を持つ薄膜は移動度が高く、ビックスバイト構造の複雑な単位格子によって粒界抵抗が低減できるため、大面積での均一性が期待できる。実質的にビックスバイト構造からなる結晶構造とは酸化物薄膜中に含まれる結晶部分の９０％以上がビックスバイト構造である結晶構造を指す。ビックスバイト構造の結晶部分は、９５％以上が好ましく、９８％以上がより好ましい。１００％でもよい。

本発明における酸化物薄膜（半導体層）がビックスバイト構造を示す酸化インジウムからなることは、Ｘ線回折測定（ＸＲＤ測定）により確認することができる。

半導体層が、さらに１種類以上の添加元素の化合物を含むことが好ましい。

添加元素として、Ｚｎ、Ｓｎ、Ｍｇ、Ｃａ、Ｇａ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類等が挙げられる。
酸化インジウムに加えて添加元素を含むことにより、酸化インジウムのみの場合と比べて、キャリア濃度を十分に制御でき、ノーマリ―オン型のＴＦＴになり難い。

半導体層は、酸化インジウムのＩｎ（インジウム）に加えて、Ｇａ（ガリウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及び金属元素Ｘのうちいずれか一つ以上を含み、各元素が下記含有割合（金属原子比）次の原子比で含まれていることが好ましい。また、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ及び金属元素Ｘの以下の原子比は、全金属原子に対してでもよい。
Ｇａ（ガリウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及び金属元素Ｘの添加によってキャリア濃度を調整することが可能である。例えばＧａの添加によってキャリア濃度を抑制したり、Ｓｎを添加することでキャリア濃度を増加させることができる。

インジウムについては、好ましくは、
０．８≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）≦１であり
より好ましくは、
０．８５≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）≦０．９９であり、
さらに好ましくは、
０．９≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）≦０．９５である。

Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）が０．８未満の場合、結晶化した際に実質的に酸化インジウムのビックスバイト相の結晶からなる酸化物半導体薄膜を形成できない可能性がある。また、Ｉｎの５ｓ軌道に起因する高い移動度を利用できないおそれがあり、単位格子が大きなビックスバイト相による、粒界の影響が比較的少ない、大面積均一性が利用できない可能性がある。

ガリウムについては、好ましくは、
０≦Ｇａ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．２であり、
より好ましくは、
０≦Ｇａ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．１である。

Ｇａ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）が０．２以上の場合、結晶化した際にガリウムが粒界に偏析するおそれがある。

亜鉛については、好ましくは、
０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．１５であり、
より好ましくは、
０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．０７である。

Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）が０．１５以上の場合、結晶化した際に亜鉛が粒界に偏析するおそれがある。また、結晶化温度が上昇する可能性があり、十分に結晶化させるために、長時間、高温のアニールが必要となるおそれがある。

錫については、好ましくは、
０≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．１であり、
より好ましくは、
０≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．０５である。

３価の酸化インジウム中に４価のＳｎが混入すると、ドーパントとして機能するために、キャリア濃度が増加し、実効的に後述のＶｇが印加されている状態となり好ましい。しかし、Ｓｎの比率が０．１以上では、不純物散乱中心となり電界効果移動度を低下させるおそれがある。また、結晶化した際に錫が粒界に偏析するおそれがある。

金属元素Ｘについては、好ましくは、
０≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．２であり、
より好ましくは、
０≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．１５であり、
さらに好ましくは、
０≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）＜０．１である。

Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ＋Ｘ）が０．２以上の場合、酸化インジウムの結晶粒界への偏析のおそれがある。

Ｘとしては、Ｍｇ、Ｃａ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類（原子番号５７のＬａから原子番号７１のＬｕ）からなる群から選択される１種以上の元素であり、Ａｌ、Ｔｉ、Ｓｉ、Ｚｒ、Ｈｆ、Ｃａ、Ｍｇ、Ｙ及びランタノイド元素から選択される１種以上が好ましい。
半導体層にＸが含まれると、酸素との結びつきが強く信頼性に優れる薄膜トランジスタが製造できる。

Ｘは、Ａｌ、Ｔｉ、Ｚｒ、Ｍｇ、Ｙ及びＳｍからなる群から選択される１種以上がより好ましい。Ｘがこれらの金属元素である場合、前述した信頼性の向上の効果の他に、スパッタリング用ターゲットの密度を上げ、抵抗値を下げることができるため、アーキングやパーティクルの発生を抑えることができる。

Ｘは、Ａｌ、Ｔｉ、Ｍｇ及びＳｍからなる群から選択される１種以上が特に好ましい。これらの金属元素は酸化インジウムと比較して酸素との結合力が強く、酸素欠陥の生成を抑えることができるため、前述した効果の他に、得られる積層構造をＴＦＴに用いた際に信頼性を向上させることができる。

尚、半導体層（酸化物薄膜）は主として上述した元素によって構成されていれば、本発明の効果を損ねない範囲において、他に不可避不純物を含んでいてもよい。
半導体層において、全金属原子中、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ及びＸの金属原子比が、０．９０以上、０．９５以上、０．９８以上、１でもよい。

半導体層に含まれる各元素の原子比は、誘導結合プラズマ発光分析装置（ＩＣＰ−ＡＥＳ）により含有元素を定量分析して求めることができる。

具体的に、溶液試料をネブライザーで霧状にして、アルゴンプラズマ（約６０００〜８０００℃）に導入すると、試料中の元素は熱エネルギーを吸収して励起され、軌道電子が基底状態から高いエネルギー準位の軌道に移る。この軌道電子は１０^−７〜１０^−８秒程度で、より低いエネルギー準位の軌道に移る。この際にエネルギーの差を光として放射し発光する。この光は元素固有の波長（スペクトル線）を示すため、スペクトル線の有無により元素の存在を確認できる（定性分析）。

また、それぞれのスペクトル線の大きさ（発光強度）は試料中の元素数に比例するため、既知濃度の標準液と比較することで試料濃度を求めることができる（定量分析）。

半導体層は、酸化物等からなるスパッタリングターゲットを用いたスパッタリング法により成膜して、形成することができる。

絶縁体層において、形成する材料には特に制限はなく、一般に用いられている材料を任意に選択できる。具体的には、例えば、ＳｉＯ_２，ＳｉＮ_ｘ，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＴｉＯ_２，ＭｇＯ，ＺｒＯ_２，ＣｅＯ_２，Ｋ_２Ｏ，Ｌｉ_２Ｏ，Ｎａ_２Ｏ，Ｒｂ_２Ｏ，Ｓｃ_２Ｏ_３，Ｙ_２Ｏ_３，ＨｆＯ_２，ＣａＨｆＯ_３，ＰｂＴｉＯ_３，ＢａＴａ_２Ｏ_６，ＳｒＴｉＯ_３，Ｓｍ_２Ｏ_３，ＡｌＮ等の化合物を用いることができる。これらの中でも、好ましくはＳｉＯ_２，Ｓｉ_３Ｎ_４，Ａｌ_２Ｏ_３，Ｙ_２Ｏ_３，ＨｆＯ_２，ＣａＨｆＯ_３であり、より好ましくはＳｉＯ_２，Ｓｉ_３Ｎ_４，Ｙ_２Ｏ_３，ＨｆＯ_２，ＣａＨｆＯ_３である。

尚、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよく、例えば、ＳｉＯ_２でもＳｉＯ_ｘでもよい。

絶縁体層は、異なる材料からなる２層以上の絶縁膜を積層した構造でもよい。また、絶縁体層を構成する絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質又は非晶質であることが好ましい。

絶縁体層は、１μｍ×１μｍの領域における表面粗さの二乗平均の平方根（ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ−ｒｏｕｇｈｎｅｓｓ（Ｒｒｍｓ））が、１〜１５．７Åであることが好ましく、より好ましくは１〜１３．３Åであり、さらに好ましくは１〜８．３Åである。

Ｒｒｍｓが１５．７Å超では、結晶化時に欠陥の要因になるおそれがある。つまり、絶縁体層の上に酸化物半導体層を積層した際に異常な結晶核を生成する原因となる恐れがあり、結晶化時に結晶粒界が広くなり、ストレス試験を行った際に劣化が起こる恐れがある。

Ｒｒｍｓは、原子間力顕微鏡（ＡＦＭ）により測定することができる。
ＡＦＭは、探針と試料に作用する原子間力を検出するタイプの顕微鏡である。ＡＦＭ探針は、片持ちバネ（カンチレバー）の先端に取り付けられている。この探針と試料表面を微小な力で接触させ、カンチレバーのたわみ量が一定になるように探針・試料間距離（Ｚ）をフィードバック制御しながら水平（Ｘ、Ｙ）に走査することで、表面形状を画像化することができる。

絶縁体層における水素濃度は、１×１０^１８ａｔｍ／ｃｍ^３以上１×１０^２１ａｔｍ／ｃｍ^３以下が好ましい。より好ましくは５×１０^１８ａｔｍ／ｃｍ^３以上５×１０^２０ａｔｍ／ｃｍ^３以下であり、さらに好ましくは１×１０^１９ａｔｍ／ｃｍ^３以上３×１０^２０ａｔｍ／ｃｍ^３以下である。

水素濃度が１×１０^２１ａｔｍ／ｃｍ^３超であると、絶縁体層上に半導体層となる酸化物半導体のアモルファス薄膜を堆積し、結晶化する際のアニール時に、水素が半導体層に拡散して酸化物半導体の結晶化を阻害するおそれがある。
一方、１×１０^１８ａｔｍ／ｃｍ^３未満では、ＳｉＯ_２の構造緩和ができず、内部応力を生じる原因になり、上に成膜する半導体層の結晶の構造を乱す原因となるおそれがある。

絶縁体層中の水素濃度は、二次イオン質量分析（ＳＩＭＳ）を用いて測定できる。

［積層構造の製造方法］
本発明の製造方法では、絶縁体層を設け、絶縁体層上に半導体層を成膜することで、積層体を形成し、得られた積層体を加熱処理する。そして、半導体層成膜の際に、成膜直前の絶縁体層における物理吸着水を、１×１０^１４ｃｍ^−２以上１×１０^１７ｃｍ^−２以下とすることで、上述の積層構造を得ることができる。

本発明の製造方法により、半導体層が好ましいキャリア濃度、好ましい平均結晶粒径をもち、結晶粒界が小さく制御された多結晶酸化物半導体である積層構造が得られる。

絶縁層及び半導体層は、本発明の積層構造で、上述した通りである。

上記の積層構造を形成する基板は、特に限定されないが、例えばガラス基板、シリコン基板、フレキシブル基板（ＰＥＮ（ポリエチレンナフタレート）、ＰＥＴ（ポリエチレンテレフタレート）、ＰＩ（ポリイミド）等）を用いることができる。

絶縁体層の形成は、特に限定されず、公知の方法を用いればよい。絶縁体層は、単独の層であってもよいし、例えば、熱酸化膜付きの導電性シリコン基板等の、熱酸化膜が絶縁体層であってもよい。

絶縁体層は、プラズマＣＶＤ、ホットワイヤーＣＶＤ、アトミックレイヤーＣＶＤ、光ＣＶＤ、ＴＥＯＳ−ＣＶＤ、ＩＣＰ−ＣＶＤ、スパッタリング等種々の方法で成膜可能である。緻密性、使用実績等を考慮するとプラズマＣＶＤが好ましい。

例えば絶縁体層として、ＳｉＯ_２をプラズマＣＶＤ（化学蒸着）法により成膜する場合、１８０℃以上６００℃未満の基板温度で成膜することが好ましく、基板温度は３００℃以上６００℃未満がより好ましく、４００℃以上５５０℃未満がさらに好ましい。

絶縁体層となるＳｉＯ_２を、プラズマＣＶＤ法により成膜する場合、一般的な導入ガスとしてＳｉＨ_４、Ｎ_２Ｏ及びＮ_２を用いることができる。
このとき、基板温度が１８０℃未満であれば、導入ガスが十分反応せず、絶縁体層として十分機能しないおそれがある。即ち、ＴＦＴを動作させたときに、ヒステリシスやリーク電流が増加する可能性がある。
一方、６００℃以上であれば耐熱性が低い基板が使用できず、量産に適さないおそれがある。

絶縁体層の成膜後の降温は徐々に行うことが好ましい。徐々に降温することにより、表面にクラックやひずみのない絶縁体層を得ることができる。また、その上に成膜する酸化物薄膜を結晶化する際に、欠陥を抑制することができる。

ＣＶＤ後の基板冷却の際には、降温速度が２００℃／ｍｉｎ以下であることが好ましく、より好ましくは５〜１００℃／ｍｉｎであり、さらに好ましくは１０〜５０℃／ｍｉｎであり、特に好ましくは１５〜３５℃／ｍｉｎである。
冷却速度が２００℃／ｍｉｎ超では、絶縁体層にクラック及びひずみが生じる可能性があり、その上に成膜する酸化物薄膜を結晶化する際に、欠陥を生じるおそれがある。

絶縁体層形成後の基板冷却時の降温速度は、絶縁体層の堆積が終了した時点での温度をＴ１、基板が降温し周辺空間との熱平衡に達した時点、又は絶縁体層成膜後、次のプロセス（成膜又はエッチング、洗浄等）に入った時点のうちのいずれか早い方の温度をＴ２、成膜直後からＴ２とした時点までの時間（ｍｉｎ）をｔと置き、（Ｔ１−Ｔ２）／ｔを降温速度とする。

上記の導入ガスの流量比を制御することにより、絶縁体層のＲｒｍｓを１〜１５．７Åの範囲にすることができる。
例えば、プラズマＣＶＤによるＳｉＯｘ膜を用いる場合、一般的にシランガス、亜酸化窒素ガス、窒素ガスを用いるが、シランガス／亜酸化窒素ガスの流量比は１／１００〜１／１０が好ましい。
１／１０超では反応が十分に進行せず、膜が疎になりＲｒｍｓが大きくなるおそれがあり、１／１００未満では気相で反応が進行し、パーティクルが生じたり、Ｒｒｍｓが大きくなったりするおそれがある。

また、絶縁膜の平滑性は移動度にも影響し、絶縁膜表面の荒れが大きい場合、半導体層及び絶縁膜の界面において電子の実質的な移動距離が長くなり、実効的なチャネル長が長くなることで、移動度の低下につながるおそれがある。

絶縁体層からの水素の拡散や、絶縁体層表面の欠陥による半導体層の結晶の欠陥生成を防ぐために、酸化物半導体膜を成膜する前にゲート絶縁体層に対してオゾン処理、酸素プラズマ処理、又は亜酸化窒素プラズマ処理等の前処理を施すことが好ましい。

絶縁体層の膜厚は、通常５〜５００ｎｍであり、好ましくは１０〜４００ｎｍであり、より好ましくは５０〜３００ｎｍである。
５ｎｍ未満では膜厚の均一性を取ることが難しく、ＴＦＴとしたときの特性のばらつきの要因となるおそれがある。５００ｎｍ超ではＴＦＴとしたときの電流値が十分に得られないおそれがある。

半導体層成膜直前において、絶縁体層の物理吸着水は、１×１０^１４ｃｍ^−２以上１×１０^１７ｃｍ^−２以下である。好ましくは３×１０^１４ｃｍ^−２以上５×１０^１６ｃｍ^−２以下であり、さらに好ましくは、５×１０^１４ｃｍ^−２以上１×１０^１６ｃｍ^−２以下である。

成膜表面に物理吸着水が多く存在していると、半導体成膜表面に過剰な水が存在するために、均一なアモルファス薄膜とはならず、結晶化の際に成膜面との界面が十分に結晶化されず、アモルファス部分が粒界として残存するおそれがある。
従って、成膜表面の物理吸着水は可能な限り取り除くことが好ましい。

１×１０^１４ｃｍ^−２未満では、絶縁膜表面の物理吸着水を取り除くのに時間を要し、産業的に適用が困難となるおそれがある。１×１０^１７ｃｍ^−２超では、絶縁体層表面の水分子がその上に成膜される半導体層の結晶化を妨げ、多結晶酸化物半導体層が完全に結晶化せず、粒界部分が多くなるおそれがある。

物理吸着水は、ＴＰＤ（加熱発生ガス分析）を用い、Ｍ／ｅ＝１８の３００℃以下のピークを評価することにより測定できる。

物理吸着水を減らす方法は適時選択できる。以下に例を述べるが、物理吸着水を取り除く方法はこれに限定されない。
例えば、絶縁体層成膜後の基板を大気中に放置する時間を制限する方法、基板に絶縁体層を成膜後に大気解放せず真空下又は乾燥雰囲気下で基板を移送し、酸化物半導体薄膜を成膜する方法、及び酸化物半導体薄膜成膜前に、１×１０^−４Ｐａ以下の真空下、０℃〜２００℃で１０〜６０分置くことで物理吸着水を取り除く方法が挙げられる。
上記の場合、大気中の温度と湿度は温度２５±３℃、湿度５５±１０％に調整することが好ましい。

半導体層は、本技術分野で公知の手法で成膜され、絶縁体層上に成膜することで積層体を形成することができる。
半導体層は、後述の薄膜トランジスタにおけるチャネル層となる。

具体的な成膜方法としては、スプレー法、ディップ法及びＣＶＤ法等の化学的成膜方法、又はスパッタリング法、真空蒸着法、イオンプレーティング法及びパルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易く、膜質向上が容易であることから、物理的成膜方法を用いることが好ましく、中でも、生産性が高いことからスパッタリング法を用いることがより好ましい。

本発明の方法における半導体層のスパッタリング法での成膜は、例えば、ＤＣ（直流）スパッタリング、ＡＣ（交流）スパッタリング、ＲＦスパッタリング、ＤＣパルススパッタリング法等により好適に成膜できる。ＤＣスパッタリングで成膜した場合、電源装置が簡素化されることが期待され、ＤＣパルススパッタリングで成膜した場合、アーキングの抑制が期待できると共に、デューティ比の最適化によってスパッタ粒子のエネルギーを調整することで、結晶化時に欠陥を生じがたい良好なアモルファス膜を成膜可能である。

スパッタリングにより成膜する際の基板温度は、０〜２００℃が好ましく、より好ましくは１０〜１５０℃であり、さらに好ましくは２５〜１００℃である。
成膜時の基板温度が２００℃よりも高いと、基板の加熱により雰囲気ガス内に含まれる水が脱離するため、均質なアモルファス薄膜を成膜できにくいおそれがある。一方、成膜時の基板温度が０℃よりも低いと薄膜の膜密度が低下し、本積層構造をＴＦＴに用いた際の移動度が低下するおそれがある。

基板温度は基板の温度を装置内で実際に測定し、決定することができる。装置内の温度の測定法は熱伝対を装置内に導入して測定する方法や、サーモラベルをダミーの基板に貼り付けて実際の成膜時間だけ放置した後に、温度を確認する方法がある。

ターゲット及び基板間の距離は、基板の成膜面に対して垂直方向に好ましくは１〜２０ｃｍであり、さらに好ましくは２〜１７ｃｍである。この距離が１ｃｍ未満の場合、基板に到達するターゲット構成元素の粒子の運動エネルギーが大きくなり、良好な膜特性を得ることができないおそれがある。加えて、膜厚及び電気特性の面内分布が生じてしまうおそれがある。一方、ターゲットと基板との間隔が２０ｃｍを超える場合、基板に到達するターゲット構成元素の粒子の運動エネルギーが小さくなりすぎて、緻密な膜を得ることができず、良好な半導体特性を得ることができないおそれがある。

半導体層の成膜は、磁場強度が３００〜１５００ガウスの雰囲気下でスパッタリングすることが好ましい。
磁場強度が３００ガウス未満の場合、プラズマ密度が低くなるため、高抵抗のスパッタリングターゲットでは、スパッタリングできなくなるおそれがある。一方、１５００ガウス超の場合、膜厚及び膜中の電気特性の制御性が悪くなるおそれがある。

半導体層成膜時の背圧は、１×１０^−５Ｐａ以下が好ましい。好ましくは５×１０^−６Ｐａ以下であり、特に好ましくは３×１０^−６Ｐａ以下である。また、背圧の下限値は、特に限定されないが、通常１×１０^−７Ｐａである。
背圧とは、半導体層を成膜する装置の到達真空度であり、成膜を行わない状態で真空を保った定常状態で８時間放置した際の到達真空度をいう。背圧が高いと、Ｈ_２Ｏ、ＣＯ等を多く含む可能性がある。

背圧が１×１０^−５Ｐａ以下であれば、良好な非晶質酸化物薄膜を形成できる。上記範囲であれば、スパッタの際に、ほとんどＨ_２Ｏ、ＣＯが存在せず、形成した非晶質酸化物薄膜を加熱処理する際に、Ｈ_２Ｏ、ＣＯが不純物として粒界に析出（偏析）したり、結晶化を妨げたりするおそれがない。

結晶粒界には結晶化時に膜中の不純物が析出しやすい。そこで結晶粒界を小さくするためには、成膜前の真空度を高くすることで、Ｈ_２Ｏ、ＣＯ等の分圧を低くして膜中に含まれる不純物を低減することが好ましい。

背圧測定時の水分圧は、１×１０^−５Ｐａ以下が好ましく、より好ましくは５×１０^−６Ｐａ以下であり、特に好ましくは３×１０^−６Ｐａ以下である。また、水分圧の下限値は、特に限定されないが、通常１×１０^−６Ｐａである。
水分圧が１×１０^−５Ｐａ以下である場合、均質なアモルファス膜を再現性良く成膜できる。

背圧測定時の水分圧は、四重極子型質量分析計により、Ｈ_２Ｏを示す１８の値から測定できる。

背圧測定時の一酸化炭素分圧は、１×１０^−５Ｐａ以下が好ましく、より好ましくは５×１０^−６Ｐａ以下であり、特に好ましくは３×１０^−６Ｐａ以下である。また、一酸化炭素分圧の下限値は、特に限定されないが、通常１×１０^−６Ｐａである。
背圧測定時の一酸化炭素分圧は、四重極子型質量分析計により、ＣＯを示す２８の値から測定できる。

一酸化炭素分圧が１×１０^−５Ｐａ以下の場合、ＣＯが不純物として膜に取り込まれ、粒界に偏析するおそれがない。また、格子欠陥の原因となって、粒界を増やすおそれがない。

半導体層の成膜における雰囲気は、例えば、希ガスと、水（水蒸気）、水素ガス、酸素ガス及び亜酸化窒素ガスからなる群から選択される１以上のガスとを含有する混合気体が挙げられ、成膜時に、希ガス及び水の組み合わせ、又は希ガス、水素及び酸素の組み合わせを用いることが好ましい。

半導体層の成膜におけるスパッタ圧はプラズマが安定する範囲であれば特に限定されるものではないが、成膜時のスパッタ圧Ｐｓｐは０．１〜３Ｐａが好ましく、より好ましくは０．１〜０．９Ｐａであり、さらに好ましくは０．２〜０．６Ｐａである。
成膜時のスパッタ圧が０．１Ｐａ未満では、スパッタリング粒子の平均自由行程が長くなったり、基板表面のダメージが大きくなったり、膜の残留応力が大きくなったり、膜はがれ等の原因になったりするおそれがある。一方、スパッタ圧が３Ｐａ超であれば、スパッタ粒子の平均自由工程が短くなったり、粒子のエネルギーが低下し膜が疎になるおそれがある。
尚、スパッタ圧力とは、アルゴン、水、水素、酸素等を導入した後のスパッタ開始時の系内の全圧をいう。

本発明における酸化物薄膜（半導体層）堆積時のスパッタガス（雰囲気）に含まれる水分圧は、０．１〜２５％であることが好ましい。０．７〜１３％がより好ましく、１〜６％が特に好ましい。
水分圧が０．１％未満であると薄膜堆積直後に膜中に微結晶が生成するおそれがある。微結晶が生成した薄膜をアニールすると２次結晶化が起こり、結晶方位のずれが生じるため欠陥が多くなり、キャリア濃度の上昇や移動度の低下を招くおそれがある。一方、水分圧が２５％を超えると、膜密度の低下が顕著となるため、Ｉｎの５ｓ軌道の重なりが小さくなり移動度の低下を招くおそれがある。

また、チャンバー内で上記の水分圧に相当する酸素原子と水素原子を供給するために酸素と水素をガスとして導入することもできる。
その場合、スパッタリング時の雰囲気中の酸素分圧は５％以上５０％未満、水素分圧は２．５％以上２５％未満が好ましい。より好ましくは、酸素分圧が１０％以上４０％未満、水素分圧が５％以上２０％未満であり、特に好ましくは、酸素分圧が２０％以上４０％未満、水素分圧が１０％以上２０％未満である。

半導体層の成膜は、真空チャンバー内に設置したターゲットに対向する位置に、基板を順次搬送し、ターゲットに対してパルス電圧を印加しながら、ターゲット上にプラズマを発生させて基板表面に成膜するスパッタリング方法（ＤＣパルススパッタリング）で行ってもよい。
ＤＣパルススパッタリングは、ＤＣスパッタと同様な装置構成で実施可能であり、ターゲットにかける電圧にパルスを重畳することで、アーキングを抑制でき、デューティ比の調整により、スパッタ粒子のエネルギーを制御して、均一な膜を成膜できる。

ＤＣパルススパッタリングに用いるパルス電圧の周波数は、１ｋＨｚ〜２００ｋＨｚが好ましく、より好ましくは２０ｋＨｚ〜１００ｋＨｚである。
１ｋＨｚ未満ではアーキング抑制の効果が十分でないおそれがあり、２００ｋＨｚを越えた周波数をかけてもその効果は大きく変化しないおそれがある。

また、ＤＣパルススパッタリング使用時のデューティ比は５０〜８０％が好ましく、より好ましくは６０〜８０％である。
パルス１周期分の電流が流れる時間をオン時間、流れない時間をオフ時間としたとき、デューティ比は（オン時間／（オン時間＋オフ時間））×１００％と定義できる。
デューティ比が５０％以上であれば放電が安定して継続可能で、高エネルギーの粒子も生じづらく、薄膜へのダメージを小さくできる。一方、デューティ比が８０％以下であれば、パルス重畳によるアーキング抑制効果を十分に発揮できる。

ＤＣパルススパッタではアーキングが抑制されるために、アーキングによって生じるパーティクルや高エネルギーの粒子によるダメージが薄膜に与えられず、結晶化の際に核となって結晶の異常成長が起きたり、十分結晶化しなかった部分が粒界となって残るおそれが少ない。

尚、ＤＣパルススパッタリングによって半導体層を成膜する場合も、例えば、希ガスと、水、水素ガス、酸素ガス及び亜酸化窒素ガスからなる群から選択される１以上のガスとを含有する混合気体の雰囲気下においてスパッタリングを行うことが好ましく、希ガス及び水、又は希ガス、水素及び酸素を含有する混合気体の雰囲気下においてスパッタリングを行うことが特に好ましい。

その他成膜時の条件はＤＣスパッタ時に使用しているものを利用できる。

酸化物半導体膜の膜厚ｔは、１０〜３００ｎｍの範囲内が好ましく、２０〜２５０ｎｍの範囲内がより好ましく、３５〜１２０ｎｍの範囲内がさらに好ましく、４０〜８０ｎｍの範囲内が特に好ましい。

膜厚ｔが１０ｎｍ未満では、膜厚のバラツキがＴＦＴ特性に与える影響が大きく、大面積で均一な酸化物薄膜を再現よく量産することが困難になるおそれがあり、後工程でＣＶＤプロセスを行う際に、酸化物半導体膜の膜厚のバラツキの影響を受けるおそれがある。膜厚ｔが３００ｎｍ超では、チャネル層部分に存在するキャリアの総数の変化が大きくなり、Ｏｆｆ状態からＯｎ状態に変わるターンオン電圧のバラツキが発生しやすくなるおそれがある。また、酸化物半導体膜の成膜及びアニールの処理時間が長くなるおそれがある。
酸化物半導体膜の膜厚ｔは、触針式表面形状測定器（例えば、Ｄｅｋｔａｋ １５０（アルバック株式会社製））で測定することができる。

前述した材料からなる半導体層を得るには、上記組成を有する酸化物焼結体からなるターゲットを用いてスパッタリングすることが好ましい。

積層体を加熱処理することで、絶縁体層上に成膜した均質なアモルファス薄膜（非晶質薄膜）を、基板に平行な結晶粒界を持たず、欠陥の少ない多結晶酸化物半導体薄膜とすることができる。基板に平行とは、基板と結晶粒界がなす角度が±１０°であることを指す。

加熱処理温度は、１５０〜６００℃が好ましい。１５０〜４５０℃がより好ましく、２００〜３５０℃がさらに好ましい。
加熱温度が１５０℃未満であると、結晶化が不十分であるおそれがあり、６００℃を超えると、素子の破壊を招くおそれがある。

加熱（結晶化）時間は、通常１５分〜５時間であり、好ましくは１５分〜２．５時間である。

非晶質酸化物薄膜は、上記加熱処理（アニール）を施すことによりドーパントが酸化インジウム結晶中に固溶し、ビックスバイトの単一相を形成することができる。

実質的にビックスバイト構造からなる結晶構造を持つ多結晶薄膜については結晶化時又は結晶化後のアニール時の酸素分圧によってキャリア濃度を調整可能である。キャリア濃度を増加させるためには窒素又は不活性ガス分圧を増加させることが好ましい。また、減圧下での加熱処理によりキャリア濃度を増加させることができる。
キャリア濃度を減少させることは、酸素もしくは酸素以外の酸化性ガスによっても可能であり、水、亜酸化窒素、オゾン等の酸化性ガスの導入によってもキャリア濃度を減少させることができる。

半導体層のキャリア濃度は１×１０^１３ｃｍ^−３以上１×１０^１８ｃｍ^−３以下が好ましい。より好ましくは１×１０^１４ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であり、さらに好ましくは１×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３である。
１×１０^１３ｃｍ^−３未満では、十分な移動度が出ず、必要なオン電流が取り出せないおそれがある。１×１０^１８ｃｍ^−３超では、ＴＦＴがノーマリ―オンになるおそれがある。

ＴＦＴに用いる場合、ホール素子作製プロセスに加えて、ＣＶＤ等で半導体層の上に絶縁体層を積層する際の酸化還元や、素子作成後のアニールにおける酸化によって、実際のＴＦＴのチャネル領域におけるキャリア濃度を調整できる。

半導体層（酸化物薄膜）の密度は、５．５ｇ／ｃｍ^３以上が好ましく、６．０ｇ／ｃｍ^３以上がより好ましく、６．４ｇ／ｃｍ^３以上がさらに好ましい。膜密度が高いほど、欠陥が少ない良質な結晶を構築することができる。
膜密度の上限は、特に限定されないが、通常７．５ｇ／ｃｍ^３である。これを超えると、格子間に酸素や金属元素が入り込むことによる欠陥が生じるおそれがある。

本発明の方法で得られる積層構造をＴＦＴに用いた場合、酸化物薄膜が膜厚方向に均質な結晶をもつため、面内でのＶｔｈのばらつきが極めて小さいＴＦＴ群を得ることができる。また、結晶粒界が制御されていることから、交流電圧ストレス試験においてＶｔｈとＳ値の変化を小さくすることができる。

本発明の方法で得られる積層構造は、本発明の積層構造と同様の構造と特性を有する。

本発明の薄膜トランジスタは、上記積層構造を用いる。
本発明の薄膜トランジスタは、上記半導体層をチャネル層とし、上記絶縁体層をゲート絶縁膜とすることができる。
また、半導体層上に、例えばＳｉＯ_２等を含有する保護膜を備えてもよい。尚、前述したのはボトムゲート型のトランジスタについてであり、トップゲート型の場合は絶縁体層がバッファー層に、保護膜がゲート絶縁膜に相当する。以下の説明においてはボトムゲート型に基づいて説明するが、本発明の薄膜トランジスタは、トップゲート型、ボトムコンタクト、トップコンタクトやコプラナー構造等の既知の構成とすることができる。

チャネル層の結晶化を行うタイミングはプロセスに合わせて選択可能である。保護層成膜前にチャネル層の結晶化を行うことが好ましい。保護層成膜前に結晶化を行うことで保護膜成膜時のチャネル層へのダメージを軽減できる。尚、保護膜とはチャネル層に接して成膜される絶縁膜を指し、ボトムゲートエッチングストッパー型の素子ではエッチングストッパーを、ボトムゲートチャネルエッチング型素子の場合はパッシベーション膜を、トップゲート型の素子の場合はゲート絶縁膜を指す。

保護膜は、チャネル層に積層して形成することができる。
保護膜は、ＳｉＮ_ｘの他に例えばＳｉＯ_２，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＴｉＯ_２，ＭｇＯ，ＺｒＯ_２，ＣｅＯ_２，Ｋ_２Ｏ，Ｌｉ_２Ｏ，Ｎａ_２Ｏ，Ｒｂ_２Ｏ，Ｓｃ_２Ｏ_３，Ｙ_２Ｏ_３，ＨｆＯ_２，ＣａＨｆＯ_３，ＰｂＴｉＯ_３，ＢａＴａ_２Ｏ_６，Ｓｍ_２Ｏ_３，ＳｒＴｉＯ_３又はＡｌＮ等の酸化物等を含むことができる。

一方、保護膜を形成する前段階の処理として、酸化物半導体膜に対し、オゾン処理、酸素プラズマ処理又は亜酸化窒素プラズマ処理を施すことが好ましい。前段階の処理は、酸化物半導体膜を形成した後、保護膜を形成する前であれば、特に限定されないが、保護膜を形成する直前に行うことが望ましい。

また、ＴＦＴ駆動中に酸化物半導体膜中の水素が拡散すると、閾値電圧のシフトが起こりＴＦＴの信頼性が低下するおそれがある。酸化物半導体膜に対し、オゾン処理、酸素プラズマ処理又は亜酸化窒素プラズマ処理を施すことにより、結晶構造中においてＩｎ−Ｏの結合が安定化され酸化物半導体膜中の水素の拡散を抑制することができる。

本発明の薄膜トランジスタにおけるドレイン電極、ソース電極及びゲート電極の各電極を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。例えば、Ｉｎ−Ｓｎ−Ｏ，Ｉｎ−Ｚｎ−Ｏ，ＺｎＯ，ＳｎＯ_２等の透明電極や、Ａｌ，Ａｇ，Ｃｕ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｗ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。

ドレイン電極、ソース電極及びゲート電極の各電極は、異なる２層以上の導電層を積層した多層構造としてもよい。また、ＡｌやＣｕ等の良導体をＴｉやＭｏ等の密着性に優れた金属でサンドイッチして使用してもよい。

本発明の薄膜トランジスタは、電界効果型トランジスタ、論理回路、メモリ回路、差動増幅回路等各種の集積回路にも適用できる。さらに、電界効果型トランジスタ以外にも静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、抵抗素子にも適応できる。

本発明のＴＦＴの電界効果移動度μは、５〜１００ｃｍ^２／Ｖ・ｓが好ましい。

電界効果移動度は、飽和領域の移動度特性を測定してもよいが、飽和領域の式が成立するのは一般的にＶｇ（ソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧）＜Ｖｄの場合であり、十分に大きなＶｄを印加しＶｇ依存性を測定することが好ましく、素子破壊等に影響する。
従って、電界効果移動度を測定するにはＶｄが小さい場合の線形領域（Ｖｇ＞Ｖｄ）の移動度で測定することが望ましい。

電界効果移動度μのバラツキは、２ｃｍ^２／Ｖ・ｓ以下であることが好ましく、１ｃｍ^２／Ｖ・ｓ以下がより好ましく、０．５ｃｍ^２／Ｖ・ｓ以下がさらに好ましい。μのバラツキは０ｃｍ^２／Ｖ・ｓでもよい。
電界効果移動度μのバラツキは、電子機器上に存在する同一条件で作製された複数個のトランジスタのμを測定することで求めることができる。

本発明のＴＦＴのＳ値は、１．０Ｖ／ｄｅｃ以下が好ましく、０．５Ｖ／ｄｅｃ以下がより好ましく、０．３Ｖ／ｄｅｃ以下がさらに好ましく、０．２Ｖ／ｄｅｃ以下が特に好ましい。

Ｓ値（Ｓｗｉｎｇ Ｆａｃｔｏｒ）とは、オフ状態からゲート電圧を増加させた際に、オフ状態からオン状態にかけてドレイン電流が急峻に立ち上がるが、この急峻さを示す値である。下記式で定義されるように、ドレイン電流が１×１０^−１０Ａから１×１０^−９Ａまで上昇するときのゲート電圧の増分をＳ値とする。
Ｓ値＝ｄＶｇ／ｄｌｏｇ（Ｉｄｓ）
Ｓ値が小さいほど急峻な立ち上がりとなる（「薄膜トランジスタ技術のすべて」、鵜飼育弘著、２００７年刊、工業調査会）。Ｓ値が大きいと、オンからオフに切り替える際に高いゲート電圧をかける必要があり、消費電力が大きくなるおそれがある。

本発明のＴＦＴの閾値電圧は、０〜５Ｖが好ましく、０〜３Ｖがより好ましく、０〜２Ｖがさらに好ましい。

また、ゲート絶縁膜の種類や膜厚が変化すると、容量が異なるため実効的なゲート電界の影響が異なることがある。容量（誘電率／膜厚）が変化した場合はＶｇの規格化を行うことが好ましい。

本発明のＴＦＴの閾値電圧Ｖｔｈのバラツキは、３Ｖ未満が好ましく、２Ｖ未満がより好ましく、１．５Ｖ未満がさらに好ましい。Ｖｔｈのバラツキは０Ｖでもよい。

閾値電圧Ｖｔｈのバラツキは、電子機器上に存在する同一条件で作製された複数個のトランジスタのＶｔｈを測定することで求めることができる。

本発明のＴＦＴの交流電圧ストレスにおいて、ΔＶｔｈは±３Ｖ未満が好ましく、±２Ｖ未満がより好ましく、±１Ｖ未満が特に好ましい。
ΔＳは±０．５Ｖ／ｄｅｃ以下が好ましく、より好ましくは±０．３Ｖ／ｄｅｃ以下であり、さらに好ましくは±０．１Ｖ／ｄｅｃ以下である。

本発明の薄膜トランジスタは、液晶ディスプレイ用パネル、有機ＥＬディスプレイ用パネル等の表示機器、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、Ｘ線ディテクタパネル、指紋センサ等のセンサ、フォトセンサ、及びパワー半導体等の電子機器に使用できる。

実施例１〜１２
［原子間力顕微鏡（ＡＦＭ）、二次イオン質量分析法（ＳＩＭＳ）、加熱発生ガス分析（ＴＰＤ）による評価］
本実施例では特に記載しない限りＡＢＣ−Ｇ（ガラス基板、日本電気硝子株式会社製）を基板として用いた。
選択した基板をプラズマ化学蒸着装置（ＰＥ−ＣＶＤ装置）にセットし、ＳｉＨ_４、Ｎ_２Ｏ、Ｎ_２を導入して、厚さ１５０ｎｍの絶縁膜（ＳｉＯ_２膜）を、表１及び２に記載の成膜条件で、成膜してＡＦＭ評価用のサンプルを得た。

Ｒｒｍｓの測定のためのＡＦＭ装置として環境制御型プローブ顕微鏡ＮａｎｏＮａｖｉ／Ｅ−ｓｗｅｅｐ（日立ハイテクサイエンス（旧ＳＩＩナノテクノロジー）製）を用いた。
測定位置は基板を面積４等分になるように直交する二本の直線で分割し、各パーツの中心部から同心円を描いたとき最大の内接円の半分の直径の同心円の内部で測定し、その平均値を測定値とした。

測定条件は下記の通りである。
測定方法：ＤＦＭ（ダイナミック・フォース・モード）
探針 ：ＳＩ−ＤＦ４０Ｐ
走査速度：１Ｈｚ（１ライン１秒）
ステップ：２５６×２５６
測定視野：１μｍ×１μｍ
実施例１においてＲｒｍｓを測定したところ、１２．７Åと平坦であった。実施例２〜１２についても同様に測定し、Ｒｒｍｓの結果を表１及び２に示す。

ＳＩＭＳにより、セシウムイオンをサンプルにスパッタし、絶縁体層における深さ方向の水素濃度を測定した。
水素濃度は基板を面積４等分になるように直交する二本の直線で分割し、各パーツの中心部から同心円を描いたとき最大の内接円の半分の直径の同心円の内部で絶縁体層を深さ方向に評価し、その平均値を絶縁体層の水素濃度とした。
ＳＩＭＳにおける水素濃度の定量化には水素濃度がわかっているレファレンスサンプルを用いた。ＳｉＯｘのレファレンスとして水素濃度がわかっているシリコン熱酸化膜を用いて絶縁体層中の水素濃度を定量化した。

ＴＰＤでは、基板にガラスを用いるとガラス基板からの水の脱離が多く、サンプルからの水の脱離を正確に評価できないため、基板にシリコンを用いた。
シリコン基板上にＣＶＤで、上記と同様に、ＳｉＯ_２を成膜して評価した。
半導体成膜時に物理吸着水を減らす処理をしている場合、同様の条件で処理した後にＴＰＤの測定を行った。
測定位置は基板を面積４等分になるように直交する二本の直線で分割し、各パーツの中心部から同心円を描いたとき最大の内接円の半分の直径の同心円の内部から１ｃｍ×１ｃｍをサンプルとして切り出して測定し、その平均値を測定値とした。

測定条件は以下のとおりである。
質量分析計：四重極子型質量分析計
温度範囲 ：室温〜８００℃
昇温速度 ：６０℃／ｍｉｎ
観測種 ：Ｍ／ｅ＝１８（水）
ＴＰＤにおける水のピークの定量化については、一定量水素を添加したＳｉ基板からのＨ_２の脱離を基準として校正をおこなった（参考：平下他、分析化学４３，７５７（１９９４））。

［ＩＣＰ−ＡＥＳ分析、Ｘ線回折法（ＸＲＤ）、Ｘ線反射率法（ＸＲＲ）、断面ＴＥＭ、平面ＴＥＭ、ＫＦＭによる評価］
マグネトロンスパッタリング装置に、表１及び２に示す半導体層組成に対応する金属酸化物の２インチターゲットを装着し、上記ＡＦＭ評価用サンプルと同様の条件で、絶縁体層としてＳｉＯｘを成膜した基板を用いた。
ＤＣマグネトロンスパッタリング法又はＤＣパルスマグネトロンスパッタリング法により、後述するスパッタリング条件でスライドガラス上に膜厚５０ｎｍの非晶質膜を成膜した。成膜時には、表１及び２に示す分圧比でＡｒガス、Ｏ_２ガス、Ｈ_２Ｏガス及びＨ_２ガスを導入した。非晶質膜を形成した基板を表１及び２に示す条件でアニールして、酸化物半導体膜（積層構造における半導体層）を形成した。

実施例１〜１２において、誘導結合プラズマ発光分析（ＩＣＰ−ＡＥＳ分析）により、結晶化酸化物薄膜に含まれる各元素の原子比を確認した。
定性分析で含有されている元素を特定後、定量分析で含有量を求め、その結果から各元素の原子比を求めた。
実施例及び比較例における酸化物薄膜の組成比はターゲットの組成比と同一であった。

結晶性の評価はＸ線回折（ＸＲＤ）測定によって行った。
ＸＲＤの測定条件は以下の通りである。
装置：（株）リガク製、Ｕｌｔｉｍａ−ＩＩＩ
Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
２θ−θ反射法、連続スキャン（１．０°／分）
サンプリング間隔：０．０２°
スリット ＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ

実施例１〜１２は堆積直後にＸＲＤのピークがなく非晶質であり、熱処理後に結晶化したことが分かった。
また、実施例１〜１２においては、酸化インジウムのビックスバイト構造のみが観測された。
この結晶構造は、ＪＣＰＤＳ（Ｊｏｉｎｔ Ｃｏｍｍｉｔｔｅｅ ｏｆ Ｐｏｗｄｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｓｔａｎｄａｒｄｓ）カードで確認することができる。酸化インジウムのビックスバイト構造は、ＪＣＰＤＳカードＮｏ．０６−０４１６である。

膜密度の測定はＸＲＲ（Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用い、以下の条件で反射率の測定を行った。得られたスペクトルを用いて、膜厚、密度をパラメータとしてフィッテングにより膜密度を求めたところ、実施例１のサンプルにおいては７．０ｇ／ｃｍ^３であった。
測定位置は、基板を面積４等分になるように直交する二本の直線で分割し、各パーツの中心部から同心円を描いたとき最大の内接円の半分の直径の同心円の内部で測定し、その平均値を測定値とした。
実施例２〜１２の膜密度の結果についても表１及び２に示す。

詳細な測定条件は下記の通りである。
・測定装置：全自動水平型多目的Ｘ線回折装置ＳｍａｒｔＬａｂ（（株）リガク製）
・測定条件
Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
２θ反射率測定、測定範囲２θ＝０°〜８°
サンプリング間隔：０．０１°

断面ＴＥＭ、平面ＴＥＭの測定条件は下記の通りである。
測定装置：４００ｋＶ高分解能透過電子顕微鏡［ＨＲ−ＴＥＭ］
（日本電子製ＪＥＭ−４０１０）
前処理：イオンミリング装置（米国Ｇａｔａｎ製ＰＩＰＳ−Ｍ６９１）にて薄片試料作製した。

平均結晶粒径は前述の条件で測定した平面ＴＥＭの明視野像及び暗視野像の５μｍ×５μｍの視野又は走査イオン顕微鏡（ＳＩＭ：Ｓｃａｎｉｎｇ Ｉｏｎ Ｍｉｃｒｏｓｃｏｐｙ）の３５μｍ×３５μｍの視野で観察される結晶粒の最大径を調べ、その平均を平均結晶粒径とした。粒径が１μｍ未満の場合は平面ＴＥＭでの値を採用し、１μｍ以上ではＳＩＭの値を採用した。平均粒径の測定に当たってはＪＩＳ Ｒ１６７０を参考として行い、ここでは当該規格における長径を結晶粒の最大径と呼称する。
観測視野は、積層構造を直上から見た平面の中心部を観測した。

ほぼ単一の結晶配向を持つ結晶粒間に挟まれた、複数の結晶配向を持つ部分、アモルファスで構成された部分、もしくはアモルファスと結晶の混合部分を結晶粒界とした。
平面ＴＥＭの格子像において各結晶粒界の厚みを測定し、その平均値を取ったものを結晶粒界の平均厚みとした。

測定する粒界の選びかたは、積層構造を直上から見た際の平面図の重心を中心とする１μｍ×１μｍの平面ＴＥＭ像をとり、視野を四つの正方形に分割する線と交差する結晶粒界を、視野の中心から近い順に１０か所測定して平均値を求め、視野内の交差した粒界の数が１０未満の時視野を面積１０倍にして測定し、膜全体において粒界が１０以下の場合は１０以下のままで測定した。交差した点における結晶粒界の厚みは、前述の直線上の二つの結晶粒の端からの中心点を求め、その点を通る結晶粒間の最短距離を結ぶ直線の長さを結晶粒界の厚みとした。

平面ＴＥＭにおいては積層構造を直上から見た際の平面図の重心を中心とする１μｍ×１μｍの平面ＴＥＭ像を取り、断面ＴＥＭにおいては、断面図の重心を中心とする１μｍ×１μｍの像を取り、その範囲で半導体層の格子像に規則性が存在する部分の面積の割合を平均して、結晶構造からなる部分の割合を求めた。

積層構造を直上から見た際の平面図の重心を中心とする最大の内接円の半分の直径の同心円に含まれる１μｍの断面ＴＥＭの格子像において、膜厚方向に結晶粒界を含まない部分の割合を求めることで求め、膜厚方向に単一の結晶からなる面積を求めた。

前述の断面ＴＥＭの明視野像又は暗視野像において半導体層／絶縁体層界面と対向する界面をほぼ平行な線としたとき、その平行線を２辺とする面積最小の平行四辺形で結晶粒界を囲んだ時の半導体層／絶縁体層界面と残りの二辺との角度を測定した。この測定を前述の断面図の半導体層の中心から近い１０個の結晶粒界について行い、平均をとって結晶粒界の角度とした。
前述の領域内に１０個未満の結晶粒界しか存在しない場合、測定する視野を２μｍ、４μｍと２倍にしていき、測定領域内に１０個以上の粒界が存在するようになった時点で平均値を求めた。
積層体で測定できる最大値まで測定領域を拡大しても１０個未満の粒界しか存在しない場合は、その領域すべての粒界の角度の平均をとった。

実施例１について、上述の条件で断面ＴＥＭ、平面ＴＥＭを測定した。
図１は、実施例１における積層構造の半導体層の結晶粒内の回折像であり、本回折像はＩｎ_２Ｏ_３のビックスバイト構造で１１１面の結晶方位を示すことが確認できた。
図２（ａ）〜（ｃ）は、実施例１における断面ＴＥＭ像であり、基板１０１上に、ＳｉＯ_２膜１０３及びインジウムガリウム酸化物（Ｉｎ−Ｇa−Ｏ）膜１０５を成膜し、断面ＴＥＭを測定した。図２（ａ）では、倍率が４００００倍であり、図２（ｂ）では７００００倍、図２（ｃ）では１４００００倍である。
図３は、実施例１における積層構造の半導体層の拡大した平面ＴＥＭ像である。楕円で囲んだ領域に結晶粒界を示した。
平均結晶粒径は３１９ｎｍ、平面ＴＥＭ像より、結晶粒界の平均厚みは２．５ｎｍであった。また、断面ＴＥＭ像より、結晶粒界の角度は８４°であった。
実施例２〜１２までについても同様に評価を行い、表１及び２に結果を記載した。

実施例１において、半導体層の７０％以上が結晶構造からなっていた。
実施例１では、半導体層が膜厚方向おいて、積層構造の面積の８０％以上が単一の結晶粒で構成されていた。
実施例２〜１２についても同様の結果であった。

また、実施例１については結晶粒界において電子線回折像を確認したところ、複数の結晶配向に解釈されるスポットが観測された。実施例２〜１２についても同様の結果であった。

多結晶酸化物薄膜のポテンシャル障壁の評価は、ケルビンプローブ原子間力顕微鏡（Ｋｅｌｖｉｎ Ｐｒｏｂｅ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＫＦＭ）を用い、半導体層の結晶粒界における表面電位差を測定することにより、行った。測定条件は以下の通りである。
測定位置は積層構造の中心部から同心円を描いたとき最大の内接円の半分の直径の同心円の内部で測定した。
測定範囲：４０μｍ×４０μｍ
ステップ：２５６×２５６

［ホール効果測定用サンプルの作製］
前述したＩＣＰ、Ｘ線回折法（ＸＲＤ）、Ｘ線反射率法（ＸＲＲ）、断面ＴＥＭ、平面ＴＥＭ評価用サンプルの作製で成膜した基板を上下左右に等分することで４分割し、分割した各基板の中心部から約１ｃｍ×約１ｃｍの正方形を切り出して四隅に金（Ａｕ）を２ｍｍ×２ｍｍ以下の大きさになるようにメタルマスクを用いてイオンコーターで成膜し、Ａｕ電極上にインジウムはんだを乗せて接触を良くしてホール効果測定用サンプルとした。
基板は導電性のないものが望ましいため、本実施例ではすべてにおいて、基板に日本電気硝子株式会社製ＡＢＣ−Ｇを用いた。
ホール効果測定用サンプルをホール効果・比抵抗測定装置（ＲｅｓｉＴｅｓｔ８３００型、東陽テクニカ社製）にセットし、室温においてホール効果を評価し、キャリア濃度を求めた。結果を表１及び２に示す。

［酸化物半導体薄膜の作製］
酸化物半導体膜のスパッタリング条件は以下の通りである。
基板温度：室温
背圧（到達圧力）：表１及び２参照（スパッタ装置のイオンゲージで測定）
背圧測定時の分圧：Ｈ_２Ｏ、ＣＯ（表１及び２を参照、四重極子型質量分析計により測定）
雰囲気ガス：Ａｒガス、Ｏ_２ガス、Ｈ_２Ｏガス、Ｈ_２ガス（分圧は表１及び２を参照、四重極子型質量分析計により測定）
スパッタ圧力（全圧）：表１及び２参照
投入電力（パワー）：表１及び２参照
Ｓ（基板）−Ｔ（ターゲット）距離：１７０ｍｍ

［ＴＦＴの作製及び評価］
図４に示すボトムゲート構造を有する電界効果型トランジスタ１を作製した。
直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒ（ゲート電極）を成膜した後、フォトリソグラフィ法によりゲート配線状にパターニングし、ゲート電極２０とした。次に、このガラス基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ_４、Ｎ_２Ｏ及びＮ_２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ_２膜）３０付ガラス基板１０上に形成した。

次に、このゲート絶縁膜３０付ガラス基板１０をスパッタリング装置に装着し、上記酸化物半導体薄膜の作製と同条件で厚さ５０ｎｍの酸化物半導体膜を成膜した。
尚、本実施例においてはゲート絶縁膜成膜後１時間以内にスパッタリング装置に装着して基板に成膜することで、基板表面の物理吸着水が増加するのを抑制した。
本工程までは本発明における積層膜及びその製造条件に相当する。
次に、酸化物半導体膜をフォトリソグラフィ法により半導体領域の形に加工し、（チャネル層となる）半導体層４０とした。

酸化物半導体膜付ガラス基板１０をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ_４、Ｎ_２Ｏ及びＮ_２を導入して、厚さ２００ｎｍの層間絶縁膜（半導体層保護膜：ＳｉＯ_２）５０を積層した。次に、この層間絶縁膜付基板をドライエッチング装置にセットし、ゲート電極と、ソース電極及びドレイン電極用のコンタクトホール７２を形成した。そして、この積層体をスパッタリング装置にセットし、Ｍｏを成膜後、再びフォトリソグラフィ法でパターニングしてソース電極６０、ドレイン電極６２とした。

引き続き、この基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ_４、Ｎ_２Ｏ、Ｎ_２を導入して、厚さ２００ｎｍのパッシベーション膜（ＳｉＯ_２）７０を成膜した。そして再度フォトリソグラフィ法により、ソース・ドレイン・ゲート電極用のコンタクトホール７２を形成した。最後にこの基板を大気中、表１及び２に記載の素子作成後のアニール条件でアニールして、電界効果型トランジスタ１を得た。
得られた電界効果型トランジスタ１について、下記の評価を行った。結果は表１及び２に示す。

［電界効果移動度（μ）、オフ電流、Ｓ値及び閾値電圧（Ｖｔｈ）］
作製したＴＦＴについて伝達特性を評価し、上記パラメータを求めた。ドレイン電圧（Ｖｄ）は０．１Ｖで計測した。電界効果移動度はＶｄ＝０．１Ｖの伝達特性から求めた、線形領域の最大移動度である。半導体パラメータアナライザー（ケースレーインスツルメンツ社製、ケースレー４２００）を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で４インチガラスの中央部のＴＦＴについて電界効果移動度を測定した。
尚、オフ電流は、ゲート−ソース電圧（Ｖｇｓ）を−１０Ｖとして測定した。
尚、チャネル幅、チャネル長をそれぞれ５０μｍ、２０μｍとし、ゲート電圧を−１０〜２０Ｖまで変化させた際のドレイン電流を観測した。
実施例１〜１２の結果について表１及び２に示す。

ここで、電界効果移動度は、ドレイン電圧に０．１Ｖ印加した場合の伝達特性から求めた。具体的に、伝達特性Ｉｄ−Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、線形領域の式により電界効果移動度を導いた。尚、Ｇｍは∂（Ｉｄ）／∂（Ｖｇ）によって表され、Ｖｇは−１０〜２０Ｖまで印加し、特に指定がない場合その範囲での最大移動度を電界効果移動度と定義した。
特に断らない限り、電界効果移動度はこの方法で評価した。上記Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
実施例１〜１２の結果について表１及び２に示す。

電界効果移動度μのバラツキは、同一条件で作製した基板上の複数個のトランジスタを測定することで求めた。
隣接した２５個以上のＴＦＴを測定して、最大値と最小値の差をμのバラツキとした。基板中心部の一点を基準に直線距離の近い順に、同一素子構成のものを測定した。
実施例１〜１２の結果について表１及び２に示す。

薄膜トランジスタのＳ値は、伝達特性の結果から、Ｌｏｇ（Ｉｄ）―Ｖｇのグラフを作製し、この傾きの逆数から導出した。Ｓ値の単位は、Ｖ／ｄｅｃａｄｅ（以下、「Ｖ／ｄｅｃ」と称する。）であり、小さな値であることが好ましい。
実施例１〜１２の結果について表１及び２に示す。

また、閾値電圧（Ｖｔｈ）は、伝達特性のグラフより、Ｉｄ＝１０^−９ＡでのＶｇと定義した。
断りのない限り、Ｖｇはゲート絶縁膜にＳｉＯ_２（比誘電率３．９）を１５０ｎｍの厚みで用いた場合とし、容量（誘電率／膜厚）が変化した場合はＶｇの規格化を行った。例えば、ゲート絶縁膜に２００ｎｍのＳｉＮｘ（比誘電率７．０）を用いた場合、Ｖｇは（３．９／１５０）／（７．０／２００）＝０．７４倍として規格化した。
実施例１〜１２の結果について表１及び２に示す。

閾値電圧Ｖｔｈのバラツキは、同一条件で作製された複数個のトランジスタのＶｔｈを測定することで求めた。
Ｖｔｈのバラツキを求める際は隣接した２５個以上のＴＦＴを測定して、最大値と最小値の差をＶｔｈバラツキとした。基板中心部の一点を基準に直線距離の近い順に、同一素子構成のものを測定した。
実施例１〜１２の結果について表１及び２に示す。

Ｖｇ（ゲート電圧）＝±２０Ｖ、周波数５００ｋＨｚ、Ｖｇ＝−２０ＶからＶｇ＝＋２０Ｖに切り替わる時間が１００ｎｓの交流電圧ストレスを１０^４秒印加した際の伝達特性の変化を調べた。
ストレス試験の結果はＶｔｈの変化のΔＶｔｈとＳ値の変化ΔＳで評価した。
実施例１については粒界が８ｎｍ以下であり、電荷のトラップが起こる部分が少なかったため、ΔＶｔｈは０．８ＶとΔＳは０．０７Ｖ／ｄｅｃと小さかった。
実施例２〜１２についても同様に測定し、結果を表１及び２に示す。

比較例１〜２
表３に示す条件で積層構造を作製し、前述した方法で評価した。また、その積層構造を用いたＴＦＴについても前述の方法で評価し、表３に示す。
尚、比較例１〜２では、絶縁膜成膜後1日大気下に放置した後、半導体層の成膜を行った。

比較例２において、半導体層の７０％未満が結晶構造であった。
比較例１では、半導体層が膜厚方向おいて、積層構造の面積の８０％未満が単一の結晶粒で構成されていた。

比較例１では、交流電圧ストレスによって、結晶粒界による電子トラップや、結晶粒界での構造変化が起きることで、ＴＦＴ特性が変化したために、交流電圧ストレス試験時のΔＶｔｈが−８Ｖ以上シフトし、ΔＳは今回の測定範囲では測定できなかった。

比較例２では、Ｚｎ／（Ｉｎ＋Ｚｎ）が０．３と高いため、成膜後加熱処理をしても非晶質であり、キャリア濃度を抑えられず、ＴＦＴは導電膜化した。

実施例１３〜２４
表４及び５に示す条件で積層構造を作製し、前述した方法で評価した。結果を表４及び５に示す。
実施例１３〜２４において、半導体層の７０％以上が結晶構造からなっていた。
実施例１３〜２４では、半導体層が膜厚方向おいて、積層構造の面積の８０％以上が単一の結晶粒で構成されていた。

［ＴＦＴの作製及び評価］
図５に示すボトムゲート構造を有する電界効果型トランジスタ２を作製した。
直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極２０とした。次にこの基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ_４、Ｎ_２Ｏ及びＮ_２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ_２膜）３０を得た。

次に、このゲート絶縁膜３０付ガラス基板１０をスパッタリング装置に装着し、酸化物半導体を前述した「酸化物半導体薄膜の作製」と同条件で成膜し、厚さ５０ｎｍの酸化物半導体膜を成膜した。
尚、本実施例においてはゲート絶縁膜成膜後１時間以内にスパッタリング装置に装着して基板に成膜することで、基板表面の物理吸着水が増加するのを抑制した。
次に、酸化物半導体膜をフォトリソグラフィ法により半導体領域の形に加工し、半導体層４０（チャネル層）とした。

再びこのガラス基板をスパッタ装置にセットし、ＳＤ電極材料を成膜後、再びフォトリソグラフィ法でパターニングしてソース電極６０、ドレイン電極６２とした。
ここでエッチング時のダメージを軽減させるため、電極のエッチング後にシュウ酸処理により表面をエッチングすることでダメージ層を取り除くか、Ｎ_２Ｏプラズマで表面を酸化することでダメージを緩和した。行った処理を表４及び５に示す。

引き続き、このガラス基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ_４、Ｎ_２Ｏ及びＮ_２を導入して、厚さ２００ｎｍのパッシベーション膜（ＳｉＯ_２）７０を成膜した。そして再度フォトリソグラフィ法により、ソース及びドレイン電極用のコンタクトホール７２を形成した。最後にこの基板を大気中、３００℃、１時間の条件でアニールして、電界効果型トランジスタ２を得た。

上述の電界効果トランジスタ２の作製条件を表４及び５に示す。
また、電界効果トランジスタ２について実施例１〜１２と同様に評価した。実施例１３〜２４についての評価結果を表４及び５に示す。

比較例３〜４
表６に示す条件で積層構造を作製し、前述した方法で評価した。また、その積層構造を用いたＴＦＴについても前述の方法で評価し、表６に示す。
尚、比較例３〜４では、絶縁膜成膜後1日大気下に放置した後、半導体層の成膜を行った。

比較例４において、半導体層の７０％未満が結晶構造であった。
比較例３では、半導体層が膜厚方向おいて、積層構造の面積の８０％未満が単一の結晶粒で構成されていた。

比較例３では、交流電圧ストレスによって、結晶粒界による電子トラップや、結晶粒界での構造変化が起きることで、ＴＦＴ特性が変化したために、交流電圧ストレス試験時のΔＶｔｈが―５Ｖ以上となり、ΔＳは今回の測定範囲では測定できなかった。

比較例４では、非晶質であるために、バックチャネルエッチング時にチャネル層が完全に溶解し、ＴＦＴとして動作しなかった。チャネル層が溶解したことは断面ＴＥＭで確認した。

本発明によれば、結晶粒界による欠陥が少ない多結晶酸化物半導体層を備えた積層構造を提供できる。前記積層構造を用いた薄膜トランジスタは、交流電圧ストレスに対して優れた信頼性を示すため有用である。
特にディスプレイ周辺回路用途のトランジスタにおいては、交流電圧ストレスへの耐性が求められており、好適である。また、ディスプレイのスイッチングトランジスタ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）ディスプレイ用トランジスタ、パワー半導体用途に関しても同様である。

１、２ 電界効果型トランジスタ
１０ 基板
２０ ゲート電極
３０ ゲート絶縁膜（絶縁体層）
４０ 半導体層
５０ 層間絶縁膜
６０ ソース電極
６２ ドレイン電極
７０ 保護絶縁膜層（パッシベーション膜）
７２ コンタクトホール

Claims (29)

1. 半導体層と絶縁体層からなる積層構造であって、前記半導体層は多結晶酸化物薄膜からなり、前記半導体層の結晶粒界が平面方向において１ｎｍ以上８ｎｍ以下の平均厚みである積層構造。
2. 前記半導体層は、７０％以上が結晶構造からなり、前記半導体層の平均結晶粒径が１０ｎｍ以上２７μｍ以下である請求項１記載の積層構造。
3. 前記半導体層の表面の面積の８０％以上の部分が、膜厚方向おいて単一の結晶粒で構成されている請求項１又は２記載の積層構造。
4. 前記半導体層の結晶粒界の角度が、絶縁体層界面に対して、７０°〜１１０°である請求項１〜３のいずれか記載の積層構造。
5. 前記半導体層が、酸化インジウムを含む請求項１〜４のいずれか記載の積層構造。
6. 前記半導体層が、酸化インジウムと１種類以上の添加元素の化合物を含む請求項１〜５のいずれか記載の積層構造。
7. 前記添加元素が、Ｚｎ、Ｓｎ、Ｍｇ、Ｃａ、Ｇａ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類からなる群から選択される１以上の元素である請求項６記載の積層構造。
8. 前記半導体層において、Ｇａの原子比が、全金属元素に対し、０以上０．２未満である請求項７記載の積層構造。
9. 前記半導体層において、Ｚｎの原子比が、全金属元素に対し、０以上０．１５未満である請求項７又は８記載の積層構造。
10. 前記半導体層において、Ｓｎの原子比が、全金属元素に対し、０以上０．１未満である請求項７〜９のいずれか記載の積層構造。
11. 前記半導体層において、Ｍｇ、Ｃａ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類からなる群から選択される１種以上の元素であるＸの原子比が０以上０．２未満である請求項７〜１０のいずれか記載の積層構造。
12. 前記元素Ｘが、Ａｌ、Ｔｉ、Ｓｉ、Ｚｒ、Ｈｆ、Ｃａ、Ｍｇ、Ｙ及びランタノイド類からなる群から選択される１種以上である請求項１１記載の積層構造。
13. 前記元素Ｘが、Ａｌ、Ｔｉ、Ｚｒ、Ｍｇ、Ｙ及びＳｍからなる群から選択される１種以上である請求項１１記載の積層構造。
14. 前記元素Ｘとして、Ａｌ、Ｔｉ、Ｍｇ及びＳｍからなる群から選択される１種以上である請求項１１記載の積層構造。
15. 前記半導体層の酸化インジウムが、ビックスバイト構造からなる請求項５〜１４のいずれか記載の積層構造。
16. 前記半導体層を構成するＩｎの原子比が、全金属元素に対し、０．８以上１以下である請求項５〜１５記載の積層構造。
17. 絶縁体層を設け、
    前記絶縁体層上に半導体層を成膜することで、積層体を形成し、
    得られた積層体を加熱処理する、請求項１〜１６いずれか記載の積層構造を製造する方法であって、
    前記半導体層成膜直前の絶縁体層における物理吸着水が１×１０^１４ｃｍ^−２以上１×１０^１７ｃｍ^−２以下である積層構造の製造方法。
18. 前記絶縁体層における水素濃度を１×１０^１８ａｔｍ／ｃｍ^３以上１×１０^２１ａｔｍ／ｃｍ^３以下とする請求項１７記載の積層構造の製造方法。
19. 前記絶縁体層を、１μｍ×１μｍにおけるＲｒｍｓが１〜１５．７Åの範囲となる様に設け、
    前記積層体の加熱処理が１５０〜６００℃である請求項１７又は１８記載の積層構造の製造方法。
20. 前記半導体層の成膜を、背圧１×１０^−５Ｐａ以下で行う請求項１７〜１９のいずれか記載の積層構造の製造方法。
21. 前記半導体層の成膜の背圧測定時の水分圧が１×１０^−５Ｐａ以下である請求項１７〜２０のいずれか記載の積層構造の製造方法。
22. 前記半導体層の成膜の背圧測定時の一酸化炭素分圧が１×１０^−５Ｐａ以下である請求項１７〜２１のいずれか記載の積層構造の製造方法。
23. 前記半導体層の成膜を、希ガスと、水、水素ガス、酸素ガス及び亜酸化窒素ガスからなる群から選択される１以上のガスとを含有する混合気体の雰囲気下において行う請求項１７〜２２のいずれか記載の積層構造の製造方法。
24. 真空チャンバー内に設置したターゲットに対向する位置に、基板を順次搬送し、ターゲットに対してパルス電圧を印加しながら、ターゲット上にプラズマを発生させて基板表面に成膜するスパッタリング方法で、前記半導体層の成膜を行う請求項１７〜２３のいずれか記載の積層構造の製造方法。
25. 前記パルス電圧を印加する際の電力のデューティ比が５０％以上８０％以下である請求項２４記載の積層構造の製造方法。
26. 前記パルス電圧の周波数が１ｋＨｚ〜２００ｋＨｚである請求項２４又は２５記載の積層構造の製造方法。
27. 請求項１〜１６のいずれか記載の積層構造を用いた薄膜トランジスタ。
28. 請求項２７記載の薄膜トランジスタを備える電子機器。
29. 液晶ディスプレイ用パネル、有機エレクトロルミネッセンスディスプレイ用パネル、ＭＥＭＳ、ＲＦＩＤタグ、Ｘ線ディテクタパネル、指紋センサ、フォトセンサ、又はパワー半導体である請求項２８記載の電子機器。