WO2012043226A1 - Ａ／ｄ変換回路および撮像装置 - Google Patents

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WO2012043226A1
WO2012043226A1 PCT/JP2011/070940 JP2011070940W WO2012043226A1 WO 2012043226 A1 WO2012043226 A1 WO 2012043226A1 JP 2011070940 W JP2011070940 W JP 2011070940W WO 2012043226 A1 WO2012043226 A1 WO 2012043226A1
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齊藤　匡史
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オリンパス株式会社
株式会社デンソー
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    • H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses

Definitions

  • the present invention relates to an A / D conversion circuit and an imaging device.
  • imaging devices represented by digital still cameras, camcorders, and endoscopes include CCD (Charge Coupled Device) image sensors (hereinafter referred to as CCDs) and CMOS (Complementaryar Metal Oxide Semiconductor) image sensors (hereinafter referred to as CMOSs).
  • CCDs Charge Coupled Device
  • CMOS Complementaryar Metal Oxide Semiconductor
  • TDC time-to-digital converter
  • the TDC type A / D converter (hereinafter referred to as an A / D converter) outputs a pulse having a frequency corresponding to a voltage (hereinafter referred to as a pixel signal) output from a pixel, and the counter outputs the pulse.
  • the pixel signal can be A / D converted by counting.
  • the A / D conversion unit converts the pixel signal to high S / N.
  • a solid-state imaging device to be converted is shown (for example, see Patent Document 1).
  • an A / D conversion unit is disposed for each of a plurality of pixels (for example, an A / D conversion unit is disposed for each pixel column), several hundreds to thousands of A / D conversion units with a width of several ⁇ m are provided. Will be placed. In this case, if GND is wired separately for each A / D conversion unit, the wiring space increases. Therefore, like the solid-state imaging device 200 shown in FIG. 5, all A / D conversion units are connected to a common GND. Need to be wired.
  • FIG. 5 is a block diagram showing a schematic configuration of a conventionally known solid-state imaging device.
  • the solid-state imaging device 200 includes a pixel unit 201 in which a plurality of pixels 202 are arranged in a matrix, an analog signal processing unit 203, an A / D conversion circuit 204, a vertical drive unit 205, and a horizontal drive.
  • the A / D conversion circuit 204 includes A / D conversion units 2401 to 2404 for each column of the pixels 202 included in the pixel unit 201.
  • Each of the A / D conversion units 2401 to 2404 includes a delay circuit unit 241 and a counter / latch unit 242.
  • the A / D converters 2401 to 2404 are connected to a common GND.
  • FIG. 6 is a block diagram showing a schematic configuration of conventionally known A / D converters 2401 to 2404.
  • the A / D converters 2401 to 2404 include a delay circuit 511, a counter 512, a latch circuit 513, a latch & encoder circuit 514, and a signal processing circuit 515.
  • the counter 512, the latch circuit 513, the latch & encoder circuit 514, and the signal processing circuit 515 are collectively referred to as a pulse passage stage number detection circuit.
  • the delay circuit 511 includes a plurality of delay elements (one delay element AND1 and a plurality of delay elements DU1) connected in a ring shape.
  • a pixel signal output from the analog signal processing unit 203 is supplied to each delay element in the delay circuit 511 as an input signal Vin.
  • Each delay element in the delay circuit 511 delays the input pulse ⁇ PL with a delay time corresponding to a voltage difference between the signal level and GND, using the supplied input signal Vin as a power supply voltage.
  • the delay circuit 511 generates a pulse signal ⁇ CK having a frequency corresponding to the delay time of each delay element.
  • the counter 512 counts the number of rounds of the pulse signal ⁇ CK generated by the delay circuit 511, that is, the input pulse ⁇ PL, and outputs the count result as a digital signal ⁇ D1.
  • the latch circuit 513 holds the digital signal ⁇ D1 output from the counter 512, and outputs the held digital signal as a digital signal ⁇ D2.
  • the latch & encoder circuit 514 takes in the output of each delay element in the delay circuit 511, detects position information of the pulse signal ⁇ CK that is the number of passing stages of the delay element through which the input pulse ⁇ PL has passed, and the detection result is used as the digital signal ⁇ D3. Output as.
  • the signal processing circuit 515 processes the digital signal ⁇ D2 that is the output of the latch circuit 513 and the digital signal ⁇ D3 that is the output of the latch & encoder circuit 514, and the signal level of the input signal Vin, that is, the analog signal processing unit 203 A digital signal ⁇ D4 corresponding to the output pixel signal is generated.
  • the digital signal ⁇ D4 generated by the signal processing circuit 515 is an output digital signal (digital value) that is analog-digital converted by the A / D converters 2401 to 2404.
  • the operating current of the A / D converters 2401 to 2404 varies depending on the level of the input signal. Therefore, depending on the level of the input signal input from the pixel, the current It1 that flows through the GND of the delay circuit 511 included in the A / D conversion unit 2401, and the current It2 that flows through the GND of the delay circuit 511 included in the A / D conversion unit 2402
  • the current It3 flowing through the GND of the delay circuit 511 included in the A / D conversion unit 2403 and the current It4 flowing through the GND of the delay circuit 511 included in the A / D conversion unit 2404 are changed. Therefore, the current flowing through the GND wired in common also changes depending on the pixel signal level for each row. With this current change, the voltage drop voltage at the resistance component of the GND wiring changes, and the GND voltage level of each delay circuit section changes.
  • the A / D converters 2401 to 2404 convert the input signal Vin, which is an analog signal, into a digital signal according to the voltage difference between the input signal Vin and GND. Therefore, the same input signal Vin is changed by the voltage fluctuation of the GND. Even in the case of A / D conversion, the output digital value after A / D conversion changes depending on the output value of other pixels in the same row. For this reason, as shown in FIGS. 7A and 7B, the value of the output digital signal for each row varies depending on the area of the bright / dark part in the pixel unit 1 (streaking phenomenon).
  • FIG. 7A and 7B are schematic diagrams showing an example of the streaking phenomenon.
  • the diagram illustrated in FIG. 7A is a diagram illustrating the amount of light incident on the pixel 202 included in the pixel unit 201.
  • This figure shows the amount of light incident on the pixels 202-1 to 202-16 arranged in 4 rows and 4 columns, and shows that the amount of incident light increases as it changes from black to white. Yes. That is, black indicates that the amount of incident light is small, and white indicates that the amount of incident light is large.
  • the amount of light incident on the pixels 202-1 to 202-3 arranged in the first to third columns from the left in the first row from the top is large, and the first row in the first row from the top.
  • the amount of light incident on the pixel 202-4 arranged in the right column is small.
  • the second to fourth lines from the top are as illustrated.
  • FIG. 7B shows the value of the output digital signal obtained by converting the pixel signals of the pixels 202-1 to 202-16 into digital signals by the A / D converters 2401 to 2404 when the streaking phenomenon occurs.
  • FIG. This figure shows values of output digital signals obtained by converting the pixel signals of the pixels 202-1 to 202-16 arranged in 4 rows and 4 columns into digital signals by the A / D converters 2401 to 2404.
  • the value of the output digital signal increases as the color changes from black to white.
  • the amounts of light incident on the pixels 202-4, 5, 8 to 10, and 12 to 16 are the same.
  • the A / D converters 2401 to 2404 convert them into digital signals.
  • the value of the output digital signal is different.
  • the A / R is determined depending on the output values of the other pixels 202 arranged in the same row of the pixel unit 201.
  • the value of the output digital signal after A / D conversion by the D converters 2401 to 2404 is different.
  • the present invention reduces the variation in GND due to the operation of the A / D conversion unit in each column, and prevents the variation in the output value of each A / D conversion unit.
  • An A / D conversion circuit and an imaging device that can perform the above are provided.
  • An A / D conversion circuit includes a first wiring having a first potential, a second wiring having a second potential, the first wiring, and the second wiring.
  • a current distribution circuit that outputs a first current corresponding to the analog signal, and outputs a second current according to a difference between the reference current and the first current; and a pulse signal is input;
  • a plurality of delay elements that delay transmission of the pulse signal in accordance with a current or the second current, and the plurality of delay elements are connected to each other.
  • the current distribution circuit may include a variable resistor that receives the analog signal and outputs the first current corresponding to the analog signal.
  • the current distribution circuit includes a variable resistor that receives the analog signal and outputs the first current and the second current according to the analog signal. You may have.
  • the imaging device of the present invention includes an A / D conversion circuit and a pixel unit having a plurality of pixels arranged in a matrix, and a predetermined plurality of pixels among the plurality of pixels are the A / D An analog signal is output to one of the A / D conversion units included in the conversion circuit.
  • the predetermined plurality of pixels may be arranged in the same column of the pixel unit.
  • the current distribution circuit outputs the first current according to the analog signal, and outputs the second current according to the difference between the reference current output from the constant current source and the first current.
  • the plurality of delay elements delay the transmission of the input pulse signal according to the first current or the second current.
  • the power of the delay circuit section of each A / D conversion circuit and the current flowing through the GND can be made constant, so even when the A / D conversion section is mounted for each column, It is possible to reduce the variation in GND due to the operation of the A / D conversion unit in each column, and to prevent the variation in the output value of each A / D conversion unit.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a solid-state imaging device according to the present embodiment.
  • the solid-state imaging device 100 includes a pixel unit 1 in which a plurality of pixels 2 are arranged in a matrix, an analog signal processing unit 3, an A / D conversion circuit 4, a vertical drive unit 5, and a horizontal drive.
  • the A / D conversion circuit 4 includes an A / D conversion unit 40 for each column of pixels included in the pixel unit 1.
  • Each A / D conversion unit 40 includes a delay circuit unit 41 and a counter / latch unit 42.
  • Each A / D converter 40 is connected to a common power source (wiring having a first potential) and a common GND (wiring having a second potential).
  • Pixel 2 outputs an optical signal corresponding to the amount of incident light.
  • the analog signal processing unit 3 calculates a difference between a reset signal output from each pixel 2 and an optical signal corresponding to the amount of incident light, thereby generating a pixel signal in which noise at the time of reset is suppressed.
  • the analog signal processing unit 3 outputs the generated pixel signal as the input signal Vin.
  • the input signal Vin is an analog signal.
  • the A / D conversion circuit 4 includes a plurality of A / D conversion units 40, converts the input signal Vin into a digital signal, and outputs it as an output digital signal ⁇ D.
  • the vertical drive unit 5 selects, for each row, the pixels 2 that output signals from the pixels 2 arranged in a matrix.
  • the horizontal drive unit 7 controls the A / D conversion circuit 4 to sequentially output the output digital signal ⁇ D.
  • the A / D converter 40 is a time-to-digital converter A / D (analog-digital) converter (TAD), which converts an input analog signal into a digital signal and outputs the digital signal.
  • a / D converter A / D (analog-digital) converter
  • FIG. 2 is a block diagram showing a schematic configuration of the A / D conversion unit 40 in the present embodiment.
  • the A / D conversion unit 40 includes a delay circuit unit 41 and a counter / latch unit 42 (pulse passing stage number detection circuit).
  • the A / D converter 40 is connected to the power supply and GND.
  • the delay circuit unit 41 includes a constant current source 16, a current distribution circuit 17, and a delay circuit 401.
  • the counter / latch unit 42 includes a counter 12, a latch circuit 13, a latch & encoder circuit 14, and a signal processing circuit 15.
  • the constant current source 16 outputs a reference current Iref that is a constant current.
  • the current distribution circuit 17 is configured by a variable resistor 18 to which the reference current Iref output from the constant current source 16 is input and whose resistance value changes according to the input signal Vin. Further, the pixel signal output from the analog signal processing unit 3 is supplied to the variable resistor 18 as the input signal Vin. With this configuration, the resistance value of the variable resistor 18 changes according to the input signal Vin, and the current distribution circuit 17 outputs the first current Ig according to the magnitude of the resistance value of the variable resistor 18. The current distribution circuit 17 outputs a second current Iin corresponding to the difference between the reference current Iref and the first current Ig. A method for distributing the reference current Iref by the current distribution circuit 17 will be described later.
  • the delay circuit 401 includes a plurality of delay elements (one delay element AND1 and a plurality of delay elements DU1) connected in a ring shape.
  • the second current Iin output from the current distribution circuit 17 is supplied to each delay element in the delay circuit 401 as the input current Iin.
  • Each delay element in the delay circuit 401 delays the input pulse ⁇ PL by a delay time corresponding to the magnitude of the supplied input current Iin. Then, the delay circuit 401 generates a pulse signal ⁇ CK having a frequency corresponding to the delay time of each delay element.
  • the counter 12 counts the pulse signal ⁇ CK generated by the delay circuit 401, that is, the number of rounds of the input pulse ⁇ PL, and outputs the count result as a digital signal ⁇ D1.
  • the latch circuit 13 holds the digital signal ⁇ D1 output from the counter 12, and outputs the held digital signal as a digital signal ⁇ D2.
  • the latch & encoder circuit 14 takes in the output of each delay element in the delay circuit 401, detects position information of the pulse signal ⁇ CK that is the number of passing stages of the delay element through which the input pulse ⁇ PL has passed, and detects the detection result as a digital signal ⁇ D3. Output as.
  • the signal processing circuit 15 processes the digital signal ⁇ D2 that is the output of the latch circuit 13 and the digital signal ⁇ D3 that is the output of the latch & encoder circuit 14, and the signal level of the input signal Vin, that is, the analog signal processing unit 3 A digital signal ⁇ D4 corresponding to the output pixel signal is generated.
  • the digital signal ⁇ D4 generated by the signal processing circuit 15 is an output digital signal (digital value) that is analog-digital converted by the A / D converter 40.
  • the vertical drive unit 5 sets the pixel selection signal ⁇ SL to the “High” level to select the pixel 2 in the first row of the pixel unit 1, and the pixel signal of each pixel 2 in the selected first row is Each is output to the analog signal processing unit 3.
  • Each selected pixel 2 outputs two signals, a reset signal output when the photoelectric conversion element in the pixel 2 is reset and an optical signal corresponding to the amount of incident light.
  • the analog signal processing unit 3 generates a pixel signal in which noise at the time of reset is suppressed by calculating a difference between the signal at the time of reset output from each pixel 2 and an optical signal corresponding to the amount of incident light,
  • the generated pixel signal is output as an input signal Vin to each A / D converter 40 provided for each column of pixels 2.
  • variable resistor 18 Since the resistance value of the variable resistor 18 included in the current distribution circuit 17 of each A / D converter 40 changes according to the input signal Vin, the variable resistor 18 outputs the first current Ig according to the resistance value. As a result, the current distribution circuit 17 outputs a second current Iin corresponding to the difference between the reference current Iref and the first current Ig. The second current Iin is supplied to the delay circuit 401 as the input current Iin.
  • each delay element in the delay circuit 401 in each A / D converter 40 delays the input pulse ⁇ PL by a delay time corresponding to the supplied input current Iin, and according to the delay time of each delay element.
  • a pulse signal ⁇ CK having a predetermined frequency is generated.
  • the counter 12 counts the pulses ⁇ CK output from the delay circuit 401.
  • the latch & encoder circuit 14 detects the position information of the pulse signal ⁇ CK in the delay circuit 401. At the same time, the latch circuit 13 latches the count result of the counter 12. After that, by setting the input pulse ⁇ PL to the “Low” level, the delay of the input pulse ⁇ PL in the delay circuit 401 is stopped, and the generation of the pulse signal ⁇ CK is ended.
  • the signal processing circuit 15 processes the digital signal ⁇ D2 output from the latch circuit 13 and the digital signal ⁇ D3 output from the latch & encoder circuit 14, and converts the digital signal ⁇ D4 corresponding to the input current Iin to an A / D converter. It is output as 40 output digital signals.
  • the magnitude of the input current Iin changes according to the signal level of the input signal Vin, that is, the pixel signal of each pixel 2. Therefore, the digital signal ⁇ D4 that changes depending on the magnitude of the input current Iin is a signal indicating the magnitude of the pixel signal of each pixel 2.
  • the horizontal driving unit 7 sequentially selects the output digital signal output from each A / D conversion unit 40 by sequentially setting the read control signal ⁇ H to the “High” level, and externally outputs it as an imaging signal of the imaging device. Output.
  • the vertical drive unit 5 sets the pixel selection signal ⁇ SL to the “Low” level, thereby completing the reading of the pixels 2 in the first row.
  • the solid-state imaging device 100 repeatedly executes the readout operation of the pixels 2 described above, and sequentially reads out the pixels 2 in the second and subsequent rows, thereby reading out all the pixels 2 of the pixel unit 1 included in the solid-state imaging device 110. To implement.
  • the current flowing through the power supply, GND, and current distribution circuit of the A / D converter 40 will be described.
  • the current flowing from the power source of the A / D converter 40 to the current distribution circuit 17 is constant current regardless of the input voltage Vin to the A / D converter 40 because each delay circuit 41 includes the constant current source 16. It becomes the reference current Iref of the source 16.
  • the reference current Iref is input to the current distribution circuit 17.
  • the current distribution circuit 17 is connected to the delay circuit 401 and GND, and distributes the reference current Iref to the delay circuit 401 and GND according to the magnitude of the input voltage Vin.
  • the current supplied to GND is a first current Ig
  • the current supplied to the delay circuit 401 is a second current Iin.
  • the current distribution circuit 17 includes a variable resistor 18 whose resistance value varies according to the magnitude of the input voltage Vin on the side connected to the GND.
  • the resistance value of the variable resistor 18 increases when the input voltage Vin is high and decreases when the input voltage Vin is low. Therefore, the second current Iin supplied to the delay circuit 401 increases when the input voltage Vin is high and decreases when the input voltage Vin is low.
  • the first current Ig flows to the GND through the variable resistor 18.
  • the second current Iin supplied to the delay circuit 401 flows to GND through the delay element in the delay circuit 401. Therefore, the current flowing through the GND of the A / D converter 40 is the same as the current obtained by adding the first current Ig and the second current Iin, that is, the reference current Iref, and does not change with the voltage Vin.
  • the current flowing through the GND is constant regardless of the magnitude of the input voltage Vin. Therefore, even when the A / D conversion circuit includes the A / D conversion unit 40 for each column of the pixels 2 and each A / D conversion unit 40 is connected to the same GND, the wiring resistance of the GND Voltage fluctuation does not occur. Therefore, it is possible to reduce the variation in GND due to the operation of the A / D conversion unit 40 in each column, and to prevent the variation in the output value of each A / D conversion unit 40. As a result, the streaking phenomenon that occurs during the A / D conversion process can be suppressed, and deterioration in image quality can be avoided.
  • FIG. 3 is a block diagram illustrating a schematic configuration example of the A / D conversion unit 50 in the present embodiment.
  • the difference between the A / D converter 40 shown in FIG. 2 and the A / D converter 50 shown in FIG. 3 is that the A / D converter 50 shown in FIG. This current is supplied from the GND side of the delay circuit 401.
  • the current flowing through the GND of the A / D conversion unit 50 configured in this way becomes the reference current Iref output from the constant current source 16, and does not change with the voltage Vin.
  • This reference current Iref is input to the current distribution circuit 17.
  • the current distribution circuit 17 is connected to the delay circuit 401 and the power supply, and distributes the reference current Iref to the delay circuit 401 and the power supply in accordance with the magnitude of the input voltage Vin.
  • the current distribution circuit 17 includes a variable resistor 18 whose resistance value varies according to the magnitude of the input voltage Vin on the side connected to the power source.
  • the resistance value of the variable resistor 18 increases when the input voltage Vin is high and decreases when the input voltage Vin is low. Therefore, the second current Iin supplied to the delay circuit 401 increases when the input voltage Vin is high and decreases when the input voltage Vin is low.
  • the first current Ig flows from the constant current source 16 to the power source through the variable resistor 18.
  • the second current Iin supplied to the delay circuit 401 flows to the power supply through the delay element in the delay circuit 401.
  • the current flowing through the power supply is the same as the current obtained by adding the first current Ig and the second current Iin, that is, the reference current Iref, and does not change with the voltage Vin. Therefore, the A / D conversion unit 50 shown in FIG. 3 can obtain the same effect as the A / D conversion unit 40 shown in FIG.
  • FIG. 4 is a block diagram showing a schematic configuration of the A / D converter 60 in the present embodiment.
  • the A / D conversion unit 60 includes a delay circuit unit 61 and a counter / latch unit 42.
  • the delay circuit unit 61 includes a constant current source 16, a current distribution circuit 67, and a delay circuit 401.
  • the counter / latch unit 42 includes a counter 12, a latch circuit 13, a latch & encoder circuit 14, and a signal processing circuit 15.
  • the constant current source 16, the delay circuit 401, the counter 12, the latch circuit 13, the latch & encoder circuit 14, and the signal processing circuit 15 have the same configuration as each part of the first embodiment.
  • the current distribution circuit 67 receives the reference current Iref output from the constant current source 16.
  • the current distribution circuit 67 includes a MOS transistor 19 having an input signal Vin connected to the gate, a MOS transistor 20 having a constant voltage Vref connected to the gate, an output terminal of the constant current source 16, and a source of the MOS transistor 19.
  • the resistor 21 is connected between them, and the resistor 22 is connected between the output terminal of the constant current source 16 and the source of the MOS transistor 20.
  • the pixel signal output from the analog signal processing unit 3 is supplied to the gate of the MOS transistor 19 as the input signal Vin, and the constant voltage Vref is supplied to the gate of the MOS transistor 20.
  • the output current Iref of the constant current source 16 is distributed to the current Iin flowing through the MOS transistor 19 and the current Ig flowing through the MOS transistor 20 in accordance with the difference voltage between the input signal Vin and the constant voltage Vref.
  • the current Iin flowing through the MOS transistor 19 is supplied to the delay circuit 401, and the current Ig flowing through the MOS transistor 20 is supplied to GND.
  • the second current Iin supplied to the delay circuit 401 increases when the input voltage Vin is high and decreases when the input voltage Vin is low.
  • the current distribution circuit 67 outputs the first current Ig and the second current Iin according to the input signal Vin.
  • the configuration of the current distribution circuit 67 is not limited to that shown in FIG. 4, and the output current Iref of the constant current source 16 is expressed by the first current Ig and the second current Iin according to the magnitude of the input signal Vin. Any configuration may be used as long as it can be distributed and output.
  • a fixed value resistor instead of the MOS transistor 20 having the constant voltage Vref connected to the gate, a fixed value resistor may be provided.
  • the configuration and operation of the solid-state imaging device 110 according to the present embodiment are the same as those of the first embodiment except that the configuration of the current distribution circuit 67 of each A / D conversion unit 60 provided in the A / D conversion circuit 6 is different. It is.
  • the current flowing through the power supply, GND, and current distribution circuit of the A / D converter 60 will be described.
  • the current flowing from the power supply of the A / D conversion unit 60 to the current distribution circuit 67 is constant current regardless of the input voltage Vin to the A / D conversion unit 60 because each delay circuit unit 61 includes the constant current source 16. It becomes the reference current Iref of the source 16.
  • the reference current Iref is input to the current distribution circuit 67.
  • the current distribution circuit 67 is connected to the delay circuit 401 and GND, and distributes the reference current Iref to the delay circuit 401 and GND according to the magnitude of the input voltage Vin.
  • the current supplied to GND is a first current Ig
  • the current supplied to the delay circuit 401 is a second current Iin.
  • the second current Iin flowing through the MOS transistor 19 is supplied to the delay circuit 401 through the resistor 21 and the MOS transistor 19, and flows to GND through the delay element in the delay circuit 401. Further, the first current Ig flowing through the resistor 22 and the MOS transistor 20 flows to GND. Therefore, the current flowing through the GND is the same as the current obtained by adding the first current Ig and the second current Iin, that is, the reference current Iref, and does not change with the voltage Vin.
  • the current flowing through the GND is constant regardless of the magnitude of the input voltage Vin. Therefore, even when the A / D conversion circuit 6 includes the A / D conversion unit 60 for each column of the pixels 2 and each A / D conversion unit 60 is connected to the same GND, the wiring resistance of the GND No voltage fluctuation occurs. Therefore, the solid-state imaging device 110 according to the present embodiment reduces the variation in GND due to the operation of the A / D conversion unit 60 in each column, similarly to the solid-state imaging device 100 according to the first embodiment, and each A / D conversion unit. The fluctuation of 60 output values can be prevented.
  • the present invention can be widely applied to A / D conversion circuits and imaging devices, and even when a plurality of A / D conversion units are mounted, it is possible to prevent the influence of GND fluctuations.

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Abstract

第１の電位を持った第１の配線と、第２の電位を持った第２の配線と、前記第１の配線と、前記第２の配線との間に接続された複数のＡ／Ｄ変換部(40)と、を有し、前記複数のＡ／Ｄ変換部(40)の各々は、参照電流(Iref)を出力する定電流源(16)と、アナログ信号(Vin)と前記参照電流(Iref)とが入力され、前記アナログ信号(Vin)に応じた第１の電流(Ig)を出力し、前記参照電流(Iref)と前記第１の電流(Ig)の差に応じて第２の電流(Iin)を出力する電流分配回路(17)と、パルス信号が入力され、前記第１の電流(Ig)または前記第２の電流(Iin)に応じて前記パルス信号の伝達を遅延させる複数の遅延素子(AND1,DU1)と、を有し、前記複数の遅延素子(AND1,DU1)は互いに接続されているＡ／Ｄ変換回路である。電源、ＧＮＤに流れる電流を一定にできるため、各Ａ／Ｄ変換部(40)の動作によるＧＮＤの変動を低減し、出力値の変動を防止する。

Description

Ａ／Ｄ変換回路および撮像装置
　本発明は、Ａ／Ｄ変換回路および撮像装置に関する。
　本願は、２０１０年９月２７日に、日本に出願された特願２０１０－２１５９０４号に基づき優先権を主張し、その内容をここに援用する。
　近年、デジタルスチルカメラ、カムコーダ、内視鏡に代表される撮像装置には、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサ（以下、ＣＣＤと称する）や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（以下、ＣＭＯＳと称する）に代表される固体撮像装置が搭載されている。これらの撮像装置は国内外で普及しており、さらなる小型化、低消費電力化への要求が高まっている。
　また、時間軸計測（Ｔｉｍｅ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）（以下、ＴＤＣと称する）型Ａ／Ｄ変換器を複数搭載した固体撮像装置がある。このＴＤＣ型Ａ／Ｄ変換器（以下、Ａ／Ｄ変換部と称する）は、画素から出力された電圧（以下、画素信号と称する）に応じた周波数のパルスを出力し、このパルスをカウンタがカウントすることで、画素信号をＡ／Ｄ変換することができる。２次元の行列状に画素を配置した領域（以下、画素ブロックと称する）に、このＡ／Ｄ変換部を配置することによって、Ａ／Ｄ変換部が画素信号を高Ｓ／ＮにＡ／Ｄ変換する固体撮像装置が示されている（例えば、特許文献１参照)。
特開２００６－２８７８７９号公報
　しかしながら、複数画素毎にＡ／Ｄ変換部を配置する（例えば画素列毎にＡ／Ｄ変換部を配置する）ような場合、数μｍの幅で数百から数千のＡ／Ｄ変換部を配置していくことになる。この場合、Ａ／Ｄ変換部毎に分けてＧＮＤを配線すると配線スペースが増大するため、図５に示す固体撮像装置２００のように、全てのＡ／Ｄ変換部が共通のＧＮＤに接続するように配線する必要がある。
　図５は、従来知られている固体撮像装置の概略構成を示すブロック図である。図示する例では、固体撮像装置２００は、複数の画素２０２が行列状に配置された画素部２０１と、アナログ信号処理部２０３と、Ａ／Ｄ変換回路２０４と、垂直駆動部２０５と、水平駆動部２０７とを備える、また、Ａ／Ｄ変換回路２０４は、画素部２０１が備える画素２０２の列毎に、Ａ／Ｄ変換部２４０１～２４０４を備える。また、Ａ／Ｄ変換部２４０１～２４０４は、遅延回路部２４１とカウンタ・ラッチ部２４２とを備える。また、Ａ／Ｄ変換部２４０１～２４０４は、共通のＧＮＤに接続している。
　図６は、従来知られているＡ／Ｄ変換部２４０１～２４０４の概略構成を示したブロック図である。図６において、Ａ／Ｄ変換部２４０１～２４０４は、遅延回路５１１と、カウンタ５１２と、ラッチ回路５１３と、ラッチ＆エンコーダ回路５１４と、信号処理回路５１５とから構成される。なお、カウンタ５１２と、ラッチ回路５１３と、ラッチ＆エンコーダ回路５１４と、信号処理回路５１５とを併せて、パルス通過段数検出回路と呼ぶ。
　遅延回路５１１は、リング状に接続された複数の遅延素子（１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路５１１内の各遅延素子には、アナログ信号処理部２０３から出力される画素信号が、入力信号Ｖｉｎとして供給される。遅延回路５１１内の各遅延素子は、供給された入力信号Ｖｉｎを電源電圧として、その信号レベルとＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路５１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
　カウンタ５１２は、遅延回路５１１が発生したパルス信号φＣＫ、すなわち、入力パルスφＰＬの周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路５１３は、カウンタ５１２から出力されるデジタル信号φＤ１を保持し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路５１４は、遅延回路５１１内の各遅延素子の出力を取り込み、入力パルスφＰＬが通過した遅延素子の通過段数であるパルス信号φＣＫの位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
　信号処理回路５１５は、ラッチ回路５１３の出力であるデジタル信号φＤ２と、ラッチ＆エンコーダ回路５１４の出力であるデジタル信号φＤ３とを処理し、入力信号Ｖｉｎの信号レベル、すなわち、アナログ信号処理部２０３から出力された画素信号に応じたデジタル信号φＤ４を生成する。この信号処理回路５１５が生成したデジタル信号φＤ４が、Ａ／Ｄ変換部２４０１～２４０４によってアナログ・デジタル変換された出力デジタル信号（デジタル値）である。
　上述したように、Ａ／Ｄ変換部２４０１～２４０４の動作電流は、入力信号のレベルによって変化する。そのため、画素から入力される入力信号のレベルによって、Ａ／Ｄ変換部２４０１が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ１と、Ａ／Ｄ変換部２４０２が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ２と、Ａ／Ｄ変換部２４０３が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ３と、Ａ／Ｄ変換部２４０４が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ４とが変化する。従って、共通して配線されたＧＮＤに流れる電流も１行毎の画素信号レベルによって変化する。この電流変化により、ＧＮＤ配線の抵抗成分での電圧降下の電圧が変わり各遅延回路部のＧＮＤの電圧レベルが変化する。
　Ａ／Ｄ変換部２４０１～２４０４は、入力信号ＶｉｎとＧＮＤ間の電圧差に応じて、アナログ信号である入力信号Ｖｉｎをデジタル信号に変換するため、このＧＮＤの電圧変動により、同じ入力信号ＶｉｎをＡ／Ｄ変換した場合でも、同じ行の他の画素の出力値によってＡ／Ｄ変換後の出力デジタル値が変わってしまう。このため、図７Ａおよび図７Ｂに示すように、画素部１内で明るい／暗い部分のエリアによって、行毎の出力デジタル信号の値が変動してしまう（ストリーキング現象）。
　図７Ａおよび図７Ｂは、ストリーキング現象の例を示した概略図である。図７Ａに示した図は、画素部２０１が備える画素２０２に入射した光の光量を示した図である。この図は、４行４列に配置された画素２０２－１～２０２－１６に入射した光の光量を示しており、黒色から白色に変化するにつれて、入射した光の光量が多いことを示している。すなわち、黒色は入射した光の光量は少なく、白色は入射した光の光量が多いことを示している。
　図示する例では、上から１行目の左から１列目から３列目に配置されている画素２０２－１～２０２－３に入射した光の光量が多く、上から１行目の一番右の列に配置されている画素２０２－４に入射した光の光量は少ない。なお、上から２行目～４行目については図示するとおりである。
　図７Ｂに示した図は、ストリーキング現象が起きた場合に、画素２０２－１～２０２－１６の画素信号をＡ／Ｄ変換部２４０１～２４０４がデジタル信号に変換した出力デジタル信号の値を示した図である。この図は、４行４列に配置された画素２０２－１～２０２－１６の画素信号を、Ａ／Ｄ変換部２４０１～２４０４がデジタル信号に変換した出力デジタル信号の値を示している。また、黒色から白色に変化するにつれて、出力デジタル信号の値が大きいことを示している。図示する例では、画素２０２－４、５，８～１０，１２～１６に入射した光の光量は同じであるが、ストリーキング現象が起きたため、Ａ／Ｄ変換部２４０１～２４０４がデジタル信号に変換した出力デジタル信号の値は異なる値となっている。
　このように、従来知られている固体撮像装置２００では、入射した光の光量が同じ場合であっても、画素部２０１の同じ行に配置されている他の画素２０２の出力値によって、Ａ／Ｄ変換部２４０１～２４０４によるＡ／Ｄ変換後の出力デジタル信号の値が異なってしまう。
　また、従来は、複数のＡ／Ｄ変換部を搭載した場合に、ＧＮＤの変動の影響を防止する固体撮像装置に好適な構成例も示されたことがなかった。
　本発明は、列毎にＡ／Ｄ変換部を搭載する場合でも、各列のＡ／Ｄ変換部の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部の出力値の変動を防止することができるＡ／Ｄ変換回路および撮像装置を提供する。
　本発明のＡ／Ｄ変換回路は、第１の電位を持った第１の配線と、第２の電位を持った第２の配線と、前記第１の配線と、前記第２配線との間に接続された複数のＡ／Ｄ変換部と、を有し、前記複数のＡ／Ｄ変換部の各々は、参照電流を出力する定電流源と、アナログ信号と前記参照電流とが入力され、前記アナログ信号に応じた第１の電流を出力し、前記参照電流と前記第１の電流の差に応じて第２の電流を出力する電流分配回路と、パルス信号が入力され、前記第１の電流または前記第２の電流に応じて前記パルス信号の伝達を遅延させる複数の遅延素子と、を有し、前記複数の遅延素子は互いに接続されている。
　好ましくは、本発明のＡ／Ｄ変換回路において、前記電流分配回路は、前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流を出力する可変抵抗を有してもよい。
　好ましくは、本発明のＡ／Ｄ変換回路において、前記電流分配回路は、前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流と前記第２の電流とを出力する可変抵抗を有してもよい。
　本発明の撮像装置は、Ａ／Ｄ変換回路と、行列状に配置された複数の画素を有する画素部と、を有し、前記複数の画素のうち所定の複数の画素は、前記Ａ／Ｄ変換回路が有するＡ／Ｄ変換部の１つにアナログ信号を出力する。
　好ましくは、本発明の撮像装置において、前記所定の複数の画素は、前記画素部の同一の列に配置されていてもよい。
　本発明によれば、電流分配回路が、アナログ信号に応じた第１の電流を出力し、定電流源が出力する参照電流と第１の電流の差に応じて第２の電流を出力する。そして、複数の遅延素子は、第１の電流または第２の電流に応じて、入力されるパルス信号の伝達を遅延させる。
　従って、入力されるアナログ信号のレベルによらず、各Ａ／Ｄ変換回路の遅延回路部の電源、ＧＮＤに流れる電流を一定にできるため、列毎にＡ／Ｄ変換部を搭載する場合でも、各列のＡ／Ｄ変換部の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部の出力値の変動を防止することができる。
本発明の第１の実施の形態における固体撮像装置の概略構成を示すブロック図である。 本発明の第１の実施の形態におけるＡ／Ｄ変換部の概略構成を示すブロック図である。 本発明の第１の実施の形態におけるＡ／Ｄ変換部の概略構成例を示すブロック図である。 本発明の第２の実施の形態におけるＡ／Ｄ変換部の概略構成を示すブロック図である。 従来知られている固体撮像装置の概略構成を示すブロック図である。 従来知られているＡ／Ｄ変換部の概略構成を示したブロック図である。 ストリーキング現象の例を示した概略図である。 ストリーキング現象の例を示した概略図である。
（第１の実施の形態）
　以下、本発明の第１の実施形態について図を参照しながら説明する。図１は、本実施形態における固体撮像装置の概略構成を示すブロック図である。図示する例では、固体撮像装置１００は、複数の画素２が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換回路４と、垂直駆動部５と、水平駆動部７とを備える、また、Ａ／Ｄ変換回路４は、画素部１が備える画素の列毎に、Ａ／Ｄ変換部４０を備える。また、各Ａ／Ｄ変換部４０は、遅延回路部４１とカウンタ・ラッチ部４２とを備える。また、各Ａ／Ｄ変換部４０は、共通の電源（第１の電位を持った配線）と共通のＧＮＤ（第２の電位を持った配線）とに接続している。
　画素２は、入射光量に応じた光信号を出力する。アナログ信号処理部３は、各画素２から出力されたリセット時の信号と入射光量に応じた光信号との差を演算することによって、リセット時のノイズを抑圧した画素信号を生成する。また、アナログ信号処理部３は、生成した画素信号を入力信号Ｖｉｎとして出力する。なお、入力信号Ｖｉｎはアナログ信号である。
　Ａ／Ｄ変換回路４は、複数のＡ／Ｄ変換部４０を備え、入力信号Ｖｉｎをデジタル信号に変換し、出力デジタル信号φＤとして出力する。垂直駆動部５は、行列状に配置されている画素２のうち、信号を出力させる画素２を行毎に選択する。水平駆動部７は、Ａ／Ｄ変換回路４を制御し、出力デジタル信号φＤを順次出力させる。
　次に、Ａ／Ｄ変換部４０の構成について説明する。Ａ／Ｄ変換部４０は、時間軸計測（Ｔｉｍｅ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）型Ａ／Ｄ（アナログ－デジタル）変換器（ＴＡＤ）であり、入力されたアナログ信号をデジタル信号に変換して出力する。
　図２は、本実施形態におけるＡ／Ｄ変換部４０の概略構成を示すブロック図である。図示する例では、Ａ／Ｄ変換部４０は、遅延回路部４１と、カウンタ・ラッチ部４２（パルス通過段数検出回路）とを備える。また、Ａ／Ｄ変換部４０は、電源とＧＮＤとに接続している。遅延回路部４１は、定電流源１６と、電流分配回路１７と、遅延回路４０１とを備える。カウンタ・ラッチ部４２は、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４と、信号処理回路１５とを備える。
　定電流源１６は、一定の大きさの電流である参照電流Ｉｒｅｆを出力する。電流分配回路１７は、定電流源１６が出力する参照電流Ｉｒｅｆが入力され、入力信号Ｖｉｎによって抵抗値が変化する可変抵抗１８によって構成される。また、可変抵抗１８には、アナログ信号処理部３から出力される画素信号が、入力信号Ｖｉｎとして供給される。この構成により、入力信号Ｖｉｎに応じて可変抵抗１８の抵抗値が変化し、電流分配回路１７は、可変抵抗１８の抵抗値の大きさに応じて第１の電流Ｉｇを出力する。また、電流分配回路１７は、参照電流Ｉｒｅｆと第１の電流Ｉｇとの差に応じた第２の電流Ｉｉｎを出力する。なお、電流分配回路１７による参照電流Ｉｒｅｆの分配方法については後述する。
　遅延回路４０１は、リング状に接続された複数の遅延素子（１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路４０１内の各遅延素子には、電流分配回路１７から出力される第２の電流Ｉｉｎが入力電流Ｉｉｎとして供給される。遅延回路４０１内の各遅延素子は、供給された入力電流Ｉｉｎの大きさに応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路４０１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
　カウンタ１２は、遅延回路４０１が発生したパルス信号φＣＫ、すなわち、入力パルスφＰＬの周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路１３は、カウンタ１２から出力されるデジタル信号φＤ１を保持し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路１４は、遅延回路４０１内の各遅延素子の出力を取り込み、入力パルスφＰＬが通過した遅延素子の通過段数であるパルス信号φＣＫの位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
　信号処理回路１５は、ラッチ回路１３の出力であるデジタル信号φＤ２と、ラッチ＆エンコーダ回路１４の出力であるデジタル信号φＤ３とを処理し、入力信号Ｖｉｎの信号レベル、すなわち、アナログ信号処理部３から出力された画素信号に応じたデジタル信号φＤ４を生成する。この信号処理回路１５が生成したデジタル信号φＤ４が、Ａ／Ｄ変換部４０によってアナログ・デジタル変換された出力デジタル信号（デジタル値）である。
　次に、本発明の第１の実施形態による固体撮像装置１００の動作について説明する。初めに、垂直駆動部５が、画素選択信号φＳＬを“Ｈｉｇｈ”レベルにすることにより画素部１の１行目の画素２が選択され、選択された１行目の各画素２の画素信号がアナログ信号処理部３へそれぞれ出力される。なお、選択された各画素２からは、画素２内の光電変換素子をリセットしたときに出力されるリセット時の信号と、入射光量に応じた光信号との２つの信号が出力される。そして、アナログ信号処理部３では、各画素２から出力されたリセット時の信号と入射光量に応じた光信号との差を演算することによって、リセット時のノイズを抑圧した画素信号を生成し、生成した画素信号を入力信号Ｖｉｎとして、画素２の列毎に備えられた各Ａ／Ｄ変換部４０へ出力する。
　各Ａ／Ｄ変換部４０の電流分配回路１７が備える可変抵抗１８は、入力信号Ｖｉｎに応じて抵抗値が変化するため、可変抵抗１８は抵抗値に応じて第１の電流Ｉｇを出力する。これにより、電流分配回路１７から、参照電流Ｉｒｅｆと第１の電流Ｉｇとの差に応じた第２の電流Ｉｉｎが出力される。この第２の電流Ｉｉｎは、入力電流Ｉｉｎとして遅延回路４０１に供給される。
　続いて、Ａ／Ｄ変換部４０に出力する入力パルスφＰＬを“Ｈｉｇｈ”レベルにする。このことによって、各Ａ／Ｄ変換部４０内の遅延回路４０１内の各遅延素子は、供給された入力電流Ｉｉｎに応じた遅延時間で入力パルスφＰＬを遅延させ、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。そして、カウンタ１２は、遅延回路４０１から出力されるパルスφＣＫを計数する。
　そして、予め定められた一定期間が経過した後に、ラッチ＆エンコーダ回路１４は、遅延回路４０１内でのパルス信号φＣＫの位置情報を検出する。同時にラッチ回路１３は、カウンタ１２の計数結果をラッチする。その後、入力パルスφＰＬを“Ｌｏｗ”レベルとすることにより、遅延回路４０１内での入力パルスφＰＬの遅延を停止し、パルス信号φＣＫの生成を終了する。
　その後、信号処理回路１５は、ラッチ回路１３が出力するデジタル信号φＤ２と、ラッチ＆エンコーダ回路１４が出力するデジタル信号φＤ３とを処理し、入力電流Ｉｉｎに応じたデジタル信号φＤ４をＡ／Ｄ変換部４０の出力デジタル信号として出力とする。なお、入力電流Ｉｉｎは、入力信号Ｖｉｎの信号レベル、すなわち、各画素２の画素信号に応じて大きさが変化する。よって、入力電流Ｉｉｎの大きさによって変化するデジタル信号φＤ４は、各画素２の画素信号の大きさを示す信号である。
　続いて、水平駆動部７は、読み出し制御信号φＨを順次“Ｈｉｇｈ”レベルとすることによって、各Ａ／Ｄ変換部４０が出力する出力デジタル信号を順次選択し、撮像装置の撮像信号として外部に出力する。続いて、垂直駆動部５が、画素選択信号φＳＬを“Ｌｏｗ”レベルにすることにより、１行目の画素２の読み出しを完了する。
　固体撮像装置１００は、上記に述べた画素２の読み出し動作を繰り返し実行し、２行目以降の画素２の読み出しを順次行うことによって、固体撮像装置１１０が備える画素部１の全画素２の読み出しを実施する。
　次に、Ａ／Ｄ変換部４０の電源、ＧＮＤおよび電流分配回路に流れる電流について説明する。Ａ／Ｄ変換部４０の電源から電流分配回路１７に流れる電流は、各遅延回路部４１が定電流源１６を備えているため、Ａ／Ｄ変換部４０への入力電圧Ｖｉｎによらず定電流源１６の参照電流Ｉｒｅｆとなる。
　この参照電流Ｉｒｅｆは電流分配回路１７に入力される。電流分配回路１７は、遅延回路４０１とＧＮＤとに接続されており、入力電圧Ｖｉｎの大きさに応じて、参照電流Ｉｒｅｆを遅延回路４０１とＧＮＤとに分配する。本実施形態では、ＧＮＤに供給される電流を第１の電流Ｉｇとし、遅延回路４０１に供給される電流を第２の電流Ｉｉｎとする。
　ここで、電流分配回路１７は、入力電圧Ｖｉｎの大きさに応じて抵抗値が可変する可変抵抗１８をＧＮＤと接続する側に備えている。可変抵抗１８の抵抗値は、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。そのため、遅延回路４０１に供給される第２の電流Ｉｉｎは、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。
　また、第１の電流Ｉｇは、可変抵抗１８を通じてＧＮＤに流れる。また、遅延回路４０１に供給される第２の電流Ｉｉｎは、遅延回路４０１内の遅延素子を通じてＧＮＤに流れる。よって、Ａ／Ｄ変換部４０のＧＮＤに流れる電流は、第１の電流Ｉｇと第２の電流Ｉｉｎが加算された電流、つまり参照電流Ｉｒｅｆと同じ電流となり、電圧Ｖｉｎによって変化しない。
　上述したとおり、本実施形態のＡ／Ｄ変換回路４が備える複数のＡ／Ｄ変換部４０では、入力電圧Ｖｉｎの大きさによらず、ＧＮＤに流れる電流は一定となる。そのため、Ａ／Ｄ変換回路が、画素２の列毎にＡ／Ｄ変換部４０を搭載し、各Ａ／Ｄ変換部４０が同一のＧＮＤに接続している場合でも、ＧＮＤの配線抵抗での電圧変動は発生しない。従って、各列のＡ／Ｄ変換部４０の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部４０の出力値の変動を防止することができる。これにより、Ａ／Ｄ変換処理時に生じるストリーキング現象を抑えることができ、画質の低下を避けることができる。
　なお、Ａ／Ｄ変換部４０の概略構成は、図２に示した例に限らず、図３に示す構成としてもよい。図３は、本実施形態におけるＡ／Ｄ変換部５０の概略構成例を示すブロック図である。図２に示したＡ／Ｄ変換部４０と図３に示すＡ／Ｄ変換部５０とで異なる点は、図３に示すＡ／Ｄ変換部５０は、電流分配回路１７から出力される第２の電流を、遅延回路４０１のＧＮＤ側から供給している点である。
　このように構成されたＡ／Ｄ変換部５０のＧＮＤに流れる電流は、定電流源１６が出力する参照電流Ｉｒｅｆとなり、電圧Ｖｉｎによって変化しない。この参照電流Ｉｒｅｆは電流分配回路１７に入力される。電流分配回路１７は、遅延回路４０１と電源とに接続されており、入力電圧Ｖｉｎの大きさに応じて、参照電流Ｉｒｅｆを遅延回路４０１と電源とに分配する。
　ここで、電流分配回路１７は、入力電圧Ｖｉｎの大きさに応じて抵抗値が可変する可変抵抗１８を電源と接続する側に備えている。可変抵抗１８の抵抗値は、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。そのため、遅延回路４０１に供給される第２の電流Ｉｉｎは、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。
　また、第１の電流Ｉｇは、定電流源１６から可変抵抗１８を通じて電源に流れる。また、遅延回路４０１に供給される第２の電流Ｉｉｎは、遅延回路４０１内の遅延素子を通じて電源に流れる。
　従って、電源に流れる電流は、第１の電流Ｉｇと第２の電流Ｉｉｎが加算された電流、つまり参照電流Ｉｒｅｆと同じ電流となり、電圧Ｖｉｎによって変化しない。よって、図３に示すＡ／Ｄ変換部５０は、図２に示したＡ／Ｄ変換部４０と同様の効果を得ることができる。
（第２の実施の形態）
　次に、本発明の第２の実施形態について説明する。図４は、本実施形態におけるＡ／Ｄ変換部６０の概略構成を示すブロック図である。図示する例では、Ａ／Ｄ変換部６０は、遅延回路部６１と、カウンタ・ラッチ部４２とを備えている。遅延回路部６１は、定電流源１６と、電流分配回路６７と、遅延回路４０１とを備える。カウンタ・ラッチ部４２は、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４と、信号処理回路１５とを備えている。なお、定電流源１６と、遅延回路４０１と、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４と、信号処理回路１５とは第１の実施形態の各部と同様の構成である。
　電流分配回路６７は、定電流源１６が出力する参照電流Ｉｒｅｆが入力される。また、電流分配回路６７は、入力信号Ｖｉｎがゲートに接続されたＭＯＳトランジスタ１９と、定電圧Ｖｒｅｆがゲートに接続されたＭＯＳトランジスタ２０と、定電流源１６の出力端子とＭＯＳトランジスタ１９のソースの間に接続された抵抗２１と、定電流源１６の出力端子とＭＯＳトランジスタ２０のソースの間に接続された抵抗２２とによって構成される。
　また、ＭＯＳトランジスタ１９のゲートには、アナログ信号処理部３から出力される画素信号が、入力信号Ｖｉｎとして供給され、ＭＯＳトランジスタ２０のゲートには定電圧Ｖｒｅｆが供給される。これにより、入力信号Ｖｉｎと定電圧Ｖｒｅｆの差電圧に応じて、定電流源１６の出力電流Ｉｒｅｆが、ＭＯＳトランジスタ１９に流れる電流ＩｉｎとＭＯＳトランジスタ２０に流れる電流Ｉｇとに分配される。また、ＭＯＳトランジスタ１９に流れる電流Ｉｉｎは、遅延回路４０１に供給され、ＭＯＳトランジスタ２０に流れる電流Ｉｇは、ＧＮＤに供給される。具体的には、遅延回路４０１に供給される第２の電流Ｉｉｎは、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。この構成により、電流分配回路６７は、入力信号Ｖｉｎに応じて、第１の電流Ｉｇと第２の電流Ｉｉｎを出力する。
　なお、電流分配回路６７の構成は図４に示すものだけではなく、定電流源１６の出力電流Ｉｒｅｆを、入力信号Ｖｉｎの大きさに応じて、第１の電流Ｉｇと第２の電流Ｉｉｎとに分配して出力できる構成であればどのような構成でもよい。例えば、定電圧Ｖｒｅｆがゲートに接続されたＭＯＳトランジスタ２０の代わりに、固定値の抵抗を備える構成としてもよい。
　次に、本実施形態の固体撮像装置１１０の動作について説明する。本実施形態の固体撮像装置１１０の構成および動作は、Ａ／Ｄ変換回路６が備える各Ａ／Ｄ変換部６０の電流分配回路６７の構成が異なる以外は第１の実施形態と同じ動作および構成である。
　次に、Ａ／Ｄ変換部６０の電源、ＧＮＤおよび電流分配回路に流れる電流について説明する。Ａ／Ｄ変換部６０の電源から電流分配回路６７に流れる電流は、各遅延回路部６１が定電流源１６を備えているため、Ａ／Ｄ変換部６０への入力電圧Ｖｉｎによらず定電流源１６の参照電流Ｉｒｅｆとなる。
　この参照電流Ｉｒｅｆは電流分配回路６７に入力される。電流分配回路６７は、遅延回路４０１とＧＮＤとに接続されており、入力電圧Ｖｉｎの大きさに応じて、参照電流Ｉｒｅｆを遅延回路４０１とＧＮＤとに分配する。本実施形態では、ＧＮＤに供給される電流を第１の電流Ｉｇとし、遅延回路４０１に供給される電流を第２の電流Ｉｉｎとする。
　ここで、ＭＯＳトランジスタ１９に流れる第２の電流Ｉｉｎは、抵抗２１とＭＯＳトランジスタ１９を通じて遅延回路４０１に供給され、遅延回路４０１内の遅延素子を通じてＧＮＤに流れる。また、抵抗２２とＭＯＳトランジスタ２０を流れる第１の電流ＩｇはＧＮＤに流れる。よって、ＧＮＤに流れる電流は、第１の電流Ｉｇと第２の電流Ｉｉｎが加算された電流、つまり参照電流Ｉｒｅｆと同じ電流となり、電圧Ｖｉｎによって変化しない。
　上述したとおり、本実施形態のＡ／Ｄ変換回路６が備える複数のＡ／Ｄ変換部６０では、入力電圧Ｖｉｎの大きさによらず、ＧＮＤに流れる電流は一定となる。そのため、Ａ／Ｄ変換回路６が、画素２の列毎にＡ／Ｄ変換部６０を搭載し、各Ａ／Ｄ変換部６０が同一のＧＮＤに接続している場合でも、ＧＮＤの配線抵抗での電圧変動は発生しない。従って、本実施形態の固体撮像装置１１０は、第１の実施形態における固体撮像装置１００と同様、各列のＡ／Ｄ変換部６０の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部６０の出力値の変動を防止することができる。
　以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
　本発明は、Ａ／Ｄ変換回路および撮像装置に広く適用でき、複数のＡ／Ｄ変換部を搭載した場合にも、ＧＮＤの変動の影響を防止することができる。
　１，２０１　画素部
　２，２０２，２０２－１～１６　画素
　３，２０３　アナログ信号処理部
　４，２０４　Ａ／Ｄ変換回路
　５，２０５　垂直駆動部
　７，２０７　水平駆動部
　１２，５１２　カウンタ
　１３，５１３　ラッチ回路
　１４，５１４　ラッチ＆エンコーダ回路
　１５，５１５　信号処理回路
　１６　定電流源
　１７，６７　電流分配回路
　１８　可変抵抗
　１９，２０　ＭＯＳトランジスタ
　２１，２２　抵抗
　４０，５０，６０，２４０１～２４０４　Ａ／Ｄ変換部
　４１，５１，６１，２４１　遅延回路部
　４２，２４２　カウンタ・ラッチ部
　１００，１１０，２００　固体撮像装置
　４０１，５１１　遅延回路

Claims (5)

  1. 　第１の電位を持った第１の配線と、
    　第２の電位を持った第２の配線と、
    　前記第１の配線と、前記第２の配線との間に接続された複数のＡ／Ｄ変換部と、
    　を有し、
    　前記複数のＡ／Ｄ変換部の各々は、
    　参照電流を出力する定電流源と、
    　アナログ信号と前記参照電流とが入力され、前記アナログ信号に応じた第１の電流を出力し、前記参照電流と前記第１の電流の差に応じて第２の電流を出力する電流分配回路と、
    　パルス信号が入力され、前記第１の電流または前記第２の電流に応じて前記パルス信号の伝達を遅延させる複数の遅延素子と、
    　を有し、
    　前記複数の遅延素子は互いに接続されている
    　Ａ／Ｄ変換回路。
  2. 　前記電流分配回路は、
    　前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流を出力する可変抵抗
    　を有する請求項１に記載のＡ／Ｄ変換回路。
  3. 　前記電流分配回路は、
    　前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流と前記第２の電流とを出力する可変抵抗
    　を有する請求項１に記載のＡ／Ｄ変換回路。
  4. 　請求項１から請求項３のいずれか１項に記載のＡ／Ｄ変換回路と、
    　行列状に配置された複数の画素を有する画素部と、
    　を有し、
    　前記複数の画素のうち所定の複数の画素は、前記Ａ／Ｄ変換回路が有するＡ／Ｄ変換部の１つにアナログ信号を出力する
    　撮像装置。
  5. 　前記所定の複数の画素は、前記画素部の同一の列に配置されている
    　請求項４に記載の撮像装置。
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