JP2015060896A - 半導体装置 - Google Patents

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Abstract

【課題】閾値電圧の高いノーマリーオフを実現できる半導体装置を提供する。
【解決手段】半導体装置は、第１のＧａＮ系半導体の第１の半導体層１４と、第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層１６と、第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層１８と、第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層２０と、第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層２２と、一端が第５の半導体層２２に位置し、他端が第３の半導体層１８に位置するトレンチ２４と、トレンチ２４内壁上に設けられるゲート絶縁膜２６と、ゲート絶縁膜２６上に設けられるゲート電極２８と、第５の半導体層２２上に設けられるソース電極３０とドレイン電極３２と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料として、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体のデバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉのデバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系半導体のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が採用される。しかし、通常のＨＥＭＴでは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。特に、閾値電圧の高いノーマリーオフのトランジスタを実現することは困難である。
特許第４２８２７０８号公報
本発明が解決しようとする課題は、閾値電圧の高いノーマリーオフを実現できる半導体装置を提供することにある。
実施形態の半導体装置は、第１のＧａＮ系半導体の第１の半導体層と、第１の半導体層の上方に設けられ、第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層と、第２の半導体層の上方に設けられ、第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層と、第３の半導体層の上方に設けられ、第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層と、第４の半導体層の上方に設けられ、第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層と、第３の半導体層、第４の半導体層、および、第５の半導体層上に設けられるゲート絶縁膜と、第３の半導体層、第４の半導体層、および、第５の半導体層との間にゲート絶縁膜を介して設けられるゲート電極と、第５の半導体層上に設けられるソース電極と、第５の半導体層上に、ソース電極に対し、ゲート電極の反対側に設けられるドレイン電極と、を備える。
第１の実施形態の半導体装置の構成を示す模式断面図である。 第１の実施形態の半導体装置の閾値電圧の上昇効果を示す図である。 第１の実施形態の半導体装置の作用および効果の説明図である。 ＨＥＭＴの障壁層の組成および膜厚と、２次元電子ガス密度との関係を示す図である。 第２の実施形態の半導体装置の構成を示す模式断面図である。 第３の実施形態の半導体装置の構成を示す模式断面図である。 第４の実施形態の半導体装置の構成を示す模式断面図である。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。
また、本明細書中、「チャネル領域」とは、ゲート電極に印加されるバイアスにより、ポテンシャルが積極的に制御され、キャリアの密度が変化する半導体領域を意味する。また、本明細書中、「アクセス領域」とは、ソース電極―ゲート電極間、および、ゲート電極−ドレイン電極間のキャリアが流れる半導体領域を意味する。
また、本明細書中、「上方」、「下方」とは、構成要素の相対的位置関係を示す用語であり、必ずしも重力方向を基準とする用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体の第１の半導体層と、第１の半導体層の上方に設けられ、第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層と、第２の半導体層の上方に設けられ、第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層と、第３の半導体層の上方に設けられ、第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層と、第４の半導体層の上方に設けられ、第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層と、第３の半導体層、第４の半導体層、および、第５の半導体層上に設けられるゲート絶縁膜と、第３の半導体層、第４の半導体層、および、第５の半導体層との間にゲート絶縁膜を介して設けられるゲート電極と、第５の半導体層上に設けられるソース電極と、第５の半導体層上に、ソース電極に対し、ゲート電極の反対側に設けられるドレイン電極と、を備える。
図１は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた横型のトランジスタである。
本実施形態のトランジスタ１００は、基板１０、基板１０上に形成されるバッファ層１２、バッファ層１２上に形成される第１の半導体層１４、第１の半導体層１４上に形成される第２の半導体層１６、第２の半導体層１６上に形成される第３の半導体層１８、第３の半導体層１８上に形成される第４の半導体層２０、第４の半導体層２０上に形成される第５の半導体層２２を備える。
基板１０は、例えば、シリコン（Ｓｉ）からなる。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
バッファ層１２は、基板１０と第１の半導体層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜Ｘ＜１））や窒化アルミニウム（ＡｌＮ）等の多層構造で形成される。
第１の半導体層１４、第２の半導体層１６、第３の半導体層１８、第４の半導体層２０、第５の半導体層２２は、それぞれ、第１のＧａＮ系半導体、第２のＧａＮ系半導体、第３のＧａＮ系半導体、第４のＧａＮ系半導体、第５のＧａＮ系半導体で形成される。そして、第２のＧａＮ系半導体は、第１のＧａＮ系半導体よりバンドギャップが小さい。また、第３のＧａＮ系半導体は、第２のＧａＮ系半導体よりもバンドギャップが大きい。また、第４のＧａＮ系半導体は、第３のＧａＮ系半導体よりもバンドギャップが小さい。また、第５のＧａＮ系半導体は、第４のＧａＮ系半導体よりもバンドギャップが大きい。
したがって、トランジスタ１００では、バンドギャップの比較的小さい第２の半導体層１６が、バンドギャップの比較的大きい第１の半導体層１４と第３の半導体層１８で挟まれ、バンドギャップの比較的小さい第４の半導体層２０が、バンドギャップの比較的大きい第３の半導体層１８と第５の半導体層２２で挟まれる層構造を備えている。なお、ＧａＮ系半導体のバンドギャップの大小関係は、ＧａＮ系半導体の組成を分析することで判別することが可能である。
例えば、第１のＧａＮ系半導体がＡｌＸ１ＩｎＹ１Ｇａ１−（Ｘ１＋Ｙ１）Ｎ（０≦Ｘ１≦１、０≦Ｙ１≦１、０≦Ｘ１＋Ｙ１＜１）、第２のＧａＮ系半導体がＡｌＸ２ＩｎＹ２Ｇａ１−（Ｘ２＋Ｙ２）Ｎ（０≦Ｘ２≦１、０≦Ｙ２≦１、０≦Ｘ２＋Ｙ２＜１）、第３のＧａＮ系半導体がＡｌＸ３ＩｎＹ３Ｇａ１−（Ｘ３＋Ｙ３）Ｎ（０≦Ｘ３≦１、０≦Ｙ３≦１、０≦Ｘ３＋Ｙ３＜１）、第４のＧａＮ系半導体がＡｌＸ４ＩｎＹ４Ｇａ１−（Ｘ４＋Ｙ４）Ｎ（０≦Ｘ４≦１、０≦Ｙ４≦１、０≦Ｘ４＋Ｙ４＜１）、第５のＧａＮ系半導体がＡｌＸ５ＩｎＹ５Ｇａ１−（Ｘ５＋Ｙ５）Ｎ（０≦Ｘ５≦１、０≦Ｙ５≦１、０≦Ｘ５＋Ｙ５＜１）で示される組成を備える。
例えば、Ｘ１＋Ｙ１、Ｘ２＋Ｙ２、Ｘ３＋Ｙ３、Ｘ４＋Ｙ４、Ｘ５＋Ｙ５が、Ｘ１＋Ｙ１＞Ｘ２＋Ｙ２、Ｘ３＋Ｙ３＞Ｘ２＋Ｙ２、かつ、Ｘ５＋Ｙ５＞Ｘ４＋Ｙ４の関係を充足することで、上記バンドギャップの大小関係が充足される。
また、第１の半導体層１４、第２の半導体層１６、第３の半導体層１８、第４の半導体層２０、第５の半導体層２２は、それぞれ、膜厚（ｄ１）、膜厚（ｄ２）、膜厚（ｄ３）、膜厚（ｄ４）、膜厚（ｄ５）を備える。
第１の半導体層１４を形成する第１のＧａＮ系半導体は、例えば、アンドープのＡｌＧａＮ（窒化アルミニウムガリウム）である。第１のＧａＮ系半導体は、高耐圧化を目的として、Ｃ（炭素）等の不純物を含んでいてもかまわない。第１の半導体層１４の膜厚（ｄ１）は、例えば、０．５μｍ以上３μｍ以下である。
第１の半導体層１４は、第２の半導体１６のポテンシャルを持ち上げて、トランジスタ１００の閾値電圧を上昇させる閾値制御層として機能する。トランジスタ１００の閾値電圧を上昇させる観点から、第１の半導体層１４の膜厚（ｄ１）が、第２の半導体層１６の膜厚（ｄ２）よりも厚いことが望ましい。
第２の半導体層１６を形成する第２のＧａＮ系半導体は、例えば、アンドープのＧａＮ（窒化ガリウム）である。第２の半導体層１６の膜厚（ｄ２）は、例えば、３ｎｍ以上３００ｎｍ以下である。
第３の半導体層１８を形成する第３のＧａＮ系半導体は、例えば、アンドープのＡｌＧａＮ（窒化アルミニウムガリウム）である。第３の半導体層１８の膜厚（ｄ３）は、例えば、５ｎｍ以上３０ｎｍ以下である。
第２の半導体層１６と第３の半導体層１８との界面には、ヘテロ接合が形成される。この界面には、二次元電子ガス（２ＤＥＧ）が形成され、トランジスタ１００のキャリアとなる。すなわち、第２の半導体層１６はＨＥＭＴの動作層（キャリア層）として機能し、第３の半導体層１８はＨＥＭＴの障壁層（電子供給層）として機能する。
第４の半導体層２０を形成する第４のＧａＮ系半導体は、例えば、アンドープのＧａＮ（窒化ガリウム）である。第４の半導体層２０の膜厚（ｄ４）は、例えば、３ｎｍ以上５０ｎｍ以下である。
第５の半導体層２２を形成する第５のＧａＮ系半導体は、例えば、アンドープのＡｌＧａＮ（窒化アルミニウムガリウム）である。第５のＧａＮ系半導体は、Ｓｉ（シリコン）またはＧｅ（ゲルマニウム）等のｎ型不純物を含んでいてもかまわない。第５の半導体層２２の膜厚（ｄ５）は、例えば、３ｎｍ以上３０ｎｍ以下である。
第４の半導体層２０と第５の半導体層２２との界面には、ヘテロ接合が形成される。この界面には、二次元電子ガス（２ＤＥＧ）が形成され、トランジスタ１００のキャリアとなる。すなわち、第４の半導体層２０はＨＥＭＴの動作層（キャリア層）として機能し、第５の半導体層２２はＨＥＭＴの障壁層（電子供給層）として機能する。
トランジスタ１００は、一端が第５の半導体層２２に位置し、他端が第３の半導体層１８に位置するトレンチ２４を備えている。トレンチ２４は、例えば、第５の半導体層２２表面から、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、第４の半導体層２０を貫通し、第３の半導体層１８に達するよう形成される。
そして、トレンチ２４の内壁上にゲート絶縁膜２６が、設けられる。ゲート絶縁膜２６は、トレンチ２４の内壁の第３の半導体層１８、第４の半導体層２０、第５の半導体層２２上に連続的に設けられる。ゲート絶縁膜２４は、例えば、シリコン酸化膜である。シリコン酸化膜以外にも、シリコン窒化膜、シリコン酸窒化膜、アルミニウム酸化膜等、その他の材料を適用することも可能である。ゲート絶縁膜２６の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁膜２６上には、ゲート電極２８が形成されている。ゲート電極２８は、トレンチ２４内を埋め込んでいる。ゲート電極２８は、第３の半導体層１８、第４の半導体層２０、および、第５の半導体層２２との間にゲート絶縁膜２６を介して設けられる。ゲート電極２８は、例えば、Ｂ（ボロン）がドーピングされたｐ型ポリシリコン、または、Ｐ（リン）がドーピングされたｎ型ポリシリコンである。ゲート電極３０には、ポリシリコン以外にも、金属シリサイド、金属等も適用可能である。
そして、第５の半導体層２２上に、ソース電極３０とドレイン電極３２が形成される。ドレイン電極３２は、ソース電極３０に対し、ゲート電極２８の反対側に形成される。
ソース電極３０とドレイン電極３２は、例えば、金属電極であり、金属電極は、例えば、アルミニウム（Ａｌ）を主成分とする電極である。ソース電極３０およびドレイン電極３２と、第５の半導体層２２との間は、オーミックコンタクトであることが望ましい。ソース電極３０とドレイン電極３２との距離は、例えば、１０μｍ程度である。
図２は、本実施形態の半導体装置の閾値電圧の上昇効果を示す図である。図２は、閾値制御層である第１の半導体層１４によってもたらされる、トランジスタ１００の閾値電圧の上昇効果を示す。ＧａＮの動作層とＡｌＧａＮの障壁層とからなるＨＥＭＴにおいて、ＧａＮの動作層の下に、本実施形態のようにＡｌＧａＮの閾値制御層がある場合と、ない場合（比較形態）でトランジスタの閾値電圧を測定した結果である。閾値制御層上の動作層（第２の半導体層１６に相当）の膜厚（ｄ２）をパラメータとしている。
図２から明らかなように、閾値制御層を設けることにより、閾値電圧が上昇する。これは、閾値制御層により、動作層のポテンシャルが持ち上げられることにより、動作層と障壁層との界面のヘテロ接合における２次元電子ガス密度が低下するためであると考えられる。
そして、閾値電圧は、動作層（第２の半導体層１６に相当）の膜厚（ｄ２）に依存し、膜厚（ｄ２）が１００ｎｍを超えると、閾値電圧の上昇効果が小さくなる。したがって、第２の半導体層１６の膜厚（ｄ２）は、１００ｎｍ以下であることが望ましく、５０ｎｍ以下であることがより望ましい。
図３は、本実施形態の半導体装置の作用および効果の説明図である。上述のように、第２の半導体層１６の下方に、第２の半導体層１６よりもバンドギャップの大きい第１の半導体層１４を閾値制御層として設けることにより、ノーマリーオフトランジスタの閾値電圧を上昇させることが可能になる。これは、上述のように第２の半導体層１６と第３の半導体層１８の界面での２次元電子ガス（図３中、第１の２ＤＥＧ領域で表記）の密度が低下し、キャリア密度が低下するためであると考えられる。
このため、仮に、この第１の２ＤＥＧ領域を、ソース電極−ゲート電極間、および、ゲート電極−ドレイン電極間のアクセス領域として利用する場合、キャリア密度が低いことによりトランジスタのオン抵抗が増大し、オン電流が低減するという問題が生じる。
本実施形態のトランジスタ１００では、第４の半導体層２０と第５の半導体層２２との界面にも２次元電子ガスが発生する第２の２ＤＥＧ領域を設ける。第２の２ＤＥＧ領域は、第１の２ＤＥＧ領域と比較して、第１の半導体層１４から距離が離れている。したがって、第１の半導体層１４による、ポテンシャルの持ち上げ効果の影響が小さい。よって、２次元電子ガスの密度は低下せず、高いキャリア密度が保たれる。
図３中に、トランジスタ１００がオンの時の電流経路を矢印で示す。矢印で示されるように、ソース電極−ゲート電極間、および、ゲート電極−ドレイン電極間のアクセス領域では、電流はキャリア密度の高い第２の２ＤＥＧ領域を流れる。したがって、オン抵抗は低く、オン電流が高くなる。
一方、ゲート電極直下のチャネル領域は、第１の半導体層１４による、ポテンシャルの持ち上げ効果が顕著になる第１の２ＤＥＧ領域となる。したがって、トランジスタ１００の閾値電圧を高く保つことが可能になる。
図４は、ＨＥＭＴの障壁層の組成および膜厚と２次元電子ガス密度との関係を示す図である。動作層がＧａＮ、障壁層が窒化アルミニウムガリウム（ＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１））とする。横軸が障壁層の膜厚、縦軸がヘテロ接合の２次元電子ガス密度である。窒化アルミニウムガリウムのＡｌ組成を、Ｘ＝０．０５〜Ｘ＝０．３５の範囲で変化させている。
図４から明らかなように、Ａｌ（アルミニウム）の割合が高く、膜厚が厚いほど、２次元電子ガス密度が高くなる。したがって、第２の２ＤＥＧ領域の２次元電子ガス密度を、第１の２ＤＥＧ領域の２次元電子ガス密度よりも高くする観点から、第５の半導体層２２のＡｌの割合が、第３の半導体層２０のＡｌの割合よりも高いことが望ましい。よって、Ａｌの割合を示す上記Ｘ３、Ｘ５が、Ｘ５＞Ｘ３の関係を充足することが望ましい。
また、第１の半導体層１４のＡｌの割合は、第２の半導体層１６との格子整合の観点からは、低い方が望ましい。したがって、上記Ｘ１、Ｘ３、Ｘ５が、Ｘ５＞Ｘ３≧Ｘ１の関係を充足することが望ましい。
また、第５の半導体層２２にｎ型不純物、例えば、Ｓｉ（シリコン）が含有されることが望ましい。第５の半導体層２２がｎ型不純物を含有することにより、第５の半導体層２２中の電子濃度が上昇する。したがって、第２の２ＤＥＧ領域への電子の供給量が増加し、第２の２ＤＥＧ領域の２次元電子ガス密度がより高くなる。よって、トランジスタ１００のオン抵抗が、より低減する。
また、第５の半導体層２２のＩｎ（インジウム）の割合が、第３の半導体層２０のＩｎ（インジウム）の割合よりも高いことが望ましい。すなわち、Ｉｎの割合を示す上記Ｙ３、Ｙ５が、Ｙ５＞Ｙ３の関係を充足することが望ましい。Ｉｎの割合が高くなることで、２次元電子ガス密度が高くなる。したがって、第２の２ＤＥＧ領域の２次元電子ガス密度が、より高くなる。よって、トランジスタ１００のオン抵抗がより低減する。あるいは、第５の半導体層２２の薄膜化が可能となり、生産性が向上する。
そして、閾値制御層である第１の半導体層１４の膜厚（ｄ１）は、望ましくは０．５μｍ以上３μｍ以下、より望ましくは、１μｍ以上である。上記範囲を下回ると、ポテンシャルを引き上げる効果が十分得られないおそれがある。また、上記範囲を上回ると、製造の際の生産性が低下するおそれがある。
そして、動作層である第２の半導体層１６の膜厚（ｄ２）は、望ましくは３ｎｍ以上３００ｎｍ以下、より望ましくは１００ｎｍ以下、さらに望ましくは５０ｎｍ以下である。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、上記範囲を上回ると、ポテンシャルを引き上げる効果が十分得られないおそれがある。
そして、障壁層である第３の半導体層１８の膜厚（ｄ３）は、望ましくは３ｎｍ以上３０ｎｍ以下、より望ましくは５ｎｍ以上１０ｎｍ以下である。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、上記範囲を下回ると、トレンチ２４形成の際に、トレンチ２４の底部を第３の半導体層１８内に位置させるよう制御することが困難となるおそれがある。また、上記範囲を上回ると、トレンチ２４の側壁部に電子が流れる際の抵抗が大きくなり、トランジスタ１００のオン抵抗が増大するおそれがある。
そして、動作層である第４の半導体層２０の膜厚（ｄ４）は、望ましくは３ｎｍ以上５０ｎｍ以下、より望ましくは５ｎｍ以上２０ｎｍ以下である。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、上記範囲を上回ると、トレンチ２４の側壁部に電子が流れる際の抵抗が大きくなり、トランジスタ１００のオン抵抗が増大するおそれがある。
そして、障壁層である第５の半導体層２２の膜厚（ｄ５）は、望ましくは３ｎｍ以上３０ｎｍ以下、より望ましくは５ｎｍ以上１０ｎｍ以下である。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、上記範囲を下回ると、第２の２ＤＥＧ領域の電子密度が低下するおそれがある。また、上記範囲を上回ると、膜厚が厚くなりすぎ、生産性が低下するおそれがある。
以上のように、本実施形態のトランジスタ１００によれば、閾値制御層とともに、２つのヘテロ接合を設けて２つの２ＤＥＧ領域を形成する。これにより、チャネル領域の閾値電圧上昇と、アクセス領域の低抵抗化を両立することができる。したがって、閾値電圧が高く、オン電流の高いノーマリーオフトランジスタを実現できる。
（第２の実施形態）
本実施形態の半導体装置は、第３の半導体層と第４の半導体層との間に、窒化アルミニウム（ＡｌＮ）層が設けられること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図５は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた横型のトランジスタである。
図５に示すように、トランジスタ２００は、第３の半導体層１８と第４の半導体層２０との間に、窒化アルミニウム（ＡｌＮ）層４０が設けられている。トレンチ２４の底部は、第３の半導体層１８内に位置する。ＡｌＮは、Ｇａを含有するＡｌＧａＮやＧａＮに対して、トレンチ２４形成の際のエッチングレートを遅くすることが可能である。いいかえれば、ＡｌＮは、ＡｌＧａＮやＧａＮに対して、高いエッチング選択比を得ることが容易である。
したがって、本実施形態の半導体装置は、トレンチ２４形成のエッチングの際に、ＡｌＮ層４０でエッチングをとめることが可能となる。そして、その後に第３の半導体層１８をエッチングする。したがって、トレンチ２４形成の際の、トレンチ深さの制御性が向上する。したがって、トレンチ２４下部の第３の半導体層１８の膜厚制御性も向上する。よって、閾値電圧の制御性も向上する。また、第３の半導体層１８の膜厚（ｄ３）の膜厚を薄くすることが可能となり、トランジスタ２００のオン抵抗の低減が可能となる。
ＡｌＮ層４０の膜厚は、望ましくは１ｎｍ以上１０ｎｍ以下、より望ましくは５ｎｍ以上８ｎｍ以下である。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、トレンチ２４形成の際のストッパ性に問題が生ずおそれがある。また、上記範囲を上回ると、トレンチ２４の側壁部に電子が流れる際の抵抗が大きくなり、トランジスタ２００のオン抵抗が増大するおそれがある。
（第３の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体の第１の半導体層と、第１の半導体層の上方に設けられ、第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層と、第２の半導体層の上方に設けられ、第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層と、第３の半導体層の上方に設けられ、第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層と、第４の半導体層の上方に設けられ、第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層と、第３の半導体層と第４の半導体層との間に設けられるＡｌＮ層と、ＡｌＮ層、第４の半導体層、および、第５の半導体層上に設けられるゲート絶縁膜と、ＡｌＮ層、第４の半導体層、および、第５の半導体層との間にゲート絶縁膜を介して設けられるゲート電極と、第５の半導体層上に設けられるソース電極と、第５の半導体層上に、ソース電極に対し、ゲート電極の反対側に設けられるドレイン電極と、を備える。
第３の半導体層と第４の半導体層との間に、窒化アルミニウム（ＡｌＮ）層が設けられ、トレンチの底部が、窒化アルミニウム（ＡｌＮ）層内に位置すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図６は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた横型のトランジスタである。
図６に示すように、トランジスタ２５０は、第３の半導体層１８と第４の半導体層２０との間に、窒化アルミニウム（ＡｌＮ）層４０が設けられている。トレンチ２４の底部は、窒化アルミニウム（ＡｌＮ）層４０内に位置する。ゲート絶縁膜２６は、ＡｌＮ層４０、第４の半導体層２０、および、第５の半導体層２２上に設けられる。ゲート電極２８は、ＡｌＮ層４０、第４の半導体層２０、および、第５の半導体層２２との間にゲート絶縁膜を介して設けられる。
第２の半導体層１６と第３の半導体層１８との界面には、ヘテロ接合が形成される。この界面には、二次元電子ガス（２ＤＥＧ）が形成され、トランジスタ２５０のキャリアとなる。すなわち、第２の半導体層１６はＨＥＭＴの動作層（キャリア層）として機能し、第３の半導体層１８はＨＥＭＴの障壁層（電子供給層）として機能する。
ＡｌＮは、Ｇａを含有するＡｌＧａＮやＧａＮに対して、トレンチ２４形成の際のエッチングレートを遅くすることが可能である。いいかえれば、ＡｌＮは、ＡｌＧａＮやＧａＮに対して、高いエッチング選択比を得ることが容易である。
したがって、本実施形態の半導体装置は、トレンチ２４形成のエッチングの際に、ＡｌＮ層４０でエッチングをとめることが可能となる。したがって、トレンチ２４形成の際の、トレンチ深さの制御性が向上する。よって、閾値電圧の制御性も向上する。また、第３の半導体層１８の膜厚（ｄ３）の膜厚を薄くすることが可能となり、トランジスタ２５０のオン抵抗の低減が可能となる。
ＡｌＮ層４０と第３の半導体層１８のヘテロ界面の、トランジスタ２５０の動作に対する影響を低減する観点から、トレンチ２４の底部のＡｌＮ層４０の膜厚は薄いことが望ましい。トレンチ２４の底部のＡｌＮ層４０の膜厚は、望ましくは０．５ｎｍ以上２ｎｍ以下である。
第３の半導体層１８の膜厚（ｄ３）は、トランジスタ２５０の閾値電圧の制御性を確保する観点から、例えば、５ｎｍ以上１０ｎｍ以下であることが望ましい。
（第４の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体の第１の半導体層と、第１の半導体層の上方に設けられ、第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層と、第２の半導体層の上方に設けられ、第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層と、第３の半導体層の上方に設けられ、第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層と、第４の半導体層の上方に設けられ、第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層と、第２の半導体層と第３の半導体層との間に設けられるＡｌＮ層と、ＡｌＮ層、第３の半導体層、第４の半導体層、および、第５の半導体層上に設けられるゲート絶縁膜と、ＡｌＮ層、第３の半導体層、第４の半導体層、および、第５の半導体層との間にゲート絶縁膜を介して設けられるゲート電極と、第５の半導体層上に設けられるソース電極と、第５の半導体層上に、ソース電極に対し、ゲート電極の反対側に設けられるドレイン電極と、を備える。
図７は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた横型のトランジスタである。
本実施形態のトランジスタ３００は、基板１０、基板１０上に形成されるバッファ層１２、バッファ層１２上に形成される第１の半導体層１４、第１の半導体層１４上に形成される第２の半導体層１６、第２の半導体層１６上に形成される第３の半導体層１８、第３の半導体層１８上に形成される第４の半導体層２０、第４の半導体層２０上に形成される第５の半導体層２２、第２の半導体層１６と第３の半導体層１８との間に設けられるＡｌＮ層４２を備える。
基板１０は、例えば、シリコン（Ｓｉ）からなる。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
バッファ層１２は、基板１０と第１の半導体層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜Ｘ＜１））や窒化アルミニウム（ＡｌＮ）等の多層構造で形成される。
第１の半導体層１４、第２の半導体層１６、第３の半導体層１８、第４の半導体層２０、第５の半導体層２２は、それぞれ、第１のＧａＮ系半導体、第２のＧａＮ系半導体、第３のＧａＮ系半導体、第４のＧａＮ系半導体、第５のＧａＮ系半導体で形成される。そして、第２のＧａＮ系半導体は、第１のＧａＮ系半導体よりバンドギャップが小さい。また、第３のＧａＮ系半導体は、第２のＧａＮ系半導体よりもバンドギャップが大きい。また、第４のＧａＮ系半導体は、第３のＧａＮ系半導体よりもバンドギャップが小さい。また、第５のＧａＮ系半導体は、第４のＧａＮ系半導体よりもバンドギャップが大きい。
したがって、トランジスタ１００では、バンドギャップの比較的小さい第２の半導体層１６と第４の半導体層２０が、バンドギャップの比較的大きい第１の半導体層１４、第３の半導体層１８、第５の半導体層２２で挟まれる層構造を備えている。なお、ＧａＮ系半導体のバンドギャップの大小関係は、ＧａＮ系半導体の組成を分析することで判別することが可能である。
例えば、第１のＧａＮ系半導体がＡｌＸ１ＩｎＹ１Ｇａ１−（Ｘ１＋Ｙ１）Ｎ（０≦Ｘ１≦１、０≦Ｙ１≦１、０≦Ｘ１＋Ｙ１＜１）、第２のＧａＮ系半導体がＡｌＸ２ＩｎＹ２Ｇａ１−（Ｘ２＋Ｙ２）Ｎ（０≦Ｘ２≦１、０≦Ｙ２≦１、０≦Ｘ２＋Ｙ２＜１）、第３のＧａＮ系半導体がＡｌＸ３ＩｎＹ３Ｇａ１−（Ｘ３＋Ｙ３）Ｎ（０≦Ｘ３≦１、０≦Ｙ３≦１、０≦Ｘ３＋Ｙ３＜１）、第４のＧａＮ系半導体がＡｌＸ４ＩｎＹ４Ｇａ１−（Ｘ４＋Ｙ４）Ｎ（０≦Ｘ４≦１、０≦Ｙ４≦１、０≦Ｘ４＋Ｙ４＜１）、第５のＧａＮ系半導体がＡｌＸ５ＩｎＹ５Ｇａ１−（Ｘ５＋Ｙ５）Ｎ（０≦Ｘ５≦１、０≦Ｙ５≦１、０≦Ｘ５＋Ｙ５＜１）で示される組成を備える。
例えば、Ｘ１＋Ｙ１、Ｘ２＋Ｙ２、Ｘ３＋Ｙ３、Ｘ４＋Ｙ４、Ｘ５＋Ｙ５が、Ｘ１＋Ｙ１＞Ｘ２＋Ｙ２、Ｘ３＋Ｙ３＞Ｘ２＋Ｙ２、かつ、Ｘ５＋Ｙ５＞Ｘ４＋Ｙ４の関係を充足することで、上記バンドギャップの大小関係が充足される。
また、第１の半導体層１４、第２の半導体層１６、第３の半導体層１８、第４の半導体層２０、第５の半導体層２２は、それぞれ、膜厚（ｄ１）、膜厚（ｄ２）、膜厚（ｄ３）、膜厚（ｄ４）、膜厚（ｄ５）を備える。
第１の半導体層１４を形成する第１のＧａＮ系半導体は、例えば、アンドープのＡｌＧａＮ（窒化アルミニウムガリウム）である。第１のＧａＮ系半導体は、高耐圧化を目的として、Ｃ（炭素）等の不純物を含んでいてもかまわない。第１の半導体層１４の膜厚（ｄ１）は、例えば、０．５μｍ以上３μｍ以下である。
第１の半導体層１４は、第２の半導体１６のポテンシャルを持ち上げて、トランジスタ３００の閾値電圧を上昇させる閾値制御層として機能する。トランジスタ３００の閾値電圧を上昇させる観点から、第１の半導体層１４の膜厚（ｄ１）が第２の半導体層１６の膜厚（ｄ２）よりも厚いことが望ましい。
第２の半導体層１６を形成する第２のＧａＮ系半導体は、例えば、アンドープのＧａＮ（窒化ガリウム）である。第２の半導体層１６の膜厚（ｄ２）は、例えば、３ｎｍ以上３００ｎｍ以下である。
第２の半導体層１６と第３の半導体層１８との間には、窒化アルミニウム（ＡｌＮ）層４２が設けられている。
第２の半導体層１６と、ＡｌＮ層４２との界面には、ヘテロ接合が形成される。この界面には、二次元電子ガス（２ＤＥＧ）が形成され、トランジスタ３００のキャリアとなる。すなわち、第２の半導体層１６はＨＥＭＴの動作層（キャリア層）として機能し、ＡｌＮ層４２は、ＨＥＭＴの障壁層（電子供給層）として機能する。もっとも、ＡｌＮ層４２が薄い場合には、二次元電子ガス（２ＤＥＧ）が十分に形成されない場合も考えられる。
第３の半導体層１８を形成する第３のＧａＮ系半導体は、例えば、アンドープのＡｌＧａＮ（窒化アルミニウムガリウム）である。第３の半導体層１８の膜厚（ｄ３）は、例えば、５ｎｍ以上３０ｎｍ以下である。
第４の半導体層２０を形成する第４のＧａＮ系半導体は、例えば、アンドープのＧａＮ（窒化ガリウム）である。第４の半導体層２０の膜厚（ｄ４）は、例えば、３ｎｍ以上５０ｎｍ以下である。
第５の半導体層２２を形成する第５のＧａＮ系半導体は、例えば、アンドープのＡｌＧａＮ（窒化アルミニウムガリウム）である。第５のＧａＮ系半導体は、Ｓｉ（シリコン）またはＧｅ（ゲルマニウム）等のｎ型不純物を含んでいてもかまわない。第５の半導体層２２の膜厚（ｄ５）は、例えば、３ｎｍ以上３０ｎｍ以下である。
第４の半導体層２０と第５の半導体層２２との界面には、ヘテロ接合が形成される。この界面には、二次元電子ガス（２ＤＥＧ）が形成され、トランジスタ１００のキャリアとなる。すなわち、第４の半導体層２０はＨＥＭＴの動作層（キャリア層）として機能し、第５の半導体層２２はＨＥＭＴの障壁層（電子供給層）として機能する。
トランジスタ３００は、一端が第５の半導体層２２に位置し、他端がＡｌＮ層４２に接するトレンチ２４を備えている。トレンチ２４は、例えば、第５の半導体層２２表面から、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、第４の半導体層２０および第３の半導体層１８を貫通し、ＡｌＮ層４２に達するよう形成される。
ＡｌＮは、Ｇａを含有するＡｌＧａＮやＧａＮに対して、トレンチ２４形成の際のエッチングレートを遅くすることが可能である。いいかえれば、ＡｌＮは、ＡｌＧａＮやＧａＮに対して、高いエッチング選択比を得ることが容易である。
したがって、本実施形態の半導体装置は、トレンチ２４形成の際にＡｌＮ層４２でエッチングをとめることが可能となる。したがって、トレンチ２４形成の際の深さ制御性が向上する。
そして、トレンチ２４の内壁上にゲート絶縁膜２６が、設けられる。ゲート絶縁膜２６は、トレンチ２４の内壁の第３の半導体層１８、第４の半導体層２０、第５の半導体層２２上に連続的に設けられる。ゲート絶縁膜２６は、ＡｌＮ層４２、第３の半導体層１８、第４の半導体層２０、および、第５の半導体層２２上に設けられる。ゲート絶縁膜２４は、例えば、シリコン酸化膜である。シリコン酸化膜以外にも、シリコン窒化膜、シリコン酸窒化膜、アルミニウム酸化膜等、その他の材料を適用することも可能である。ゲート絶縁膜２６の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁膜２６上には、ゲート電極２８が形成されている。ゲート電極２８は、トレンチ２４内を埋め込んでいる。ゲート電極２８は、ＡｌＮ層４２、第３の半導体層１８、第４の半導体層２０、および、第５の半導体層２２との間にゲート絶縁膜２６を介して設けられる。ゲート電極２８は、例えば、Ｂ（ボロン）がドーピングされたｐ型ポリシリコン、または、Ｐ（リン）がドーピングされたｎ型ポリシリコンである。ゲート電極３０には、ポリシリコン以外にも、金属シリサイド、金属等も適用可能である。
そして、第５の半導体層２２上に、ソース電極３０とドレイン電極３２が形成される。ドレイン電極３２は、ソース電極３０に対し、ゲート電極２８の反対側に形成される。
ソース電極３０とドレイン電極３２は、例えば、金属電極であり、金属電極は、例えば、アルミニウム（Ａｌ）を主成分とする電極である。ソース電極３０およびドレイン電極３２と、第５の半導体層２２との間は、オーミックコンタクトであることが望ましい。ソース電極３０とドレイン電極３２との距離は、例えば、１０μｍ程度である。
本実施形態のトランジスタ３００では、トレンチ２４直下のＡｌＮ層４２と第２の半導体層１６との界面近傍が、チャネル領域となる。チャネル領域におけるキャリアは、ＡｌＮ層４２と第２の半導体層１６との界面のヘテロ接合に発生する２次元電子ガス、または、ＡｌＮ層４２と第２の半導体層１６との界面にゲート電圧の印加により蓄積される電子である。キャリアが蓄積される電子である場合、トランジスタ３００のチャネル領域は、ＨＥＭＴではなくＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）として動作する。
いずれの場合であっても、第１の実施形態同様、第２の半導体層１６の下方に、第１の半導体層１４を閾値制御層として設けることにより、チャネル領域のポテンシャルが持ち上がり、電子の密度が低下する。したがって、ノーマリーオフトランジスタの閾値電圧を上昇させることが可能になる。
そして、本実施形態のトランジスタ３００では、第１の実施形態同様、第４の半導体層２０と第５の半導体層２２との界面に、２次元電子ガスが発生するアクセス領域を設ける。この領域は、チャネル領域と比較して、第１の半導体層１４から距離が離れている。したがって、第１の半導体層１４による、ポテンシャルの持ち上げ効果の影響が小さい。よって、２次元電子ガスの密度は低下せず、高いキャリア密度が保たれる。
第１の実施形態同様、アクセス領域の２次元電子ガス密度を高くする観点から、第５の半導体層２２のＡｌの割合が、第３の半導体層２０のＡｌの割合よりも高いことが望ましい。よって、Ａｌの割合を示す上記Ｘ３、Ｘ５が、Ｘ５＞Ｘ３の関係を充足することが望ましい。
また、第１の半導体層１４のＡｌの割合は、第２の半導体層１６との格子整合の観点からは、低い方が望ましい。したがって、上記Ｘ１、Ｘ３、Ｘ５が、Ｘ５＞Ｘ３≧Ｘ１の関係を充足することが望ましい。
また、第５の半導体層２２にｎ型不純物、例えば、Ｓｉ（シリコン）が含有されることが望ましい。第５の半導体層２２がｎ型不純物を含有することにより、第５の半導体層２２中の電子濃度が上昇する。したがって、アクセス領域への電子の供給量が増加し、アクセス領域の２次元電子ガス密度がより高くなる。よって、トランジスタ３００のオン抵抗がより低減する。
また、第５の半導体層２２のＩｎ（インジウム）の割合が、第３の半導体層２０のＩｎ（インジウム）の割合よりも高いことが望ましい。すなわち、Ｉｎの割合を示す上記Ｙ３、Ｙ５が、Ｙ５＞Ｙ３の関係を充足することが望ましい。Ｉｎの割合が高くなることで、２次元電子ガス密度が高くなる。したがってアクセス領域の２次元電子ガス密度がより高くなる。よって、トランジスタ３００のオン抵抗がより低減する。あるいは、第５の半導体層２２の薄膜化が可能となり、生産性が向上する。
そして、閾値制御層である第１の半導体層１４の膜厚（ｄ１）は、望ましくは０．５μｍ以上３μｍ以下、より望ましくは、１μｍ以上である。上記範囲を下回ると、ポテンシャルを引き上げる効果が十分得られないおそれがある。また、上記範囲を上回ると、製造の際の生産性が低下するおそれがある。
そして、動作層である第２の半導体層１６の膜厚（ｄ２）は、望ましくは３ｎｍ以上２００ｎｍ以下、より望ましくは１００ｎｍ以下、さらに望ましくは５０ｎｍ以下である。５以上３μｍ以下、より望ましくは、１μｍ以上であることが望ましい。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、上記範囲を上回ると、ポテンシャルを引き上げる効果が十分得られないおそれがある。
そして、動作層である第４の半導体層２０の膜厚（ｄ４）は、望ましくは３ｎｍ以上５０ｎｍ以下、より望ましくは５ｎｍ以上２０ｎｍ以下である。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、上記範囲を上回ると、トレンチ２４の側壁部に電子が流れる際の抵抗が大きくなり、トランジスタ３００のオン抵抗が増大するおそれがある。
そして、障壁層である第５の半導体層２２の膜厚（ｄ５）は、望ましくは３ｎｍ以上３０ｎｍ以下、より望ましくは５ｎｍ以上１０ｎｍ以下である。上記範囲を下回ると、膜厚の制御が困難となるおそれがある。また、上記範囲を下回ると、アクセス領域の電子密度が低下するおそれがある。また、上記範囲を上回ると、生産性が低下するおそれがある。
ＡｌＮ層４２と第２の半導体層１６のヘテロ界面の、トランジスタ３００の動作に対する影響を低減する観点から、トレンチ２４の底部のＡｌＮ層４２の膜厚は薄いことが望ましい。トレンチ２４の底部のＡｌＮ層４２の膜厚は、望ましくは０．５ｎｍ以上２ｎｍ以下である。
以上のように、本実施形態のトランジスタ３００によれば、閾値制御層を導入するとともに、チャネル領域とアクセス領域を分離することで、チャネル領域の閾値電圧上昇と、アクセス領域の低抵抗化を両立することができる。したがって、閾値電圧が高く、オン電流の高いノーマリーオフトランジスタを実現できる。また、ＡｌＮ層４２を設けることで、トレンチ形成の制御性が向上し、安定した特性を備えるトランジスタ３００が実現される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 基板
１２ バッファ層
１４ 第１の半導体層
１６ 第２の半導体層
１８ 第３の半導体層
２０ 第４の半導体層
２２ 第５の半導体層
２４ トレンチ
２６ ゲート絶縁膜
２８ ゲート電極
３０ ソース電極
３２ ドレイン電極
４０ ＡｌＮ層
４２ ＡｌＮ層
１００ トランジスタ
２００ トランジスタ
３００ トランジスタ

Claims (20)

  1. 第１のＧａＮ系半導体の第１の半導体層と、
    前記第１の半導体層の上方に設けられ、前記第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層と、
    前記第２の半導体層の上方に設けられ、前記第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層と、
    前記第３の半導体層の上方に設けられ、前記第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層と、
    前記第４の半導体層の上方に設けられ、前記第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層と、
    前記第３の半導体層、前記第４の半導体層、および、前記第５の半導体層上に設けられるゲート絶縁膜と、
    前記第３の半導体層、前記第４の半導体層、および、前記第５の半導体層との間に前記ゲート絶縁膜を介して設けられるゲート電極と、
    前記第５の半導体層上に設けられるソース電極と、
    前記第５の半導体層上に、前記ソース電極に対し、前記ゲート電極の反対側に設けられるドレイン電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第１の半導体層の膜厚が、前記第２の半導体層の膜厚よりも厚いことを特徴とする請求項１記載の半導体装置。
  3. 前記第１のＧａＮ系半導体がＡｌＸ１ＩｎＹ１Ｇａ１−（Ｘ１＋Ｙ１）Ｎ（０≦Ｘ１≦１、０≦Ｙ１≦１、０≦Ｘ１＋Ｙ１＜１）であり、
    前記第２のＧａＮ系半導体がＡｌＸ２ＩｎＹ２Ｇａ１−（Ｘ２＋Ｙ２）Ｎ（０≦Ｘ２≦１、０≦Ｙ２≦１、０≦Ｘ２＋Ｙ２＜１）であり、
    前記第３のＧａＮ系半導体がＡｌＸ３ＩｎＹ３Ｇａ１−（Ｘ３＋Ｙ３）Ｎ（０≦Ｘ３≦１、０≦Ｙ３≦１、０≦Ｘ３＋Ｙ３＜１）であり、
    前記第４のＧａＮ系半導体がＡｌＸ４ＩｎＹ４Ｇａ１−（Ｘ４＋Ｙ４）Ｎ（０≦Ｘ４≦１、０≦Ｙ４≦１、０≦Ｘ４＋Ｙ４＜１）であり、
    前記第５のＧａＮ系半導体がＡｌＸ５ＩｎＹ５Ｇａ１−（Ｘ５＋Ｙ５）Ｎ（０≦Ｘ５≦１、０≦Ｙ５≦１、０≦Ｘ５＋Ｙ５＜１）であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記Ｘ１＋Ｙ１、Ｘ２＋Ｙ２、Ｘ３＋Ｙ３、Ｘ４＋Ｙ４、Ｘ５＋Ｙ５が、
    Ｘ１＋Ｙ１＞Ｘ２＋Ｙ２、Ｘ３＋Ｙ３＞Ｘ２＋Ｙ２、かつ、Ｘ５＋Ｙ５＞Ｘ４＋Ｙ４の関係を充足することを特徴とする請求項３記載の半導体装置。
  5. 前記Ｘ１、Ｘ３、Ｘ５が、Ｘ５＞Ｘ３≧Ｘ１の関係を充足することを特徴とする請求項３記載の半導体装置。
  6. 前記第２の半導体層の膜厚が３００ｎｍ以下であることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第３の半導体層の膜厚が５ｎｍ以上３０ｎｍ以下であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第５の半導体層がＳｉ（シリコン）を含有することを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記Ｙ３、Ｙ５が、Ｙ５＞Ｙ３の関係を充足することを特徴とする請求項３記載の半導体装置。
  10. 前記第３の半導体層と前記第４の半導体層との間に設けられるＡｌＮ層を、さらに備えることを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 第１のＧａＮ系半導体の第１の半導体層と、
    前記第１の半導体層の上方に設けられ、前記第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層と、
    前記第２の半導体層の上方に設けられ、前記第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層と、
    前記第３の半導体層の上方に設けられ、前記第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層と、
    前記第４の半導体層の上方に設けられ、前記第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層と、
    前記第２の半導体層と前記第３の半導体層との間に設けられるＡｌＮ層と、
    前記ＡｌＮ層、前記第３の半導体層、前記第４の半導体層、および、前記第５の半導体層上に設けられるゲート絶縁膜と、
    前記ＡｌＮ層、前記第３の半導体層、前記第４の半導体層、および、前記第５の半導体層との間に前記ゲート絶縁膜を介して設けられるゲート電極と、
    前記第５の半導体層上に設けられるソース電極と、
    前記第５の半導体層上に、前記ソース電極に対し、前記ゲート電極の反対側に設けられるドレイン電極と、
    を備えることを特徴とする半導体装置。
  12. 前記第１の半導体層の膜厚が、前記第２の半導体層の膜厚よりも厚いことを特徴とする請求項１１記載の半導体装置。
  13. 前記第１のＧａＮ系半導体がＡｌＸ１ＩｎＹ１Ｇａ１−（Ｘ１＋Ｙ１）Ｎ（０≦Ｘ１≦１、０≦Ｙ１≦１、０≦Ｘ１＋Ｙ１＜１）であり、
    前記第２のＧａＮ系半導体がＡｌＸ２ＩｎＹ２Ｇａ１−（Ｘ２＋Ｙ２）Ｎ（０≦Ｘ２≦１、０≦Ｙ２≦１、０≦Ｘ２＋Ｙ２＜１）であり、
    前記第３のＧａＮ系半導体がＡｌＸ３ＩｎＹ３Ｇａ１−（Ｘ３＋Ｙ３）Ｎ（０≦Ｘ３≦１、０≦Ｙ３≦１、０≦Ｘ３＋Ｙ３＜１）であり、
    前記第４のＧａＮ系半導体がＡｌＸ４ＩｎＹ４Ｇａ１−（Ｘ４＋Ｙ４）Ｎ（０≦Ｘ４≦１、０≦Ｙ４≦１、０≦Ｘ４＋Ｙ４＜１）であり、
    前記第５のＧａＮ系半導体がＡｌＸ５ＩｎＹ５Ｇａ１−（Ｘ５＋Ｙ５）Ｎ（０≦Ｘ５≦１、０≦Ｙ５≦１、０≦Ｘ５＋Ｙ５＜１）であることを特徴とする請求項１１または請求項１２記載の半導体装置。
  14. 前記Ｘ１＋Ｙ１、Ｘ２＋Ｙ２、Ｘ３＋Ｙ３、Ｘ４＋Ｙ４、Ｘ５＋Ｙ５が、
    Ｘ１＋Ｙ１＞Ｘ２＋Ｙ２、Ｘ３＋Ｙ３＞Ｘ２＋Ｙ２、かつ、Ｘ５＋Ｙ５＞Ｘ４＋Ｙ４の関係を充足することを特徴とする請求項１３記載の半導体装置。
  15. 前記Ｘ１、Ｘ３、Ｘ５が、Ｘ５＞Ｘ３≧Ｘ１の関係を充足することを特徴とする請求項１３記載の半導体装置。
  16. 前記第２の半導体層の膜厚が３００ｎｍ以下であることを特徴とする請求項１１ないし請求項１５いずれか一項記載の半導体装置。
  17. 前記第５の半導体層がＳｉ（シリコン）を含有することを特徴とする請求項１１ないし請求項１６いずれか一項記載の半導体装置。
  18. 前記Ｙ３、Ｙ５が、Ｙ５＞Ｙ３の関係を充足することを特徴とする請求項１３記載の半導体装置。
  19. 前記ＡｌＮ層の膜厚が１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１１ないし請求項１８いずれか一項記載の半導体装置。
  20. 第１のＧａＮ系半導体の第１の半導体層と、
    前記第１の半導体層の上方に設けられ、前記第１のＧａＮ系半導体よりバンドギャップの小さい第２のＧａＮ系半導体の第２の半導体層と、
    前記第２の半導体層の上方に設けられ、前記第２のＧａＮ系半導体よりバンドギャップの大きい第３のＧａＮ系半導体の第３の半導体層と、
    前記第３の半導体層の上方に設けられ、前記第３のＧａＮ系半導体よりバンドギャップの小さい第４のＧａＮ系半導体の第４の半導体層と、
    前記第４の半導体層の上方に設けられ、前記第４のＧａＮ系半導体よりバンドギャップの大きい第５のＧａＮ系半導体の第５の半導体層と、
    前記第３の半導体層と前記第４の半導体層との間に設けられるＡｌＮ層と、
    前記ＡｌＮ層、前記第４の半導体層、および、前記第５の半導体層上に設けられるゲート絶縁膜と、
    前記ＡｌＮ層、前記第４の半導体層、および、前記第５の半導体層との間に前記ゲート絶縁膜を介して設けられるゲート電極と、
    前記第５の半導体層上に設けられるソース電極と、
    前記第５の半導体層上に、前記ソース電極に対し、前記ゲート電極の反対側に設けられるドレイン電極と、
    を備えることを特徴とする半導体装置。
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