JP2015056640A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】フィールドプレート電極とゲート電極間容量を低減する半導体装置の製造方法を提供する。【解決手段】第１導電型の半導体層にトレンチ１８を形成する工程と、トレンチの内面に第１の絶縁膜２０を形成する工程と、トレンチ内を埋め込むように、第１の絶縁膜上に第１の導電材２２を形成する工程と、第１の導電材全体がトレンチ内に位置するように第１の導電材をエッチングする工程と、トレンチの上部内面で半導体層が露出し、第１の導電材上端部が第１の絶縁膜の上端部より上側になるよう第１の絶縁膜をエッチングする工程と、該エッチング後、第１の絶縁膜上端部が第１の導電材の上端部より上側に位置するよう第１の導電材を再エッチングする工程と、トレンチの上部内面に露出する半導体層と第１の導電材を覆う第２の絶縁膜２４を形成する工程と、トレンチを埋込むように、第１の絶縁膜と第２の絶縁膜上に第２の導電材２６を形成する工程と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。
パワートランジスタの小型化および高性能化のために、トレンチ内にゲート電極を埋め込んだ縦型トランジスタが用いられる。そして、トレンチ内にゲート電極を埋め込んだ縦型トランジスタのゲート電極とドレイン間の容量（帰還容量）を低減し、高性能化を図るため、トレンチ内のゲート電極の下方にフィールドプレート電極を設ける構成が採用される。
しかし、トレンチ内にフィールドプレート電極を設ける場合、フィールドプレート電極とゲート電極間の容量が、トランジスタの性能を劣化させるおそれがある。
特開２０１１−９３８７号公報
本発明が解決しようとする課題は、フィールドプレート電極とゲート電極間の容量を低減する半導体装置の製造方法を提供することにある。
実施形態の半導体装置の製造方法は、第１導電型の半導体層にトレンチを形成する工程と、トレンチの内面を覆う第１の絶縁膜を形成する工程と、トレンチ内を埋め込むように、第１の絶縁膜上に第１の導電材を形成する工程と、第１の導電材の上端部がトレンチ内に位置するように第１の導電材をエッチングする工程と、トレンチの上部内面において半導体層が露出し、且つ第１の導電材の上端部が第１の絶縁膜の上端部より上側に位置するよう第１の絶縁膜をエッチングする工程と、第１の絶縁膜をエッチングした後、第１の絶縁膜の上端部が第１の導電材の上端部より上側に位置するよう第１の導電材を再エッチングする工程と、トレンチの上部内面に露出する半導体層と第１の導電材を覆う第２の絶縁膜を形成する工程と、トレンチを埋め込むように、第２の絶縁膜上に第２の導電材を形成する工程と、を備える。
第１の実施形態の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 比較形態の半導体装置の模式断面図である。 比較形態の半導体装置の製造方法を示す模式断面図である。 比較形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
なお、本明細書中、「異方性エッチング」とは、エッチングレートが最大となる方向のエッチングレートが、エッチングレートが最小となる方向のエッチングレートの５倍以上であるエッチングを意味するものとする。また、「等方性エッチング」とは、エッチングレートが最大となる方向のエッチングレートが、エッチングレートが最小となる方向のエッチングレートの２倍以下であるエッチングを意味するものとする。
（第１の実施形態）
本実施形態の半導体装置の製造方法は、第１導電型の半導体層にトレンチを形成する工程と、トレンチの内面を覆う第１の絶縁膜を形成する工程と、トレンチ内を埋め込むように、第１の絶縁膜上に第１の導電材を形成する工程と、第１の導電材の上端部がトレンチ内に位置するように第１の導電材をエッチングする工程と、トレンチの上部内面において半導体層が露出し、且つ第１の導電材の上端部が第１の絶縁膜の上端部より上側に位置するよう第１の絶縁膜をエッチングする工程と、第１の絶縁膜をエッチングした後、第１の絶縁膜の上端部が第１の導電材の上端部より上側に位置するよう第１の導電材を再エッチングする工程と、トレンチの上部内面に露出する半導体層と第１の導電材を覆う第２の絶縁膜を形成する工程と、トレンチを埋め込むように、第２の絶縁膜上に第２の導電材を形成する工程と、を備える。
図１は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置１００は、トレンチ内にゲート電極を備える縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下、第１導電型がｎ型、第２導電型がｐ型である場合、すあわち、ｎチャネル型のＭＯＳＦＥＴの場合を例に説明する。
本実施形態の半導体装置（ＭＯＳＦＥＴ）１００は、ｎ＋型基板１０上に、ｎ型半導体層（半導体層）１２を備える。ｎ型基板１０およびｎ型半導体層１２は、例えば、ｎ型不純物を含有する単結晶シリコンである。
ｎ型半導体層１２のｎ型不純物濃度は、ｎ型基板１０のｎ型不純物濃度よりも低い。ｎ型不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。ｎ＋型基板１０およびｎ型半導体層１２は、ＭＯＳＦＥＴ１００のドレイン領域として機能する。
ｎ型半導体層１２内に、ｐ型半導体領域（第１の半導体領域）１４が設けられる。ｐ型半導体領域１４は、ｐ型不純物を含有する単結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域（第１の半導体領域）１４は、ＭＯＳＦＥＴ１００のベース領域（チャネル領域）として機能する。
ｎ型半導体層１２内のｐ型半導体領域（第１の半導体領域）１４内に、ｎ型半導体領域（第２の半導体領域）１６が設けられる。ｎ型半導体領域１６は、ｎ型不純物を含有する単結晶シリコンである。ｎ型不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。ｎ型半導体領域１６は、ＭＯＳＦＥＴ１００のソース領域として機能する。
ｎ型半導体層１２には、表面に開口部を備え、底部がｎ＋型基板１０には達しないトレンチ１８が設けられる。トレンチ１８内には、ｎ型半導体層１２との間にフィールドプレート絶縁膜（第１の絶縁膜）２０を介して、フィールドプレート電極（第１の導電材）２２が設けられる。
フィールドプレート絶縁膜２０は、例えば、シリコン酸化膜である。また、フィールドプレート電極２２は、例えば、不純物がドーピングされた多結晶シリコンである。
また、トレンチ１８内には、ｐ型半導体領域１４との間にゲート絶縁膜（第２の絶縁膜）２４を介して、ゲート電極（第２の導電材）２６が設けられる。
ゲート絶縁膜２４は、例えば、シリコン酸化膜である。また、ゲート電極２６は、例えば、不純物がドーピングされた多結晶シリコンである。
トレンチ内に埋め込まれたゲート電極２６上には、層間絶縁膜３０が形成される。層間絶縁膜３０は、例えば、シリコン酸化膜である。
また、ゲート電極２６とフィールドプレート電極２２との間も、ゲート絶縁膜２４により、分離される。
ｎ型半導体領域（第２の半導体領域）１６およびｐ型半導体領域（第１の半導体領域）１４上には、ソース電極（第１の電極）５０が設けられる。ソース電極５０は、例えば、金属である。
ｎ＋型基板１０のｎ型半導体層１２の反対側の表面には、ドレイン電極（第２の電極）５２が設けられる。ドレイン電極５２は、例えば、金属である。
フィールドプレート電極２２は、例えば、ソース電極５０と同電位である。フィールドプレート電極２２をソース電極５０と同電位にすることにより、ゲート電極２６とドレイン領域であるｎ型半導体層１２との寄生容量（帰還容量）が低減する。したがって、ＭＯＳＦＥＴ１００の高いスイッチング特性と、低消費電力化が実現される。
また、フィールドプレート電極２２は、ゲート電極２６と同電位とする構成も可能である。フィールドプレート電極２２をゲート電極２６と同電位とすることにより、例えば、オン抵抗の低減が実現される。トランジスタのオン動作時に、フィールドプレート電極２２に対向するｎ型半導体層１２に電子が蓄積するからである。
次に、本実施形態の半導体装置の製造方法について説明する。図２〜１１は、本実施形態の半導体装置の製造方法を示す模式断面図である。
まず、ｎ型不純物を含有する単結晶シリコンのｎ＋型基板１０上に、例えば、エピタキシャル成長法によりｎ型不純物を含有する単結晶シリコンのｎ型半導体層（半導体層）１２を形成する。
次に、ｎ型半導体層１２の表面に、例えば、シリコン酸化膜のマスク材６０を形成する。マスク材６０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による膜堆積、リソグラフィーおよびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成する。
次に、マスク材６０をマスクに、ｎ型半導体層１２をエッチングし、ｎ型半導体層１２の表面に開口部３６を備えるトレンチ１８を形成する（図２）。マスク材６０は、例えば、シリコン酸化膜である。エッチングは、例えば、ＲＩＥにより行う。トレンチ１８の深さは、例えば、１．０μｍ〜２．０μｍ、開口部３６の幅は、例えば、０．３μｍ〜０．５μｍである。
次に、マスク材６０を、例えばウェットエッチングにより剥離する。その後、トレンチ１８の内面を覆うフィールドプレート絶縁膜（第１の絶縁膜）２０を形成する（図３）。フィールドプレート絶縁膜２０は、例えば、ｎ型半導体層１２を熱酸化することによって形成されるシリコンの熱酸化膜である。
フィールドプレート絶縁膜２０は、例えば、熱酸化膜と、例えば、ＣＶＤ法により形成される堆積膜との積層構造であってもかまわない。例えば、シリコンの熱酸化膜と、シリコンの堆積膜との積層構造である。
次に、トレンチ１８内を埋め込むように第１の導電材２２を形成する（図４）。第１の導電材２２は、例えば、不純物がドーピングされた多結晶シリコンである。第１の導電材２２は、最終的に、フィールドプレート電極２２となる。第１の導電材２２を、金属半導体化合物や金属とすることも可能である。
次に、第１の導電材２２の上端部がトレンチ内に位置するように第１の導電材２２をエッチングする（図５）。この際、第１の導電材２２の開口部３６側の端部、すなわち上端部が、トレンチ１８内に位置するようエッチングする。いいかえれば、第１の導電材２２のトレンチ外の部分をエッチングにより除去する。
第１の導電材２２のエッチングは、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等の等方性エッチングで行っても、ＲＩＥ等の異方性エッチングで行ってもかまわない。
次に、トレンチ１８の上部内面においてｎ型半導体層１２が露出するよう、第１の導電材２２をマスクに、フィールドプレート絶縁膜（第１の絶縁膜）２０をエッチングする（図６）。この際、第１の導電材２２の上端部が、フィールドプレート絶縁膜（第１の絶縁膜）２０の上端部より上側に位置するようエッチングする。
第１の導電材２２の上端部が、フィールドプレート絶縁膜（第１の絶縁膜）２０の上端部より開口部３６側に位置するようエッチングすることで、十分なプロセスマージンを持って、トレンチ１８の開口部３６側の内面に、ｎ型半導体層１２を露出させることができる。フィールドプレート絶縁膜２０のエッチングは、例えば、ウェットエッチングにより行う。ウェットエッチングは等方性のエッチングである。
次に、第１の導電材２２を再エッチングする（図７）。この際、フィールドプレート絶縁膜（第１の絶縁膜）２０の上端部が、第１の導電材２２の上端部より上側に位置するようエッチングする。
第１の導電材２２の再エッチングは、異方性エッチングにより行う。異方性エッチングは、例えば、ＲＩＥである。第１の導電材２２のエッチングを異方性エッチングにより行うことで、トレンチ１８上部に露出するｎ型半導体層１２の側方へのエッチングが抑制される。
次に、トレンチ１８の上部の内面に露出するｎ型半導体層（半導体層）１２と、第１の導電材２２を覆うゲート絶縁膜（第２の絶縁膜）２４を形成する（図８）。ｎ型半導体層１２を覆うゲート絶縁膜２４は、例えば、ｎ型半導体層１２を熱酸化することによって形成されるシリコンの熱酸化膜である。また、第１の導電材２２を覆うゲート絶縁膜２４は、例えば、第１の導電材２２を熱酸化することによって形成される多結晶シリコンの熱酸化膜である。
ゲート絶縁膜（第２の絶縁膜）２４は、例えば、熱酸化膜と、例えば、ＣＶＤ法により形成される堆積膜との積層構造であってもかまわない。例えば、シリコンの熱酸化膜と、シリコンの堆積膜との積層構造である。
次に、トレンチ１８内を埋め込むように第２の導電材２６を、ゲート絶縁膜（第２の絶縁膜）２４上に形成する（図９）。第２の導電材２６は、例えば、不純物がドーピングされた多結晶シリコンである。第２の導電材２６は、最終的に、ゲート電極２６となる。第２の導電材２６を、金属半導体化合物や金属とすることも可能である。
次に、第２の導電材２６の上端部がトレンチ内に位置するよう第２の導電材２６をエッチングする（図１０）。この際、第２の導電材２４の開口部３６側の端部、すなわち上端部が、トレンチ１８内に位置するようエッチングする。いいかえれば、第２の導電材２６のトレンチ外の部分をエッチングにより除去する。
次に、第２の導電材２６の上部を覆う層間絶縁膜３０を形成する。層間絶縁膜３０は、例えば、ＣＶＤ法により堆積されるシリコン酸化膜である。そして、ｎ型半導体層１２表面が露出するよう層間絶縁膜３０とゲート絶縁膜２６をリソグラフィーおよびエッチングを用いてパターニングする（図１１）。エッチングは、例えば、ＲＩＥにより行う。
次に、ｐ型の不純物、例えばＢ（ボロン）をイオン注入し、ｎ型半導体層１２にｐ型半導体領域（第１の半導体領域）１４を形成する。次に、ｎ型の不純物、例えば、Ｐ（リン）またはヒ素（Ａｓ）をイオン注入し、ｐ型半導体領域（第１の半導体領域）１４にｎ型半導体領域（第２の半導体領域）１６を形成する。
その後、公知の製造方法により、第１の電極５０、および、第２の電極５２を形成することで、図１に示すＭＯＳＦＥＴ１００が製造される。
以下、本実施形態の半導体装置の製造方法の作用および効果について説明する。
図１２は、比較形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。比較形態の半導体装置９００も、トレンチ内にゲート電極を備える縦型ＭＯＳＦＥＴである。フィールドプレート電極２２の形状、ゲート電極２６の形状が異なる以外は、実施形態のＭＯＳＦＥＴ１００と同様である。したがって、ＭＯＳＦＥＴ１００と重複する内容については、記述を省略する。
比較形態のＭＯＳＦＥＴ９００は、フィールドプレート電極２２の上端が、ゲート電極２６側に向かって突出している。いいかえれば，ゲート電極２６がフィールドプレート電極２２を覆う構造となっている。
このため、ゲート電極２６とフィールドプレート電極２２の対向する面積が大きくなる。したがって、図１２中、白矢印で模式的に示す、ゲート電極２６とフィールドプレート電極２２間の容量が大きくなる。したがって、ＭＯＳＦＥＴ９００のスイッチング特性の劣化や消費電力の増大が問題となる。
また、図１２中、点線の円で示すゲート電極２６下端の領域で、ゲート絶縁膜２４の膜厚が薄い。ゲート絶縁膜２４の膜厚が、この領域で薄くなることにより、局所的に高い電界がゲート絶縁膜２４に印加される。したがって、ゲート絶縁膜２４の絶縁破壊が生じやすくなり、ＭＯＳＦＥＴ９００の信頼性が低下するおそれがある。
ゲート電極２６とフィールドプレート電極２２の対向する面積が大きくなることや、ゲート絶縁膜２４の膜厚が、上記領域で薄くなることは、比較形態の半導体装置の製造方法に起因するものである。
図１３、図１４は、比較形態の半導体装置の製造方法を示す模式断面図である。比較形態の半導体装置９００の製造方法において、図１３に示すフィールドプレート絶縁膜（第１の絶縁膜）２０をエッチングする工程までは、実施形態と同様である。
比較形態では、図１４に示すように、フィールドプレート絶縁膜２０をエッチングした後、実施形態のように、第１の導電材２２をエッチングすることなく、トレンチ１８の上部の内面に露出するｎ型半導体層１２と、第１の導電材２２を覆うゲート絶縁膜２４を形成する。
図１３に示すように、ゲート絶縁膜２４の形成直前には、フィールドプレート電極２２の上端は、トレンチ１８の開口部３６側に向かってフィールド絶縁膜２０から突出している。このため、結果的にゲート電極２６とフィールドプレート電極２２の対向する面積が大きくなる。
そして、ゲート絶縁膜２４は、例えば、熱酸化により形成される。ゲート絶縁膜２４の形成直前には、図１３の黒矢印で示す部分で、下地形状が窪んでいる。したがって、熱酸化の際、酸化ガスの供給律速により、図１４中、点線の円で示すゲート電極２６下端の領域で、ゲート絶縁膜２４の膜厚が薄くなってしまう。
なお、ゲート絶縁膜２４をＣＶＤ等の気相成長法で形成する場合であっても、下地形状が窪んでいることによる原料ガスの供給律速が生ずる。したがって、気相成長法でゲート絶縁膜２４を形成する場合であっても、ゲート絶縁膜２４の薄膜化の問題は生じ得る。
本実施形態の半導体装置の製造方法によれば、比較形態と異なり、第１の導電材２２の上端が、フィールド絶縁膜２０の上端よりも低くなるようにエッチングした後、ゲート絶縁膜２４を形成する。したがって、ゲート電極２６とフィールドプレート電極２２の対向する面積は小さくなる。
本実施形態によれば、ゲート電極２６とフィールドプレート電極２２間の容量を、比較形態と比較して、約３０％削減することが可能となる。
さらに、ゲート絶縁膜２４の形成直前には、比較形態のような、下地形状の窪みはなくなる。したがって、図８中、点線の円で示す領域で、酸化ガスや原料ガスの供給律速によるゲート絶縁膜２４の薄膜化が抑制される。
比較形態では、図１２中、点線の円で示すゲート電極２６下端の領域で、ゲート絶縁膜２４が約３０％薄膜化する。しかし、本実施形態によれば、１０％以内の薄膜化まで抑制することが可能となる。
よって、本実施形態の半導体装置の製造方法によれば、フィールドプレート電極とゲート電極間の容量が低減され、高いスイッチング特性を備え、かつ、消費電力の低い高性能な半導体装置が実現される。また、ゲート絶縁膜の薄膜化が抑制され、高い信頼性を備える半導体装置が実現される。
（第２の実施形態）
本実施形態の半導体装置の製造方法は、第１の導電材の再エッチングを等方性のエッチングにより行うこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１５は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置２００も、トレンチ内にゲート電極を備える縦型ＭＯＳＦＥＴである。ゲート絶縁膜の形状が異なる以外は、実施形態のＭＯＳＦＥＴ１００と同様である。
図１５で示すように、本実施形態のＭＯＳＦＥＴ２００は、図１５中、点線の円で示すゲート電極２６下端の領域のゲート絶縁膜２４の膜厚が、第１の実施形態よりもさらに厚くなっている。
図１６、図１７は、本実施形態の半導体装置の製造方法を示す模式断面図である。本実施形態の半導体装置２００の製造方法において、第１の実施形態の図６に示すフィールドプレート絶縁膜（第１の絶縁膜）２０をエッチングする工程までは、実施形態と同様である。
本実施形態では、第１の導電材２２の再エッチングを等方性のエッチングにより行う（図１６）。等方性のエッチングは、例えば、ＣＤＥである。
第１の導電材２２のエッチングを等方性エッチングにより行うことで、トレンチ１８上部に露出するｎ型半導体層１２も側方にエッチングされる。このため、フィールドプレート絶縁膜（第１の絶縁膜）２０の上端部（図１６中点線の円）でも側方にトレンチ１８が広がることで、ｎ型半導体層１２の露出面積が増加する。
このため、ゲート絶縁膜２４を熱酸化により形成する場合、フィールドプレート絶縁膜（第１の絶縁膜）２０の上端部（図１６中点線の円）で、ｎ型半導体層１２への酸化ガスの供給量が増大し、この領域のゲート絶縁膜２４の膜厚が厚くなる。
本実施形態では、図１５中、点線の円で示すゲート電極２６下端の領域で、ゲート絶縁膜２４の膜厚が他の領域とほぼ等しい膜厚とすることが可能となる。
よって、本実施形態の半導体装置の製造方法によれば、ゲート絶縁膜の薄膜化がさらに抑制され、さらに高い信頼性を備える半導体装置が実現される。
なお、ｎ型半導体層１２を側方にエッチングするために、ｎ型半導体層１２と第１の導電材２２は、同一材料であることが望ましい。例えば、ｎ型半導体層１２および第１の導電材２２がともにシリコンであることが望ましい。
以上、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
また、実施形態では、半導体材料としてシリコンを例に説明したが、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等、その他の半導体材料を用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ｎ型半導体層（半導体層）
１４ ｐ型半導体領域（第１の半導体領域）
１６ ｎ半導体領域（第２の半導体領域）
１８ トレンチ
２０ フィールドプレート絶縁膜（第１の絶縁膜）
２２ フィールドプレート電極（第１の導電材）
２４ ゲート絶縁膜（第２の絶縁膜）
２６ ゲート電極（第２の導電材）
３６ 開口部
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ

Claims (5)

  1. 第１導電型の半導体層にトレンチを形成する工程と、
    前記トレンチの内面を覆う第１の絶縁膜を形成する工程と、
    前記トレンチ内を埋め込むように、前記第１の絶縁膜上に第１の導電材を形成する工程と、
    前記第１の導電材の上端部が前記トレンチ内に位置するように前記第１の導電材をエッチングする工程と、
    前記トレンチの上部内面において前記半導体層が露出し、且つ前記第１の導電材の前記上端部が前記第１の絶縁膜の上端部より上側に位置するよう前記第１の絶縁膜をエッチングする工程と、
    前記第１の絶縁膜をエッチングした後、前記第１の絶縁膜の前記上端部が前記第１の導電材の前記上端部より上側に位置するよう前記第１の導電材を再エッチングする工程と、
    前記トレンチの上部内面に露出する前記半導体層と前記第１の導電材を覆う第２の絶縁膜を形成する工程と、
    前記トレンチ内を埋め込むように、前記第２の絶縁膜上に第２の導電材を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２の絶縁膜は熱酸化により形成されることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１の導電材の再エッチングを等方性のエッチングにより行うことを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
  4. 前記第１の導電材の再エッチングを異方性のエッチングにより行うことを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
  5. 前記トレンチ内に前記第２の導電材を形成した後、前記第２の導電材の上端部が前記トレンチ内に位置するように前記第２の導電材をエッチングする工程と、
    第２導電型の不純物のイオン注入により前記半導体層に第２導電型の第１の半導体領域を形成する工程と、
    第１導電型の不純物のイオン注入により前記第１の半導体領域に第１導電型の第２の半導体領域を形成する工程と、をさらに有することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置の製造方法。
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