JP2015041397A - 半導体記憶装置および半導体記憶装置の制御方法 - Google Patents

Abstract

【課題】配線本数を低減することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１および第２のメモリセルを含むメモリセルアレイと、第１のビット線を介して第１のメモリセルと接続された第１のセンスアンプと、第１のビット線に隣接して配置された第２のビット線を介して第２のメモリセルと接続された第２のセンスアンプと、第１のビット線上に設けられた第１のトランジスタと、第２のビット線上に設けられた第２のトランジスタと、を備え、メモリセルアレイが、第１のセンスアンプと第２のセンスアンプとの間に配置され、第１および第２のセンスアンプが共通の制御信号に応じて動作する。
【選択図】図７

Description

本発明は、半導体記憶装置および半導体記憶装置の制御方法に関する。

半導体記憶装置の消費電力を低減する方法として、外部電源電圧よりも低い内部電源電圧を生成して、当該内部電源電圧を用いてメモリセル、デコーダ、センスアンプなどの内部回路を駆動する方法が知られている。

しかしながら、センスアンプの駆動に内部電源電圧が使用されると、センスアンプの動作速度が低下してしまう。半導体記憶装置からデータを読み出す速度は、センスアンプの動作速度に応じて決まるため、センスアンプの動作速度が低下すると、半導体記憶装置からデータを読み出す速度が遅くなってしまう。

これに対して、特許文献１には、内部電源電圧を低くした半導体記憶装置において、センスアンプとメモリセルアレイとの間を電気的に接続または切断するシェアードＭＯＳトランジスタを設けることが記載されている。この半導体記憶装置では、センスアンプが動作するときにセンスアンプからメモリセルアレイを切り離してセンスアンプの負荷を軽減することで、センスアンプの動作速度を向上させている。

しかしながら、上述したようにシェアードＭＯＳトランジスタを使用した場合、隣接するビット線間でエネルギー伝達が生じ、その結果、ノイズが大きくなることがある。これに対して特許文献１では、メモリアレイに接続された２つのセンスアンプを時分割で駆動することでノイズを低減する方法が開示されている。特許文献１に記載の方法では、一方のセンスアンプを駆動している間、他方のセンスアンプと接続されたビット線にはプリチャージ電圧が印加されているため、このビット線の電位が固定されてビット線間でエネルギー伝達が生じ難くなり、ノイズを低減することができる。

特開２０１１−１５４７５４号公報

しかしながら、特許文献１に記載の半導体記憶装置では、配線本数が増加してしまう恐れがあるということを本願発明者らは明らかにした。すなわち、特許文献１に記載の半導体記憶装置では、１つのメモリアレイの両側に配置された複数のセンスアンプ列が、それぞれ異なる制御信号（例えば、センスアンプイネーブル信号ＳＡＮＴ０，１、ＳＡＰ１Ｔ０，１、ＳＡＰ２Ｔ０，１、および、カラム選択信号ＹＳ０，１）に従って駆動されている。このため、制御信号を伝送するための配線を複数のセンスアンプ列それぞれに対応して設ける必要があり、配線本数が増加してしまう。

本発明の半導体記憶装置は、
第１および第２のメモリセルを含むメモリセルアレイと、
第１のビット線を介して前記第１のメモリセルと接続された第１のセンスアンプと、
前記第１のビット線に隣接して配置された第２のビット線を介して前記第２のメモリセルと接続された第２のセンスアンプと、
前記第１のビット線上に設けられた第１のトランジスタと、
前記第２のビット線上に設けられた第２のトランジスタと、を備え、
前記メモリセルアレイが、前記第１のセンスアンプと前記第２のセンスアンプとの間に配置され、
前記第１および第２のセンスアンプが共通の制御信号に応じて動作する。

また、本発明の半導体記憶装置は、
第１および第２のメモリセルを含むメモリセルアレイと、
第１のビット線を介して前記第１のメモリセルと接続された第１のセンスアンプと、
前記第１のビット線に隣接して配置された第２のビット線を介して前記第２のメモリセルと接続された第２のセンスアンプと、を備え、
前記第１および第２のメモリセルに記憶されたデータが、時分割で前記第１のビット線および第２のビット線にそれぞれ読み出され、
前記第１および第２のセンスアンプが、同時に活性化される。

また、本発明の半導体記憶装置の制御方法は、
第１のトランジスタを非導通状態から導通状態にして、第１のメモリセルの第１のデータを第１のビット線を介して第１のセンスアンプに転送し、
前記第１のトランジスタを前記非導通状態から前記導通状態にした後に、第２のトランジスタを前記非導通状態から前記導通状態にして、第２のメモリセルの第２のデータを第２のビット線を介して第２のセンスアンプに転送し、
前記第２のトランジスタを前記非導通状態から前記導通状態にした後に、前記第１及び第２のセンスアンプを実質的に同時に活性化して、前記第１及び第２のデータを増幅する。

本発明によれば、センスアンプとメモリセルアレイとの間のビット線上にトランジスタが設けられた導体記憶装置において、隣接するビット線にそれぞれ接続されたセンスアンプが、共通の制御信号に従って動作する。このため、各センスアンプに制御信号を供給する配線を共通にすることができ、配線本数を低減することが可能になる。

本発明の第１の実施形態にかかる半導体記憶装置の構成例を示すブロック図である。 図１に示したセンスアンプ列とサブワードドライバ列の配置関係の一例を示す平面図である。 図１に示したメモリセルアレイが備えるクロスエリアの構成例を示す回路図である。 図１に示したメモリセルアレイが備えるクロスエリアの他の構成例を示す回路図である。 図１に示した半導体記憶装置が備えるサブワードドライバ列の位置構成例を示す回路図である。 図１に示したメモリアレイ部のうち、隣接する２つのサブメモリアレイ部の構成例を示した模式図である。 図１に示した半導体記憶装置のうち、サブアレイ列、センスアンプ列、および共通ソース線ソースドライバの構成例を抜粋して示した回路図である。 選択されたメモリセルからデータを読み出すときの各信号の様子を示す波形図である。 リストア時に生じる現象を説明するための図である。 本発明の第２の実施形態にかかる半導体記憶装置がメモリセルからデータを読み出すときの各信号の様子を示す波形図である。

以下、本発明の実施形態について添付の図面を参照して説明する。なお、本明細書および図面において、同一の機能を有する構成要素については同じ符号を付することにより重複説明を省略する場合がある。

図１は、本発明の第１の実施形態にかかる半導体記憶装置の構成例を示すブロック図である。

図１に示す半導体記憶装置ＣＨＩＰＭは、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）である。

図１に示す各回路ブロックは、タイミング生成回路ＴＣＧで生成される内部制御信号にしたがって動作する。タイミング生成回路ＴＣＧには、カラムタイミング制御回路及びロウタイミング制御回路が含まれる。タイミング生成回路ＴＣＧに入力される制御信号には、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥがある。これらの制御信号は、クロック信号ＣＬＫに同期して入力される。

また、タイミング生成回路ＴＣＧには、ＳＤＲＡＭの動作モード、例えばカラムレイテンシＣＬのクロック数、出力データ方式、ライトリカバリクロック数等で指定される動作モードも入力される。これらの動作モードは、外部ピンから入力される、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等の制御信号と、アドレスピンから入力されるアドレス信号との組み合わせから成るコマンドで指定される。コマンドはモードレジスタＭＲで保持される。

クロックイネーブル信号ＣＫＥは、クロック信号ＣＬＫを有効にするか、無効にするかを指定する信号である。入出力マスク信号ＤＱＭは、入出力端子ＤＱ０，ＤＱ１，…，ＤＱｎを用いて入出力されるデータをマスクする、データ入出力バッファＩ／Ｏ＿Ｂを制御するための信号である。

電源発生回路ＶＧは、外部から供給される外部電源ＶＤＤ及び接地電位ＶＳＳに基づいて、ワード線選択電圧ＶＰＰ、周辺回路電源電圧ＶＰＥＲＩ、アレイ電圧ＶＡＲＹ、オーバードライブ電圧ＶＯＤ、ビット線プリチャージ電圧ＶＢＬＰ、プレート電圧ＶＰＬＴ、ワード線非選択電圧ＶＫＫ、基板電圧ＶＢＢ等の内部電圧を生成し、各回路へ生成した内部電圧を供給する。

ＳＤＲＡＭでは、アドレス入力端子Ａ０，Ａ１，…，ＡｎにロウアドレスＸＡ０，ＸＡ１，…，ＸＡｎ及びカラムアドレスＹＡ０，ＹＡ１，…，ＹＡｎを時分割で入力するアドレスマルチプレックス方式が採用されている。アドレス入力端子からロウアドレスバッファＸＡＢに入力されたロウアドレスＸＡ０，ＸＡ１，…，ＸＡｎは、ＸプリデコーダＰＸＤＥＣでプリデコードされた後、ロウアドレスデコーダＸＤＥＣでデコードされ、そのデコード結果に応じて１つのメモリアレイＡＲＹ内の特定のワード線が選択され、該ワード線に対応する１ワード分のメモリセルに対するデータの書き込み／読み出しが可能になる。

ロウアドレスデコーダＸＤＥＣが備える階層スイッチコントローラＬＳＷＣＴＬＡは、ロウアドレスのデコード結果に応じてメモリセルアレイＭＣＡ内の階層スイッチを制御する。この階層スイッチコントローラＬＳＷＣＴＬＡは、メモリセルアレイＭＣＡにセンスアンプイネーブル信号ＳＡＮＴ，ＳＡＰ１Ｔ，およびＳＡＰ２Ｔを出力する。ロウアドレスに続いてカラムアドレスバッファＹＡＢにカラムアドレスが入力されると、該カラムアドレスはＹプリデコーダＰＹＤＥＣでプリデコードされた後、カラムアドレスデコーダＹＤＥＣがメモリセルアレイＭＣＡにカラム選択信号ＹＳを出力することによりデータを読み出すまたは書き込むメモリセルが選択される。

なお、ＳＤＲＡＭは、通常、バンクアドレスで指定される複数のメモリアレイ（またはメモリバンク）を備えている。図１では、半導体記憶装置ＣＨＩＰＭが備える複数のバンクのうち、１つのメモリセルアレイＭＣＡ（ＢＡＮＫ０）のみを代表して示している。

選択されたメモリセルからデータを読み出す場合、メモリセルから読み出されたデータは、メインＩ／Ｏ線ＭＩＯを介してメインアンプ列ＭＡＢに入力されて増幅される。増幅されたデータは、グローバルＩ／Ｏ線ＧＩＯ及びデータ入出力バッファＩ／Ｏ＿Ｂを経由して半導体記憶装置ＣＨＩＰＭの外部へ出力される。

一方、選択されたメモリセルにデータを書き込む場合、半導体記憶装置ＣＨＩＰＭに入力されたデータは、データ入出力バッファＩ／Ｏ＿Ｂで一旦保持され、グローバルＩ／Ｏ線ＧＩＯを経由してメインアンプ列ＭＡＢに入力されて増幅される。増幅されたデータは、メインＩ／Ｏ線ＭＩＯを介してメモリアレイＡＲＹに入力され、選択されたメモリセルに書き込まれる。

図２は、図１に示したセンスアンプ列とサブワードドライバ列の配置関係の一例を示す平面図である。

図２に示すように、センスアンプ列ＳＡＡは、複数のセンスアンプＳＡを備えている。センスアンプ列ＳＡＡは、図２の左右方向において、メモリアレイＡＲＹと交互に配置され、各センスアンプＳＡには隣接するメモリアレイＡＲＹのビット線対ＢＬＬ／ＢＬＲが接続されている。このような構成はオープン型ビット線構造と呼ばれる。また、センスアンプＳＡには、カラムアドレスデコーダＹＤＥＣからカラム選択信号ＹＳが入力される。

サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤを備えている。サブワードドライバ列ＳＷＤＡは、図２の上下方向において、メモリアレイＡＲＹと交互に配置され、各サブワードドライバＳＷＤに隣接するメモリアレイＡＲＹのワード線ＷＬが接続されている。各サブワードドライバＳＷＤをこのように配置することで、各サブワードドライバＳＷＤ間のピッチを、メモリアレイＡＲＹ内のワード線ＷＬ間のピッチの２倍に広げることができる。そのため、サブワードドライバＳＷＤを高密度に配置することが可能であり、半導体記憶装置ＣＨＩＰＭの集積度を向上させることができる。

センスアンプ列ＳＡＡにはローカルＩ／Ｏ線ＬＩＯが接続され、ローカルＩ／Ｏ線ＬＩＯはクロスエリアＸＰに配置されたリードライトゲートＲＧＣを介してメインＩ／Ｏ線ＭＩＯと接続される。データの読み出し時、センスアンプＳＡによりメモリセルから読み出されたデータはローカルＩ／Ｏ線ＬＩＯ及びメインＩ／Ｏ線ＭＩＯを介してＳＤＲＡＭの外部へ出力される。また、データの書き込み時、ＳＤＲＡＭの外部から入力されたデータはメインＩ／Ｏ線ＭＩＯ及びローカルＩ／Ｏ線ＬＩＯを介してセンスアンプＳＡによりメモリセルへ書き込まれる。

また、ロウアドレスデコーダＸＤＥＣが備える階層スイッチコントローラＬＳＷＣＴＬＡが出力したセンスアンプイネーブル信号ＳＡＮＴ，ＳＡＰ１Ｔ，およびＳＡＰ２Ｔは、クロスエリアＸＰに配置された共通ソース線ドライバＣＳＤ（図２では図示せず）に供給される。

図３は、図１に示したメモリセルアレイが備えるクロスエリアの一構成例を示す回路図である。

図３に示すように、クロスエリアＸＰには、ＬＩＯ線プリチャージ回路ＲＥＱ、リードライトゲートＲＧＣ、共通ソース線ドライバＣＳＤ、共通ソース線プリチャージ回路ＳＥＱ、ＢＬＥＱ信号ドライバＥＱＤ及びＦＸ線ドライバＦＸＤが配置されている。

ＬＩＯ線プリチャージ回路ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態（ＶＳＳ）のときにローカルＩ／Ｏ線ＬＩＯＬ／Ｒを電圧ＶＢＬＰにプリチャージする。

リードライトゲートＲＧＣは、リードライトイネーブル信号ＲＷＥが活性状態（電圧ＶＰＥＲＩ：外部電源電圧ＶＤＤと同じ電圧、またはその降圧電圧であり、周辺回路用の電源電圧として用いられる）のときにローカルＩ／Ｏ線ＬＩＯＬとメインＩ／Ｏ線ＭＩＯＬとを接続し、ローカルＩ／Ｏ線ＬＩＯＲとメインＩ／Ｏ線ＭＩＯＲとを接続する。

共通ソース線ドライバＣＳＤは、Ｎ側センスアンプイネーブル信号ＳＡＮＴが活性状態のときにＮ側共通ソース線ＣＳＮを接地電位ＶＳＳに設定し、Ｐ側センスアンプイネーブル信号ＳＡＰの相補信号ＳＡＰＢが活性状態（ＶＳＳ）のときにＰ側共通ソース線ＣＳＰを電圧ＶＡＲＹ（ビット線のＨレベル）に設定する。

共通ソース線プリチャージ回路ＳＥＱは、プリチャージ信号ＢＬＥＱが活性状態のときに、Ｐ側共通ソース線ＣＳＰ及びＮ側共通ソース線ＣＳＮを電圧ＶＢＬＰにプリチャージする。

ＢＬＥＱ信号ドライバＥＱＤは、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。ＦＸ線ドライバＦＸＤは、信号ＦＸＢが入力され、その相補信号をサブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。

なお、共通ソース線ドライバＣＳＤは、センスアンプのＰ側共通ソース線ＣＳＰが２種類以上の電圧に設定される場合に動作する構成でもよい。

図４は、Ｐ側共通ソース線ＣＳＰが電圧ＶＡＲＹ（ビット線のＨレベル）と電圧ＶＯＤ（例えばＶＡＲＹよりも高い電圧）とに設定される場合の共通ソース線ドライバＣＳＤの構成例を示している。図４では、Ｐ側センスアンプイネーブル信号ＳＡＰの一方の信号ＳＡＰ１Ｔが活性状態（ＶＰＰ）のときにＰ側共通ソース線ＣＳＰが電圧ＶＯＤに設定され、他方の信号ＳＡＰ２Ｔが活性状態（ＶＰＰ）のときにＰ側共通ソース線ＣＳＰが電圧ＶＡＲＹに設定される場合の共通ソース線ドライバＣＳＤの回路例を示している。

図５は、図１に示した半導体記憶装置ＣＨＩＰＭが備えるサブワードドライバ列の一構成例を示す回路図である。

図５に示すように、サブワードドライバ列ＳＷＤＡは複数のサブワードドライバＳＷＤを備えている。図１等で示したように、サブワードドライバ列ＳＷＤＡはメモリアレイＡＲＹの周辺に配置されている。

サブワードドライバＳＷＤは、隣接して（上下方向に）配置されたメモリアレイＡＲＹ内のワード線ＷＬを所定の電圧に遷移させ、該ワード線ＷＬに接続されたメモリセルを活性状態にする。また、図２で示したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹと交互に配置されているため、各サブワードドライバＳＷＤには、上下方向に隣接したメモリアレイＡＲＹ内のワード線ＷＬ（サブワード線）が１本おきに接続される。

図５に示すように、サブワードドライバＳＷＤは、２つのＮＭＯＳトランジスタ及び１つのＰＭＯＳトランジスタを備えている。２つのＮＭＯＳトランジスタのうち、一方のＮＭＯＳトランジスタは、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがワード線ＷＬに接続され、ソースに電圧ＶＫＫが供給されている。また、他方のＮＭＯＳトランジスタは、ゲートが相補ワードドライバ選択線ＦＸＢに接続され、ドレインがワード線ＷＬに接続され、ソースに電位ＶＫＫが供給されている。ＰＭＯＳトランジスタは、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがワード線ＷＬに接続され、ソースがサブワードドライバ選択線ＦＸに接続されている。

１つのサブワードドライバ列ＳＷＤＡには、対応する４組のサブワードドライバ選択線ＦＸ０〜３が設けられ、１つのメインワード線ＭＷＬＢで選択される４つのサブワードドライバＳＷＤのうち、サブワードドライバ選択線ＦＸ０〜３を用いて選択された１つのワード線ＷＬが活性化される。

図６は、図２に示したメモリアレイ部ＡＲＹの構成の例として、非階層ビット線構造と階層ビット線構造の２つの構成例を示した模式図である。図６（ａ）は、ビット線ＢＬＬ及びＢＬＲに１つずつサブメモリアレイＳＡＲＹが設けられた構成（非階層ビット線構造）を示す。図６（ａ）に示すようにそれぞれのサブメモリアレイＳＡＲＹは、複数のメモリセルＭＣを含む。一方、図６（ｂ）は、グローバルビット線ＧＢＬＬおよびＧＢＬＲのそれぞれに階層スイッチトランジスタＬＳＷを介して複数のサブメモリアレイＳＡＲＹが接続された構成（階層ビット線構造）を示す。ここで、グローバルビット線ＧＢＬＬ，ＧＢＬＲは、それぞれ図２のビット線ＢＬＬおよびＢＬＲに対応する。図６（ｂ）に示すように、それぞれのサブメモリアレイＳＡＲＹは、副ビット線ＬＢＬと、該副ビット線ＬＢＬに接続された複数のメモリセルＭＣを含む。

図６（ｂ）に示すような階層ビット線構造では、階層スイッチトランジスタＬＳＷを制御することで、選択セルが接続された副ビット線ＬＢＬのみをビット線ＢＬＲ又はＢＬＬに接続するため、センス時のビット線容量が低減し、ビット線ＢＬＲ又はＢＬＬに接続可能なメモリセル数を増やすことができる。したがって、ビット線容量を同じにする場合、図６（ａ）に示すアレイ構成よりもセンスアンプ数を低減できるため、チップ面積を小さくできるという利点がある。

図６（ｂ）に示すような階層ビット線構造のサブメモリアレイＳＡＲＹでは、複数のメモリセルＭＣ、複数の副ビット線ＬＢＬ、各副ビット線ＬＢＬを主ビット線に接続するための階層スイッチトランジスタＬＳＷとその駆動信号用の配線、副ビット線ＬＢＬをプリチャージするためのトランジスタとその駆動信号ＬＰＣ用の配線が必要になる。メモリセルＭＣは、１つのＭＯＳトランジスタ（メモリセルトランジスタ）及び１つのキャパシタＣｓを備えた、周知のＤＲＡＭメモリセルである。

メモリセルトランジスタのソースおよびドレインの一方は副ビット線ＬＢＬに接続され、他方は蓄積ノードＳＮに接続され、ゲートはワード線ＷＬに接続されている。キャパシタＣｓの一方の端子は蓄積ノードＳＮに接続され、他方の端子は共通プレートＰＬに接続されている。

共通プレートＰＬにはプレート電圧ＶＰＬＴが供給される。図１及び図６に示す半導体記憶装置ＣＨＩＰＭは、上述したようにオープン型ビット線構造のメモリセルアレイを備えているため、全てのワード線とビット線の交点にメモリセルを配置できる。そのため、メモリセルアレイのサイズを小さくできる。メモリセルトランジスタは、例えばシリコンピラーを用いた縦型トランジスタで構成される。縦型トランジスタの構成については、例えば特開２００９−１０３６６号公報に記載されている。

図７は、図１に示したメモリセルアレイＭＣＡの一部の構成を示す部分回路図である。

図７には、図１に示した半導体記憶装置ＣＨＩＰＭのうち、選択メモリセルＭＣを含むサブメモリアレイＳＡＲＹと、選択メモリセルに接続されるセンスアンプＳＡと、共通ソース線ドライバＣＳＤの部分が示されている。尚、図７では、メモリセルアレイＭＣＡのメモリアレイ部ＡＲＹが、図６（ｂ）に示した階層ビット線構造を有する例を示す。

センスアンプＳＡは、サブメモリアレイ部ＳＡＲＹの両側にそれぞれ配置され、各センスアンプＳＡに対応して共通ソース線ドライバＣＳＤが設けられている。

図７において、サブメモリアレイ部ＳＡＲＹの左側に配置された第１のセンスアンプＳＡをセンスアンプＳＡｅと称し、サブメモリアレイＳＡＲＹの右側に配置された第２のセンスアンプＳＡをセンスアンプＳＡｏと称することとする。また、センスアンプＳＡｅおよびＳＡｏのそれぞれを特に区別する必要がない場合には、単にセンスアンプＳＡと称する。なお、センスアンプＳＡｅに対応して設けられた共通ソース線ドライバＣＳＤを共通ソース線ドライバＣＳＤｅと称し、センスアンプＳＡｏに対応して設けられた共通ソース線ドライバＣＳＤを共通ソース線ドライバＣＳＤｏと称することとする。

センスアンプＳＡｅおよびＳＡｏは、共通の制御信号に応じて動作し、同時に活性化される。共通の制御信号は、例えば、カラム選択信号ＹＳ、センスアンプイネーブル信号ＳＡＮＴ，ＳＡＰ１Ｔ，およびＳＡＰ２Ｔである。

センスアンプＳＡは、トランジスタＴＧ、センスアンプ内ビット線プリチャージ・イラコライズトランジスタＰＣＣ、クロスカップル・アンプＣＣ、読み出し・書き込みポートＩＯＰを備えている。また、センスアンプＳＡは、ビット線ＢＬを介してサブメモリアレイ部ＳＡＲＹと接続されている。センスアンプＳＡｅと接続されたビット線ＢＬをビット線ＢＬＬｅおよびＢＬＲｅと称し、センスアンプＳＡｏと接続されたビット線ＢＬをビット線ＢＬＬｏおよびＢＬＲｅと称することとする。

また、ビット線ＢＬＲｅは、メモリセルＭＣと直接接続された副ビット線ＬＢＬeと、グローバルビット線ＧＢＬＲｅと、センスアンプＳＡ内に備わったセンスアンプ内ビット線ＢＬＳＡＲｅとを含む。同様に、ビット線ＢＬＬｏは、メモリセルＭＣと直接接続された副ビット線ＬＢＬｏと、グローバルビット線ＧＢＬＬｏと、センスアンプＳＡ内に備わったセンスアンプ内ビット線ＢＬＳＡＬｏとを含む。また、図７では簡単のため省略されているが、ビット線ＢＬＬｅ、ＢＬＲｏも、ビット線ＢＬＲｅ、ＢＬＬｏと同様に、副ビット線、グローバルビット線、及び、センスアンプ内ビット線を含む。尚、センスアンプ内ビット線は、センスアンプＳＡ内に設けられる。また、センスアンプ内ビット線ＢＬＳＡＬおよびＢＬＳＡＲは、半導体基板内に埋め込まれた埋め込み線であってもよい。この場合、センスアンプ内ビット線ＢＬＳＡＬおよびＢＬＳＡＲが静電的に遮蔽（シールド）されるため、センスアンプ内ビット線ＢＬＳＡＬおよびＢＬＳＡＲの間のカップリング容量をより低減することが可能であり、センスアンプ内ビット線ＢＬＳＡＬおよびＢＬＳＡＲ間でエネルギーの伝達が生じる可能性が低くなるため、ノイズが低減される。

図７では簡単のため省略されているが、センスアンプＳＡの両側には、サブメモリアレイ部ＳＡＲＹが配置されており、センスアンプＳＡは、各サブメモリアレイ部ＳＡＲＹとビット線ＢＬを介して接続されている。

また、センスアンプＳＡは、センスアンプＳＡの両側に配置された各サブメモリアレイ部ＳＡＲＹとの間を接続または切断する２つのトランジスタＴＧＬおよびＴＧＲを有する。具体的には、センスアンプ内ビット線ＢＬＳＡＲｅとグローバルビット線ＧＢＬＲｅとの間に接続されたトランジスタＴＧＲｅ、センスアンプ内ビット線ＢＬＳＡＬｏとグローバルビット線ＧＢＬＬｏとの間に接続されたトランジスタＴＧＬｏ、センスアンプ内ビット線ＢＬＳＡＬｅとグローバルビット線ＧＢＬＬｅとの間に接続されたトランジスタＴＧＬｅ、及び、センスアンプ内ビット線ＢＬＳＡＲｏとグローバルビット線ＧＢＬＲｏとの間に接続されたトランジスタＴＧＲｏを有する。またセンスアンプＳＡは、センスアンプ内ビット線プリチャージ・イラコライズトランジスタＰＣＣ、クロスカップル・アンプＣＣ、および読み出し・書き込みポートＩＯＰを有する。

センスアンプ内ビット線プリチャージ・イコライズトランジスタＰＣＣは、ビット線プリチャージ・イコライズ信号ＢＬＥＱが活性状態のとき、対となるセンスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間及びグローバルビット線ＧＢＬＬとＧＢＬＲ間をイコライズし、センスアンプ内ビット線ＢＬＳＡＬ及びＢＬＳＡＲ並びにグローバルビット線ＧＢＬＬ及びＧＢＬＲをビット線プリチャージ電圧ＶＢＬＰにプリチャージする。ビット線プリチャージ電圧ＶＢＬＰは、通常、ビット線の振幅電圧ＶＡＲＹ（外部電源電圧ＶＤＤと同じ電圧、またはその降圧電圧）の中間電圧ＶＡＲＹ／２に設定される。

クロスカップル・アンプＣＣには、Ｐ側共通ソース線ＣＳＰから電圧ＶＡＲＹ（または電圧ＶＡＲＹよりも高い電圧ＶＯＤ）が供給され、Ｎ側共通ソース線ＣＳＮから接地電位ＶＳＳが供給される。

クロスカップル・アンプＣＣは、一方の出力信号が他方の入力に帰還されるＮチャネルトランジスタ及びＰチャネルトランジスタから成る２組のインバータを備え、センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲのうち、高い方の電圧を電圧ＶＡＲＹ（ビット線の「Ｈ」レベル）または電圧ＶＯＤ（オーバードライブ電圧）まで増幅し、低い方の電圧を電圧ＶＳＳ（ビット線の「Ｌ」レベル）に増幅し、増幅後の電圧を保持（ラッチ）する。

読み出し・書き込みポートＩＯＰは、カラム選択線ＹＳが活性状態のとき、ローカルＩＯ線（ＬＩＯ線）ＬＩＯＬとセンスアンプ内ビット線対ＢＬＳＡＬとを接続し、ローカルＩＯ線（ＬＩＯ線）ＬＩＯＲとセンスアンプ内ビット線対ＢＬＳＡＲとを接続する。なお、ＬＩＯ線ＬＩＯＬおよびＬＩＯＲの電圧のそれぞれは、非選択センスアンプ列ＳＡＡによる電流消費を抑制するため、待機時はプリチャージレベルＶＢＬＰに保持される。

図８は、本実施形態にかかる半導体記憶装置において、選択されたメモリセルからデータを読み出すときの各信号の様子を示す波形図である。

図８に示す例では、初期状態（時刻ｉ）では、階層スイッチ制御線ＬＳＷｅ／ｏが活性状態ＶＰＰであるため、階層スイッチトランジスタＬＳＷｅは、副ビット線ＬＢＬｅおよびグローバルビット線ＧＢＬＲｅの間を電気的に接続した状態であり、階層スイッチトランジスタＬＳＷｏは、副ビット線ＬＢＬｏおよびグローバルビット線ＧＢＬＬｏの間を電気的に接続した状態である。

またこのときトランジスタ制御線ＴＧＬｅ／ｏおよびＴＧＲｅ／ｏはいずれも活性状態ＶＰＰであるため、トランジスタＴＧＲｅは、センスアンプ内ビット線ＢＬＳＡＲｅおよびグローバルビット線ＧＢＬＲｅの間を電気的に接続した状態であり、トランジスタＴＧＬｏは、センスアンプ内ビット線ＢＬＳＡＬｏおよびグローバルビット線ＧＢＬＬｏの間を電気的に接続した状態である。

またこのときプリチャージ信号ＢＬＥＱｅ／ｏは、いずれも活性状態ＶＰＥＲＩであるため、センスアンプ内ビット線ＢＬＳＡＲｅおよびＢＬＳＡＬｏ、副ビット線ＬＢＬｅ／ｏ、グローバルビット線ＧＢＬＲｅおよびＧＢＬＬｏはプリチャージ状態である。

プリチャージ信号ＢＬＥＱｅが非活性状態ＶＳＳになると（時刻ｉｉ）、センスアンプ内ビット線ＢＬＳＡＲｅ、グローバルビット線ＧＢＬＲｅ、および副ビット線ＬＢＬｅは、フローティング状態となる。一方、センスアンプ内ビット線ＢＬＳＡＬｏ、グローバルビット線ＧＢＬＬｏ、および副ビット線ＬＢＬｏは、プリチャージ状態のままである。

続いて、階層スイッチ制御線ＬＳＷｏおよび副ビット線プリチャージ制御信号ＬＰＣｅ／ｏが非活性状態ＶＳＳとなる（時刻ｉｉｉ）。これにより、階層スイッチトランジスタＬＳＷｏが、副ビット線ＬＢＬｏとグローバルビット線ＧＢＬＬｏとの間を電気的に切断した状態になる。このとき副ビット線ＬＢＬｏは、フローティング状態となる。また、センスアンプ内ビット線ＢＬＳＡＲｅ、グローバルビット線ＧＢＬＲｅ、および副ビット線ＬＢＬｅは、フローティング状態のままであり、センスアンプ内ビット線ＢＬＳＡＬｏ、グローバルビット線ＧＢＬＬｏ、および副ビット線ＬＢＬｏは、プリチャージ状態のままである。

ワード線ＷＬが活性状態ＶＰＰになると（時刻ｉｖ）、メモリセルＭＣに記憶されたデータが副ビット線ＬＢＬｅ／ｏ、グローバルビット線ＧＢＬＲｅ、およびセンスアンプ内ビット線ＢＬＳＡＲｅに読み出され、副ビット線ＬＢＬｅ／ｏ、グローバルビット線ＧＢＬＲｅ、およびセンスアンプ内ビット線ＢＬＳＡＲｅは、データが存在する状態となる。

その後、トランジスタ制御線ＴＧＬｅおよびＴＧＲｅが非活性状態ＶＳＳとなると（時刻ｖ）トランジスタＴＧＲｅが、センスアンプ内ビット線ＢＬＳＡＲｅおよびグローバルビット線ＧＢＬＲｅの間を電気的に切断した状態になる。このときグローバルビット線ＧＢＬＲｅおよび副ビット線ＬＢＬｅはフローティング状態となり、センスアンプ内ビット線ＢＬＳＡＲｅおよび副ビット線ＬＢＬｏは、データが存在した状態のままであり、センスアンプ内ビット線ＢＬＳＡＬｏ、グローバルビット線ＧＢＬＬｏ、および副ビット線ＬＢＬｏは、プリチャージ状態のままである。

そしてプリチャージ信号ＢＬＥＱｏが非活性状態ＶＳＳになると（時刻ｖｉ）、センスアンプ内ビット線ＢＬＳＡＬｏ、グローバルビット線ＧＢＬＬｏ、および副ビット線ＬＢＬｏが、フローティング状態になる。このとき、グローバルビット線ＧＢＬＲｅおよび副ビット線ＬＢＬｅはフローティング状態のままであり、センスアンプ内ビット線ＢＬＳＡＲｅおよび副ビット線ＬＢＬｏは、データが存在した状態のままである。

続いて、階層スイッチ制御線ＬＳＷｏが活性状態ＶＰＰとなると（時刻ｖｉｉ）、階層スイッチトランジスタＬＳＷｏが、副ビット線ＬＢＬｏおよびグローバルビット線ＧＢＬＬｏを電気的に接続した状態になる。これにより、副ビット線ＬＢＬｏに存在していたデータがグローバルビット線ＧＢＬＬｏおよびセンスアンプ内ビット線ＢＬＳＡＬｏに読み出され、副ビット線ＬＢＬｏ、グローバルビット線ＧＢＬＬｏ、およびセンスアンプ内ビット線ＢＬＳＡＬｏにデータが存在する状態となる。

その後、トランジスタ制御線ＴＧＬｏおよびＴＧＲｏが非活性状態ＶＳＳになると（時刻ｖｉｉｉ）、トランジスタＴＧＬｏが、グローバルビット線ＧＢＬＬｏおよびセンスアンプ内ビット線ＢＬＳＡＬｏの間を電気的に切断した状態になる。このとき、センスアンプ内ビット線ＢＬＳＡＬｏは、データが存在する状態のままであり、グローバルビット線ＧＢＬＬｏおよび副ビット線ＬＢＬｏは、フローティング状態になる。また、グローバルビット線ＧＢＬＲｅおよび副ビット線ＬＢＬｅはフローティング状態のままであり、センスアンプ内ビット線ＢＬＳＡＲｅは、データが存在した状態のままである。

そして、センスアンプＳＡｅ／ｏが活性化されると（時刻ｉｘ）、センスアンプ内ビット線ＢＬＳＡＲｅおよびＢＬＳＡＬｏが活性化状態になり、センスアンプ内ビット線ＢＬＳＡＲｅおよびＢＬＳＡＬｏに読み出されたデータが増幅される。

続いて、カラム選択信号ＹＳｅ／ｏが活性状態になると（時刻ｘ）、センスアンプＳＡｅ／ｏが増幅したデータがこのカラム選択信号ＹＳに応じて選択されて、外部に出力される。

その後、トランジスタ制御線ＴＧＲｅ／ｏおよびＴＧＬｅ／ｏが活性状態になると（時刻ｘｉ）、トランジスタＴＧＲｅが、センスアンプ内ビット線ＢＬＳＡＲｅおよびグローバルビット線ＧＢＬＲｅを電気的に接続した状態になり、トランジスタＴＧＬｏが、センスアンプ内ビット線ＢＬＳＡＬｏおよびグローバルビット線ＧＢＬＬｏを電気的に接続した状態になる。このとき、センスアンプＳＡｅ／ｏが増幅したデータが、メモリセルＭＣに書き込まれることになる。

以上説明したように、本実施形態による半導体記憶装置（ＣＨＩＰＭ）は、第１および第２のメモリセル（ＭＣ）を含むメモリセルアレイ（ＳＡＲＹ）と、第１のビット線（ＢＬｅ）を介して第１のメモリセルと接続された第１のセンスアンプ（ＳＡｅ）と、第１のビット線（ＢＬｅ）に隣接して配置された第２のビット線（ＢＬｏ）を介して第２のメモリセルと接続された第２のセンスアンプ（ＳＡｏ）と、第１のビット線（ＢＬｅ）上に設けられた第１のトランジスタ（ＴＧＲｅ）と、第２のビット線（ＢＬｏ）上に設けられた第２のトランジスタ（ＴＧＬｏ）と、を備え、メモリセルアレイが、第１のセンスアンプ（ＳＡｅ）と第２のセンスアンプ（ＳＡｏ）との間に配置され、第１および第２のセンスアンプが共通の制御信号に応じて動作する。このため、第１のセンスアンプＳＡｅおよび第２のセンスアンプＳＡｏのそれぞれに対して個別に制御信号を供給する配線を設ける必要がなく、配線本数を低減することができ、装置規模を抑制することも可能になる。

また、本実施形態による半導体記憶装置（ＣＨＩＰＭ）では、第１のセンスアンプ（ＳＡｅ）が備える第１のビット線（ＢＬＳＡＲｅ）と、第２のセンスアンプ（ＳＡｏ）が備える第２のビット線（ＢＬＳＡＬｏ）とは、半導体基板に埋め込まれている。したがって、センスアンプ内ビット線ＢＬＳＡＬおよびＢＬＳＡＲが静電的に遮蔽されるため、センスアンプ内ビット線ＢＬＳＡＬおよびＢＬＳＡＲ間のカップリング容量が低減され、ノイズを低減することが可能になる。

また、本実施形態による半導体記憶装置（ＣＨＩＰＭ）では、第１のメモリセルに記憶されたデータが第１のビット線（ＢＬｅ）に読み出されている間、第２のビット線（ＢＬｏ）にプリチャージ電圧が印加される。これにより、第１のメモリセルに記憶されたデータが第１のビット線（ＢＬｅ）に読み出されている間、第２のビット線（ＢＬｏ）の電位が固定されるため、より確実にノイズを低減することが可能になる。

また、本実施形態による半導体記憶装置（ＣＨＩＰＭ）は、第１および第２のメモリセル（ＭＣ）を含むメモリセルアレイ（ＳＡＲＹ）と、第１のビット線（ＢＬｅ）を介して第１のメモリセルと接続された第１のセンスアンプ（ＳＡｅ）と、第１のビット線（ＢＬｅ）に隣接して配置された第２のビット線（ＢＬｏ）を介して第２のメモリセルと接続された第２のセンスアンプ（ＳＡｏ）と、を備え、第１および第２のメモリセルに記憶されたデータが、時分割で第１のビット線（ＢＬｅ）および第２のビット線（ＢＬｏ）にそれぞれ読み出され、第１および第２のセンスアンプ（ＳＡｅ／ｏ）が、同時に活性化される。このため、第１および第２のセンスアンプ（ＳＡｅ／ｏ）を共通の制御信号で駆動することが可能になり、配線本数を低減することが可能になる。

（第２の実施形態）
図９は、半導体記憶装置ＣＨＩＰＭのリストア動作時に生じ得る現象について説明するための図である。

図９の着目ＢＬは、センスアンプＳＡｅと接続されたビット線であり、隣接ＢＬは、着目ＢＬと隣接するビット線であり、センスアンプＳＡｏと接続されている。図９には、着目ＢＬおよび隣接ＢＬそれぞれの電位が示されている。センスアンプＳＡｅで増幅されたデータは、グローバルビット線ＧＢＬＲｅおよび副ビット線ＬＢＬｅを介して接続されたメモリセルＭＣに書き込まれ、センスアンプＳＡｏで増幅されたデータは、グローバルビット線ＧＢＬＬｏおよび副ビット線ＬＢＬｏを介して接続されたメモリセルＭＣに書き込まれる。このとき、センスアンプＳＡｅ／ｏが、増幅したデータをメモリセルＭＣに書き戻す動作（リストア動作ともいう）を同時に行うと、着目ＢＬと隣接ＢＬとの間でカップリングが起こり、ノイズが生じる場合がある。またカップリングが起こった場合、副ビット線ＬＢＬおよび当該副ビット線ＬＢＬと接続されたメモリセルＭＣが過充電されて、メモリセルＭＣ内のキャパシタの耐久電圧を高める必要が生じる。

これに対して、本実施形態では、リストア動作を時分割で行い、一方のセンスアンプＳＡｅからメモリセルＭＣにデータが書き戻されている間、他方のセンスアンプＳＡｏと接続されたグローバルビット線ＧＢＬＬｏにプリチャージ電圧を印加することで、ノイズを低減する。

図１０は、本実施形態にかかる半導体記憶装置において、選択されたメモリセルからデータを読み出すときの各信号の様子を示す波形図である。

図１０の例では、センスアンプＳＡｅ／ｏを同時に駆動してデータを増幅した後、まずトランジスタ制御信号ＴＧＬｅおよびＴＧＲｅが活性状態にされると、トランジスタＴＧＲｅが、センスアンプ内ビット線ＢＬＳＡＲｅおよびグローバルビット線ＧＢＬＲｅを電気的に接続した状態になる。このとき、トランジスタ制御信号ＴＧＬｏおよびＴＧＲｏは非活性状態であるため、トランジスタＴＧＬｏは、センスアンプ内ビット線ＢＬＳＡＬｏおよびグローバルビット線ＧＢＬＬｏを電気的に接続した状態になる。また、このときビット線をプリチャージするトランジスタを駆動するための駆動信号ＬＰＣｏが活性状態にされ、グローバルビット線ＧＢＬＬｏにはプリチャージ電圧が印加されている。したがって、センスアンプＳＡｅが増幅したデータをメモリセルＭＣに書き込んでいる間、グローバルビット線ＧＢＬＬｏの電位は一定に保たれる。

また、センスアンプＳＡｅが増幅したデータの書き込みが終わると、階層スイッチ制御線ＬＳＷｅが非活性状態になる。これにより、階層スイッチトランジスタＬＳＷｅはオフとなり、副ビット線ＬＢＬｅおよびグローバルビット線ＧＢＬＲｅの間を電気的に切断した状態になる。

トランジスタ制御信号ＴＧＬｏおよびＴＧＲｏが活性状態になると、トランジスタＴＧＬｏはオンとなって、センスアンプ内ビット線ＢＬＳＡＬｏおよびグローバルビット線ＧＢＬＬｏを電気的に接続した状態になり、センスアンプＳＡｏが増幅したデータがメモリセルＭＣに書き込まれることになる。このとき階層スイッチトランジスタＬＳＷｅは、副ビット線ＬＢＬｅおよびグローバルビット線ＧＢＬＲｅの間を電気的に切断した状態であるため、グローバルビット線ＧＢＬＲｅの電位が上昇してもメモリセルＭＣは過充電とならない。

以上説明したように、本実施形態による半導体装置（ＣＨＩＰＭ）では、第１のセンスアンプ（ＳＡｅ）が増幅したデータが第１のメモリセルに書き戻されている間、第２のビットライン（ＧＢＬＬｏ）にプリチャージ電圧が印加され、第２のセンスアンプ（ＳＡｏ）が増幅したデータが第２のメモリセルに書き戻されている間、第１のトランジスタ（ＴＧＲｅ）がオフになる。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。当業者は、本願発明の技術的思想を逸脱しない範囲で、本願発明の構成を変更することができる。

ＣＨＩＰＭ 半導体記憶装置
ＭＣ メモリセル
ＢＬｅ／ｏ ビット線
ＬＢＬ 副ビット線
ＧＢＬ グローバルビット線
ＢＬＳＡ センスアンプ内ビット線
ＳＡｅ／ｏ センスアンプ
ＴＧ トランジスタ
ＳＡＲＹ サブメモリアレイ部

Claims (8)

1. 第１および第２のメモリセルを含むメモリセルアレイと、
   第１のビット線を介して前記第１のメモリセルと接続された第１のセンスアンプと、
   前記第１のビット線に隣接して配置された第２のビット線を介して前記第２のメモリセルと接続された第２のセンスアンプと、
   前記第１のビット線上に設けられた第１のトランジスタと、
   前記第２のビット線上に設けられた第２のトランジスタと、を備え、
   前記メモリセルアレイが、前記第１のセンスアンプと前記第２のセンスアンプとの間に配置され、
   前記第１および第２のセンスアンプが共通の制御信号に応じて動作する、半導体記憶装置。
2. 前記第１のセンスアンプが備える前記第１のビット線と、前記第２のセンスアンプが備える前記第２のビット線とは、半導体基板に埋め込まれている、請求項１に記載の半導体記憶装置。
3. 前記第１のセンスアンプが増幅したデータが前記第１のメモリセルに書き戻されている間、前記第２のビットラインにプリチャージ電圧が印加され、
   前記第１のトランジスタは、前記第２のセンスアンプが増幅したデータが前記第２のメモリセルに書き戻されている間、オフになる、請求項１または２に記載の半導体記憶装置。
4. 前記第１のメモリセルに記憶されたデータが前記第１のビット線に読み出されている間、前記第２のビット線にプリチャージ電圧が印加される、請求項１ないし３のいずれか１項に記載の半導体記憶装置。
5. 第１および第２のメモリセルを含むメモリセルアレイと、
   第１のビット線を介して前記第１のメモリセルと接続された第１のセンスアンプと、
   前記第１のビット線に隣接して配置された第２のビット線を介して前記第２のメモリセルと接続された第２のセンスアンプと、を備え、
   前記第１および第２のメモリセルに記憶されたデータが、時分割で前記第１のビット線および第２のビット線にそれぞれ読み出され、
   前記第１および第２のセンスアンプが、同時に活性化される、半導体記憶装置。
6. 第１のトランジスタを非導通状態から導通状態にして、第１のメモリセルの第１のデータを第１のビット線を介して第１のセンスアンプに転送し、
   前記第１のトランジスタを前記非導通状態から前記導通状態にした後に、第２のトランジスタを前記非導通状態から前記導通状態にして、第２のメモリセルの第２のデータを第２のビット線を介して第２のセンスアンプに転送し、
   前記第２のトランジスタを前記非導通状態から前記導通状態にした後に、前記第１及び第２のセンスアンプを実質的に同時に活性化して、前記第１及び第２のデータを増幅する、半導体装置の制御方法。
7. 前記第１のセンスアンプで増幅された第１のデータを前記第１のメモリセルに書き込んでいる間、前記第２のビット線にプリチャージ電圧を印加し、
   前記第２のセンスアンプで増幅された第２のたデータを前記第２のメモリセルに書き込んでいる間、前記第１のトランジスタをオフにする、請求項６に記載の半導体記憶装置の制御方法。
8. 前記第１のメモリセルの前記第１のデータを前記第１のビット線を介して前記第１のセンスアンプに転送している間、前記第２のビット線にプリチャージ電圧を印加する、請求項６または７に記載の半導体記憶装置の制御方法。

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