CN110310687A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种抑制读取错误的半导体存储装置。半导体存储装置具备：第1存储单元MC，包括第1晶体管T及第1电容器C；第2晶体管/TA，包含与所述第1存储单元的第1端子连接的第1端子；第1位线BL，与所述第1存储单元的第2端子连接；第2位线/BL，与所述第2晶体管的第2端子连接；以及控制器12，在所述第1存储单元的写入动作中，使所述第1晶体管接通，且使所述第2晶体管断开，在所述第1存储单元的读取动作中，使所述第1晶体管及所述第2晶体管接通。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-52849号(申请日：2018年3月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存取存储器)被用于***的主存器或缓冲存储器等各种用途中。
发明内容
实施方式提供一种抑制读取错误的半导体存储装置。
实施方式的半导体存储装置具备：第1存储单元，包括第1晶体管及第1电容器；第2晶体管，包含与所述第1存储单元的第1端子连接的第1端子；第1位线，与所述第1存储单元的第2端子连接；第2位线，与所述第2晶体管的第2端子连接；以及控制器，在所述第1存储单元的写入动作中，使所述第1晶体管接通，且使所述第2晶体管断开，在所述第1存储单元的读取动作中，使所述第1晶体管及所述第2晶体管接通。
附图说明
图1是表示第1实施方式的半导体存储装置的整体构成例的图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的剖视图。
图3是详细表示图2的存储单元的立体图。
图4是详细表示图2的晶体管的立体图。
图5是详细表示图2的存储单元的立体图。
图6是详细表示图2的晶体管的立体图。
图7是表示第1实施方式的半导体存储装置的存储单元阵列的电路图。
图8是表示第1实施方式的半导体存储装置的存储单元所存储的数据与电压的关系的图。
图9是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。
图10是表示第1实施方式的半导体存储装置中的存储单元的写入动作的图。
图11是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。
图12是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。
图13是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。
图14是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。
图15是表示第1实施方式的半导体存储装置中的存储单元的读取动作的图。
图16是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。
图17是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。
图18是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。
图19是表示比较例的半导体存储装置中的存储单元的读取动作的图。
图20(a)及(b)是表示第1实施方式及比较例的半导体存储装置的读取动作中的所读出的电压的图。
图21是表示第2实施方式的半导体存储装置的存储单元阵列的电路图。
图22是表示第2实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。
具体实施方式
以下，参照附图对本实施方式进行说明。在附图中，对相同部分标附相同的参照符号。
＜第1实施方式＞
以下，使用图1至图20，对第1实施方式的半导体存储装置进行说明。以下，对半导体存储装置为三维积层而成的DRAM的情况进行说明。
此外，在以下说明中，“连接”不仅指直接连接的情况，还包括经由任意元件连接的情况。另外，晶体管的第1端子表示源极或漏极中的一个，晶体管的第2端子表示源极或漏极中的另一个。另外，晶体管的控制端子表示栅极。
[第1实施方式的构成例]
图1是表示第1实施方式的半导体存储装置(DRAM)的整体构成例的图。
如图1所示，半导体存储装置包含接口电路11、控制器12、电压生成电路13、行解码器/驱动器14、列解码器15、列选择器16、读出放大器17及存储单元阵列18。
接口电路11从外部接收写入使能信号WE、读取使能信号RE、地址信号Addr及写入数据Dw。另外，接口电路向外部发送读取数据Dr。
控制器12基于来自接口电路11的写入使能信号WE、读取使能信号RE及写入数据Dw来控制电压生成电路13、行解码器/驱动器14、列解码器15及读出放大器17的动作。
例如，控制器12一旦接收写入使能信号WE，便使电压生成电路13、行解码器/驱动器14及列解码器15成为动作状态，并使读出放大器17成为非动作状态。另外，控制器12指示电压生成电路13生成写入动作所需的电压。
另外，例如，控制器12一旦接收读取使能信号RE，便使电压生成电路13、行解码器/驱动器14、列解码器15及读出放大器17成为动作状态。另外，控制器12指示电压生成电路13生成读取动作所需的多个电压。
行解码器/驱动器14基于来自接口电路11的地址信号Addr来选择字线WL。然后，行解码器/驱动器14对所选择的字线WL供给来自电压生成电路13的电压。
列解码器15基于来自接口电路11的地址信号Addr，使用列选择器16来选择位线BL及源极线SL。来自电压生成电路13的电压经由列选择器16被供给至所选择的位线BL及源极线SL。
读出放大器17读出所选择的位线BL的电压，检测存储单元MC中存储的数据。来自存储单元MC的读取数据Dr经由列选择器16、读出放大器17及接口电路11被发送至外部。
存储单元阵列18包含多个位线BL、/BL、多个源极线SL、多个字线WL、/WL及多个存储单元MC、/MC。多个位线BL、/BL及多个源极线在下述X方向延伸。多个字线WL、/WL在下述Y方向延伸。存储单元MC设置在位线BL及源极线SL与字线WL的交叉位置。存储单元/MC设置在位线/BL及源极线SL与字线/WL的交叉位置。
图2是表示第1实施方式的半导体存储装置的存储单元阵列18的剖视图。图3是详细表示图2的存储单元/MC的立体图，图4是详细表示图2的晶体管/TA的立体图。图5是详细表示图2的存储单元MC的立体图，图6是详细表示图2的晶体管TA的立体图。
以下，在本说明书中，为了便于说明，采用XYZ正交坐标***。将相对于半导体衬底20的主面平行且相互正交的两个方向设为“X方向”及“Y方向”，将相对于半导体衬底20的主面垂直的方向设为“Z方向(积层方向)”。将Z方向中从半导体衬底20朝向存储单元MC、/MC的方向设为“上”，将从存储单元MC、/MC朝向半导体衬底20的方向设为“下”，但该记法是为了方便，与重力方向无关。
如图2所示，存储单元阵列18在半导体衬底20的上方包含周边电路PC、子存储单元阵列SMA、/SMA。
半导体衬底20是硅衬底。周边电路PC设置在半导体衬底20上。周边电路PC包含设置在半导体衬底20上的多个晶体管TB。晶体管TB包含设置在半导体衬底20上的栅极绝缘层、栅极电极及源极/漏极扩散层。周边电路PC对存储单元阵列18的各控制线供给电压等而控制各动作。
在周边电路PC的上方，依次设置位线/BL、源极线SL及位线BL。位线BL、/BL及源极线SL都在X方向延伸。而且，位线BL、/BL经由接点21而与周边电路PC电连接，源极线SL经由接点22而与周边电路PC电连接。
子存储单元阵列/SMA设置在位线/BL与源极线SL之间。子存储单元阵列/SMA包含多个存储单元/MC(…/MCm、/MCm+1、…、/MCn、/MCn+1、…)及两个晶体管/TA(/TA0、/TA1)。多个存储单元/MC在X方向并排。两个晶体管/TA分别设置在X方向的其中一侧的端部及另一侧的端部。即，在X方向上的两个晶体管/TA0、/TA1之间设置多个存储单元/MC。
多个存储单元/MC分别包含依次设置在位线/BL上的选择晶体管/T及电容器/C。多个存储单元/MC(…/MCm、/MCm+1、…、/MCn、/MCn+1、…)各自的选择晶体管/T包含半导体层(半导体柱)/24、栅极绝缘层/25及字线/WL(…/WLm、/WLm+1、…、/WLn、/WLn+1、…)。电容器/C包含柱状电极/26、绝缘层/27及单元电极/28。
如图3所示，半导体层/24在字线/WL内沿Z方向延伸。半导体层/24的下表面与位线/BL连接。栅极绝缘层/25设置在半导体层/24与字线/WL之间。字线/WL在Y方向延伸。柱状电极/26在Z方向延伸。柱状电极/26的上表面与源极线SL连接。绝缘层/27将柱状电极/26的侧面及下表面覆盖。单元电极/28将绝缘层/27的侧面及下表面覆盖。单元电极/28的下表面与半导体层/29的上表面连接。
选择晶体管/T分别为例如成为信道的半导体层/24与半导体衬底20的上表面交叉的纵型晶体管。半导体层/24只要独立于半导体衬底20，则可具备任意材料。例如，半导体层/24也可为外延单晶硅层、多晶硅层、或非晶硅层等。另外，半导体层/24也可为氧化物半导体层。
近年来，提出有具有优异的截止泄漏特性(断开时的漏电流较小的特性)的所谓的氧化物半导体TFT(thin film transistor，薄膜晶体管)。氧化物半导体TFT具有以氧化物半导体为信道的特征点。氧化物半导体例如为包含氧化铟、氧化镓及氧化锌的所谓的IGZO(InGaZnO，铟镓锌氧化物)。氧化物半导体例如也可为氧化锡、氧化铝、或氧化硅等。也可使选择晶体管/T采用这种氧化物半导体TFT。
氧化物半导体TFT例如可利用200℃左右的低温工艺形成。因此，在晶圆工艺中不会对半导体衬底20上的周边电路PC赋予热应力，是对DRAM的三维化非常有效的技术。另外，氧化物半导体TFT与一般的硅信道晶体管相比，能够大幅削减断开时的漏电流。
因此，如果使用氧化物半导体(例如，IGZO等)作为半导体层/24，则能够实现具有非常长的数据保持时间(滞留时间)的DRAM。
例如，在以硅为信道的选择晶体管/T的情况下，滞留时间为64msec左右。因此，必须以较短的周期进行数据的更新(重写)。相对于此，在以IGZO为信道的选择晶体管/T的情况下，滞留时间为10天左右。因此，能够大幅降低数据的更新对***的性能造成的影响。
在本实施例中，作为选择晶体管/T的信道的半导体层/24具有圆柱形状，但并不限定于此。栅极绝缘层/25例如包含氧化硅等绝缘体。字线/WL例如包含铝、铜、钨、钼、钴等或这些的合金的金属材料。
电容器/C是所谓的柱型电容器。电容器/C具有圆柱形状，但并不限定于此。柱状电极/26及单元电极/28例如具备钛、钽、铝、铜、钨等金属材料。绝缘层/27例如包含钨氧化物、硅氧化物、铝氧化物、铪氧化物、锆氧化物、或钽氧化物、或者这些氧化物的积层构造等。
再次如图2所示，晶体管/TA(/TA0、/TA1)分别包含半导体层(半导体柱)/29及栅极绝缘层/30、及字线/WLA(/WLA0、/WLA1)。
如图4所示，半导体层/29在字线/WLA内沿Z方向延伸。半导体层/29的下表面与位线/BL连接。半导体层/29的上表面经由接点/31(金属层)而与源极线SL连接。栅极绝缘层/30设置在半导体层/24与字线/WL之间。字线/WLA在Y方向延伸。
晶体管/TA例如为与选择晶体管/T相同的构造且包含相同的材料。另外，接点/31例如包含钛、钽、铝、铜、钨等金属材料。
再次如图2所示，子存储单元阵列SMA设置在位线/BL与源极线SL之间。即，子存储单元阵列SMA设置在子存储单元阵列/SMA的上方。子存储单元阵列SMA包含多个存储单元MC(…MCm、MCm+1、…、MCn、MCn+1、…)及两个晶体管TA(TA0、TA1)。多个存储单元MC在X方向并排。两个晶体管TA分别设置在X方向的一侧的端部及另一侧的端部。即，在X方向上的两个晶体管TA0、TA1之间设置多个存储单元MC。
多个存储单元MC分别包含依次设置在源极线SL上的电容器C及选择晶体管T。多个存储单元MC(…MCm、MCm+1、…、MCn、MCn+1、…)各自的选择晶体管T包含半导体层(半导体柱)24、栅极绝缘层25及字线WL(…WLm、WLm+1、…、WLn、WLn+1、…)。电容器C包含柱状电极26、绝缘层27及单元电极28。
如图5所示，半导体层24在字线WL内沿Z方向延伸。半导体层24的上表面与位线/BL连接。栅极绝缘层25设置在半导体层24与字线WL之间。字线WL在Y方向延伸。柱状电极26在Z方向延伸。柱状电极26的下表面与源极线SL连接。绝缘层27将柱状电极26的侧面及上表面覆盖。单元电极28将绝缘层27的侧面及上表面覆盖。单元电极28的上表面与半导体层29的上表面连接。
如此，子存储单元阵列SMA中的存储单元MC具有相对于子存储单元阵列/SMA中的存储单元/MC上下相反的构成。而且，存储单元MC与存储单元/MC共用源极线SL。此外，存储单元MC的各层包含与存储单元/MC的各层相同的材料。
再次如图2所示，晶体管TA(TA0、TA1)分别包含半导体层(半导体柱)29、及栅极绝缘层30、及字线WLA(WLA0、WLA1)。
如图6所示，半导体层29在字线WLA内沿Z方向延伸。半导体层29的上表面与位线/BL连接。半导体层29的下表面经由接点31(金属层)而与源极线SL连接。栅极绝缘层30设置在半导体层24与字线WL之间。字线WLA在Y方向延伸。
如此，子存储单元阵列SMA中的晶体管TA及接点31具有相对于子存储单元阵列/SMA中的晶体管/TA及接点/31上下相反的构成。此外，晶体管TA及接点31的各层包含与晶体管/TA及接点/31的各层相同的材料。
此外，也可在位线BL的上方同样地依次设置子存储器阵列/SMA、SMA，但在图2中省略。即，在位线BL的上方进而依次设置源极线SL(以下称作第2源极线SL)及位线/BL(以下称作第2位线/BL)。而且，在位线BL与第2源极线SL之间设置子存储器阵列/SMA，在第2源极线SL与第2位线/BL之间设置子存储器阵列SMA。
另外，如上所述的子存储器阵列/SMA、SMA共用字线WL、/WL、WLA、/WLA，设置在图2的Y方向。
图7是表示第1实施方式的半导体存储装置的存储单元阵列18的电路图，是与图2所示的存储单元阵列18对应的电路图。
如图7所示，存储单元阵列18包含位线BL、/BL、源极线SL、多个字线WL、多个字线/WL、两个字线WLA、两个字线/WLA及子存储单元阵列SMA、/SMA。
位线BL、源极线SL及位线/BL与多个字线WL及多个字线/WL交叉地排列。而且，以隔着多个字线WL及多个字线/WL的方式，在一侧的端部设置字线WLA0、/WLA0，在另一侧的端部设置字线WLA1、WLA1。
子存储单元阵列SMA设置在位线BL与源极线SL之间。子存储单元阵列SMA包含多个存储单元MC(…MCm、MCm+1、…、MCn、MCn+1、…)及两个晶体管TA(TA0、TA1)。
多个存储单元MC(…MCm、MCm+1、…、MCn、MCn+1、…)分别设置在位线BL及源极线SL与多个字线WL(…WLm、WLm+1、…、WLn、WLn+1、…)的各交叉位置。多个存储单元MC分别包含选择晶体管T及电容器C。
更具体来说，存储单元MCm的选择晶体管T的第1端子与位线BL电连接，存储单元MCm的选择晶体管T的第2端子与存储单元MCm的电容器C的第1电极电连接。存储单元MCm的电容器C的第2电极与源极线SL电连接。存储单元MCm的选择晶体管T的控制端子与字线WLm电连接。
同样地，存储单元MCm+1、…、MCn、MCn+1各自的选择晶体管T的第1端子与位线BL电连接，存储单元MCm+1、…、MCn、MCn+1各自的选择晶体管T的第2端子与存储单元MCm+1、…、MCn、MCn+1各自的电容器C的第1电极电连接。存储单元MCm+1、…、MCn、MCn+1各自的电容器C的第2电极与源极线SL电连接。存储单元MCm+1、…、MCn、MCn+1各自的选择晶体管T的控制端子与各个字线WLm、WLm+1、…、WLn、WLn+1电连接。
晶体管TA0设置在位线BL及源极线SL与字线WLA0的交叉位置。晶体管TA1设置在位线BL及源极线SL与字线WLA1的交叉位置。即，两个晶体管TA0、TA1以隔着多个存储单元MC的方式设置。
晶体管TA0的第1端子与位线BL电连接，晶体管TA0的第2端子与源极线SL电连接。而且，晶体管TA0的控制端子与字线WLA0电连接。另一方面，晶体管TA1的第1端子与位线BL电连接，晶体管TA1的第2端子与源极线SL电连接。而且，晶体管TA1的控制端子与字线WLA1电连接。
子存储单元阵列/SMA设置在位线/BL与源极线SL之间。子存储单元阵列/SMA包含多个存储单元/MC(…/MCm、/MCm+1、…、/MCn、/MCn+1、…)及两个晶体管/TA(/TA0、/TA1)。
多个存储单元/MC(…/MCm、/MCm+1、…、/MCn、/MCn+1、…)分别设置在位线/BL及源极线SL与多个字线/WL(…/WLm、/WLm+1、…、/WLn、/WLn+1、…)的各交叉位置。多个存储单元/MC各自包含选择晶体管/T及电容器/C。
更具体来说，存储单元/MCm的选择晶体管/T的第1端子与位线/BL电连接，存储单元/MCm的选择晶体管/T的第2端子与存储单元/MCm的电容器/C的第1电极电连接。存储单元/MCm的电容器/C的第2电极与源极线SL电连接。存储单元/MCm的选择晶体管/T的控制端子与字线/WLm电连接。
同样地，存储单元/MCm+1、…、/MCn、/MCn+1各自的选择晶体管/T的第1端子与位线/BL电连接，存储单元/MCm+1、…、/MCn、/MCn+1各自的选择晶体管/T的第2端子与存储单元/MCm+1、…、/MCn、/MCn+1各自的电容器/C的第1电极电连接。存储单元/MCm+1、…、/MCn、/MCn+1各自的电容器/C的第2电极与源极线SL电连接。存储单元/MCm+1、…、/MCn、/MCn+1各自的选择晶体管/T的控制端子与各个字线/WLm、/WLm+1、…、/WLn、/WLn+1电连接。
晶体管/TA0设置在位线/BL及源极线SL与字线/WLA0的交叉位置。晶体管/TA1设置在位线/BL及源极线SL与字线/WLA1的交叉位置。即，两个晶体管/TA0、/TA1以隔着多个存储单元/MC的方式设置。
晶体管/TA0的第1端子与位线/BL电连接，晶体管/TA0的第2端子与源极线SL电连接。而且，晶体管/TA0的控制端子与字线/WLA0电连接。另一方面，晶体管/TA1的第1端子与位线/BL电连接，晶体管/TA1的第2端子与源极线SL电连接。而且，晶体管/TA1的控制端子与字线/WLA1电连接。
存储单元MCm、MCm+1到晶体管/TA1的距离远于存储单元MCm、MCm+1到晶体管/TA0的距离。另外，存储单元MCn、MCn+1到晶体管/TA0的距离远于存储单元MCn、MCn+1到晶体管/TA1的距离。
同样地，存储单元/MCm、/MCm+1到晶体管TA1的距离远于存储单元/MCm、/MCm+1到晶体管TA0的距离。另外，存储单元/MCn、/MCn+1到晶体管TA0的距离远于存储单元/MCn、/MCn+1到晶体管TA1的距离。
位线BL及位线/BL与读出放大器17电连接。读出放大器17读出读取时位线BL与位线/BL的电压差(读取信号)，检测与电压差相应的数据。
源极线SL经由晶体管TB而与可变电源32电连接。即，晶体管TB的第1端子与源极线SL电连接，晶体管TB的第2端子与可变电源32的正电极电连接。可变电源32的负电极与接地电压线电连接。由此，能够对源极线SL供给任意电压。
[第1实施方式的动作例]
图8是表示第1实施方式的半导体存储装置的存储单元MC、/MC(电容器C、/C)所存储的数据与电压的关系的图。此处，表示存储单元MC、/MC存储2比特的数据(00、01、10、11)的例子。
首先，对存储单元MC、/MC的写入动作进行说明。
如图8所示，电容器C、/C所存储的数据(保持的电荷)由写入电压Vstorage控制。写入电压Vstorage是写入时对电容器C、/C的第1电极施加的电压与对第2电极施加的电压的差。即，写入电压Vstorage由对位线BL、/BL施加的电压与对源极线SL施加的电压的差控制。
例如，在将数据11写入电容器C的情况下，设定电压Vdd(例如电源电压)作为写入电压Vstorage11。此时，对位线BL施加电压Vdd，对源极线SL施加0V。另外，在将数据10写入电容器C的情况下，设定电压(2/3)×Vdd作为写入电压Vstorage10。此时，对位线BL施加电压Vdd，对源极线SL施加电压(1/3)×Vdd。另外，在将数据01写入电容器C的情况下，设定电压(1/3)×Vdd作为写入电压Vstorage01。此时，对位线BL施加电压Vdd，对源极线SL施加电压(2/3)×Vdd。另外，在将数据00写入电容器C的情况下，设定0V作为写入电压Vstorage00。此时，对位线BL施加电压Vdd，对源极线SL施加电压Vdd。
在将数据00、01、10、11写入电容器/C的情况下，对位线/BL施加与所述位线BL相同的电压。
如此，通过始终对位线BL施加电源电压Vdd并调整源极线SL的电压来控制写入电压Vstorage。即，通过使位线BL始终维持高电压，能够谋求写入动作的高速化。
接着，对存储单元MC、/MC的读取动作进行说明。
通过对位线BL、/BL施加读取电压(预充电电压)Vpre且使选择晶体管T、/T接通而读取电容器C、/C所存储的数据。读取电压Vpre是使读出放大器17与位线BL、/BL连接时的任意电压(开路电压)。施加该读取电压Vpre后，读出放大器17读出基于所保持的数据的电压变化而一次读取多值数据。
此外，读取动作并不限定于所述例子。例如，在第2实施方式中，也可如下述般分时地对位线BL、/BL施加多个读取电压Vpre01、Vpre10、Vpre11而读取数据。此时，如图8所示，多个读取电压Vpre01、Vpre10、Vpre11分别为写入电压Vstorage01、Vstorage10、Vstorage11的一半的值。即，读取电压Vpre01为电压(1/6)×Vdd，Vpre10为电压(1/3)×Vdd，Vpre11为电压(1/2)×Vdd。
另外，在分时地进行读取的情况下，设置分时地连接的多个读出放大器17。在第2实施方式中对该构成进行说明。
以下，对写入动作及读取动作更详细地进行说明。
在本例中，对包括1个晶体管及1个电容器的存储单元进行写入动作，另一方面，对包括两个晶体管及1个电容器的伪存储单元进行读取动作。以下，进行详细说明。
图9是表示第1实施方式的半导体存储装置中的存储单元MCm的写入动作的各种电压的时序图。图10是表示第1实施方式的半导体存储装置中的存储单元MCm的写入动作的图，是与图9的时刻T12-T13对应的图。
如图9所示，在存储单元MCm的写入动作中，对各控制线施加电压Vss(例如，接地电压(0V))作为初始设定。
接着，在时刻T11，对位线BL施加电压Vdd。另一方面，位线/BL维持电压Vss。另外，在时刻T11，对源极线SL施加与写入数据相应的电压。如上述般，在写入数据11的情况下，对源极线SL施加电压Vss，在写入数据10的情况下，对源极线SL施加电压(1/3)×Vdd，在写入数据01的情况下，对源极线SL施加电压(2/3)×Vdd，在写入数据00的情况下，对源极线SL施加电压Vdd。
接着，在时刻T12，对字线WLm施加电压Von。电压Von是选择晶体管T充分接通的电压。此处，晶体管接通表示选择晶体管T从第1端子向第2端子传输任意电压。另一方面，其它字线WL及字线/WL维持电压Vss。另外，字线WLA(WLA0、WLA1)、/WLA(/WLA0、/WLA1)维持电压Vss。
由此，如图10所示，存储单元MCm的选择晶体管T接通，其它存储单元MC的选择晶体管T及存储单元/MC的选择晶体管/T断开。另外，晶体管TA0、TA1、/TA0、/TA1断开。结果，在存储单元MCm的电容器C的第1电极与第2电极之间产生电压差，而写入与该电压差相应的数据11、10、01。在不产生电压差的情况下(对位线BL及源极线SL施加电压Vdd的情况下)，写入数据00。
然后，如图9所示，在时刻T13，对各控制线施加电压Vss。以此方式完成存储单元MCm的写入。
图11是表示第1实施方式的半导体存储装置中的存储单元MCn的写入动作的各种电压的时序图。
如图11所示，在存储单元MCn的写入动作中，与图9的存储单元MCm的写入动作不同，在时刻T12，对字线WLn施加电压Von。
由此，存储单元MCn的选择晶体管T接通，其它存储单元MC的选择晶体管T及存储单元/MC的选择晶体管/T断开。结果，在存储单元MCn的电容器C的第1电极与第2电极之间产生电压差，而写入与该电压差相应的数据11、10、01。在不产生电压差的情况下(对位线BL及源极线SL施加电压Vdd的情况下)，写入数据00。
图12是表示第1实施方式的半导体存储装置中的存储单元/MCm的写入动作的各种电压的时序图。
如图12所示，在存储单元/MCm的写入动作中，与图9的存储单元MCm的写入动作不同，在时刻T11，对位线/BL施加电压Vdd。进而，在时刻T12，对字线/WLm施加电压Von。
由此，存储单元/MCm的选择晶体管/T接通，其它存储单元/MC的选择晶体管/T及存储单元MC的选择晶体管T断开。结果，在存储单元/MCm的电容器C的第1电极与第2电极之间产生电压差，而写入与该电压差相应的数据11、10、01。在不产生电压差的情况下(对位线/BL及源极线SL施加电压Vdd的情况下)，写入数据00。
图13是表示第1实施方式的半导体存储装置中的存储单元/MCn的写入动作的各种电压的时序图。
如图13所示，在存储单元/MCn的写入动作中，与图9的存储单元MCm的写入动作不同，在时刻T11，对位线/BL施加电压Vdd。进而，在时刻T12，对字线/WLn施加电压Von。
由此，存储单元/MCn的选择晶体管/T接通，其它存储单元/MC的选择晶体管/T及存储单元MC的选择晶体管T断开。结果，在存储单元/MCn的电容器C的第1电极与第2电极之间产生电压差，而写入与该电压差相应的数据11、10、01。在不产生电压差的情况下(对位线/BL及源极线SL施加电压Vdd的情况下)，写入数据00。
图14是表示第1实施方式的半导体存储装置中的存储单元MCm的读取动作的各种电压的时序图。图15是表示第1实施方式的半导体存储装置中的存储单元MCm的读取动作的图，是与图14的时刻T22-T23对应的图。
如图14所示，在存储单元MCm的读取动作中，对各控制线施加电压Vss作为初始设定。
接着，在时刻T21，对位线BL施加读取电压Vpre(电压(1/6)×Vdd、(1/3)×Vdd、(1/2)×Vdd)。另外，在时刻T21，对位线/BL施加与位线BL相同的读取电压Vpre。另外，在时刻T21，源极线SL成为浮置状态。
此外，在图14中表示对位线BL、/BL施加任一读取电压Vpre，但在第2实施方式中，如下述般，实际上分时地(依次)施加这些读取电压。另外，在一次读取多值数据的情况下，在时刻T21，对位线BL、/BL施加所述开路电压。
接着，在时刻T22，对字线WLm施加电压Von。另一方面，其它字线WL及字线/WL维持电压Vss。另外，在时刻T22，对字线/WLA1施加电压Von。另一方面，字线WLA0、WLA1、/WLA0维持电压Vss。
由此，如图15所示，存储单元MCm的选择晶体管T接通，其它存储单元MC的选择晶体管T及存储单元/MC的选择晶体管/T断开。另外，晶体管/TA1接通，晶体管TA0、TA1、/TA0断开。
结果，从读出放大器17的第1输入端子(与位线/BL的连接端子)至第2输入端子(与位线BL的连接端子)形成电流路径。该电流路径经由位线/BL、晶体管/TA1、源极线SL、存储单元MCm及位线BL。由此，存储单元MCm的电容器C的电荷迁移至位线BL及/或位线/BL，位线BL、/BL的电压发生变化。此时，位线BL与位线/BL的电压差ΔV1由以下的(1)式表示。
ΔV1＝{(2C+Cs)/(2C+Cs+Cb)+2C/(2C+Cb)}×1/2×Vstorage···(1)
此处，C表示存储单元MC、/MC中的电容器C的静电电容，Cs表示源极线SL的寄生电容，Cb表示位线BL、/BL各自的寄生电容。另外，如上述般，Vstorage是与存储单元MCm所存储的数据对应的写入电压Vstorage00、Vstorage01、Vstorage10、Vstorage11中的任一个。
读出放大器17读出该电压差ΔV1，检测存储单元MCm所存储的数据。
然后，如图14所示，在时刻T23，对各控制线施加电压Vss。以此方式完成存储单元MCm的读取。
图16是表示第1实施方式的半导体存储装置中的存储单元MCn的读取动作的各种电压的时序图。
如图16所示，在存储单元MCn的写入动作中，与图14的存储单元MCm的读取动作不同，在时刻T22，对字线WLn施加电压Von。另一方面，其它字线WL及字线/WL维持电压Vss。另外，在时刻T22，对字线/WLA0施加电压Von。另一方面，字线WLA0、WLA1、/WLA1维持电压Vss。
由此，存储单元MCn的选择晶体管T接通，其它存储单元MC的选择晶体管T及存储单元/MC的选择晶体管/T断开。另外，晶体管/TA0接通，晶体管TA0、TA1、/TA1断开。
结果，电流路径经由位线/BL、晶体管/TA0、源极线SL、存储单元MCn及位线BL。由此，存储单元MCn的电容器C的电荷迁移至位线BL及/或位线/BL，位线BL、/BL的电压发生变化。读出放大器17读出此时的位线BL与位线/BL的电压差ΔV1，检测存储单元MCn所存储的数据。
图17是表示第1实施方式的半导体存储装置中的存储单元/MCm的读取动作的各种电压的时序图。
如图17所示，在存储单元/MCm的写入动作中，与图14的存储单元MCm的读取动作不同，在时刻T22，对字线/WLm施加电压Von。另一方面，其它字线/WL及字线WL维持电压Vss。另外，在时刻T22，对字线WLA1施加电压Von。另一方面，字线WLA0、/WLA0、/WLA1维持电压Vss。
由此，存储单元/MCm的选择晶体管/T接通，其它存储单元/MC的选择晶体管/T及存储单元MC的选择晶体管T断开。另外，晶体管TA1接通，晶体管TA0、/TA0、/TA1断开。
结果，电流路径经由位线BL、晶体管TA1、源极线SL、存储单元/MCm及位线/BL。由此，存储单元/MCm的电容器/C的电荷迁移至位线BL及/或位线/BL，位线BL、/BL的电压发生变化。读出放大器17读出此时的位线BL与位线/BL的电压差ΔV1，检测存储单元/MCm所存储的数据。
图18是表示第1实施方式的半导体存储装置中的存储单元/MCn的读取动作的各种电压的时序图。
如图18所示，在存储单元/MCn的写入动作中，与图14的存储单元MCm的读取动作不同，在时刻T22，对字线/WLn施加电压Von。另一方面，其它字线/WL及字线WL维持电压Vss。另外，在时刻T22，对字线WLA0施加电压Von。另一方面，字线WLA1、/WLA0、/WLA1维持电压Vss。
由此，存储单元/MCn的选择晶体管/T接通，其它存储单元/MC的选择晶体管/T及存储单元MC的选择晶体管T断开。另外，晶体管TA0接通，晶体管TA1、/TA0、/TA1断开。
结果，电流路径经由位线BL、晶体管TA0、源极线SL、存储单元/MCn及位线/BL。由此，存储单元/MCn的电容器/C的电荷迁移至位线BL及/或位线/BL，位线BL、/BL的电压发生变化。读出放大器17读出此时的位线BL与位线/BL的电压差ΔV1，检测存储单元/MCn所存储的数据。
[第1实施方式的效果]
图19是表示比较例的半导体存储装置中的存储单元MCm的读取动作的图。
如图19所示，在比较例中，存储单元阵列18包含子存储单元阵列SMA、/SMA。但是，与第1实施方式不同，子存储单元阵列SMA不含晶体管TA0、TA1，子存储单元阵列/SMA不含晶体管/TA0、/TA1。
在比较例中的读取动作中，对位线BL施加读取电压Vpre((1/6)×Vdd、(1/3)×Vdd、(1/2)×Vdd)。另外，对位线/BL施加与位线BL相同的读取电压Vpre。另外，对源极线SL施加电压Vss。进而，对字线WLm施加电压Von。
由此，存储单元MCm的选择晶体管T接通，从读出放大器17的第2输入端子(与位线BL的连接端子)至源极线SL形成电流路径。由此，存储单元MCm的电容器C的电荷迁移至位线BL，位线BL的电压发生变化。另一方面，位线/BL的电压不发生变化。此时，位线BL与位线/BL的电压差ΔV2由以下的(2)式表示。
ΔV2＝(1/2)×Vstorage×{C/(C+Cb)}···(2)
此处，与所述(1)式同样，C表示存储单元MC、/MC中的电容器C的静电电容，Cb表示位线BL、/BL各自的寄生电容，Vstorage表示与存储单元MCm所存储的数据对应的写入电压Vstorage00、Vstorage01、Vstorage10、Vstorage11中的任一个。
在所述比较例中，在读取与较小的写入电压Vstorage对应的数据(例如数据01、10)的情况下，ΔV2变小。因此，读出放大器17无法读出读取信号，而会发生读取错误。
相对于此，在所述第1实施方式中，在位线BL与源极线SL之间设置晶体管TA，在位线/BL与源极线SL之间设置晶体管/TA。而且，在存储单元MC的读取动作中，晶体管/TA与存储单元MC的选择晶体管T一同接通。另外，在存储单元/MC的读取中，晶体管TA与存储单元/MC的选择晶体管/T一同接通。此时，在读取时的电流路径中，以源极线SL变长的方式(以寄生电容变大的方式)选择并接通晶体管TA、/TA。由此，位线BL与位线/BL的电压差ΔV1变得如所述(1)式所示，可使其大于(2)式所示的比较例的电压差ΔV2。
其原因在于：在比较例中，读取包括1个晶体管及1个电容器的存储单元，相对于此，在第1实施方式中，读取包括两个晶体管及1个电容器的伪存储单元。另外，其原因在于：在第1实施方式中，以在读取时增大源极线SL的寄生电容的方式形成电流路径。
图20是表示第1实施方式及比较例的半导体存储装置的读取动作中的所读出的电压ΔV的图。图20(a)表示比较例的(2)式的结果，图20(b)表示第1实施方式的(1)式的结果。
此处，横轴表示最小加工尺寸、即配线等的间距。另外，此处表示与存储单元MC、/MC所存储的数据对应的写入电压Vstorage01((1/3)×Vdd)、Vstorage10((2/3)×Vdd)、Vstorage11(Vdd)的各情况。
如图20所示，无论最小加工尺寸如何，在任一写入电压Vstorage01、Vstorage10、Vstorage11中，第1实施方式中的ΔV1均较大为比较例中的ΔV2的4倍左右。即，在第1实施方式中，能够相对于比较例放大读取信号，从而能够抑制读取错误。
＜第2实施方式＞
以下，使用图21至图22，对第2实施方式的半导体存储装置进行说明。在第2实施方式中，在存储单元MC、/MC的分时性多值读取动作中，仅在读取写入电压Vstorage较小的数据的情况下，进行所述第1实施方式所示的包括两个晶体管及1个电容器的伪存储单元的读取。
此外，在第2实施方式中，省略对与所述第1实施方式相同点的说明，而主要对不同点进行说明。
[第2实施方式的构成例]
图21是表示第2实施方式的半导体存储装置的存储单元阵列18的电路图，是与图2所示的存储单元阵列18对应的电路图。
如图21所示，在第2实施方式中，设置多个读出放大器17_1-17_3。多个读出放大器17_1-17_3分别经由未图示的晶体管而与位线BL及位线/BL电连接。多个读出放大器17_1-17_3分别读出读取时位线BL与位线/BL的电压差，检测与电压差相应的数据。
更具体来说，读出放大器17_1读出与对位线BL、/BL施加读取电压Vpre01时的数据01相应的电压变化而检测数据01。另一方面，读出放大器17_1即便读出与数据01以外的数据相应的电压变化，也不检测数据。
另外，读出放大器17_2读出与对位线BL、/BL施加读取电压Vpre10时的数据10相应的电压变化而检测数据10。另一方面，读出放大器17_2即便读出与数据10以外的数据相应的电压变化，也不检测数据。
另外，读出放大器17_3读出与对位线BL、/BL施加读取电压Vpre11时的数据11相应的电压变化而检测数据11。另一方面，读出放大器17_3即便读出与数据11以外的数据相应的电压变化，也不检测数据。
[第2实施方式的动作例]
图22是表示第2实施方式的半导体存储装置中的存储单元MCm的读取动作的各种电压的时序图。
在本例中，对位线BL、/BL分时地施加多个读取电压Vpre。而且，仅在所施加的电压Vpre较小的情况下(读取与较小的写入电压Vstorage对应的数据的情况下)，进行包括两个晶体管及1个电容器的伪存储单元的读取。以下，进行详细说明。
如图22所示，在存储单元MCm的读取动作中，对各控制线施加电压Vss作为初始设定。
接着，在时刻T31，对位线BL施加读取电压Vpre01((1/6)×Vdd)。另外，在时刻T31，对位线/BL施加与位线BL相同的读取电压Vpre01。另外，在时刻T31，源极线SL成为浮置状态。此时，虽未图示，但读出放大器17_1与位线BL、/BL之间的晶体管接通，读出放大器17_1与位线BL、/BL电连接。
接着，在时刻T32，对字线WLm施加电压Von。另一方面，其它字线WL及字线/WL维持电压Vss。另外，在时刻T32，对字线/WLA1施加电压Von。另一方面，字线WLA0、WLA1、/WLA0维持电压Vss。
由此，存储单元MCm的选择晶体管T接通，其它存储单元MC的选择晶体管T及存储单元/MC的选择晶体管/T断开。另外，晶体管/TA1接通，晶体管TA0、TA1、/TA0断开。
结果，电流路径经由位线/BL、晶体管/TA1、源极线SL、存储单元MCm及位线BL。由此，存储单元MCm的电容器C的电荷迁移至位线BL及/或位线/BL，位线BL、/BL的电压发生变化。读出放大器17_1读出此时的位线BL与位线/BL的电压差ΔV1。然后，读出放大器17_1在存储单元MCm存储有数据01的情况下检测该数据。另一方面，读出放大器17_1在存储单元MCm存储有数据01以外的数据的情况下不检测该数据。
接着，在时刻T33，对各控制线施加电压Vss。
在通过所述为止的动作未检测到数据的情况下，继续在时刻T34对位线BL施加读取电压Vpre10((1/3)×Vdd)。另外，在时刻T34，对位线/BL施加与位线BL相同的读取电压Vpre10。另外，在时刻T34，源极线SL成为浮置状态。此时，虽未图示，但读出放大器17_2与位线BL、/BL之间的晶体管接通，读出放大器17_2与位线BL、/BL电连接。
接着，在时刻T35，对字线WLm施加电压Von。另一方面，其它字线WL及字线/WL维持电压Vss。另外，在时刻T35，对字线/WLA1施加电压Von。另一方面，字线WLA0、WLA1、/WLA0维持电压Vss。
由此，存储单元MCm的选择晶体管T接通，其它存储单元MC的选择晶体管T及存储单元/MC的选择晶体管/T断开。另外，晶体管/TA1接通，晶体管TA0、TA1、/TA0断开。
结果，电流路径经由位线/BL、晶体管/TA1、源极线SL、存储单元MCm及位线BL。由此，存储单元MCm的电容器C的电荷迁移至位线BL及/或位线/BL，位线BL、/BL的电压发生变化。读出放大器17_2读出此时的位线BL与位线/BL的电压差ΔV1。然后，读出放大器17_2在存储单元MCm存储有数据10的情况下检测该数据。另一方面，读出放大器17_1在存储单元MCm存储有数据10以外的数据的情况下不检测该数据。
接着，在时刻T36，对各控制线施加电压Vss。
在通过所述为止的动作未检测到数据的情况下，继续在时刻T37对位线BL施加读取电压Vpre11((1/2)×Vdd)。另外，在时刻T37，对位线/BL施加与位线BL相同的读取电压Vpre11。另外，在时刻T37，源极线SL维持电压Vss。此时，虽未图示，但读出放大器17_3与位线BL、/BL之间的晶体管接通，读出放大器17_3与位线BL、/BL电连接。
接着，在时刻T38，对字线WLm施加电压Von。另一方面，其它字线WL及字线/WL维持电压Vss。另外，在时刻T38，字线/WLA1维持电压Vss。同样地，字线WLA0、WLA1、/WLA0维持电压Vss。
由此，存储单元MCm的选择晶体管T接通，其它存储单元MC的选择晶体管T及存储单元/MC的选择晶体管/T断开。另外，晶体管TA0、TA1、/TA0、/TA1断开。
结果，电流路径经由存储单元MCm及位线BL。由此，存储单元MCm的电容器C的电荷迁移至位线BL，位线BL的电压发生变化。另一方面，位线/BL的电压不发生变化。读出放大器17_3读出此时的位线BL与位线/BL的电压差ΔV1。然后，读出放大器17_3在存储单元MCm存储有数据11的情况下检测该数据。另一方面，读出放大器17_3在存储单元MCm存储有数据11以外的数据的情况下不检测该数据。
然后，在时刻T39，对各控制线施加电压Vss。以此方式完成存储单元MCm的读取。
[第2实施方式的效果]
根据所述第2实施方式，对位线BL、/BL分时地施加多个读取电压Vpre。在该情况下，在所施加的读取电压Vpre较小的情况下(例如施加读取电压Vpre01、Vpre10的情况下)，晶体管TA、/TA接通。即，在读取电压Vpre较小的情况下，进行包括两个晶体管及1个电容器的伪存储单元的读取。另一方面，在所施加的读取电压Vpre较大的情况下(例如施加读取电压Vpre11的情况下)，晶体管TA、/TA断开，进行包括1个晶体管及1个电容器的存储单元的读取。如此，在第2实施方式中，例如在读取信号较大的情况下(在读取电压Vpre较大的情况下)，不必使晶体管TA、/TA接通，可视状况控制动作。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式可以其它各种方式实施，可在不脱离发明主旨的范围内执行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书中记载的发明及其均等的范围内。

Claims (14)

1.一种半导体存储装置，具备：
第1存储单元，包括第1晶体管及第1电容器；
第2晶体管，包含与所述第1存储单元的第1端子连接的第1端子；
第1位线，与所述第1存储单元的第2端子连接；
第2位线，与所述第2晶体管的第2端子连接；以及
控制器，在所述第1存储单元的写入动作中，使所述第1晶体管接通，且使所述第2晶体管断开，在所述第1存储单元的读取动作中，使所述第1晶体管及所述第2晶体管接通。
2.根据权利要求1所述的半导体存储装置，其还具备第1源极线，所述第1源极线与所述第1存储单元的所述第1端子及所述第1晶体管的所述第1端子连接。
3.根据权利要求2所述的半导体存储装置，其还具备第1电源，所述第1电源对所述第1源极线供给任意电压。
4.根据权利要求1所述的半导体存储装置，其还具备第2存储单元，所述第2存储单元包括第3晶体管及第2电容器，且包含与所述第1存储单元的所述第1端子连接的第1端子及与所述第2位线连接的第2端子。
5.根据权利要求4所述的半导体存储装置，其
还具备第4晶体管，所述第4晶体管包含与所述第2存储单元的所述第1端子连接的第1端子及与所述第1位线连接的第2端子；且
所述控制器在所述第2存储单元的写入动作中，使所述第3晶体管接通，且使所述第4晶体管断开，在所述第2存储单元的读取动作中，使所述第3晶体管及所述第4晶体管接通。
6.根据权利要求5所述的半导体存储装置，其还具备第3存储单元，所述第3存储单元包括第5晶体管及第3电容器，且包含与所述第1存储单元的所述第1端子连接的第1端子及与所述第2位线连接的第2端子。
7.根据权利要求6所述的半导体存储装置，其
还具备第6晶体管，所述第6晶体管包含与所述第3存储单元的所述第1端子连接的第1端子及与所述第1位线连接的第2端子；
所述第2存储单元到所述第4晶体管的距离长于所述第2存储单元到所述第6晶体管的距离；
所述第3存储单元到所述第4晶体管的距离短于所述第3存储单元到所述第6晶体管的距离；且
所述控制器在所述第3存储单元的写入动作中，使所述第5晶体管接通，且使所述第6晶体管断开，在所述第3存储单元的读取动作中，使所述第5晶体管及所述第6晶体管接通。
8.根据权利要求1所述的半导体存储装置，其还具备第4存储单元，所述第4存储单元包括第7晶体管及第4电容器，且包含与所述第1存储单元的所述第1端子连接的第1端子及与所述第1位线连接的第2端子。
9.根据权利要求8所述的半导体存储装置，其
还具备第8晶体管，所述第8晶体管包含与所述第4存储单元的所述第1端子连接的第1端子及与所述第2位线连接的第2端子；
所述第1存储单元到所述第2晶体管的距离长于所述第1存储单元到所述第8晶体管的距离；
所述第4存储单元到所述第2晶体管的距离短于所述第4存储单元到所述第8晶体管的距离；且
所述控制器在所述第4存储单元的写入动作中，使所述第7晶体管接通，且使所述第8晶体管断开，在所述第4存储单元的读取动作中，使所述第7晶体管及所述第8晶体管接通。
10.一种半导体存储装置，具备：
第1存储单元，包括第1晶体管及第1电容器；
第2晶体管；
第1位线，与所述第1存储单元的第1端子连接；
第2位线，与所述第2晶体管的第1端子连接；
第1源极线，与所述第1存储单元的第2端子及所述第2晶体管的第2端子连接；以及
第1电源，对所述第1源极线供给任意电压。
11.根据权利要求10所述的半导体存储装置，其还具备第2存储单元，所述第2存储单元包括第3晶体管及第2电容器，且包含与所述第1源极线连接的第1端子及与所述第2位线连接的第2端子。
12.根据权利要求10所述的半导体存储装置，其还具备第4晶体管，所述第4晶体管包含与所述第1源极线连接的第1端子及与所述第1位线连接的第2端子。
13.一种半导体存储装置，具备：
第1存储单元，包含第1晶体管及第1电容器；
第2存储单元，包含第2晶体管及第2电容器；
第3晶体管；
第1位线，与所述第1存储单元的第1端子连接；
第2位线，与所述第2存储单元的第1端子及所述第3晶体管的第1端子连接；
以及
第1源极线，与所述第1存储单元的第2端子、所述第2存储单元的第2端子及所述第2晶体管的第2端子连接。
14.根据权利要求13所述的半导体存储装置，其还具备第4晶体管，所述第4晶体管包含与所述第1源极线连接的第1端子及与所述第1位线连接的第2端子。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019046125A1 (en) 2017-08-29 2019-03-07 Micron Technology, Inc. VOLATILE MEMORY DEVICE COMPRISING STACKED MEMORY CELLS
EP3884521A4 (en) * 2018-11-20 2022-08-24 Micron Technology, Inc. INTEGRATED DEVICES WITH SEMICONDUCTOR OXIDE CHANNEL MATERIAL AND METHOD OF MAKING INTEGRATED DEVICES
JP7313853B2 (ja) * 2019-03-22 2023-07-25 キオクシア株式会社 半導体メモリ
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
KR20210098198A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 메모리 장치
US11997855B2 (en) 2020-05-28 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line selector for memory device
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
KR20220012120A (ko) 2020-07-22 2022-02-03 삼성전자주식회사 메모리 소자
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR20220019498A (ko) 2020-08-10 2022-02-17 에스케이하이닉스 주식회사 적층형 메모리 장치
US11903221B2 (en) 2020-08-17 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional semiconductor device with memory stack
JP2022052050A (ja) * 2020-09-23 2022-04-04 キオクシア株式会社 半導体記憶装置
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP2022148059A (ja) * 2021-03-24 2022-10-06 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
WO2022219704A1 (ja) * 2021-04-13 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024118599A1 (en) * 2022-12-02 2024-06-06 Micron Technology, Inc. Memory device having tiers of 2-transistor memory cells

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064152A (ja) * 2000-08-18 2002-02-28 Seiko Epson Corp 半導体装置
CN102385929A (zh) * 2010-08-26 2012-03-21 株式会社半导体能源研究所 半导体装置的驱动方法
JP2015041397A (ja) * 2013-08-22 2015-03-02 マイクロン テクノロジー， インク． 半導体記憶装置および半導体記憶装置の制御方法
CN106298794A (zh) * 2010-08-27 2017-01-04 株式会社半导体能源研究所 存储器件及半导体器件
US20170271341A1 (en) * 2016-03-16 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device including a sense amplifier on a semiconductor substrate, a memory cell including a capacitor and a transistor including conductive lines electrically connected to the sense amplifier
US20180033478A1 (en) * 2016-07-29 2018-02-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US20180075900A1 (en) * 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3179793B2 (ja) 1990-05-30 2001-06-25 三菱電機株式会社 半導体記憶装置およびその読出方法
JPH05182458A (ja) 1991-12-26 1993-07-23 Toshiba Corp 半導体記憶装置
JPH07114792A (ja) 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
JP3365650B2 (ja) * 1993-05-31 2003-01-14 沖電気工業株式会社 半導体メモリ装置
JP2000215660A (ja) * 1999-01-25 2000-08-04 Nec Corp 半導体記憶装置
JP2000348488A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体記憶装置
US6480422B1 (en) * 2001-06-14 2002-11-12 Multi Level Memory Technology Contactless flash memory with shared buried diffusion bit line architecture
US6542399B2 (en) * 2001-06-28 2003-04-01 Stmicroelectronics, Inc. Apparatus and method for pumping memory cells in a memory
US7164595B1 (en) * 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
KR101924231B1 (ko) * 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
US8743591B2 (en) * 2011-04-26 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
JP2018049673A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 半導体記憶装置
WO2018073708A1 (en) * 2016-10-20 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Storage device, driving method thereof, semiconductor device, electronic component, and electronic device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064152A (ja) * 2000-08-18 2002-02-28 Seiko Epson Corp 半導体装置
CN102385929A (zh) * 2010-08-26 2012-03-21 株式会社半导体能源研究所 半导体装置的驱动方法
CN106298794A (zh) * 2010-08-27 2017-01-04 株式会社半导体能源研究所 存储器件及半导体器件
JP2015041397A (ja) * 2013-08-22 2015-03-02 マイクロン テクノロジー， インク． 半導体記憶装置および半導体記憶装置の制御方法
US20170271341A1 (en) * 2016-03-16 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device including a sense amplifier on a semiconductor substrate, a memory cell including a capacitor and a transistor including conductive lines electrically connected to the sense amplifier
US20180033478A1 (en) * 2016-07-29 2018-02-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US20180075900A1 (en) * 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
W.H. HENKELS等: "Large-signal 2T, 1C DRAM cell: signal and layout analysis", 《 IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *
YONG CHEN等: "Comparator with built-in reference voltage generation and split-ROM encoder for a high-speed flash ADC", 《2015 INTERNATIONAL SYMPOSIUM ON SIGNALS, CIRCUITS AND SYSTEMS (ISSCS)》 *
吴俊等: "动态随机存储器器件研究进展", 《中国科学:物理学 力学 天文学》 *

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