CN116741226A - 半导体存储器装置和操作半导体存储器装置的方法 - Google Patents

半导体存储器装置和操作半导体存储器装置的方法 Download PDF

Info

Publication number
CN116741226A
CN116741226A CN202211639221.4A CN202211639221A CN116741226A CN 116741226 A CN116741226 A CN 116741226A CN 202211639221 A CN202211639221 A CN 202211639221A CN 116741226 A CN116741226 A CN 116741226A
Authority
CN
China
Prior art keywords
memory cell
row
signal
column
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211639221.4A
Other languages
English (en)
Inventor
赵胜晛
金荣柱
金荣华
宋侑贞
吴凛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020220044316A external-priority patent/KR20230133157A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116741226A publication Critical patent/CN116741226A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

提供半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括：存储器单元阵列、行解码器和时序/电压控制电路。存储器单元阵列通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的子阵列块。行地址包括所述一个或多个行块标识位。行解码器响应于行地址来激活结合到第一存储器单元的第一字线，激活结合到第二存储器单元的第二字线，并且输出行块信息信号。时序/电压控制电路基于行块信息信号根据在与第一方向交叉的第二方向上距参考位置的距离来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。

Description

半导体存储器装置和操作半导体存储器装置的方法
本申请要求于2022年3月10日提交到韩国知识产权局的第10-2022-0030014号韩国专利申请和于2022年4月11日提交到韩国知识产权局的第10-2022-0044316号韩国专利申请的优先权的权益，所述韩国专利申请中的每个的公开通过引用全部包含于此。
技术领域
本公开涉及存储器，并且更具体地涉及用于控制核操作的半导体存储器装置和操作半导体存储器装置的方法。
背景技术
半导体存储器装置可被分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置表示在断电时丢失存储在其中的数据的存储器装置。作为易失性存储器装置的示例，动态随机存取存储器(DRAM)可在各种装置(诸如，移动***、服务器或图形装置)中使用。
随着易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)的存储器单元阵列的大小增大，列选择线和全局输入/输出(I/O)线对的RC负载根据存储器单元的位置而增大，并且可发生全局输入/输出(I/O)线对的特性之间的差异。
发明内容
示例实施例可提供能够根据存储器单元阵列中的目标存储器单元的物理位置来不同地控制核操作时序的半导体存储器装置。
示例实施例可提供能够根据存储器单元阵列中的目标存储器单元的物理位置来不同地控制核操作时序的半导体存储器装置的方法。
根据示例实施例，一种半导体存储器装置包括：存储器单元阵列、行解码器、列解码器和时序/电压控制电路。存储器单元阵列包括多个存储体阵列，所述多个存储体阵列中的每个包括结合到字线和位线的多个易失性存储器单元，所述多个存储体阵列中的每个通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的多个子阵列块，行地址包括所述一个或多个行块标识位。行解码器响应于行地址来激活结合到所述多个易失性存储器单元之中的第一存储器单元的第一字线，激活结合到所述多个易失性存储器单元之中的第二存储器单元的第二字线，并且输出指示包括第一存储器单元的第一行块和包括第二存储器单元的第二行块的行块信息信号。列解码器基于列地址通过第一位线来访问第一存储器单元和第二存储器单元。时序/电压控制电路接收行块信息信号，并且控制列解码器以基于行块信息信号根据在与第一方向交叉的第二方向上从列解码器到第一行块和第二行块的距离来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。
根据示例实施例，提供一种操作半导体存储器装置的方法。所述半导体存储器装置包括包含多个存储体阵列的存储器单元阵列，所述多个存储体阵列中的每个包括结合到字线和位线的多个易失性存储器单元，所述多个存储体阵列块中的每个通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括布置在第一方向上的多个子阵列块，行地址包括所述一个或多个行块标识位。根据所述方法，激活命令和访问地址从外部存储器控制器被接收，指示包括目标存储器单元的目标行块的行块信息信号基于访问地址通过经由字线结合到存储器单元阵列的行解码器而被生成，并且对目标存储器单元进行的存储器操作的操作区间和操作电压中的至少一个基于指示在与第一方向交叉的第二方向上从列解码器到目标行块的距离的行块信息信号使用时序/电压控制电路而被调整。
根据示例实施例，一种半导体存储器装置包括：包含存储器单元阵列的半导体存储器装置、行解码器、列解码器和时序/电压控制电路。存储器单元阵列包括多个存储体阵列，所述多个存储体阵列中的每个包括结合到字线和位线的多个易失性存储器单元，所述多个存储体阵列中的每个通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的多个子阵列块，行地址包括所述一个或多个行块标识位。行解码器响应于行地址来激活结合到所述多个易失性存储器单元之中的第一存储器单元的第一字线，激活结合到所述多个易失性存储器单元之中的第二存储器单元的第二字线，并且输出指示包括第一存储器单元的第一行块和包括第二存储器单元的第二行块的行块信息信号。列解码器基于列地址通过第一位线来访问第一存储器单元和第二存储器单元。时序/电压控制电路接收行块信息信号，并且基于行块信息信号来控制列解码器以根据在与第一方向交叉的第二方向上从列解码器到第一行块和第二行块的距离来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。第一存储器单元在第二方向上距参考位置的距离相对短，并且第二存储器单元在第二方向上距参考位置的距离相对长。时序/电压控制电路控制列选择线驱动器以驱动列选择线，使得与选择第二存储器单元相关联的列选择线的电压电平大于与选择第一存储器单元相关联的列选择线的电压电平；控制局部感测使能信号，使得与访问第一存储器单元相关联的局部感测使能信号的第一激活区间短于与访问第二存储器单元相关联的局部感测使能信号的第二激活区间；并且控制输入/输出(I/O)感测使能信号，使得与访问第一存储器单元相关联的I/O感测使能信号的第一激活区间短于与访问第二存储器单元相关联的I/O感测使能信号的第二激活区间。
因此，根据示例实施例的半导体存储器件可基于指示包括目标存储器单元的目标存储器块在第二方向上距列解码器的距离的行块信息信号来调整对目标存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。结果，电流消耗可被减小，并且类似的读取操作特性可针对距参考位置具有不同距离的存储器单元而被获得。
附图说明
示例实施例将在下面参照附图被更详细地描述。
图1是示出根据示例实施例的存储器***的框图。
图2是示出根据示例实施例的图1的存储器控制器的框图。
图3是示出根据示例实施例的图1的半导体存储器装置的示例的框图。
图4示出图3的半导体存储器装置的第一存储体阵列的示例。
图5是示出根据示例实施例的半导体存储器装置的示例的框图。
图6示出图5的半导体存储器装置的第一存储器块的示例。
图7是示出根据示例实施例的图3的刷新控制电路的示例的框图。
图8是示出根据示例实施例的图3的时序/电压控制电路的示例的框图。
图9是示出根据一些示例实施例的图8的时序/电压控制电路的操作控制信号生成器的示例的框图。
图10A示出根据一些示例实施例的图3的半导体存储器装置的第一存储体阵列、第一行解码器、第一感测放大器、第一列解码器和时序/电压控制电路的示例。
图10B和图10C分别示出第一存储体阵列的子阵列块由一个或多个行块标识位划分为行块。
图11示出根据一些示例实施例的图10A的第一存储体阵列的一部分。
图12是示出根据示例实施例的图11的位线感测放大器的电路图。
图13示出根据示例实施例的图11的局部感测放大器电路。
图14是示出根据示例实施例的图10A的行块熔丝电路的第一行块熔丝电路的框图。
图15示出图14的行地址的示例。
图16是示出根据示例实施例的图10A的修复电路的第一修复电路的框图。
图17是示出根据示例实施例的图10A的子列解码器的第一子列解码器的框图。
图18和图19分别是示出根据示例实施例的图17的列选择线驱动器的示例的电路图。
图20是示出根据示例实施例的图9的第一信号生成器的框图。
图21是示出根据示例实施例的图16的第二信号生成器的框图。
图22示出根据示例实施例的半导体存储器装置的一部分。
图23示出时序/电压控制电路调整驱动列选择线的电压的电平。
图24示出时序/电压控制电路调整与驱动列选择线相关联的电流驱动能力(驱动强度)。
图25示出时序/电压控制电路调整局部感测使能信号的激活区间和I/O感测使能信号的激活区间。
图26示出根据示例实施例的根据目标行块在第二方向上距半导体存储器装置中的参考位置的距离的各种参数。
图27是示出根据示例实施例的图3的半导体存储器装置中的ECC引擎的示例的框图。
图28示出可在图1的存储器***中使用的示例命令。
图29是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
图30是示出根据示例实施例的半导体存储器装置的框图。
图31是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。
具体实施方式
在下文中将参照附图更全面地描述各种示例实施例，在附图中示出示例实施例。在附图中，贯穿该申请，相同的标号表示相同的元件，并且可省略重复的描述。将理解，尽管在此可使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不脱离本发明构思的教导情况下，在下面讨论的第一元件、第一组件或第一部分可被称为第二元件、第二组件或第二部分。如在此所用的，术语“和/或”包括相关所列项中的一个或多个的任何和全部组合。应注意，尽管没有相对于此具体描述，但是关于一个实施例描述的方面可并入不同的实施例中。也就是说，所有实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。
图1是示出根据示例实施例的存储器***的框图。
参照图1，存储器***20可包括存储器控制器30和半导体存储器装置200。
存储器控制器30可被配置为控制存储器***20的总体操作。存储器控制器30可被配置为控制外部主机与半导体存储器装置200之间的总体数据交换。例如，存储器控制器30可响应于来自主机的请求将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。
另外，存储器控制器30可被配置为将操作命令发到半导体存储器装置200以控制半导体存储器装置200。在一些示例实施例中，半导体存储器装置200是包括动态存储器单元(诸如，动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)、DDR6SDRAM等)的存储器装置。
存储器控制器30将时钟信号CK(时钟信号CK可被称为命令时钟信号)、命令CMD和地址(信号)ADDR发送到半导体存储器装置200。在此，为了便于描述，术语时钟信号CK、命令CMD和地址ADDR的单数形式以及术语时钟信号CK、命令CMD和地址ADDR的复数形式可被可交换地使用。在存储器控制器30将数据信号DQ写入半导体存储器装置200中时，存储器控制器30可将数据选通信号DQS发送到半导体存储器装置200。在存储器控制器30从半导体存储器装置200读取数据信号DQ时，半导体存储器装置200可将数据选通信号DQS发送到存储器控制器30。地址ADDR可伴随命令CMD，并且地址ADDR可被称为访问地址。
存储器控制器30可包括中央处理器(CPU)35，中央处理器(CPU)35被配置为控制存储器控制器30的总体操作。
半导体存储器装置200可包括存储器单元阵列MCA 310、控制逻辑电路210和时序/电压控制电路500，存储器单元阵列MCA存储数据信号DQ。在一个示例中，时序/电压控制电路可表示时序控制电路和电压控制电路中的至少一个。
控制逻辑电路210可被配置为控制半导体存储器装置200的操作。存储器单元阵列310可包括多个存储体阵列(bank array)，并且多个存储体阵列中的每个可包括结合到字线和位线的多个易失性存储器单元。多个存储体阵列中的每个可通过与行地址的位的一部分对应的行块标识位被划分为多个行块，并且多个行块中的每个可包括在第一方向上布置的多个子阵列块。
时序/电压控制电路500可接收指示包括多个易失性存储器单元之中的第一存储器单元的第一行块和包括多个易失性存储器单元之中的第二存储器单元的第二行块的行块信息信号，并且可基于行块信息信号控制列解码器，以根据在与第一方向交叉的第二方向上从列解码器到第一行块和第二行块的距离来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。
半导体存储器装置200由于存储数据的存储器单元的电荷泄漏而周期性地执行刷新操作。由于半导体存储器装置200的制造工艺的缩减，存储器单元的存储电容可减小，并且刷新时段可缩短。因为整个刷新时间随半导体存储器装置200的存储容量增大而增加，所以刷新时段进一步缩短。
为了补偿由于对特定行或锤击地址(hammer address)的密集访问导致的邻近存储器单元的劣化，目标行刷新(TRR)方案已经被采用并且存储器内刷新(in-memoryrefresh)方案已经被开发以减少存储器控制器的负担。存储器控制器在TRR方案中完全负责锤击刷新操作，并且半导体存储器装置在存储器内刷新方案中完全负责锤击刷新操作。
因为存储器容量可增大并且对半导体存储器装置的低功耗的要求可能增加，所以用于存储器内刷新的芯片大小开销可以是需要考虑的问题。另外，因为即使不存在密集访问，半导体存储器装置也必须执行锤击刷新操作，所以功耗可增加。
图2是示出根据示例实施例的图1的存储器控制器的框图。
参照图2，存储器控制器30可包括通过总线31彼此连接的CPU 35、刷新逻辑40、主机接口50、调度器55和存储器接口60。
CPU 35可被配置为控制存储器控制器30的总体操作。CPU 35可被配置为通过总线31控制刷新逻辑40、主机接口50、调度器55和存储器接口60。
刷新逻辑40可被配置为基于半导体存储器装置200的刷新区间来生成用于刷新多个存储器单元行的存储器单元的自动刷新命令。
主机接口50可被配置为执行与主机的接口连接。存储器接口60可被配置为执行与半导体存储器装置200的接口连接。
调度器55可被配置为管理在存储器控制器30中生成的命令的序列的调度和传输。调度器55可被配置为经由存储器接口60将激活命令和后续命令发送到半导体存储器装置200，并且半导体存储器装置200可被配置为响应于后续命令而对目标存储器单元执行存储器操作。
图3是示出根据示例实施例的图1的半导体存储器装置的示例的框图。
参照图3，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路400、行地址复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列310、感测放大器单元285、输入/输出(I/O)门控电路290、纠错码(ECC)引擎350、时钟缓冲器225、选通信号生成器235、行锤击(RH)管理电路330、时序/电压控制电路500和数据I/O缓冲器320。
存储器单元阵列310可包括第一存储体阵列310a至第十六存储体阵列310s。行解码器260可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一行解码器260a至第十六行解码器260s，列解码器270可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一列解码器270a至第十六列解码器270s，并且感测放大器单元285可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一感测放大器285a至第十六感测放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一行解码器260a至第十六行解码器260s、第一列解码器270a至第十六列解码器270s和第一感测放大器285a至第十六感测放大器285s可形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s中的每个包括形成在多条字线WL和多条位线BTL的交叉点处的多个存储器单元MC。
地址寄存器220可从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230和行锤击管理电路330，可将接收到的行地址ROW_ADDR提供给行地址复用器240和行锤击管理电路330，并且可将接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可被配置为响应于存储体地址BANK_ADDR来生成存储体控制信号。第一行解码器260a至第十六行解码器260s中的对应于存储体地址BANK_ADDR的行解码器响应于存储体控制信号而被激活，并且第一列解码器270a至第十六列解码器270s中的对应于存储体地址BANK_ADDR的列解码器响应于存储体控制信号而被激活。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新控制电路400接收刷新行地址REF_ADDR。行地址复用器240可被配置为将行地址ROW_ADDR或刷新行地址REF_ADDR选择性地输出为行地址SRA。从行地址复用器240输出的行地址SRA被施加到第一行解码器260a至第十六行解码器260s。
刷新控制电路400可响应于来自控制逻辑电路210的第一刷新控制信号IREF1和第二刷新控制信号IREF2，在正常刷新模式下顺序地增大或减小刷新行地址REF_ADDR。刷新控制电路400可在锤击刷新模式下接收锤击地址HADDR，并且可被配置为将一个或多个锤击刷新行地址输出为刷新行地址REF_ADDR，该一个或多个锤击刷新行地址指定物理地与对应于锤击地址的存储器单元行邻近的一个或多个牺牲存储器单元行。
第一行解码器260a至第十六行解码器260s中的由存储体控制逻辑230激活的行解码器可被配置为对从行地址复用器240输出的行地址SRA进行解码，并且可被配置为激活与行地址SRA对应的字线。例如，激活的行解码器将字线驱动电压施加到与行地址对应的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可生成从接收到的列地址COL_ADDR增大的列地址COL_ADDR'。列地址锁存器250可将临时存储或生成的列地址COL_ADDR'施加到第一列解码器270a至第十六列解码器270s。
第一列解码器270a至第十六列解码器270s中激活的列解码器可被配置为通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。
I/O门控电路290可包括用于门控输入/输出数据的电路，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的码字的读取数据锁存器、以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s中的选择的一个存储体阵列读取的码字CW由结合到数据将从其被读取的选择的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ECC引擎350对码字CW执行ECC解码之后，存储在读取数据锁存器中的码字CW可作为数据DTA被提供给数据I/O缓冲器320。数据I/O缓冲器320可被配置为将数据DTA转换为数据信号DQ，并且可被配置为将数据信号DQ连同数据选通信号DQS发送到存储器控制器30。
将被写入第一存储体阵列310a至第十六存储体阵列310s中的选择的一个存储体阵列中的数据信号DQ可从存储器控制器30被提供给数据I/O缓冲器320。数据I/O缓冲器320可被配置为将数据信号DQ转换为数据DTA，并且可被配置为将数据DTA提供给ECC引擎350。ECC引擎350可对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎350可将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路290。I/O门控电路290可被配置为通过写入驱动器将码字CW写入选择的一个存储体阵列中的子页中。
数据I/O缓冲器320可通过在半导体存储器装置200的写入操作中将数据信号DQ转换为数据DTA来将数据信号DQ从存储器控制器30提供给ECC引擎350，并且可被配置为将数据DTA转换为来自ECC引擎350的数据信号DQ。数据I/O缓冲器320还可被配置为在半导体存储器装置200的读取操作中将数据信号DQ和数据选通信号DQS发送到存储器控制器30。
ECC引擎350可被配置为对数据DTA执行ECC编码，并且可被配置为基于来自控制逻辑电路210的第二控制信号CTL2对码字CW执行ECC解码。ECC引擎350可被配置为基于来自控制逻辑电路210的第二控制信号CTL2，对从行锤击管理电路330提供的计数数据CNTD(未示出)执行ECC编码和ECC解码。
时钟缓冲器225可接收时钟信号CK，可被配置为通过缓冲时钟信号CK来生成内部时钟信号ICK，并且可被配置为将内部时钟信号ICK提供给对命令CMD和地址ADDR进行处理的电路组件。
选通信号生成器235可接收时钟信号CK，可基于时钟信号CK来生成数据选通信号DQS，并且可被配置为将数据选通信号DQS提供给存储器控制器30。
控制逻辑电路210可被配置为控制半导体存储器装置200的操作。例如，控制逻辑电路210可被配置为生成用于半导体存储器装置200的控制信号，以执行写入操作、读取操作、正常刷新操作和/或锤击刷新操作。控制逻辑电路210包括命令解码器211和模式寄存器212，命令解码器211被配置为对从存储器控制器30接收的命令CMD进行解码，模式寄存器212被配置为设置半导体存储器装置200的操作模式。
例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD对应的控制信号。控制逻辑电路210可被配置为将第一控制信号CTL1提供给I/O门控电路290，并且可被配置为将第二控制信号CTL2提供给ECC引擎350。另外，命令解码器211可通过对命令CMD进行解码来生成包括第一刷新控制信号IREF1、第二刷新控制信号IREF2、激活信号IACT、预充电信号IPRE、读取信号IRD和写入信号IWR的内部命令信号。
时序/电压控制电路500可接收激活信号IACT、预充电信号IPRE、读取信号IRD、写入信号IWR和行块信息信号RBIN，并且可被配置为生成用于控制字线的字线控制信号WCTL、用于控制位线的位线控制信号BCTL和用于控制对目标存储器单元进行的存储器操作的操作区间和操作电压的操作控制信号OCTL。时序/电压控制电路500可被配置为将第三控制信号CTL3(例如，字线控制信号WCTL和位线控制信号BCTL)提供给存储器单元阵列310，并且可被配置为将操作控制信号OCTL提供给列解码器270和感测放大器单元285。
图4示出图3的半导体存储器装置的第一存储体阵列的示例。
参照图4，第一存储体阵列310a可包括多条字线WL0至WLm-1(m是大于二的自然数)、多条位线BTL0至BTLn-1(n是大于二的自然数)和设置在字线WL0至WLm-1与位线BTL0至BTLn-1之间的交叉点处的多个存储器单元MC。每个存储器单元MC可包括结合到字线WL0至WLm-1中的相应的字线和位线BTL0至BTLn-1中的相应的位线的单元晶体管以及结合到单元晶体管的单元电容器。每个存储器单元MC可具有DRAM单元结构。字线WL0至WLm-1中的每条在第一方向D1上延伸，并且位线BTL0至BTLn-1中的每条在与第一方向D1交叉的第二方向D2上延伸。
结合到多个存储器单元MC的字线WL0至WLm-1可被称为第一存储体阵列310a的行，并且结合到多个存储器单元MC的位线BTL0至BTLn-1可被称为第一存储体阵列310a的列。
图5是示出根据示例实施例的半导体存储器装置的示例的框图。
参照图5，半导体存储器装置200a可包括存储器单元阵列300a和列解码器271。
存储器单元阵列300a可包括多个存储器块MB1至MBk(其中，k是大于一的整数)，并且存储器块MB1至MBk中的每个包括结合到字线WL和位线BTL的存储器单元以及结合到字线WL和至少一条备用位线SBTL的备用单元。存储器块MB1至MBk共享字线WL而不共享位线BTL和备用位线SBTL。与存储器块MB1至MBk中的每个相关联的数据可通过对应的输入/输出垫(pad)而被输入/输出。
在图5中，为了简化说明，仅第一存储器块MB1被详细示出。存储器块MB2至MBk中的每个可以以与第一存储器块MB1相同或相似的方式被配置和/或实现。
列解码器271可基于写入命令或读取命令来选择存储器块MB1至MBk中的每个的列选择线CSL。每条列选择线CSL可通过开关SW1连接到多条位线BTL。列解码器271可基于写入命令或读取命令来选择性地选择存储器块MB1至MBk中的每个的备用列选择线SCSL而不是列选择线CSL。备用列选择线SCSL可通过开关SW2连接到备用位线SBTL。
第一存储器块MB1包括正常单元区域NCR和备用单元区域SCR。
图6示出图5的半导体存储器装置的第一存储器块的示例。
参照图6，第一存储器块MB1可包括正常单元区域NCR和备用单元区域SCR。正常单元区域NCR可包括在第一方向D1上延伸的多条字线WL1至WLp(p是大于二的自然数)、在与第一方向D1交叉的第二方向D2上延伸的多条位线BTL1至BTLq(q是大于二的自然数)、和设置在字线WL1至WLp与位线BTL1至BTLq之间的交叉点处的多个存储器单元MC。备用单元区域SCR可包括多条备用位线SBTL1至SBTLy(y是大于二的自然数)、字线WL1至WLm和设置在字线WL1至WLm与备用位线SBTL1至SBTLy之间的交叉点处的多个备用单元SMC。当存储器单元MC中的至少一个具有缺陷时，有缺陷的存储器单元可使用备用单元SMC而被修复。
图7是示出根据示例实施例的图3的刷新控制电路的示例的框图。
参照图7，刷新控制电路400可包括刷新控制逻辑410、刷新时钟生成器420、刷新计数器430和锤击刷新地址生成器440。
刷新控制逻辑410可被配置为响应于锤击事件检测信号HED来提供模式信号MS。另外，刷新控制逻辑410可被配置为响应于第一刷新控制信号IREF1和第二刷新控制信号IREF2中的一个来向锤击刷新地址生成器440提供锤击刷新信号HREF以控制锤击地址的输出时序。
刷新时钟生成器420可被配置为基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS来生成指示正常刷新操作的时序的刷新时钟信号RCK。刷新时钟生成器420可被配置为响应于接收到第一刷新控制信号IREF1或者在第二刷新控制信号IREF2的激活区间期间来生成刷新时钟信号RCK。
当来自存储器控制器30的命令CMD对应于自动刷新命令时，图3中的控制逻辑电路210可被配置为每当控制逻辑电路210接收自动刷新命令时将第一刷新控制信号IREF1施加到刷新控制电路400。当来自存储器控制器30的命令CMD对应于自刷新进入命令时，控制逻辑电路210可被配置为将第二刷新控制信号IREF2施加到刷新控制电路400，并且第二刷新控制信号IREF2从当控制逻辑电路210接收到自刷新进入命令时的时间点到当控制逻辑电路210接收到自刷新退出命令时的时间点被激活。
刷新计数器430可被配置为通过在刷新时钟信号RCK的时段执行计数操作来生成顺序地指定存储器单元行的计数器刷新地址CREF_ADDR，并且可被配置为将计数器刷新地址CREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。
锤击刷新地址生成器440可包括锤击地址(HADDR)存储装置450和映射器460。
锤击地址存储装置450可被配置为存储字锤击地址HADDR，并且可被配置为响应于锤击刷新信号HREF来将锤击地址HADDR输出到映射器460。映射器460可被配置为生成指定物理上与对应于锤击地址HADDR的存储器单元行邻近的一个或多个牺牲存储器单元行的一个或多个锤击刷新地址HREF_ADDR。
锤击刷新地址生成器440可被配置为将锤击刷新地址HREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。
图8是示出根据示例实施例的图3的时序/电压控制电路的示例的框图。
参照图8，时序/电压控制电路500可包括字线控制信号生成器510、位线控制信号生成器520和操作控制信号生成器530。
字线控制信号生成器510可被配置为基于与命令CMD对应的内部命令信号IACT、IWR和IRD以及解码的行地址DRA来生成包括第一字线控制信号PXi和第二字线控制信号PXiB的字线控制信号WCTL，以控制字线。另外，字线控制信号生成器510可被配置为将第一字线控制信号PXi和第二字线控制信号PXiB提供给存储器单元阵列310。
位线控制信号生成器520可被配置为响应于内部命令信号IACT和IPRE以及解码的列地址DCA来生成包括第一位线控制信号LANG和第二位线控制信号LAPG的位线控制信号BCTL，以控制选择的存储器单元的位线对的电压电平，并且可被配置为将第一位线控制信号LANG和第二位线控制信号LAPG提供给存储器单元阵列310。
操作控制信号生成器530可被配置为基于解码的列地址DCA和行块信息信号RBIN来生成包括与列选择线驱动器相关联的第一驱动控制信号CRDC、与局部感测放大器相关联的第二驱动控制信号LDC和与I/O感测放大器相关联的I/O感测使能信号IOSA_EN2的操作控制信号OCTL，可被配置为将第一驱动控制信号CRDC和第二驱动控制信号LDC提供给列解码器270。并且可被配置为将I/O感测使能信号IOSA_EN2提供给感测放大器单元285。
图9是示出根据一些示例实施例的图8的时序/电压控制电路的操作控制信号生成器的示例的框图。
参照图9，操作控制信号生成器530可包括行块信息解码器535、列选择线(CSL)决策逻辑540、第一(LSA延迟)决策逻辑550、第二(IOSA延迟)决策逻辑560和第一信号生成器570。
行块信息解码器535可接收行块信息信号RBIN，并且可被配置为对行块信息信号RBIN进行解码以输出解码的行块信号DRB。
CSL决策逻辑540可被配置为基于解码的行块信号DRB来生成用于控制列选择线驱动器的第一驱动控制信号。
第一决策逻辑550可被配置为基于解码的行块信号DRB来生成第二驱动控制信号LDC，以确定激活局部感测放大器的局部感测使能信号的激活区间，并且可被配置为将第二驱动控制信号LDC提供给图16中的第二信号生成器830。
第二决策逻辑560可被配置为基于解码的行块信号DRB来生成第三驱动控制信号IDC，以确定激活I/O感测放大器的I/O感测使能信号的激活区间，并且可被配置为将第三驱动控制信号IDC提供给第一信号生成器570。第一信号生成器570可被配置为基于第三驱动控制信号IDC来生成I/O感测使能信号IOSA_EN2。
图10A示出根据一些示例实施例的图3的半导体存储器装置的第一存储体阵列、第一行解码器、第一感测放大器、第一列解码器和时序/电压控制电路的示例。
参照图10A，在第一存储体阵列310a中，I个子阵列块SCB可设置在第一方向D1上，并且J个子阵列块SCB可设置在与第一方向D1垂直的第二方向D2上。I和J分别表示第一方向D1和第二方向D2上的子阵列块SCB的数量，并且是大于二的自然数。
在第一方向D1上设置在一行中的I个子阵列块SCB可被称为行块。多条位线、多条字线以及连接到位线和字线的多个存储器单元设置在每个子阵列块SCB中。
I+1个子字线驱动器区域SWB可设置在第一方向D1上的子阵列块SCB之间和第一方向D1上的每个子阵列块SCB的每侧上。子字线驱动器可设置在子字线驱动器区域SWB中。J+1个位线感测放大器区域BLSAB可设置在例如第二方向D2上的子阵列块SCB之间以及第二方向D2上的每个子阵列块SCB的上面和下面。被配置为感测存储在存储器单元中的数据的位线感测放大器可设置在位线感测放大器区域BLSAB中。
多个子字线驱动器可设置在每个子字线驱动器区域SWB中。一个子字线驱动器区域SWB可与在第一方向D1上与该子字线驱动器区域SWB邻近的两个子阵列块SCB相关联。
多个结合区域CONJ可与子字线驱动器区域SWB和位线感测放大器区域BLSAB邻近设置。电压生成器可设置在每个结合区域CONJ中。
第一感测放大器285a可相对于第一存储体阵列310a设置在第一方向D1上，并且第一感测放大器285a可包括I个I/O感测放大器IOSA 286a、286b、……、286i和I个驱动器DRV287a、287b、……、287i。I个I/O感测放大器IOSA 286a、286b、……、286i中的每个和I个驱动器DRV 287a、287b、……、287i中的每个可连接到全局I/O线GIO和GIOB。
时序/电压控制电路500可被配置为控制I个I/O感测放大器IOSA 286a、286b、……、286i和I个驱动器DRV 287a、287b、……、287i。时序/电压控制电路500可被配置为在读取操作中将I/O感测使能信号IOSA_EN2提供给I/O感测放大器IOSA 286a、286b、……、286i，并且可被配置为将驱动信号PDT提供给I个驱动器DRV 287a、287b、……、287i。
第一行解码器260a可包括行块信息电路700，并且行块信息电路700可包括在第二方向D2上与多个行块对应的多个行块熔丝电路RBFC1 701至RBFCJ 70J。行块熔丝电路701至70J可被配置为响应于行地址SRA的行块标识位来将行块信息信号RBIN输出到时序/电压控制电路500。
基于行块信息信号RBIN，时序/电压控制电路500可被配置为将第一驱动控制信号CRDC和第二驱动控制信号LDC提供给第一列解码器270a，并且可被配置为向第一列解码器270a提供与每个子阵列块SCB中的至少一个有缺陷的存储器单元相关联的修复信息RPIN。
第一列解码器270a可包括多个子列解码器SCD1 851、SCD2、……、SCDI85I和多个修复电路801至80I。子列解码器851至85I中的每个可连接到存储器块中的对应的存储器块，并且多个修复电路801至80I可对应于多个子列解码器851至85I。修复电路801至80I中的每个可被配置为响应于列地址COL_ADDR和修复信息RPIN来选择性地激活修复信号CREN，以将修复信号CREN提供给子列解码器851至85I中的对应的子列解码器。子列解码器851至85I中的每个可被配置为响应于修复信号CREN来选择列选择线CSL或备用列选择线SCSL。当修复信号CREN被去激活时，子列解码器851至85I中的每个可被配置为选择列选择线CSL。当修复信号CREN被激活时，子列解码器851至85I中的每个可被配置为选择备用列选择线SCSL。子修复电路801至80I中的每个可被配置为将局部感测使能信号PLSAEN2提供给对应的子阵列块SCB。
第一存储体阵列310a中的部分390将在下面参照图11被描述。
图10B和图10C分别示出第一存储体阵列中的子阵列块由一个或多个行块标识位划分为行块。
在图10B和图10C中，假设图10A中的I和J是8。
参照图10B，子阵列块SCB可通过行地址SRA的较高行块标识位在第二方向D2上被划分为第一行块RBLK11和第二行块RBLK12。
参照图10C，子阵列块SCB可通过行地址SRA的较高两个行块标识位在第二方向D2上被划分为第一行块RBLK21、第二行块RBLK22、第三行块RBLK23和第四行块RBLK24。
例如，当行地址SRA的较高三位被用作行块标识位时，子阵列块SCB可在第二方向D2上被划分为第一行块至第八行块。
第一行解码器260a可被配置为使用行块信息信号RBIN向时序/电压控制电路500提供关于包括目标存储器单元的行块的信息。
图11示出根据一些示例实施例的图10A中的第一存储体阵列的一部分。
参照图10A和图11，子阵列块SCBa和SCBb、位线感测放大器区域BLSAB、四个子字线驱动器区域SWBa1、SWBa2、SWBb1和SWBb2以及两个结合区域CONJ设置在第一存储体阵列310a的部分390中。
子阵列块SCBa可包括在第一方向D1上延伸的多条字线WL0至WL3和在第二方向D2上延伸的多条位线BTL0至BTL3。子阵列块SCBa可包括设置在字线WL0至WL3和位线BTL0至BTL3的交叉点处的多个存储器单元MC。子阵列块SCBb可包括在第一方向D1上延伸的多条字线WL4至WL7和在第二方向D2上延伸的多条位线BTL0至BTL3。子阵列块SCBb可包括设置在字线WL4至WL7和位线BTL0至BTL3的交叉点处的多个存储器单元MC。
参照图11，子字线驱动器区域SWBa1和SWBa2可包括分别被配置为驱动字线WL0至WL3的多个子字线驱动器(SWD)631、632、633和634。子字线驱动器区域SWBb1和SWBb2可包括分别被配置为驱动字线WL4至WL7的多个子字线驱动器641、642、643和644。子字线驱动器631可被配置为响应于第一字线控制信号PXi和第二字线控制信号PXiB来控制字线WL1的电压电平。在一个示例中，子字线驱动器631可被配置为接收附加信号NEWiB。多个子字线驱动器632、633、634、641、642、643和644中的每个可被配置为响应于第一字线控制信号PXi和第二字线控制信号PXiB来控制对应字线的电压电平。
位线感测放大器区域BLSAB可包括结合到子阵列块SCBb中的位线BTL0和子阵列块SCBa中的位线BTL1的位线感测放大器BLSA650，以及局部感测放大器LSA电路680。位线感测放大器650可被配置为感测和放大位线BTL0与BTL1之间的电压差，以将放大的电压差提供给局部I/O线对LIO1和LIOB1。
局部感测放大器电路680可被配置为控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的电连接。
如图11中所示，结合区域CONJ可与位线感测放大器区域BLSAB以及子字线驱动器区域SWBa1、SWBb1、SWBa2和SWBb2邻近的设置。电压生成器(VG)610和620可设置在结合区域CONJ中。
图12是示出根据示例实施例的图11的位线感测放大器的电路图。
参照图12，位线感测放大器(BLSA)650结合到存储器单元阵列310中的存储器单元660和670中的每个的位线BTL1和BTLB1。存储器单元660可对应于位于位线BTL1和字线WL1的交叉点处的子阵列块SCB的存储器单元MC，并且存储器单元670可对应于位于位线BTLB1和字线WL2的交叉点处的子阵列块SCB的存储器单元MC。在一个示例中，存储器单元660可包括晶体管CT11和电容器CC11，存储器单元670可包括晶体管CT21和电容器CC21。图12中示出的位线感测放大器650包括N型感测放大器651、P型感测放大器652、预充电电路653、列选择开关654a和654b、N型感测放大器(NSA)驱动器655以及P型感测放大器(PSA)驱动器656。
N型感测放大器651在感测操作期间将位线(或位线对)BTL1和BTLB1中的低电平位线放电到低电平。N型感测放大器651包括两个NMOS晶体管NM1和NM2。NMOS晶体管NM1的栅极连接到位线(第二位线)BTLB1，并且NMOS晶体管NM1的漏极连接到位线(第一位线)BTL1，并且NMOS晶体管NM1的源极连接到感测使能线LAB。NMOS晶体管NM2具有连接到位线BTL1的栅极、连接到感测使能线LAB的漏极、和连接到位线BTLB1的源极。N型感测放大器651将低电平位线连接到感测使能线LAB。感测使能线LAB连接到地电压VSS。
P型感测放大器652在感测操作期间用电源电压VDD电平对位线BTL1和BTLB1中的高电压位线进行充电。P型感测放大器652包括两个PMOS晶体管PM1和PM2。PMOS晶体管PM1具有连接到位线BTLB1的栅极、连接到位线BTL1的源极和连接到感测使能线LA的漏极。PMOS晶体管PM2具有连接到位线BTL1的栅极、连接到感测使能线LA的源极、和连接到位线BTLB1的漏极。
P型感测放大器652用提供给感测使能线LA的电源电压VDD对位线BTL1和BTLB1中的高电压位线进行充电。
PSA驱动器656将充电电压VDD提供给感测使能线LA。因此，因为晶体管PM2的栅极结合到具有通过电荷共享而增大的电压的位线BTL1，所以晶体管PM2被截止。
预充电电路653在感测操作中响应于控制信号PEQ而用半电压VDD/2对位线BTL1和BTLB1进行预充电。当控制信号PEQ被激活时，预充电电路653将位线预充电电压VBL供应到位线BTL1和BTLB1。位线预充电电压VBL可以是半电压VDD/2。位线BTL1和BTLB1连接，使得位线BTL1和BTLB1的电压被均衡。如果位线BTL1和BTLB1由预充电电压VBL充电，则控制信号PEQ被去激活。预充电电路653包括NMOS晶体管N3、N4和N5。
列选择开关654a和654b响应于列选择信号CSL来将由N型感测放大器651和P型感测放大器652感测到的数据提供给局部I/O线LIO1和LIOB1。列选择开关654a和654b被接通，使得感测到的数据被传送到局部I/O线LIO1和LIOB1。例如，在读取操作中，当N型感测放大器651和P型感测放大器652的感测电平稳定时，列选择信号CSL被激活。然后列选择开关654a和654b被接通，使得感测到的数据被传送到局部I/O线对LIO1和LIOB1。当位线BTL1和BTLB1的电荷与局部I/O线LIO1和LIOB1共享时，位线BTL1和BTLB1的电压变化。列选择开关654a和654b分别包括NMOS晶体管N6和N7。
NSA驱动器655将驱动信号提供给N型感测放大器651的感测使能线LAB。基于控制信号LANG，NSA驱动器655将感测使能线LAB接地。NSA驱动器655包括地晶体管N1以控制感测使能线LAB的电压。PSA驱动器656将充电电压VDD提供给P型感测放大器652的感测使能线LA。PSA驱动器656包括PMOS晶体管P1以控制感测使能线LA的电压。控制信号LAPG和LANG彼此互补。
图13示出根据示例实施例的图11的局部感测放大器电路。
参照图13，局部感测放大器电路680可包括局部感测放大器685和局部I/O线控制器690。
局部感测放大器685可响应于局部感测使能信号PLSAEN2来放大局部I/O线对LIO1与LIOB1之间的电压差，以将放大后的电压差提供给全局I/O线对GIO1和GIOB1。局部I/O线控制器690包括第一至第四NMOS晶体管691、692、693和694，并且响应于第一连接控制信号PMUXON1和第二连接控制信号PMUXON2来控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
例如，当局部感测使能信号PLSAEN2、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每个处于低电平时，局部感测放大器685被禁用并且局部I/O线控制器690切断局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
例如，当局部感测使能信号PLSAEN2、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每个处于高电平时，局部感测放大器685被启用并且局部I/O线控制器690设置局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
图14是示出根据示例实施例的图10A的行块熔丝电路的第一行块熔丝电路的框图。
行块熔丝电路702至70J的每个配置可基本相同或类似于第一行块熔丝电路701的配置。
参照图14，第一行块熔丝电路701可包括预解码器705、行块信息存储表710、行块比较器(例如，行块地址比较器)725和信号生成器730。
预解码器705被配置为对行地址SRA进行解码，以将解码的行地址DRA提供给对应的子字线驱动器。对应的子字线驱动器可响应于解码的行地址DRA来激活与解码的行地址DRA对应的字线。
行块信息存储表710可被配置为存储与包括至少一个有缺陷单元的有缺陷行块相关联的有缺陷行块地址FBRB。
行块信息存储表710可被配置为将有缺陷行块地址FBRB提供给行块地址比较器725，并且行块比较器725可被配置为将行块标识位BRB与有缺陷行块地址FBRB进行比较，以向信号生成器730提供指示行块标识位与有缺陷行块地址FBRB的比较结果的行块匹配信号RBMTH。当行地址SRA包括t位时，行地址SRA的高r位可对应于行块标识位BRB。
信号生成器730可响应于行块匹配信号RBMTH来将行块信息信号RBIN提供给时序/电压控制电路500。行块信息信号RBIN可包括对应行块在第二方向上的距离信息和指示对应行块包括至少一个有缺陷单元的修复信息。
图15示出图14中的行地址的示例。
在图15中，假设行地址SRA包括16个位A0至A15。
参照图15，行地址SRA的高3位A15至A13可被指定为行块标识位BRB。在这种情况下，图10A中的子阵列块SCB可被划分为设置在第二方向D2上的八个行块。
图16是示出根据示例实施例的图10A中的修复电路的第一修复电路的框图。
修复电路802至80J的每个配置可基本相同或类似于第一修复电路801的配置。
参照图16，第一修复电路801可包括故障地址存储表810、列地址比较器815、熔丝电路820、第二信号生成器830和修复信号生成器840。
故障地址存储表810可被配置为存储与对应行块的有缺陷单元的列地址信息相关联的故障列地址信息FCAI。列地址比较器815可被配置为将列地址COL_ADDR与故障列地址信息FCAI进行比较，以将列匹配信号CMTH输出到熔丝电路820和修复信号生成器840。
熔丝电路820包括多个熔丝组821、822和823。熔丝组821、822和823可对应于构成对应行块的子阵列块。多个熔丝组821、822和823中的每个可包括第一区域821a和第二区域821b。第一区域821a可被配置为在备用位线上存储备用位线信息SBI以修复对应行块中的每个子阵列块中的一个或多个有缺陷单元，并且第二区域821b可存储与对应子阵列块的备用位线的可用性(不同子阵列块中的备用位线的可用性)相关联的主熔丝位MFB。熔丝电路820可被配置为响应于列匹配信号CMTH来将备用位线信息SBI和主熔丝位MFB提供给第二信号生成器830，并且可被配置为将主熔丝位MFB提供给修复信号生成器840。
第二信号生成器830可被配置为基于第二驱动控制信号LDC、备用位线信息SBI和主熔丝位MFB来生成用于激活对应的局部感测放大器的局部感测使能信号PLSAEN2。
修复信号生成器840可被配置为基于列匹配信号CMTH、主熔丝位MFB和修复信息RPIN来选择性地激活修复信号CREN。例如，当列匹配信号CMTH指示列地址CADDR不匹配故障列地址信息FCAI时，修复信号生成器840以低电平将修复信号CREN去激活。当修复信号CREN被去激活时，图10A中的第一子列解码器851可激活列选择线CSL。
例如，当列匹配信号CMTH指示列地址CADDR匹配故障列地址信息FCAI并且主熔丝位MFB具有指示对应子阵列块中的备用位线可用的低电平时，修复信号生成器840以高电平激活修复信号CREN。在这种情况下，图10A中的第一子列解码器851选择备用列选择线SCSL，并且对应行块中的备用位线可通过备用列选择线SCSL而被选择。
图17是示出根据示例实施例的图10A的子列解码器的第一子列解码器的框图。
子列解码器852至85J的每个配置可基本相同或类似于第一子列解码器851的配置。
参照图17，第一子列解码器851可包括列选择线(CSL)驱动器860和备用列选择线(SCSL)驱动器890。
列选择线驱动器860可被配置为响应于解码的列地址DCA和第一驱动控制信号CRDC来选择列选择线CSL中的一条。列选择线驱动器860可被配置为基于第一驱动控制信号CRDC的位来调整驱动选择的列选择线的电压电平或与驱动选择的列选择线相关联的电流驱动能力。
备用列选择线驱动器890可被配置为响应于修复信号CREN和第一驱动控制信号CRDC来选择备用列选择线SCSL，并且可被配置为基于第一驱动控制信号CRDC的位来调整驱动选择的备用列选择线的电压电平或与驱动选择的备用列选择线相关联的电流驱动能力。
图18和图19是分别示出根据示例实施例的图17中的列选择线驱动器的示例的电路图。
在图18和图19中，假设子阵列块如图10C中所示在第二方向D2上被划分为第一行块RBLK21、第二行块RBLK22、第三行块RBLK23和第四行块RBLK24，第一存储器单元设置在第一行块RBLK21中，第二存储器单元设置在第二行块RBLK22中，第三存储器块设置在第三行块RBLK23和第四行块RBLK24中的一个中，并且第一存储器单元至第三存储器单元连接到第一位线。第一存储器单元在第二方向上相对于参考位置的距离相对短，第二存储器单元在第二方向上相对于参考位置的距离相对短，并且第三存储器单元在第二方向上相对于参考位置的距离大于第二存储器单元在第二方向上相对于参考位置的距离。
参照图18，列选择线驱动器860a可包括第一电源开关PS1、第二电源开关PS2、p沟道金属氧化物半导体(PMOS)晶体管861和n沟道金属氧化物半导体(NMOS)晶体管862。
第一电源开关PS1可包括结合到第一电源电压VDD的源极、被配置为接收第一驱动控制信号CRDC的第一位CRDC1的栅极、和结合到第一节点N11的漏极。第二电源开关PS2可包括结合到比第一电源电压VDD1大的第二电源电压VDD2的源极、被配置为接收第一驱动控制信号CRDC的第二位CRDC2的栅极、和结合到第一节点N11的漏极。
PMOS晶体管861可包括结合到第一节点N11的源极、被配置为接收基于列地址COL_ADDR生成的解码的列地址DCA的栅极、和结合到第二节点N12的漏极。NMOS晶体管862可包括结合到第二节点N12的漏极、被配置为接收解码的列地址DCA的栅极、和结合到地电压VSS的源极。PMOS晶体管861和NMOS晶体管862可构成反相器，并且列选择线驱动器860a可被配置为用第二节点N12的电压来驱动列选择线CSL。
响应于第一存储器单元通过解码的列地址DCA和行地址SRA正被访问，时序/电压控制电路500可通过使用第一驱动控制信号CRDC接通第一电源开关PS1并断开第二电源开关PS2基于第一电源电压VDD1的电平来驱动列选择线CSL。响应于第二存储器单元通过解码的列地址DCA和行地址SRA正被访问，时序/电压控制电路500可通过使用第一驱动控制信号CRDC断开第一电源开关PS1并接通第二电源开关PS2基于第二电源电压VDD2的电平来驱动列选择线CSL。
响应于第三存储器单元通过解码的列地址DCA和行地址SRA正被访问，时序/电压控制电路500可通过使用第一驱动控制信号CRDC接通第一电源开关PS1并接通第二电源开关PS2基于第一电源电压VDD1的电平和第二电源电压VDD2的电平来驱动列选择线CSL。
参照图19，列选择线驱动器860b可包括第一与(AND)门871、第二与门872、第三与门873、第一PMOS晶体管874、第二PMOS晶体管875、第三PMOS晶体管876和NMOS晶体管877。
第一与门871可被配置为对第一驱动控制信号CRDC的第一位CRDC1和解码的列地址DCA执行与运算。第二与门872可被配置为对第一驱动控制信号CRDC的第二位CRDC2和解码的列地址DCA执行与运算。第三与门873可被配置为对第一驱动控制信号CRDC的第三位CRDC3和解码的列地址DCA执行与运算。
第一至第三PMOS晶体管874、875和876可并联连接在电源电压VDD与第一节点N21之间。第一PMOS晶体管874可包括结合到电源电压VDD的源极、被配置为接收第一与门871的输出的栅极、和结合到第一节点N21的漏极。第二PMOS晶体管875可包括结合到电源电压VDD的源极、被配置为接收第二与门872的输出的栅极、和结合到第一节点N21的漏极。第三PMOS晶体管876可包括结合到电源电压VDD的源极、被配置为接收第三与门873的输出的栅极、和结合到第一节点N21的漏极。
第一至第三PMOS晶体管874、875和876的每个大小可相同，并且第一至第三PMOS晶体管874、875和876中的每个可具有相同的电流驱动能力。
NMOS晶体管877可包括结合到第一节点N21的漏极、被配置为接收解码的列地址DCA的栅极、和结合到地电压VSS的源极。列选择线驱动器860b可被配置为用第一节点N21的电压来驱动列选择线CSL。
响应于第一存储器单元通过解码的列地址DCA和行地址SRA正被访问，时序/电压控制电路500可通过使用第一驱动控制信号CRDC导通第一PMOS晶体管874并截止第二PMOS晶体管875和第三PMOS晶体管876基于第一PMOS晶体管874的电流驱动能力来驱动列选择线CSL。响应于第二存储器单元通过解码的列地址DCA和行地址SRA正被访问，时序/电压控制电路500可通过使用第一驱动控制信号CRDC导通第一PMOS晶体管874和第二PMOS晶体管875并截止第三PMOS晶体管876基于第一PMOS晶体管874和第二PMOS晶体管875的电流驱动能力来驱动列选择线CSL。
响应于第三存储器单元通过解码的列地址DCA和行地址SRA正被访问，时序/电压控制电路500可通过使用第一驱动控制信号CRDC导通第一PMOS晶体管874、第二PMOS晶体管875和第三PMOS晶体管876基于第一PMOS晶体管874、第二PMOS晶体管875和第三PMOS晶体管876的电流驱动能力来驱动列选择线CSL。
图20是示出根据示例实施例的图9中的第一信号生成器的框图。
参照图20，第一信号生成器570可包括去激活区间调整逻辑571和与门573。
去激活区间调整逻辑571可被配置为基于第三驱动控制信号IDC来生成去激活区间信号IOSA_DIS，以调整I/O感测使能信号IOSA_EN2的去激活区间。与门573可被配置为对去激活区间信号IOSA_DIS和具有固定激活区间的第一I/O感测使能信号IOSA_EN1执行与运算，以输出I/O感测使能信号IOSA_EN2。
去激活区间调整逻辑571可被配置为基于第三驱动控制信号IDC来调整第一I/O感测使能信号IOSA_EN1的激活区间与I/O感测使能信号IOSA_EN2的激活区间之间的差DINT1，并且可随着在第二方向D2上距参考位置的距离增大而减小差DINT1。图9中的第二决策逻辑560可生成第三驱动控制信号IDC，使得与访问第一存储器单元相关联的I/O感测使能信号的第一激活区间小于与访问第二存储器单元相关联的I/O感测使能信号的第二激活区间。第一I/O感测使能信号IOSA_EN1的激活区间可基于与在第二方向上距参考位置的距离最大的行块相关联的I/O感测放大器而被确定。
图21是示出根据示例实施例的图16中的第二信号生成器的框图。
参照图21，第二信号生成器830可包括去激活区间调整逻辑831和与门833。
去激活区间调整逻辑831可被配置为基于第二驱动控制信号LDC来生成去激活区间信号PLSADIS，以调整局部感测使能信号PLSAEN2的去激活区间。与门833可被配置为对去激活区间信号PLSADIS和具有固定的激活区间的第一局部感测使能信号PLSAEN1执行与运算，以输出局部感测使能信号PLSAEN2。
去激活区间调整逻辑831可被配置为基于第二驱动控制信号LDC来调整第一局部感测使能信号PLSAEN1的激活区间与局部感测使能信号PLSAEN2的激活区间之间的差DINT2，并且可随着在第二方向D2上距参考位置的距离增大而减小差DINT2。图9中的第一决策逻辑550可生成第二驱动控制信号LDC，使得与访问第一存储器单元相关联的局部感测使能信号PLSAEN2的第一激活区间小于与访问第二存储器单元相关联的局部感测使能信号PLSAEN2的第二激活区间。第一局部感测使能信号PLSAEN1的激活区间可基于与在第二方向上距参考位置的距离最大的行块相关联的局部感测放大器而被确定。
图22示出根据示例实施例的半导体存储器装置的一部分。
参照图22，半导体存储器装置200b可包括存储器单元610、局部感测放大器685和I/O感测放大器286a。
存储器单元610的位线BTL可通过晶体管611和局部I/O线对LIO连接到局部感测放大器685，并且局部感测放大器685可通过全局I/O线对GIO连接到I/O感测放大器286a。
如参照图18至图21所描述的，图10A中的时序/电压控制电路500可被配置为基于行块信息信号RBIN来根据包括存储器单元610的行块的距离调整驱动列选择线CSL<0>的电压的电平、激活局部感测放大器685的局部感测使能信号PLSAEN2的激活区间和激活I/O感测放大器286a的I/O感测使能信号IOSA_EN2的激活区间。
I/O感测放大器286a可被配置为感测全局I/O线对GIO的电压差并输出数据位DB1。
图23示出时序/电压控制电路调整驱动列选择线的电压的电平。
在图23中，参考标号741指示驱动第一存储器单元的列选择线CSL的电压的电平，参考标号742指示驱动未被调整的第二存储器单元的列选择线CSL的电压的电平，参考标号743指示驱动被调整的第二存储器单元的列选择线CSL的电压的电平。
参照图23，当时序/电压控制电路500如参照图18所描述的控制列选择线驱动器860a，使得与选择第二存储器单元相关联的列选择线CSL的电压电平大于与选择第一存储器单元相关联的列选择线CSL的电压电平时，时序/电压控制电路500可通过针对第二存储器单元减小读取操作中的RC负载来减小读取操作中的电流消耗。
图24示出时序/电压控制电路调整与驱动列选择线相关联的电流驱动能力(驱动强度)。
在图24中，参考标号751指示第一存储器单元的列选择线CSL的驱动电压，参考标号752指示未被调整的第二存储器单元的列选择线CSL的驱动电压的电流驱动能力，参考标号753指示被调整的第二存储器单元的列选择线CSL的驱动电压的电流驱动能力。
参照图24，当时序/电压控制电路500如参照图19所描述的控制列选择线驱动器860b，使得与“和选择第二存储器单元相关联的列选择线CSL”相关联的电流驱动能力(驱动强度)大于与“和选择第一存储器单元相关联的列选择线CSL”相关联的电流驱动能力时，时序/电压控制电路500可减小读取操作中的电流消耗。
图25示出时序/电压控制电路调整局部感测使能信号的激活区间和I/O感测使能信号的激活区间。
在图25中，参考标号761指示在访问第二存储器单元时的局部感测使能信号PLSAEN，参考标号762指示在访问第一存储器单元时的局部感测使能信号PLSAEN，参考标号771指示在访问第二存储器单元时的全局I/O线对GIO/GIOB的电压差，参考标号772指示在访问第一存储器单元时的全局I/O线对GIO/GIOB的电压差，参考标号781指示在访问第二存储器单元时的I/O感测使能信号IOSA_EN，参考标号782指示在访问第一存储器单元时的I/O感测使能信号IOSA_EN。
参照图25，当时序/电压控制电路500如参照图20和图21所描述的生成局部感测使能信号PLSAEN和I/O感测使能信号IOSA_EN，使得在访问第二存储器单元时的局部感测使能信号PLSAEN和I/O感测使能信号IOSA_EN的每个激活区间小于在访问第一存储器单元时的局部感测使能信号PLSAEN和I/O感测使能信号IOSA_EN的每个激活区间时，在访问第一存储器单元时的全局I/O线对GIO/GIOB的电压差小于在访问第二存储器单元时的全局I/O线对GIO/GIOB的电压差。时序/电压控制电路500可通过减小局部感测放大器和I/O感测放大器的操作区间来减小由于局部感测放大器和I/O感测放大器的驱动电流和泄漏电流导致的电流消耗。
图26示出根据示例实施例的根据目标行块在第二方向上相对于半导体存储器装置中的参考位置的距离的各种参数。
在图26中，假设I/O感测使能信号IOSA_EN2的激活区间和全局I/O线对的电压差dGIO根据目标行块在第二方向上距参考位置的距离而相同。
参照图26，当列选择线CSL的驱动电压和I/O感测使能信号IOSA_EN2的激活区间根据目标行块在第二方向上距参考位置的距离以不同的斜率增大时，与访问第一存储器单元相关联的电流消耗791可比与访问第二存储器单元相关联的电流消耗792减小得更多。
图27是示出根据示例实施例的图3的半导体存储器装置中的ECC引擎的示例的框图。
参照图27，ECC引擎350可包括ECC编码器360、ECC解码器380和(ECC)存储器365。存储器365可被配置为存储ECC 370。ECC 370可以是单纠错(SEC)码或单纠错/双检错(SECDED)码。
ECC编码器360可从数据I/O缓冲器320接收将被存储在第一存储体阵列310a的正常单元阵列NCA中的数据DTA，并且被配置为使用ECC 370来生成与数据DTA相关联的奇偶校验数据PRT。奇偶校验数据PRT可被存储在第一存储体阵列310a的冗余单元区域RCA中。
ECC解码器380可被配置为基于使用ECC 370从第一存储体阵列310a读取的读取数据RMD和奇偶校验数据PRT来对读取数据RMD执行ECC解码操作。当读取数据RMD包括作为ECC解码的结果的错误位时，ECC解码器380可被配置为纠正读取数据RMD中的错误位，并且可将纠正后的数据C_DTA提供给数据I/O缓冲器320。
图28示出可在图1的存储器***中使用的示例命令。
图28示出表示激活命令ACT、写入命令WR和读取命令RD的芯片选择信号CS_n和第一命令地址信号CA0至第十四命令地址信号CA13的组合。
在图28中，在半导体存储器装置200用包括多个存储器裸片的堆叠式存储器装置实现时，H指示逻辑高电平，L指示逻辑低电平，V指示与逻辑高电平H和逻辑低电平L中的一个对应的有效逻辑电平，R0至R17指示行地址的位，BA0至BA1指示存储体地址的位，BG0至BG2指示存储体组地址的位，CID0至CID3指示存储器裸片(或存储器芯片)的裸片标识符。另外，在图28中，C2至C10指示列地址的位，BL指示突发长度标志。
参照图28，激活命令ACT、写入命令WR和读取命令RD可在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H和逻辑低电平L期间)被传送。激活命令ACT可包括存储体地址位BA0和BA1以及行地址位R0至R17。
图29是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
参照图3至图26和图29，半导体存储器装置200接收激活命令和伴随激活命令的访问地址(操作S100)。半导体存储器装置200可包括存储器单元阵列310。存储器单元阵列310可包括多个存储体阵列，并且多个存储体阵列中的每个可包括结合到字线和位线的多个易失性存储器单元。多个存储体阵列中的每个可通过与行地址的位的一部分对应的行块标识位被划分为多个行块，并且多个行块中的每个可包括在第一方向上布置的多个子阵列块。
通过字线结合到存储器单元阵列310的行解码器260基于访问地址来生成指示包括目标存储器单元的目标行块的行块信息信号RBIN(操作S200)。
时序/电压控制电路500可基于指示在与第一方向交叉的第二方向上从列解码器270到目标行块的距离的行块信息信号RBIN来调整对目标存储器单元进行的存储器操作的操作区间和操作电压中的至少一个(操作S300)。
行解码器260基于访问地址中的行地址来激活结合到多个易失性存储器单元之中的第一存储器单元的第一字线，基于行地址来激活结合到多个易失性存储器单元之中的第二存储器单元的第二字线，并且列解码器270基于列地址通过第一位线来访问第一存储器单元和第二存储器单元。时序/电压控制电路500控制列解码器270，使得操作电压的电平或操作电压的驱动强度基于在第二方向上距参考位置(例如，列解码器270位置)的距离的增大而增大，并且操作区间基于在第二方向上距参考位置(例如，列解码器270位置)的距离的增大而减小。
图30是示出根据示例实施例的半导体存储器装置的框图。
参照图30，半导体存储器装置900可包括被配置为在堆叠式芯片结构中提供软错误分析和纠正功能的至少一个缓冲器裸片910和多个存储器裸片(例如，第一裸片920-1至第S裸片920-s)(s是等于或大于三的自然数)。
多个存储器裸片920-1至920-s堆叠在缓冲器裸片910上，并且通过多个贯穿硅过孔(TSV，也称为，硅通孔)线来传递数据。
存储器裸片920-1至920-s中的至少一个可包括用于存储数据的单元核921、被配置为基于将被发送到至少一个缓冲器裸片910的传输数据来生成传输奇偶校验位(即，传输奇偶校验数据)的单元核ECC引擎923、和时序/电压控制电路(TCC)925。单元核921可包括具有DRAM单元结构的多个存储器单元。单元核921可通过与行地址的位的一部分对应的一个或多个行块标识位被划分为多个行块，并且多个行块中的每个包括在第一方向上布置的多个子阵列块。
时序/电压控制电路925可采用图9中的操作控制信号生成器530。时序/电压控制电路925可基于指示包括目标存储器单元的目标存储器块在第二方向上距列解码器的距离的行块信息信号来调整对目标存储器单元进行的存储器操作的操作区间和操作电压中的至少一个，因此可减少电流消耗并且可相对于在第二方向上具有不同距离的存储器单元来获得类似的读取操作特性。
缓冲器裸片910可包括过孔ECC引擎912，过孔ECC引擎912被配置为在传输错误从通过TSV线接收的传输数据被检测到时使用传输奇偶校验位来纠正传输错误的过孔ECC引擎912，并生成错误纠正后的数据。
缓冲器裸片910还可包括数据I/O缓冲器914。数据I/O缓冲器914可通过从过孔ECC引擎912对数据DTA进行采样来生成数据信号DQ，并且可在外部输出数据信号DQ。
半导体存储器装置900可以是被配置为通过TSV线传递数据和控制信号的堆叠芯片型存储器装置或堆叠式存储器装置。TSV线也可被称为“贯穿电极”。
单元核ECC引擎923可被配置为在传输数据被发送之前对从存储器裸片920-s输出的数据执行错误纠正。
形成在一个存储器裸片920-s处的数据TSV线组932可包括129个TSV线L1和L2至Lv，并且奇偶校验TSV线组934可包括9个TSV线L10至Lw。数据TSV线组932的TSV线L1和L2至Lv以及奇偶校验TSV线组934的奇偶TSV线L10至Lw可连接到对应地形成在存储器裸片920-1至920-s之中的微凸块MCB。
半导体存储器装置900可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片910可通过数据总线B10与存储器控制器连接。
根据示例实施例，如图30中所示，单元核ECC引擎923可被包括在存储器裸片中，过孔ECC引擎912可被包括在缓冲器裸片中。因此，可检测并纠正软数据故障。软数据故障可包括由于在数据通过TSV线被传输时导致的噪声而生成的传输错误。
图31是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。
参照图31，半导体封装件1000可包括一个或多个堆叠式存储器装置1010和图形处理器(GPU)1020。
堆叠式存储器装置1010和GPU 1020可被安装在内插器1030上，并且其上安装有堆叠式存储器装置1010和GPU 1020的内插器可被安装在安装有焊球1050的封装基底1040上。GPU 1020可对应于可执行存储器控制功能的半导体装置，例如，GPU 1020可被实现为应用处理器(AP)。GPU 1020可包括具有调度器的存储器控制器。
堆叠式存储器装置1010可以以各种形式实现，并且堆叠式存储器装置1010可以是其中多个层被堆叠的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置1010可包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每个包括单元核和时序/电压控制电路。
多个堆叠式存储器装置1010可被安装在内插器1030上，并且GPU 1020可与多个堆叠式存储器装置1010通信。例如，堆叠式存储器装置1010和GPU1020中的每个可包括物理区域，并且通信可通过物理区域在堆叠式存储器装置1010和GPU 1020之间被执行。同时，当堆叠式存储器装置1010包括直接访问区域时，测试信号可通过安装在封装基底1040下面的导电装置(例如，焊球1050)和直接访问区域而被提供到堆叠式存储器装置1010中。
本公开的方面可被应用于使用采用易失性存储器单元的半导体存储器装置的***。例如，本发明构思的方面可被应用于使用半导体存储器装置作为工作存储器的***(诸如，智能电话、导航***、笔记本计算机、台式计算机和游戏机)。
前述是示例实施例的说明，并且不应被解释为对示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在实质上不脱离本公开的新颖性教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有这样的修改意在被包括在如权利要求中定义的本公开的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储体阵列，所述多个存储体阵列中的每个包括结合到字线和位线的作为易失性存储器单元的多个存储器单元，其中，所述多个存储体阵列中的每个通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的多个子阵列块，行地址包括所述一个或多个行块标识位；
行解码器，被配置为响应于行地址来激活结合到所述多个存储器单元之中的第一存储器单元的第一字线并且被配置为响应于行地址来激活结合到所述多个存储器单元之中的第二存储器单元的第二字线，行解码器还被配置为输出指示包括第一存储器单元的第一行块和包括第二存储器单元的第二行块的行块信息信号；
列解码器，被配置为基于列地址通过第一位线来访问第一存储器单元和第二存储器单元；以及
时序/电压控制电路，被配置为接收行块信息信号，并且被配置为控制列解码器以基于行块信息信号根据在与第一方向交叉的第二方向上从列解码器到第一行块和第二行块的距离，来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。
2.根据权利要求1所述的半导体存储器装置，其中，时序/电压控制电路还被配置为控制列解码器，使得操作电压的电平或操作电压的电流驱动强度基于第二方向上的所述距离的增大而被增大，并且操作区间基于第二方向上的所述距离的增大而被减小。
3.根据权利要求2所述的半导体存储器装置，还包括：
第一位线感测放大器，连接到第一存储器单元；
第二位线感测放大器，连接到第二存储器单元；
第一局部感测放大器电路，通过第一局部输入/输出线对连接到第一位线感测放大器；
第二局部感测放大器电路，通过第二局部输入/输出线对连接到第二位线感测放大器；以及
输入/输出感测放大器，通过全局输入/输出线对连接到第一局部感测放大器和第二局部感测放大器，
其中，第一存储器单元在第二方向上距参考位置的距离是基线距离，并且
其中，第二存储器单元在第二方向上距参考位置的距离与基线距离相比相对长。
4.根据权利要求3所述的半导体存储器装置，其中，列解码器包括列选择线驱动器，列选择线驱动器被配置为驱动结合到第一位线感测放大器和第二位线感测放大器的列选择线，并且
其中，时序/电压控制电路还被配置为控制列选择线驱动器，使得与选择第二存储器单元相关联的列选择线的电压电平大于与选择第一存储器单元相关联的列选择线的电压电平。
5.根据权利要求4所述的半导体存储器装置，其中，列选择线驱动器包括：
第一电源开关，包括结合到第一电源电压的源极、被配置为接收驱动控制信号的第一位的栅极和结合到第一节点的漏极；
第二电源开关，包括结合到大于第一电源电压的第二电源电压的源极、被配置为接收驱动控制信号的第二位的栅极、和结合到第一节点的漏极；
p沟道金属氧化物半导体PMOS晶体管，包括结合到第一节点的源极、被配置为接收基于列地址生成的解码的列地址的栅极、和结合到第二节点的漏极；以及
n沟道金属氧化物半导体NMOS晶体管，包括结合到第二节点的漏极、被配置为接收解码的列地址的栅极和结合到地电压的源极，并且
其中，列选择线驱动器被配置为用第二节点的电压来驱动列选择线。
6.根据权利要求5所述的半导体存储器装置，其中，时序/电压控制电路还被配置为：
响应于第一存储器单元正被访问，通过使用驱动控制信号接通第一电源开关并断开第二电源开关基于第一电源电压的电平来驱动列选择线；
响应于第二存储器单元正被访问，通过使用驱动控制信号断开第一电源开关并接通第二电源开关基于第二电源电压的电平来驱动列选择线；并且
响应于第三存储器单元正被访问，通过使用驱动控制信号接通第一电源开关和第二电源开关来驱动列选择线，第三存储器单元在第二方向上距参考位置的距离大于第二存储器单元在第二方向上距参考位置的距离。
7.根据权利要求3所述的半导体存储器装置，其中，列解码器包括列选择线驱动器，列选择线驱动器被配置为驱动结合到第一位线感测放大器和第二位线感测放大器的列选择线，并且
其中，时序/电压控制电路还被配置为控制列选择线驱动器，使得与和选择第二存储器单元相关联的列选择线相关联的电流驱动能力大于与和选择第一存储器单元相关联的列选择线相关联的电流驱动能力。
8.根据权利要求7所述的半导体存储器装置，其中，列选择线驱动器包括：
第一与门，被配置为对驱动控制信号的第一位和基于列地址生成的解码的列地址执行与运算；
第二与门，被配置为对驱动控制信号的第二位和解码的列地址执行与运算；
第三与门，被配置为对驱动控制信号的第三位和解码的列地址执行与运算；
第一p沟道金属氧化物半导体PMOS晶体管，包括结合到电源电压的源极、被配置为接收第一与门的输出的栅极和结合到第一节点的漏极；
第二PMOS晶体管，包括结合到电源电压的源极、被配置为接收第二与门的输出的栅极和结合到第一节点的漏极；
第三PMOS晶体管，包括结合到电源电压的源极、被配置为接收第三与门的输出的栅极和结合到第一节点的漏极；以及
n沟道金属氧化物半导体NMOS晶体管，包括结合到第一节点的漏极、被配置为接收解码的列地址的栅极和结合到地电压的源极，并且
其中，列选择线驱动器被配置为用第一节点的电压来驱动列选择线。
9.根据权利要求8所述的半导体存储器装置，其中，时序/电压控制电路还被配置为：
响应于第一存储器单元正被访问，通过使用驱动控制信号导通第一PMOS晶体管并截止第二PMOS晶体管和第三PMOS晶体管基于第一PMOS晶体管的电流驱动能力来驱动列选择线；
响应于第二存储器单元正被访问，通过使用驱动控制信号导通第一PMOS晶体管和第二PMOS晶体管并截止第三PMOS晶体管基于第一PMOS晶体管和第二PMOS晶体管的电流驱动能力来驱动列选择线；并且
响应于第三存储器单元正被访问，通过使用驱动控制信号导通第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管来驱动列选择线，第三存储器单元在第二方向上距参考位置的距离大于第二存储器单元在第二方向上距参考位置的距离。
10.根据权利要求3所述的半导体存储器装置，其中，列解码器包括列选择线驱动器，列选择线驱动器被配置为驱动结合到第一位线感测放大器和第二位线感测放大器的列选择线，并且
其中，时序/电压控制电路包括：
行块信息解码器，被配置为对行块信息信号进行解码以输出解码的行块信号；
列选择线决策逻辑，被配置为基于解码的行块信号来生成用于控制列选择线驱动器的第一驱动控制信号；
第一决策逻辑，被配置为基于解码的行块信号来生成第二驱动控制信号，以确定激活第一局部感测放大器和第二局部感测放大器的局部感测使能信号的激活区间；
第二决策逻辑，被配置为基于解码的行块信号来生成第三驱动控制信号，以确定激活输入/输出感测放大器的输入/输出感测使能信号的激活区间；以及
第一信号生成器，被配置为基于第三驱动控制信号来生成输入/输出感测使能信号。
11.根据权利要求10所述的半导体存储器装置，其中，列选择线决策逻辑被配置为：
生成第一驱动控制信号，使得与选择第二存储器单元相关联的列选择线的电压电平大于与选择第一存储器单元相关联的列选择线的电压电平；或者
生成第一驱动控制信号，使得与和选择第二存储器单元相关联的列选择线相关联的电流驱动能力大于与和选择第一存储器单元相关联的列选择线相关联的电流驱动能力。
12.根据权利要求10所述的半导体存储器装置，其中，第一决策逻辑被配置为生成第二驱动控制信号，使得施加到第一局部感测放大器的局部感测使能信号的第一激活区间短于施加到第二局部感测放大器的局部感测使能信号的第二激活区间。
13.根据权利要求12所述的半导体存储器装置，其中，列解码器还包括第二信号生成器，第二信号生成器被配置为基于第二驱动控制信号来生成局部感测使能信号，并且
其中，第二信号生成器包括：
去激活区间调整逻辑，被配置为基于第二驱动控制信号来生成去激活区间信号以调整局部感测使能信号的去激活区间；以及
与门，被配置为对去激活区间信号和具有固定激活区间的第一局部感测使能信号执行与运算，以输出局部感测使能信号。
14.根据权利要求10所述的半导体存储器装置，其中，第二决策逻辑被配置为生成第三驱动控制信号，使得与访问第一存储器单元相关联的输入/输出感测使能信号的第一激活区间短于与访问第二存储器单元相关联的输入/输出感测使能信号的第二激活区间。
15.根据权利要求14所述的半导体存储器装置，其中，第一信号生成器包括：
去激活区间调整逻辑，被配置为基于第三驱动控制信号来生成去激活区间信号以调整输入/输出感测使能信号的去激活区间；以及
与门，被配置为对去激活区间信号和具有固定激活区间的第一输入/输出感测使能信号执行与运算，以输出输入/输出感测使能信号。
16.根据权利要求10所述的半导体存储器装置，其中，列选择线决策逻辑被配置为：
生成第一驱动控制信号，使得与选择第二存储器单元相关联的列选择线的电压电平大于与选择第一存储器单元相关联的列选择线的电压电平；或者
生成第一驱动控制信号，使得与和选择第二存储器单元相关联的列选择线相关联的电流驱动能力大于与和选择第一存储器单元相关联的列选择线相关联的电流驱动能力，并且
其中，第二决策逻辑被配置为生成第三驱动控制信号，使得与访问第一存储器单元相关联的输入/输出感测使能信号的第一激活区间短于与访问第二存储器单元相关联的输入/输出感测使能信号的第二激活区间。
17.根据权利要求1至权利要求16中的任一项所述的半导体存储器装置，还包括：
行锤击管理电路，被配置为：
响应于来自外部存储器控制器的激活命令，对与所述多个存储器单元行中的每个相关联的访问的次数进行计数，并将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，并且
基于计数值来确定与被访问超过预定参考次数的所述多个存储器单元行中的至少一个相关联的锤击地址，并且输出锤击地址；以及
刷新控制电路，被配置为接收锤击地址，并且对物理地与对应于锤击地址的存储器单元行邻近的一个或多个牺牲存储器单元行执行锤击刷新操作。
18.一种操作半导体存储器装置的方法，其中，所述半导体存储器装置包括包含多个存储体阵列的存储器单元阵列，所述多个存储体阵列中的每个包括结合到字线和位线的作为易失性存储器单元的多个存储器单元，其中，所述多个存储体阵列中的每个通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括布置在第一方向上的多个子阵列块，行地址包括所述一个或多个行块标识位，所述方法包括：
从外部存储器控制器接收激活命令和访问地址；
使用通过字线结合到存储器单元阵列的行解码器，基于访问地址来生成指示包括目标存储器单元的目标行块的行块信息信号；以及
使用时序/电压控制电路，基于指示在与第一方向交叉的第二方向上从列解码器到目标行块的距离的行块信息信号，来调整对目标存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。
19.根据权利要求18所述的方法，还包括：
使用行解码器，基于访问地址中的行地址来激活结合到所述多个存储器单元之中的第一存储器单元的第一字线；以及
使用行解码器，基于行地址来激活结合到所述多个存储器单元之中的第二存储器单元的第二字线，
其中，调整操作区间和操作电压中的至少一个的步骤包括：
使用时序/电压控制电路控制列解码器，使得操作电压的电平或操作电压的电流驱动强度基于第二方向上的所述距离的增大而被增大，并且操作区间基于第二方向上的所述距离的增大而被减小。
20.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储体阵列，所述多个存储体阵列中的每个包括结合到字线和位线的作为易失性存储器单元的多个存储器单元，其中，所述多个存储体阵列中的每个通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的多个子阵列块，行地址包括所述一个或多个行块标识位；
行解码器，被配置为响应于行地址来激活结合到所述多个存储器单元之中的第一存储器单元的第一字线，并且被配置为响应于行地址来激活结合到所述多个存储器单元之中的第二存储器单元的第二字线，行解码器还被配置为输出指示第一存储器单元的第一行块和包括第二存储器单元的第二行块的行块信息信号；
列解码器，被配置为基于列地址通过第一位线来访问第一存储器单元和第二存储器单元；以及
时序/电压控制电路，被配置为接收行块信息信号，并且被配置为基于行块信息信号来控制列解码器以根据在与第一方向交叉的第二方向上从列解码器到第一行块和第二行块的距离，来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个，
其中，第一存储器单元在第二方向上距参考位置的距离相对短，
其中，第二存储器单元在第二方向上距参考位置的距离相对长，并且
其中，时序/电压控制电路被配置为：
控制列选择线驱动器以驱动列选择线，使得与选择第二存储器单元相关联的列选择线的电压电平大于与选择第一存储器单元相关联的列选择线的电压电平；
控制局部感测使能信号，使得与访问第一存储器单元相关联的局部感测使能信号的第一激活区间短于与访问第二存储器单元相关联的局部感测使能信号的第二激活区间；并且
控制输入/输出感测使能信号，使得与访问第一存储器单元相关联的输入/输出感测使能信号的第一激活区间短于与访问第二存储器单元相关联的输入/输出感测使能信号的第二激活区间。
CN202211639221.4A 2022-03-10 2022-12-19 半导体存储器装置和操作半导体存储器装置的方法 Pending CN116741226A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2022-0030014 2022-03-10
KR10-2022-0044316 2022-04-11
KR1020220044316A KR20230133157A (ko) 2022-03-10 2022-04-11 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Publications (1)

Publication Number Publication Date
CN116741226A true CN116741226A (zh) 2023-09-12

Family

ID=87910243

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211639221.4A Pending CN116741226A (zh) 2022-03-10 2022-12-19 半导体存储器装置和操作半导体存储器装置的方法

Country Status (1)

Country Link
CN (1) CN116741226A (zh)

Similar Documents

Publication Publication Date Title
US10706953B2 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
US10497460B2 (en) Semiconductor memory devices, methods of operating semiconductor memory devices and memory systems
US8467217B2 (en) Semiconductor device
US7180817B2 (en) Semiconductor memory device with column selecting switches in hierarchical structure
US20080002478A1 (en) Semiconductor memory device having stacked bank structure
US11450396B2 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
EP4207202A2 (en) Semiconductor memory device and methods of operation
CN115641888A (zh) 半导体存储器装置和包括其的存储器***
CN117316231A (zh) 半导体存储器件和包括该半导体存储器件的存储器***
US8159898B2 (en) Architecture of highly integrated semiconductor memory device
US11818881B2 (en) Sub word-line driver circuit of semiconductor memory device and semiconductor memory device including the same
US11508456B2 (en) Semiconductor memory device capable of increasing flexibility of a column repair operation
CN116741226A (zh) 半导体存储器装置和操作半导体存储器装置的方法
US20230289072A1 (en) Semiconductor memory device and method of operating the same
US20240220149A1 (en) Semiconductor memory device
EP4394605A1 (en) Semiconductor memory device
US20240221860A1 (en) Semiconductor memory device and method of operating semiconductor memory device
KR20230133157A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
CN118262778A (zh) 半导体存储器设备
KR20240105181A (ko) 반도체 메모리 장치
CN118298887A (zh) 半导体存储器装置和操作半导体存储器装置的方法
KR20240109358A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20230087339A (ko) 반도체 메모리 장치
JP2015041397A (ja) 半導体記憶装置および半導体記憶装置の制御方法
CN113889165A (zh) 用于驱动存储器阵列中数据线的设备和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication