JP2014239213A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】微細化しても容易に作製することのできる構造を有し、微細化に伴う電気特性の低下を抑制できる半導体装置およびその作製方法を提供する。【解決手段】酸化物半導体層の上面にソース電極層およびドレイン電極層が形成された構造を有し、酸化物半導体層の側面およびソース電極層の側面は同一面上にあり、当該酸化物半導体層の側面および当該ソース電極層の側面と第１の配線とはサイドコンタクトによって電気的に接続される。また、酸化物半導体層の側面およびドレイン電極層の側面は同一面上にあり、当該酸化物半導体層の側面および当該ドレイン電極層の側面と第２の配線とはサイドコンタクトによって電気的に接続される。【選択図】図１

Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、演算装置、撮像装置、それらの駆動方法、または、それらの作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されている。
特開２００６−１６５５２８号公報
集積化回路の高密度化においてトランジスタの微細化は必須技術であるが、微細化によって作製工程の難度が上昇するため、簡易な構造のトランジスタや、トランジスタの簡易な作製方法が望まれている。
また、トランジスタの微細化によって、トランジスタの電気特性が悪化することや、ばらつきが生じやすくなることが知られている。すなわち、トランジスタの微細化によって集積化回路の歩留まりは低下しやすくなる。
したがって、本発明の一態様は、微細化しても簡易な工程にて作製することのできる構造を有する半導体装置を提供することを目的の一つとする。または、微細化に伴う歩留まりの低下を抑えることのできる構造を有する半導体装置を提供することを目的の一つとする。または、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、電気特性の悪化を低減した半導体装置を提供することを目的の一つとする。または、電気特性のばらつきを低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、上述した半導体装置の作製方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体層の上面にソース電極層またはドレイン電極層が形成された構造を有する半導体装置に関する。
なお、本明細書においてサイドコンタクトとは、一方の要素における側面が他方の要素の一部と接触することによって、一方の要素と他方の要素との電気的な接続が得られる状態を指す。
本発明の一態様は、絶縁表面上に形成された第１の酸化物半導体層と、第１の酸化物半導体層上に形成された第２の酸化物半導体層と、第２の酸化物半導体層上に形成され、第２の酸化物半導体層の側面と同一面上にある側面を有するソース電極層およびドレイン電極層と、第２の酸化物半導体層上に形成され、ソース電極層および前記ドレイン電極層のそれぞれと一部が接する第３の酸化物半導体層と、第３の酸化物半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、絶縁表面、ソース電極層、ドレイン電極層、およびゲート電極層上に形成された絶縁層と、を有し、絶縁層には、第２の酸化物半導体層の一部およびソース電極層の一部が露出する第１の開口部と、第２の酸化物半導体層の一部およびドレイン電極層の一部が露出する第２の開口部と、ゲート電極層の一部が露出する第３の開口部と、が形成され、第１の開口部において、第２の酸化物半導体層およびソース電極層は第１の配線と電気的に接続され、第２の開口部において、第２の酸化物半導体層およびドレイン電極層は第２の配線と電気的に接続され、第３の開口部において、ゲート電極層は第３の配線と電気的に接続されていることを特徴とする半導体装置である。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
また、第１の酸化物半導体層および第３の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体層よりも大きいことが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、ｃ軸に配向する結晶を有することが好ましい。
また、ソース電極層およびドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗの単層、またはこれらの積層、またはこれらを主成分とする合金材料で形成されていることが好ましい。
また、本発明の他の一態様は、絶縁表面上に第１の酸化物半導体膜および第２の酸化物半導体膜からなる積層膜を形成し、積層膜上に第１の導電膜を形成し、第１の導電膜上に第１のレジストマスクを形成し、第１のレジストマスクをマスクとして用いて第１の導電膜を選択的にエッチングして第１の導電層を形成し、第１の導電層をマスクとして用いて積層膜を選択的にエッチングし、第１の導電層を分断するようにその一部を選択的にエッチングすることで、第１の酸化物半導体層および第２の酸化物半導体層からなる積層、ならびに積層上のソース電極層およびドレイン電極層を形成し、絶縁表面、積層、ソース電極層、およびドレイン電極層上に第３の酸化物半導体膜を形成し、第３の酸化物半導体膜上に酸化物絶縁膜を形成し、酸化物絶縁膜上に第２の導電膜を形成し、第２の導電膜上に第２のレジストマスクを形成し、第２のレジストマスクをマスクとして用いて第２の導電膜を選択的にエッチングして、ゲート電極層を形成し、ゲート電極層をマスクとして用いて酸化物絶縁膜および第３の酸化物半導体膜を選択的にエッチングし、ゲート絶縁膜および第３の酸化物半導体層を形成し、絶縁表面、ソース電極層、ドレイン電極層、およびゲート電極層上に絶縁層を形成し、絶縁層に第２の酸化物半導体層の一部およびソース電極層の一部が露出する第１の開口部、第２の酸化物半導体層の一部およびドレイン電極層の一部が露出する第２の開口部、およびゲート電極層の一部が露出する第３の開口部を形成し、第１の開口部において、第２の酸化物半導体層およびソース電極層と電気的に接続する第１の配線、第２の開口部において、第２の酸化物半導体層およびドレイン電極層と電気的に接続する第２の配線、第３の開口部において、ゲート電極層と電気的に接続する第３の配線を形成することを特徴とする半導体装置の作製方法である。
また、第１の酸化物半導体層および第３の酸化物半導体層には、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い材料を用いることが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層には、Ｉｎに対するＭの原子数比が第２の酸化物半導体層よりも大きい材料を用いることが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、ｃ軸に配向する結晶を有する材料を用いることが好ましい。
また、ソース電極層およびドレイン電極層には、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗの単層、またはこれらの積層、またはこれらを主成分とする合金材料を用いることが好ましい。
本発明の一態様を用いることにより、微細化しても簡易な工程にて作製することのできる構造を有する半導体装置を提供することができる。または、微細化に伴う歩留まりの低下を抑えることのできる構造を有する半導体装置を提供することができる。または、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、電気特性の悪化を低減した半導体装置を提供することができる。または、電気特性のばらつきを低減した半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、上述した半導体装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの上面図および断面図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 半導体装置の断面図および回路図。 半導体装置の回路図。 半導体装置を適用することができる電子機器を説明する図。 トランジスタの上面図および断面図。 トランジスタの上面図および断面図。 計算に用いたモデルおよび計算結果を説明する図。 トランジスタのＩｄ−Ｖｇ特性を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
図１（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１（Ｂ）に相当する。また、図２（Ａ）は図１（Ａ）に示す一点鎖線Ａ３−Ａ４の断面図であり、図２（Ｂ）は図１（Ａ）に示す一点鎖線Ａ５−Ａ６の断面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
図１（Ａ）、（Ｂ）および図２に示すトランジスタ１００は、基板１１０上に形成された下地絶縁膜１２０と、当該下地絶縁膜上に形成された、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成された積層と、当該第２の酸化物半導体層上に形成されたソース電極層１４０およびドレイン電極層１５０と、下地絶縁膜１２０および当該積層に接して形成され、ソース電極層１４０およびドレイン電極層１５０のそれぞれと一部が接する第３の酸化物半導体層１３３と、当該第３の酸化物半導体層上に形成されたゲート絶縁膜１６０と、当該ゲート絶縁膜上に形成されたゲート電極層１７０と、下地絶縁膜１２０、ソース電極層１４０、ドレイン電極層１５０およびゲート電極層１７０上に形成された絶縁層１８０を有する。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、絶縁層１８０上に酸化物で形成された絶縁層１８５が形成されていてもよい。当該絶縁層１８５は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３を総称して酸化物半導体層１３０と呼称する。
絶縁層１８０には、第２の酸化物半導体層１３２の一部およびソース電極層１４０の一部が露出する第１の開口部１４７が設けられている。また、第２の酸化物半導体層１３２の一部およびドレイン電極層１５０の一部が露出する第２の開口部１５７が設けられている。また、ゲート電極層１７０の一部が露出する第３の開口部１７７が設けられている。
そして、第１の開口部１４７において、第２の酸化物半導体層１３２の側面およびソース電極層１４０の側面は同一面上にあり、当該第２の酸化物半導体層１３２の側面および当該ソース電極層１４０の側面と第１の配線１４５とは電気的に接続される。また、第２の開口部１５７において、第２の酸化物半導体層１３２の側面およびドレイン電極層１５０の側面は同一面上にあり、当該第２の酸化物半導体層１３２の側面および当該ドレイン電極層１５０の側面と第２の配線１５５とは電気的に接続される。また、第３の開口部１７７において、ゲート電極層１７０はサイドコンタクトによって第３の配線１７５と電気的に接続される。
従来においては、電極層の上部に形成された絶縁層等に開口部を設け、当該開口部に形成される配線の一部と電極層の上面の一部が接することにより電気的接続を得ていた。
しかしながら、トランジスタの微細化が進むにつれ製造工程の難度が上昇し、上記絶縁層等に設けられる開口部の開口不良や開口部の深さのばらつきなどが生じていた。そのため、素子間において電極層と配線とのコンタクト抵抗にばらつきが生じやすくなっていた。つまり、トランジスタの微細化に伴う製造工程の難度上昇は、トランジスタの電気特性のばらつきの一要因となっていた。
一方、本発明の一態様では、開口部内に露出する電極層の一部と当該開口部内に形成される配線の一部とをサイドコンタクトによって電気的に接続する。そのため、電極層と配線との接触面積にばらつきを生じにくくすることができる。つまり、素子間における電極層と配線とのコンタクト抵抗のばらつきを抑えることができるため、当該ばらつきに起因したトランジスタの電気特性のばらつきも抑えることができる。
また、絶縁層に開口部を設け電極層等を露出させる際、エッチング条件を厳密に制御して電極層等の上面を露出させる形状とするよりも、過度に電極層等のエッチングを行い、電極層等の側面が開口部において露出する形状とするほうが製造工程の難度が低い。例えば、エッチング工程において、電極層のエッチングレートが絶縁層のエッチングレートよりも十分に小さい場合であっても、電極層の過度のエッチングを許容して開口部を形成するほうがエッチング条件の自由度を大きくすることができる。したがって、トランジスタの歩留まりを向上させることができる。
また、本発明の一態様では、図１（Ｂ）に示すように、第１の開口部１４７および第２の開口部１５７が下地絶縁膜１２０に到達する構成とすることが好ましい。当該構成は、自由度の高いエッチング条件で形成することができ、トランジスタの電気特性のばらつき低減、歩留まり向上に寄与する。また、半導体層と接触する配線は電極層の一部として機能するため、電極層と半導体層とのコンタクト抵抗をさらに低減することができる。
また、ゲート電極層１７０と第３の配線１７５との接続においても、図２に示すようなサイドコンタクトとすることで、電極層と配線との接触面積にばらつきを生じにくくすることができ、コンタクト抵抗のばらつきを抑えることができる。なお、第３の開口部１７７の底は、図に示す範囲Ｄ（ゲート絶縁膜１６０中から下地絶縁膜１２０中のいずれか）に位置する構成であればよい。
なお、第１の開口部１４７内および第２の開口部１５７内の構成は図１（Ｂ）に示した例に限らない。例えば、図３（Ａ）に示すように、第１の開口部１４７および第２の開口部１５７にソース電極層１４０およびドレイン電極層１５０の上面の一部が露出する構成であってもよい。絶縁層１８０のエッチングレートに対して、ソース電極層１４０およびドレイン電極層１５０のエッチングレートが十分に小さい場合は、当該構成を容易に形成することができる。
また、図３（Ｂ）に示すように、第１の開口部１４７および第２の開口部１５７に第２の酸化物半導体層１３２の上面の一部が露出する構成であってもよい。また、図示はしないが、同開口部に第１の酸化物半導体層１３１の上面の一部が露出する構成であってもよい。絶縁層１８０のエッチングレートに対して、第２の酸化物半導体層１３２および／または第１の酸化物半導体層１３１のエッチングレートが十分に小さい場合は、当該構成を容易に形成することができる。
なお、上記図３（Ａ）、（Ｂ）の説明において、上面の一部が露出する層は、膜厚方向にその一部がエッチングされている構成であってもよい。
また、図３（Ｃ）に示すように第１の開口部１４７および第２の開口部１５７の底が下地絶縁膜１２０中に位置する構成であってもよい。絶縁層１８０のエッチングレートと、ソース電極層１４０、ドレイン電極層１５０、第２の酸化物半導体層１３２、第１の酸化物半導体層１３１、および下地絶縁膜１２０のそれぞれのエッチングレートが近い場合は、当該構成を容易に形成することができる。
なお、エッチング条件を厳密に制御できる場合は、図１４（Ａ）、（Ｂ）に示すように、ソース電極層１４０およびドレイン電極層１５０の上面の一部を露出させ、当該露出部と第１の配線１４５および第２の配線１５５とのコンタクトをとる構成であってもよい。
また、本発明の一態様のトランジスタは、図１５（Ａ）、（Ｂ）に示すように、第３の酸化物半導体層１３３およびゲート絶縁膜１６０の上面形状がゲート電極層１７０の上面形状と異なる構成としてもよい。図１５（Ａ）、（Ｂ）のような形状とすることで、ゲートリーク電流を低減することができる。なお、当該構成は、本実施の形態に示す他のトランジスタの構成にも適用することができる。
本発明の一態様のトランジスタにおいては、酸化物半導体層上にのみソース電極層１４０およびドレイン電極層１５０が形成されるため、実効的なチャネル幅が短くなり、オン電流が若干低下することが懸念されるが、酸化物半導体層の側部に対してゲート電界が遮蔽されないため、酸化物半導体層の全体にゲート電界がかかるようになり、Ｓ値を小さくすることができる。当該効果は以下に説明する科学計算によって確かめられている。
図１６（Ａ）に示すモデル（ａ）は、従来構造のトランジスタを想定したモデルの上面図で、ソース電極層１４０およびドレイン電極層１５０の幅が酸化物半導体層の幅よりも広いモデルである。図１６（Ｂ）に示すモデル（ｂ）は、本発明の一態様を想定したモデルの上面図で、ソース電極層１４０およびドレイン電極層１５０の幅が酸化物半導体層の幅と一致したモデルである。
図１６（Ｃ）はそれぞれのモデルについて、ドレイン電流が１Ｅ−１２［Ａ］付近のときのチャネル部におけるＷ幅方向断面の電流密度分布の計算結果である。図１６（Ｃ）の左図は、モデル（ａ）の計算結果であり、電流密度の高い部位はチャネル部下層の中央付近となっている。つまり、チャネル部下層の中央まで電流が制御できていないといえる。一方、図１６（Ｃ）の右図は、モデル（ｂ）の計算結果であり、電流密度の高い部位は、チャネル部上層に近い場所となっている。これは、側面からのゲート電界が十分にかかっているためといえる。
さらに上記モデルを用いた計算によって得られたＩｄ−Ｖｇ特性から、図１６（Ｄ）に示すように、本発明の一態様を想定したモデル（ｂ）でＳ値が極めて小さくなることが判明している。
次に本発明の一態様のトランジスタ１００の構成要素について詳細を説明する。
基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート電極層１７０、ソース電極層１４０、およびドレイン電極層１５０の一つは、上記の他のデバイスと電気的に接続されていてもよい。
下地絶縁膜１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、下地絶縁膜１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板１１０が他のデバイスが形成された基板である場合、下地絶縁膜１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
また、トランジスタ１００のチャネルが形成される領域において酸化物半導体層１３０は、基板１１０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が積層された構造を有している。また、第１の酸化物半導体層１３１の第２の酸化物半導体層１３２と重ならない領域、ソース電極層１４０と重ならない領域、およびドレイン電極層１５０と重ならない領域は、第３の酸化物半導体層１３３と接しているため、第２の酸化物半導体層１３２は第１の酸化物半導体層１３１および第３の酸化物半導体層１３３で取り囲まれている構造となっている。
ここで、一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
なお、本実施の形態では、酸化物半導体層１３０が三層の積層である場合について詳細を説明するが、酸化物半導体層１３０が一層、二層または四層以上であってもよい。酸化物半導体層１３０が一層の場合は、例えば、図４（Ａ）に示すように第２の酸化物半導体層１３２に相当する層を用いればよい。また、酸化物半導体層１３０が二層の場合は、例えば、図４（Ｂ）に示すように第３の酸化物半導体層１３３を設けない構成とすればよい。この構成の場合、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１を入れ替えることもできる。また、酸化物半導体層１３０が三層の場合であっても、図４（Ｃ）に示すような図１とは異なる構成とすることができる。また、四層以上である場合は、例えば、本実施の形態で説明する三層構造の積層に対して他の酸化物半導体層を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体層を挿入する構成とすることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネルが形成される。すなわち、第２の酸化物半導体層１３２とゲート絶縁膜１６０との間に第３の酸化物半導体層１３３が形成されていることよって、トランジスタのチャネルがゲート絶縁膜１６０と接しない構造となる。
また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２と下地絶縁膜１２０が接した場合の界面と比較して、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１との界面には界面準位を形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２とゲート絶縁膜１６０が接した場合の界面と比較して、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも酸素欠損が生じにくいということができる。
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
なお、本明細書において酸化物半導体層の組成を説明する原子数比には、母材料の原子数比を示す意味も含まれる。酸化物半導体材料をターゲットとしてスパッタ法で成膜を行った場合、スパッタガス種やその比率、ターゲットの密度、および成膜条件によって、成膜される酸化物半導体層の組成が母材料のターゲットとは異なってしまうことがある。したがって、本明細書では酸化物半導体層の組成を説明する原子数比には、母材料の原子数比を含めることとする。例えば、成膜方法にスパッタ法を用いた場合に、原子数比が１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物膜とは、原子数比が１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物材料をターゲットに用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜と言い換えることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３におけるＺｎおよびＯを除いた場合のＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２におけるＺｎおよびＯを除いた場合のＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層１３２の厚さは、１ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、第２の酸化物半導体層１３２にインジウムを含ませると、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の積層構造とすることで、第２の酸化物半導体層１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
酸化物半導体層１３０における第２の酸化物半導体層１３２はウェル（井戸）となり、酸化物半導体層１３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体層１３２に形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。
ただし、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの差が小さい場合、第２の酸化物半導体層１３２の電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
なお、酸化物半導体層１３０にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、第３の酸化物半導体層１３３は第２の酸化物半導体層１３２よりもＩｎが少ない組成とすることが好ましい。
ソース電極層１４０、ドレイン電極層１５０、第１の配線１４５、第２の配線１５５、および第３の配線１７５には、酸素と結合し易い導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。なお、第１の配線１４５、第２の配線１５５、および第３の配線１７５はＴｉ／Ａｌ／Ｔｉのような積層であってもよい。
また、必要に応じて酸素と結合しにくい導電材料を用いてもよい。例えば、窒化タンタル、窒化チタン、金、白金、パラジウムまたはルテニウムを含む材料の単層または上述した酸素と結合しやすい導電材料との積層を用いることができる。
酸素と結合しやすい導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合しやすい導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。そのため、トランジスタの作製工程における加熱工程によって、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
上記ｎ型化した領域は、図５のトランジスタの拡大断面図（チャネル長方向の断面の一部、ソース電極層１４０近傍）に示される。第１の酸化物半導体層１３１中および第２の酸化物半導体層１３２中に点線で示される境界１３５は、真性半導体領域とｎ型半導体領域の境界である。第１の酸化物半導体層１３１および第２の酸化物半導体層１３２において、ソース電極層１４０および第１の配線１４５に接触した近傍の領域がｎ型化した領域となる。なお、境界１３５は模式的に示したものであり、実際には明瞭ではない場合がある。また、図５では、境界１３５の一部が第２の酸化物半導体層１３２中で横方向に延びているように位置している状態を示したが、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２のソース電極層１４０と下地絶縁膜１２０で挟まれた領域の膜厚方向全体がｎ型化することもある。
また、本発明の一態様では、第１の配線１４５および第２の配線１５５が第１の酸化物半導体層１３１および第２の酸化物半導体層１３２とサイドコンタクトしている構成であるため、第１の酸化物半導体層１３１中および第２の酸化物半導体層１３２中に形成されるｎ型化領域を拡大させることができる。当該ｎ型化領域はトランジスタのソース（またはドレイン）として機能する領域であり、当該ｎ型化領域を拡大させることで、チャネル形成領域とソース電極（またはドレイン電極）、またはチャネル形成領域と第１の配線１４５（または第２の配線１５５）の間における直列抵抗成分を低減させることができ、トランジスタの電気特性を向上させることができる。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御が困難な場合（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極層およびドレイン電極層に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない。
このような場合にはソース電極層１４０およびドレイン電極層１５０には、上述した材料よりも酸素と結合しにくい導電材料を用いることもできる。当該導電材料としては、例えば、窒化タンタル、窒化チタン、金、白金、パラジウムまたはルテニウムを含む材料などを用いることができる。なお、当該導電材料が第２の酸化物半導体層１３２と接触する場合は、ソース電極層１４０およびドレイン電極層１５０を、当該導電材料と前述した酸素と結合しやすい導電材料を積層する構成としてもよい。
ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は上記材料の積層であってもよい。
ゲート電極層１７０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極層は、上記材料の積層であってもよい。また、当該ゲート電極層には、窒素を含んだ導電膜を用いてもよい。
ゲート絶縁膜１６０、およびゲート電極層１７０上に形成する絶縁層１８０には、酸化アルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸化物半導体層１３０を構成する主成分材料である酸素の酸化物半導体層からの放出防止、下地絶縁膜１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１８０上には絶縁層１８５が形成されていることが好ましい。当該絶縁層１８５には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層１８５は上記材料の積層であってもよい。
ここで、絶縁層１８５は過剰酸素を有することが好ましい。過剰酸素を含む絶縁層とは、加熱処理などによって酸素を放出することができる絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。当該絶縁層から放出される酸素はゲート絶縁膜１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅の縮小に直接起因するオン電流の低下は著しい。
しかしながら、本発明の一態様のトランジスタでは、前述したように、チャネルが形成される第２の酸化物半導体層１３２を覆うように第３の酸化物半導体層１３３が形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。
また、本発明の一態様のトランジスタは、図６（Ａ）、（Ｂ）のチャネル幅方向の断面図に示すような、チャネル幅方向における第２の酸化物半導体層１３２の上面の長さ（ＷＴ）が当該酸化物半導体層の膜厚と同じ程度、またはそれ以下にまで縮小された構造において、特に電気特性を向上させることができる。なお、チャネル幅方向の断面において、第２の酸化物半導体層１３２は、図６（Ａ）に示すように側面がテーパー角を有し、上面が平坦部を有するように形成されていてもよい。また、図６（Ｂ）に示すように側面がテーパー角を有し、上面が曲率を有するように形成されていてもよい。
例えば、図６に示すようなトランジスタにおいて、ＷＴが上記のように十分に小さい場合、ゲート電極層１７０から第２の酸化物半導体層１３２の側面に印加される電界は第２の酸化物半導体層１３２の全体に及ぶため、第２の酸化物半導体層１３２の側面にも上面に形成されるチャネルと同等のチャネルが形成される。
図６に示すようなチャネル領域１３７がトランジスタに形成される場合、チャネル幅はＷＴとチャネル幅方向における第２の酸化物半導体層１３２の側面の長さ（ＷＳ１、ＷＳ２）の和（ＷＴ＋ＷＳ１＋ＷＳ２）と定義することができ、当該トランジスタには当該チャネル幅に応じたオン電流が流れる。また、ＷＴが十分に小さい場合は第２の酸化物半導体層１３２全体に電流が流れるようになる。
すなわち、本発明の一態様である図６に示すトランジスタでは、キャリアの散乱を抑える効果と実効的なチャネル幅を拡大する効果を併せ持つことから、従来のトランジスタよりもオン電流を高くすることができる。
なお、ＷＳ１＝ＷＳ２＝ＷＳとするとき、トランジスタのオン電流を効率よく向上させるには０．３ＷＳ≦ＷＴ≦３ＷＳ（ＷＴは０．３ＷＳ以上３ＷＳ以下）とする。また、好ましくはＷＴ／ＷＳ＝０．５以上１．５以下とし、より好ましくはＷＴ／ＷＳ＝０．７以上１．３以下とする。ＷＴ／ＷＳ＞３の場合は、Ｓ値やオフ電流が増加することがある。
したがって、本発明の一態様のトランジスタは、トランジスタが微細化された場合においても十分に高いオン電流を得ることができる。
また、本発明の一態様のトランジスタは、第２の酸化物半導体層１３２を第１の酸化物半導体層１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導体層１３２を三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、第２の酸化物半導体層１３２は第１の酸化物半導体層１３１と第３の酸化物半導体層１３３で取り囲まれた構造となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
また、本発明の一態様のトランジスタは、図７に示すように、酸化物半導体層１３０と基板１１０との間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲート電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極層１７０と導電膜１７２を同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ１００の作製方法について、図９乃至図１１を用いて説明する。
基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
下地絶縁膜１２０は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１３０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
また、下地絶縁膜１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁膜１２０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡散の影響が無い場合は、下地絶縁膜１２０を設けない構成とすることができる。
次に、下地絶縁膜１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜３３１および第２の酸化物半導体層１３２となる第２の酸化物半導体膜３３２をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ法を用いて成膜する。
第１の酸化物半導体膜３３１および第２の酸化物半導体膜３３２は、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
第１の酸化物半導体膜３３１、第２の酸化物半導体膜３３２、および後の工程で形成される第３の酸化物半導体層１３３となる第３の酸化物半導体膜３３３には、実施の形態１で説明した材料を用いることができる。例えば、第１の酸化物半導体膜３３１にＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜３３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体膜３３３にＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、第１の酸化物半導体膜３３１、第２の酸化物半導体膜３３２、および第３の酸化物半導体膜３３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態１に詳細を記したように、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力が大きくなるように形成する。
なお、酸化物半導体層の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
第１の酸化物半導体膜３３１、第２の酸化物半導体膜３３２、第３の酸化物半導体膜３３３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用いることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、第２の酸化物半導体膜３３２は、第１の酸化物半導体膜３３１および第３の酸化物半導体膜３３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体膜３３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。
第２の酸化物半導体膜３３２がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）で形成される場合、第２の酸化物半導体膜３３２を成膜するために用いるスパッタ用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ１：ｂ１：ｃ１とすると、ａ１／ｂ１は、１／３以上６以下、さらには１以上６以下であって、ｃ１／ｂ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｃ１／ｂ１を１以上６以下とすることで、第２の酸化物半導体膜３３２としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝５：５：６等がある。
第１の酸化物半導体膜３３１および第３の酸化物半導体膜３３３がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）で形成される場合、第１の酸化物半導体膜３３１および第３の酸化物半導体膜３３３を成膜するために用いるスパッタ用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ２：ｂ２：ｃ２とすると、ａ２／ｂ２＜ａ１／ｂ１であって、ｃ２／ｂ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｃ２／ｂ２を１以上６以下とすることで、第１の酸化物半導体膜３３１および第３の酸化物半導体膜３３３としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。
第２の酸化物半導体膜３３２の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体膜３３２の結晶性を高め、さらに下地絶縁膜１２０、第１の酸化物半導体膜３３１から水素や水などの不純物を除去することができる。なお、第１の加熱処理は、後述する第１の酸化物半導体層１３１および第２の酸化物半導体層１３２を形成するエッチングの後に行ってもよい。
次に、第２の酸化物半導体膜３３２上に第１の導電膜３４０を形成する。第１の導電膜３４０としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法やＣＶＤ法などにより５ｎｍ乃至２５ｎｍのタングステン膜を形成する。
次に、第１の導電膜３４０上に第１のレジストマスク４００を形成する（図８（Ａ）参照）。第１のレジストマスク４００は、例えば、電子ビーム露光、液浸露光、ＥＵＶ露光などを用いたフォトリソグラフィ法で形成することが好ましい。当該方法を用いることで、極めて微細な形状の第１のレジストマスク４００を形成することができる。
次に、第１のレジストマスク４００をマスクとして、第１の導電膜３４０を選択的にエッチングし、第１のレジストマスク４００の上面形状と同等の形状の第１の導電層３４１を形成する。
ここで、第１の導電層３４１はハードマスクとして用いる。エッチング工程中においてレジストマスクは変質および膜減りするため、その形状が変化する。そのため、レジストマスクのみで第２の酸化物半導体層１３２および第１の酸化物半導体層１３１を形成する場合は、変形したレジストマスクの形状を反映してしまうため、所望の形状を得ることができなくなる。第１の導電層３４１をハードマスクとして用いることで、第２の酸化物半導体層１３２および第１の酸化物半導体層１３１を所望の形状に形成することができる。
第２の酸化物半導体膜３３２および第１の酸化物半導体膜３３１を選択的にエッチングし、第２の酸化物半導体層１３２、第１の酸化物半導体層１３１を形成する（図８（Ｂ）参照）。なお、第１の酸化物半導体膜３３１の過度のエッチングによって、下地絶縁膜１２０の一部がエッチングされた形状となってもよい。
次に、第１の導電層３４１上に第１のレジストマスク４００と同様の方法を用いて第２のレジストマスクを形成する。そして、当該第２のレジストマスクをマスクとして第１の導電層３４１を選択的にエッチングし、ソース電極層１４０およびドレイン電極層１５０を形成する（図８（Ｃ）参照）。なお、第１の導電層３４１の過度のエッチングによって、第２の酸化物半導体層１３２の一部がエッチングされた形状となってもよい。
次に、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、ソース電極層１４０およびドレイン電極層１５０上に、第３の酸化物半導体層１３３となる第３の酸化物半導体膜３３３を形成する。
なお、第３の酸化物半導体膜３３３の形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第３の酸化物半導体膜３３３から水素や水などの不純物を除去することができる。また、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２から、さらに水素や水などの不純物を除去することができる。
次に、第３の酸化物半導体膜３３３上にゲート絶縁膜１６０となる絶縁膜３６０を形成する。絶縁膜３６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、絶縁膜３６０は、上記材料の積層であってもよい。絶縁膜３６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
次に、絶縁膜３６０上にゲート電極層１７０となる第２の導電膜３７０を形成する（図９（Ａ）参照）。第２の導電膜３７０としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電膜３７０は、スパッタ法やＣＶＤ法などにより形成することができる。また、第２の導電膜３７０としては、窒素を含んだ導電膜を用いてもよく、上記材料を含む導電膜と窒素を含んだ導電膜の積層を用いてもよい。
次に、第２の導電膜３７０上に第３のレジストマスクを形成し、当該レジストマスクを用いて、第２の導電膜３７０を選択的にエッチングし、ゲート電極層１７０を形成する。
続いて、ゲート電極層１７０をマスクとして絶縁膜３６０を選択的にエッチングし、ゲート絶縁膜１６０を形成する。
続いて、ゲート電極層１７０またはゲート絶縁膜１６０をマスクとして第３の酸化物半導体膜３３３をエッチングし、第３の酸化物半導体層１３３を形成する（図９（Ｂ）参照）。
上記、第２の導電膜３７０、絶縁膜３６０、および第３の酸化物半導体膜３３３のエッチングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法はドライエッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッチング方法を選択してもよい。
次に、ソース電極層１４０、ドレイン電極層１５０、およびゲート電極層１７０上に絶縁層１８０および絶縁層１８５を形成する（図９（Ｃ）参照）。絶縁層１８０および絶縁層１８５は、下地絶縁膜１２０と同様の材料、方法を用いて形成することができる。なお、絶縁層１８０には酸化アルミニウムを用いることが特に好ましい。
また、絶縁層１８０および／または絶縁層１８５にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層１８０および／または絶縁層１８５から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜１２０、ゲート絶縁膜１６０、絶縁層１８０、絶縁層１８５から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減することができる。
次に、絶縁層１８５上に第４のレジストマスクを形成し、当該レジストマスクを用いて、絶縁層１８５、絶縁層１８０、ソース電極層１４０、ドレイン電極層１５０、第２の酸化物半導体層１３２、および第１の酸化物半導体層１３１を選択的にエッチングし、第１の開口部１４７、第２の開口部１５７を形成する（図１０（Ａ）参照）。このとき、図２（Ａ）に示す第３の開口部１７７も同様に形成する。
なお、絶縁層１８５、絶縁層１８０、ソース電極層１４０、ドレイン電極層１５０、第２の酸化物半導体層１３２、および第１の酸化物半導体層１３１のエッチングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法はドライエッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッチング方法を選択してもよい。
このとき、エッチング条件を制御することで、図３（Ａ）、（Ｂ）、（Ｃ）に示す構造のトランジスタを作り分けることができる。
そして、第１の開口部１４７、第２の開口部１５７を覆うように第１の配線１４５、第２の配線１５５を形成し、第１の配線１４５に第２の酸化物半導体層１３２とソース電極層１４０とを電気的に接続し、第２の配線１５５に第２の酸化物半導体層１３２とドレイン電極層１５０とを電気的に接続する（図１０（Ｂ）参照）。また、このとき、図２（Ａ）に示す第３の開口部１７７を覆うように第３の配線１７５を形成し、第３の配線１７５とゲート電極層１７０を電気的に接続する。
なお、第１の配線１４５、第２の配線１５５、および第３の配線１７５は、ソース電極層１４０、ドレイン電極層１５０、またはゲート電極層１７０と同様の材料、方法を用いて形成することができる。
以上の工程で、図１に示すトランジスタ１００を作製することができる。
また、本実施の形態で説明した金属膜などは、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図１１（Ａ）に半導体装置の断面図、図１１（Ｂ）に半導体装置の回路図をそれぞれ示す。
図１１（Ａ）および図１１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１で説明したトランジスタ１００を用いることができる。
また、容量素子３４００は、一方の電極をトランジスタ３３００のソース電極層またはドレイン電極層と電気的に接続する配線層、他方の電極をトランジスタ３３００のゲート電極層、誘電体をトランジスタ３３００の絶縁層１８０および絶縁層１８５と同じ材料を用いる構造とすることで、トランジスタ３３００と同時に形成することができる。
ここで、第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１１（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けられており、トランジスタ３２００を覆うように絶縁層３１５０が設けられている。なお、素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００は高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
絶縁層３１５０上にはトランジスタ３３００が設けられ、そのソース電極層またはドレイン電極層と電気的に接続する配線層は、容量素子３４００の一方の電極として作用する。また、当該電極は、トランジスタ３２００のゲート電極層と電気的に接続される。
図１１（Ａ）に示すトランジスタ３３００は、酸化物半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ３３００と重畳するように絶縁層３１５０を介して電極３２５０が設けられている。当該電極を第２のゲート電極として適切な電位を供給することで、トランジスタ３３００のしきい値電圧を制御することができる。また、トランジスタ３３００の長期信頼性を高めることができる。また、当該電極をトランジスタ３３００のゲート電極と同電位として動作させることでオン電流を増加させることができる。なお、電極３２５０を設けない構成とすることもできる。
図１１（Ａ）に示すように、トランジスタ３２００を形成する基板上にトランジスタ３３００および容量素子３４００を形成することができるため、半導体装置の集積度を高めることができる。
図１１（Ａ）に対応する回路構成の一例を図１１（Ｂ）に示す。
図１１（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極層と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極層と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極層またはドレイン電極層の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極層と電気的に接続されている。そして、トランジスタ３２００のゲート電極層、およびトランジスタ３３００のソース電極層またはドレイン電極層の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。なお、電極３２５０に相当する要素は図示していない。
図１１（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極層、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が生じにくい。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる半導体装置の説明を行う。
図１２は、半導体装置の回路構成の一例である。当該半導体装置において、第１の配線４５００とトランジスタ４３００のソース電極層とは電気的に接続され、第２の配線４６００とトランジスタ４３００のゲート電極層とは電気的に接続され、トランジスタ４３００のドレイン電極層と容量素子４４００の第１の端子とは電気的に接続されている。なお、当該半導体装置に含まれるトランジスタ４３００としては、実施の形態１で説明したトランジスタ１００を用いることができる。なお、第１の配線４５００はビット線、第２の配線４６００はワード線としての機能を有することができる。
当該半導体装置（メモリセル４２５０）は、図１１に示すトランジスタ３３００および容量素子３４００と同様の接続形態とすることができる。したがって、容量素子４４００は、実施の形態３で説明した容量素子３４００と同様に、トランジスタ４３００の作製工程にて同時に作製することができる。
次に、図１２に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、第２の配線４６００にトランジスタ４３００がオン状態となる電位を供給し、トランジスタ４３００をオン状態とする。これにより、第１の配線４５００の電位が、容量素子４４００の第１の端子に与えられる（書き込み）。その後、第２の配線４６００の電位を、トランジスタ４３００がオフ状態となる電位として、トランジスタ４３００をオフ状態とすることにより、容量素子４４００の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ４３００は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４３００をオフ状態とすることで、容量素子４４００の第１の端子の電位（あるいは、容量素子４４００に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ４３００がオン状態となると、浮遊状態である第１の配線４５００と容量素子４４００とが導通し、第１の配線４５００と容量素子４４００の間で電荷が再分配される。その結果、第１の配線４５００の電位が変化する。第１の配線４５００の電位の変化量は、容量素子４４００の第１の端子の電位（あるいは容量素子４４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４４００の第１の端子の電位をＶ、容量素子４４００の容量をＣ、第１の配線４５００が有する容量成分をＣＢ、電荷が再分配される前の第１の配線４５００の電位をＶＢ０とすると、電荷が再分配された後の第１の配線４５００の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第１の配線４５００の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配線４５００の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第１の配線４５００の電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１２に示す半導体装置（メモリセル４２５０）は、トランジスタ４３００のオフ電流が極めて小さいという特徴から、容量素子４４００に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
図１２に示したメモリセル４２５０は、メモリセル４２５０を駆動させるための駆動回路が形成された基板を積層することが好ましい。メモリセル４２５０と駆動回路を積層することで、半導体装置の小型化を図ることができる。なお、積層するメモリセル４２５０および駆動回路の数は限定しない。
駆動回路に含まれるトランジスタは、トランジスタ４３００とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジスタよりも高速動作が可能であり、メモリセル４２５０の駆動回路の構成に用いることが適している。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態５）
実施の形態１で説明したトランジスタは、表示装置、記憶装置、ＣＰＵ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）などの半導体装置に応用することができる。本実施の形態では、上記半導体装置を有する電子機器の例について説明する。
上記半導体装置を有する電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１３に示す。
図１３（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。本発明の一態様のトランジスタを有する記憶装置は、表示部８００２を動作するための駆動回路に用いることが可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様のトランジスタを有するＣＰＵ、記憶装置を用いることができる。
図１３（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を用いた電子機器の一例である。マイクロコンピュータ８１０１は、本発明の一態様のトランジスタを有する記憶装置、ＣＰＵを含む。
また、図１３（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１３（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。本発明の一態様のトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。
また、図１３（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１３（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。本発明の一態様のトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１３（Ｂ）、（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。本発明の一態様のトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
本実施例では、本発明の一態様のトランジスタの電気特性について説明する。
まず、トランジスタの作製方法を説明する。本実施例におけるトランジスタは、図１５（Ａ）、（Ｂ）に示すトランジスタの構造とした。
基板としては、ガラス基板を用い、当該ガラス基板上に酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。
次に、酸化窒化シリコン膜上に厚さ約１０ｎｍの第１の酸化物半導体膜と、厚さ約４０ｎｍの第２の酸化物半導体膜をスパッタ法により順に成膜した。なお、第１の酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜、第２の酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ膜を用いた。
次に、第２の酸化物半導体膜上に厚さ１５ｎｍのタングステン膜、および有機樹脂を形成し、ネガ型のレジスト膜を形成し、レジスト膜に対して電子ビームを走査して露光し、現像処理を行うことで第１のレジストマスクを形成した。
そして、第１のレジストマスクを用いて、有機樹脂およびタングステン膜を選択的にエッチングした。エッチング方法は誘導結合プラズマ方式のドライエッチング装置を用いた。
次に、第１のレジストマスクおよび有機樹脂をアッシング工程により除去した。そして、タングステン膜をマスクとして、第１の酸化物半導体膜および第２の酸化物半導体膜を選択的にエッチングし、第１の酸化物半導体層、第２の酸化物半導体層およびタングステン膜の積層を形成した。
次に、タングステン膜上に第２のレジストマスクを形成し、当該レジストマスクを用いてタングステン膜を選択的にエッチングし、ソース電極層およびドレイン電極層を形成した。
次に、上記酸化物半導体層、ソース電極層およびドレイン電極層上に厚さ５ｎｍの第３の酸化物半導体膜をスパッタ法を用いて形成した。なお、第３の酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜を用いた。
次に、第３の酸化物半導体膜上にゲート絶縁膜となる厚さ１０ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。
次に、厚さがそれぞれ１０ｎｍの窒化チタン膜とタングステン膜をスパッタ法により連続して成膜した。その後、タングステン膜上に第３のレジストマスクを形成した。
次に、第３のレジストマスクを用いて、上記窒化チタン膜とタングステン膜を選択的にエッチングすることによりゲート電極層を形成した。
次に、ゲート電極層およびゲート絶縁膜上に第４のレジストマスクを形成し、当該レジストマスクを用いて、ゲート絶縁膜および第３の酸化物半導体膜を選択的にエッチングし、図１５（Ａ）、（Ｂ）に示すような形状のゲート絶縁膜および第３の酸化物半導体層を形成した。
次に、絶縁層として酸化アルミニウム膜および酸化窒化シリコン膜を成膜した。
以上の工程により、本発明の一態様のトランジスタ（図１６（Ｂ）に示すモデル（ｂ）に相当）を作製した。また、上記工程の一部を変更して従来構造（図１６（Ａ）に示すモデル（ａ）に相当）のトランジスタも作製した。
次に、作製したトランジスタの電気特性について説明する。
図１７（Ａ）は従来構造のトランジスタのＩｄ−Ｖｇ特性である。当該トランジスタの第２の酸化物半導体層には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１を用いた。電界効果移動度は約１４ｃｍ２／Ｖｓ、Ｓ値は約１０５ｍＶ／ｄｅｃａｄｅであり、良好な特性を示した。
図１７（Ｂ）は本発明の一態様のトランジスタのＩｄ−Ｖｇ特性である。当該トランジスタの第２の酸化物半導体層には、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２を用いた。電界効果移動度は約２１ｃｍ２／Ｖｓ、Ｓ値は約９０ｍＶ／ｄｅｃａｄｅであり、従来構造のトランジスタよりも良好な特性を示した。
ここで、従来構造のトランジスタにおいて第２の酸化物半導体層にＩｎ：Ｇａ：Ｚｎ＝３：１：２を用いた場合は、約１００ｃｍ２／Ｖｓ近くの電界効果移動度が得られるが、しきい値電圧が大きくマイナスシフトするなど、良好な特性が得られなかった。また、本発明の一態様のトランジスタにおいて第２の酸化物半導体層にＩｎ：Ｇａ：Ｚｎ＝１：１：１を用いた場合は、図１７（Ａ）に示すＩｄ−Ｖｇ特性よりもオン電流および電界効果移動度が低い特性であった。
すなわち、酸化物半導体層に適切な材料を選択することで、本発明の一態様のトランジスタは従来構造のトランジスタよりも良好な電気特性を得られることが判明した。
なお、本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１００ トランジスタ
１１０ 基板
１２０ 下地絶縁膜
１３０ 酸化物半導体層
１３１ 第１の酸化物半導体層
１３２ 第２の酸化物半導体層
１３３ 第３の酸化物半導体層
１３５ 境界
１３７ チャネル領域
１４０ ソース電極層
１４５ 配線
１４７ 第１の開口部
１５０ ドレイン電極層
１５５ 配線
１５７ 第２の開口部
１６０ ゲート絶縁膜
１７０ ゲート電極層
１７２ 導電膜
１７５ 配線
１７７ 第３の開口部
１８０ 絶縁層
１８５ 絶縁層
３３１ 第１の酸化物半導体膜
３３２ 第２の酸化物半導体膜
３３３ 第３の酸化物半導体膜
３４０ 第１の導電膜
３４１ 第１の導電層
３６０ 絶縁膜
３７０ 第２の導電膜
４００ レジストマスク
３０００ 基板
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３１００ 素子分離絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２５０ 電極
３３００ トランジスタ
３４００ 容量素子
４２５０ メモリセル
４３００ トランジスタ
４４００ 容量素子
４５００ 配線
４６００ 配線
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (10)

  1. 絶縁表面上に形成された第１の酸化物半導体層と、
    前記第１の酸化物半導体層上に形成された第２の酸化物半導体層と、
    前記第２の酸化物半導体層上に形成され、前記第２の酸化物半導体層の側面と同一面上にある側面を有するソース電極層およびドレイン電極層と、
    前記第２の酸化物半導体層上に形成され、前記ソース電極層および前記ドレイン電極層のそれぞれと一部が接する第３の酸化物半導体層と、
    前記第３の酸化物半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極層と、
    前記絶縁表面、前記ソース電極層、前記ドレイン電極層、および前記ゲート電極層上に形成された絶縁層と、
    を有し、
    前記絶縁層には、
    前記第２の酸化物半導体層の一部および前記ソース電極層の一部が露出する第１の開口部と、
    前記第２の酸化物半導体層の一部および前記ドレイン電極層の一部が露出する第２の開口部と、
    前記ゲート電極層の一部が露出する第３の開口部と、
    が形成され、
    前記第１の開口部において、前記第２の酸化物半導体層および前記ソース電極層は第１の配線と電気的に接続され、
    前記第２の開口部において、前記第２の酸化物半導体層および前記ドレイン電極層は第２の配線と電気的に接続され、
    前記第３の開口部において、前記ゲート電極層は第３の配線と電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１において、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。
  3. 請求項１または２において、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、ｃ軸に配向する結晶を有することを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、前記ソース電極層および前記ドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗの単層、またはこれらの積層、またはこれらを主成分とする合金材料で形成されていることを特徴とする半導体装置。
  6. 絶縁表面上に第１の酸化物半導体膜および第２の酸化物半導体膜からなる積層膜を形成し、
    前記積層膜上に第１の導電膜を形成し、
    前記第１の導電膜上に第１のレジストマスクを形成し、
    前記第１のレジストマスクをマスクとして用いて前記第１の導電膜を選択的にエッチングして第１の導電層を形成し、
    前記第１の導電層をマスクとして用いて前記積層膜を選択的にエッチングし、
    前記第１の導電層を分断するようにその一部を選択的にエッチングすることで、第１の酸化物半導体層および第２の酸化物半導体層からなる積層、ならびに前記積層上のソース電極層およびドレイン電極層を形成し、
    前記絶縁表面、前記積層、前記ソース電極層、および前記ドレイン電極層上に第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜上に酸化物絶縁膜を形成し、
    前記酸化物絶縁膜上に第２の導電膜を形成し、
    前記第２の導電膜上に第２のレジストマスクを形成し、
    前記第２のレジストマスクをマスクとして用いて第２の導電膜を選択的にエッチングして、ゲート電極層を形成し、
    前記ゲート電極層をマスクとして用いて酸化物絶縁膜および第３の酸化物半導体膜を選択的にエッチングし、ゲート絶縁膜および第３の酸化物半導体層を形成し、
    前記絶縁表面、前記ソース電極層、前記ドレイン電極層、および前記ゲート電極層上に絶縁層を形成し、
    前記絶縁層に前記第２の酸化物半導体層の一部および前記ソース電極層の一部が露出する第１の開口部、前記第２の酸化物半導体層の一部および前記ドレイン電極層の一部が露出する第２の開口部、および前記ゲート電極層の一部が露出する第３の開口部を形成し、
    前記第１の開口部において、前記第２の酸化物半導体層および前記ソース電極層と電気的に接続する第１の配線、前記第２の開口部において、前記第２の酸化物半導体層および前記ドレイン電極層と電気的に接続する第２の配線、前記第３の開口部において、前記ゲート電極層と電気的に接続する第３の配線を形成することを特徴とする半導体装置の作製方法。
  7. 請求項６において、前記第１の酸化物半導体層および前記第３の酸化物半導体層には、前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い材料を用いることを特徴とする半導体装置の作製方法。
  8. 請求項６または７において、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、前記第１の酸化物半導体層および前記第３の酸化物半導体層には、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きい材料を用いることを特徴とする半導体装置の作製方法。
  9. 請求項６乃至８のいずれか一項において、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層には、ｃ軸に配向する結晶を有する材料を用いることを特徴とする半導体装置の作製方法。
  10. 請求項６乃至９のいずれか一項において、前記ソース電極層および前記ドレイン電極層には、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗの単層、またはこれらの積層、またはこれらを主成分とする合金材料を用いることを特徴とする半導体装置の作製方法。
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