KR102662909B1 - 반도체 장치 - Google Patents

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KR102662909B1
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유스케 노나카
노리타카 이시하라
토모키 히라마츠
류노스케 혼다
토모요 카모가와
료타 호도
카츠아키 토치바야시
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

높은 동작 주파수를 가지는 반도체 장치를 제공한다. 트랜지스터를 가지는 반도체 장치이고, 트랜지스터는 제 1 도전층과, 제 1 도전층 위의 제 1 절연층과, 제 1 절연층 위의 제 2 절연층과, 제 2 절연층 위의 제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의 제 3 산화물과, 제 3 산화물 위의 제 3 절연층과, 제 3 절연층 위의 제 2 도전층과, 제 4 절연층을 가지고, 제 1 도전층 및 제 2 도전층은 제 2 산화물과 중첩된 영역을 가지고, 제 2 도전층, 제 3 절연층, 및 제 3 산화물의 측면은 실질적으로 일치하고, 제 4 절연층은 제 2 도전층, 제 3 절연층, 및 제 3 산화물의 측면과 제 2 산화물의 상면의 일부에 접하고, 트랜지스터의 채널 폭 방향에 있어서, 제 2 산화물과 중첩되지 않은 영역에서의 제 2 도전층의 밑면의 높이를 기준으로 하였을 때의 제 2 산화물의 밑면의 높이는 -5nm 이상 0nm 미만이다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치, 및 반도체 장치의 제작 방법에 관한 것이다. 또는 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는, 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만 그 외의 재료로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체로서는 예를 들어 산화 인듐, 산화 아연 등의 단성분계 금속의 산화물뿐만 아니라, 다성분계 금속의 산화물도 알려져 있다. 다성분계 금속의 산화물 중에서도 특히 In-Ga-Zn 산화물(이하 IGZO라고도 부름)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에서는, CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시되어 있다. 또한 CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이더라도, 미소한 결정을 가지는 것이 비특허문헌 4 및 비특허문헌 5에 기재되어 있다.
또한 IGZO를 활성층으로서 사용한 트랜지스터는 매우 낮은 오프 전류를 가지고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, p.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, p.155-164 K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, p.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p.626-629
본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 높은 동작 주파수를 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 장기간의 데이터 유지가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 데이터의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 트랜지스터를 가지는 반도체 장치이고, 트랜지스터는 제 1 도전층과, 제 1 도전층 위의 제 1 절연층과, 제 1 절연층 위의 제 2 절연층과, 제 2 절연층 위의 제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의 제 3 산화물과, 제 3 산화물 위의 제 3 절연층과, 제 3 절연층 위의 제 2 도전층과, 제 4 절연층을 가지고, 제 1 도전층 및 제 2 도전층은 제 2 산화물과 중첩된 영역을 가지고, 제 2 도전층, 제 3 절연층, 및 제 3 산화물의 측면은 실질적으로 일치하고, 제 4 절연층은 제 2 도전층, 제 3 절연층, 및 제 3 산화물의 상기 측면과 제 2 산화물의 표면의 일부에 접하고, 트랜지스터의 채널 폭 방향에 있어서, 제 2 산화물의 밑면이 제 2 산화물 및 제 1 산화물과 제 2 도전층이 중첩되지 않은 영역에서의 제 2 도전층의 밑면의 아래쪽에 위치하고, 제 2 산화물 및 제 1 산화물과 제 2 도전층이 중첩되지 않은 영역에서의 제 2 도전층의 밑면의 높이를 기준으로 하였을 때, 상기 기준으로부터 제 2 산화물의 밑면의 높이는 -5nm 이상 0nm 미만이다.
또한 본 발명의 일 형태는 트랜지스터를 가지는 반도체 장치이고, 트랜지스터는 제 1 도전층과, 제 1 도전층 위의 제 1 절연층과, 제 1 절연층 위의 제 2 절연층과, 제 2 절연층 위의 제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의 제 3 산화물과, 제 3 산화물 위의 제 3 절연층과, 제 3 절연층 위의 제 2 도전층과, 제 2 산화물 위의 제 3 도전층 및 제 4 도전층과, 제 3 도전층 위의 제 5 도전층과, 제 4 도전층 위의 제 6 도전층을 가지고, 제 1 도전층 및 제 2 도전층은 제 2 산화물과 중첩된 영역을 가지고, 제 5 도전층은 제 2 도전층 측의 제 3 도전층의 측면과 제 2 산화물의 상면에 접한 영역을 가지고, 제 6 도전층은 제 2 도전층 측의 제 4 도전층의 측면과 제 2 산화물의 상면에 접한 영역을 가지고, 트랜지스터의 채널 폭 방향에 있어서, 제 2 산화물의 밑면이 제 2 산화물 및 제 1 산화물과 제 2 도전층이 중첩되지 않은 영역에서의 제 2 도전층의 밑면의 아래쪽에 위치하고, 제 2 산화물 및 제 1 산화물과 제 2 도전층이 중첩되지 않은 영역에서의 제 2 도전층의 밑면의 높이를 기준으로 하였을 때, 상기 기준으로부터 제 2 산화물의 밑면의 높이는 -5nm 이상 0nm 미만이다.
상기 반도체 장치에 있어서, 트랜지스터의 채널 길이 방향의 단면에서 제 1 절연층의 밑면의 높이를 기준으로 하였을 때 제 2 산화물과 중첩된 영역의 제 2 도전층의 밑면의 높이는 제 3 도전층의 상면의 높이 이하인 것이 바람직하다.
또한 상기 반도체 장치에 있어서, 제 2 절연층은 제 1 산화물과 제 2 산화물의 측면과 실질적으로 일치하는 측면을 가지고, 제 3 산화물은 제 1 절연층의 상면과 접한 영역을 가지는 것이 바람직하다.
또한 상기 반도체 장치에 있어서, 제 1 절연층의 밑면의 높이를 기준으로 하였을 때 제 2 산화물과 중첩된 영역의 제 2 절연층의 상면의 높이는 제 2 산화물과 중첩되지 않은 영역의 제 2 절연층의 상면의 높이보다 높은 것이 바람직하다.
본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 높은 동작 주파수를 가지는 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
또한 장기간의 데이터 유지가 가능한 반도체 장치를 제공할 수 있다. 또한 데이터의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또한 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또한 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또한 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 트랜지스터의 단면도.
도 3은 본 발명의 일 형태에 따른 트랜지스터의 전기 특성을 나타낸 도면.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 동작 주파수를 나타낸 도면.
도 5는 본 발명의 일 형태에 따른 트랜지스터의 |∂Vsh/∂Vbg|를 나타낸 도면.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 동작 주파수를 나타낸 도면.
도 7은 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도.
도 8은 본 발명의 일 형태에 따른 트랜지스터의 단면도.
도 9는 본 발명의 일 형태에 따른 트랜지스터의 전기 특성을 나타낸 도면.
도 10은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 12는 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 13은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 14는 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 15는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도.
도 16은 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 모식도.
도 18은 본 발명의 일 형태에 따른 기억 장치의 모식도.
도 19는 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면.
도 20은 시료 1D를 조감한 SEM에 의한 관찰 이미지.
도 21은 본 발명의 실시예에 따른 단면 STEM 이미지.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 다른 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 그 스케일에 반드시 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이므로 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만 이해를 용이하게 하기 위하여 도면에 반영하지 않는 경우가 있다. 또한 도면에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 같은 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도('평면도'라고도 함)나 사시도 등에서 발명의 이해를 용이하게 하기 위하여 일부 구성요소의 기재를 생략하는 경우가 있다. 또한 일부 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 치환하여 설명할 수 있다. 또한 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 '위에', '아래에' 등의 배치를 나타내는 말은 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하는 것이다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서 명세서에서 설명된 말에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접적으로 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다.
여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)을 가지고, 드레인과, 채널이 형성되는 영역과, 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한 본 명세서 등에서 채널이 형성되는 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는, 소스나 드레인의 용어는 바꾸어 사용할 수 있는 경우가 있다.
또한 본 명세서 등에서 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에 나타내는 채널 폭(이하 '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 커진다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어 설곗값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 미리 알려져 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함되는 것으로 인하여, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소 등이 있다.
또한 본 명세서 등에서 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것이다. 또한 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것이다.
또한 본 명세서 등에서 '절연체'라는 용어를 절연막 또는 절연층으로 바꿔 말할 수 있다. 또한 '도전체'라는 용어를 도전막 또는 도전층으로 바꿔 말할 수 있다. 또한 '반도체'라는 용어를 반도체막 또는 반도체층으로 바꿔 말할 수 있다.
또한 본 명세서 등에서 '평행'이란 두 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란 두 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 '수직'이란 두 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란 두 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한 본 명세서에서, 배리어막이란 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막이고, 상기 배리어막이 도전성을 가지는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 OS 트랜지스터라고 기재하는 경우에는 산화물 또는 산화물 반도체를 가지는 트랜지스터로 바꿔 말할 수 있다.
(실시형태 1)
이하에서는 본 발명의 일 형태에 따른 트랜지스터에 대하여 도 1 내지 도 9를 사용하여 설명한다.
<트랜지스터의 구성예 1>
본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도를 도 1에 나타내었다. 도 1의 (A)는 상기 트랜지스터의 상면도이다. 또한 도 1의 (B)는 도 1의 (A)에 L1-L2의 일점쇄선으로 나타낸 부분의 단면도이고, 상기 트랜지스터의 채널 길이 방향의 단면도이기도 하다. 또한 도 1의 (C)는 도 1의 (A)에 W1-W2의 일점쇄선으로 나타낸 부분의 단면도이고, 상기 트랜지스터의 채널 폭 방향의 단면도이기도 하다. 또한 도 1의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
또한 도 1 등의 상면도 및 단면도에서는 도전층, 반도체층, 절연층 등의 단부가 직각으로 도시된 것이 있지만 본 실시형태에 나타내는 반도체 장치는 이에 한정되지 않고 단부를 둥그스름한 형상으로 할 수도 있다.
도 1에 나타내어진 바와 같이, 트랜지스터는 기판(미도시)의 위에 배치된 도전층(BGE)과, 도전층(BGE) 위에 배치된 절연층(BGI1), 절연층(BGI2), 및 절연층(BGI3)과, 절연층(BGI3) 위에 배치된 반도체층(SEM1) 및 반도체층(SEM2)과, 반도체층(SEM2) 위에 배치된 도전층(SE) 및 도전층(DE)과, 반도체층(SEM2), 도전층(SE), 및 도전층(DE) 위에 배치된 반도체층(SEM3)과, 반도체층(SEM3) 위에 배치된 절연층(TGI)과, 절연층(TGI) 위에 배치된 도전층(TGE)을 가진다.
도전층(TGE)은 제 1 게이트(톱 게이트라고도 함)로서 기능하고, 도전층(BGE)은 제 2 게이트(백 게이트라고도 함)로서 기능하고, 절연층(TGI)은 제 1 게이트 절연층(톱 게이트 절연층이라고도 함))으로서 기능하고, 절연층(BGI1), 절연층(BGI2), 및 절연층(BGI3)은 제 2 게이트 절연층(백 게이트 절연층이라고도 함))으로서 기능하고, 반도체층(SEM1), 반도체층(SEM2), 및 반도체층(SEM3)은 반도체층으로서 기능하고, 도전층(SE)은 소스 및 드레인 중 한쪽으로서 기능하고, 도전층(DE)은 소스 및 드레인 중 다른 쪽으로서 기능한다.
상기 트랜지스터는 톱 게이트 및 백 게이트를 가진다. 톱 게이트 및 백 게이트를 가지는 트랜지스터는 톱 게이트와 백 게이트에 다른 전위를 인가함으로써, 문턱 전압을 제어할 수 있다. 예를 들어 백 게이트에 음의 전위를 인가함으로써 트랜지스터의 문턱 전압을 더 크게 하여 오프 전류를 저감할 수 있다. 즉 백 게이트에 음의 전위를 인가함으로써 톱 게이트에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
트랜지스터는 채널 형성 영역에 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작기 때문에 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
산화물 반도체를 트랜지스터의 채널 형성 영역에 사용하는 경우, 캐리어 농도가 낮은 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용하는 것이 바람직하다. 캐리어 농도가 낮은 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 상기 트랜지스터의 오프 전류를 낮게 억제할 수 있거나, 또는 상기 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한 산화물 반도체에 대해서는 실시형태 2에서 자세히 설명한다.
또한 트랜지스터의 온 전류는 큰 것이 바람직하다. 또한 높은 동작 주파수의 특성(주파수 특성이라고도 함)을 가지는 것이 바람직하다. 또한 전기 특성의 변동을 억제하여 안정된 전기 특성을 가지면서 신뢰성을 향상시키는 것이 바람직하다.
그래서 톱 게이트의 제어성을 높게 하는 것이 바람직하다. 여기서 본 명세서에 있어서, "톱 게이트의 제어성이 높다"란 "톱 게이트의 전계가 채널 형성 영역에 주는 영향이 큰" 것을 뜻한다. 즉 톱 게이트에 인가하는 전위의 변화가 작아도 채널 형성 영역에 흐르는 전류가 변화되기 쉬운 것을 뜻한다. 톱 게이트의 제어성이 높다란 구체적으로는 트랜지스터의 온 전류가 크거나, 서브스레숄드 스윙값(Svalue)이 작은 것 등이다. 여기서 Svalue란 드레인 전압 일정에서 드레인 전류를 한 자릿수 변화시키는 서브스레숄드 영역에서의 게이트 전압의 변화량을 말한다. 톱 게이트의 제어성을 높게 함으로써 트랜지스터의 온 전류 및 Svalue를 향상시켜, 상기 트랜지스터를 가지는 반도체 장치의 동작 주파수의 향상을 도모할 수 있다.
예를 들어 채널 폭 방향에 있어서, 도전층(TGE)은 반도체층(SEM3) 및 절연층(TGI)을 개재(介在)하여 반도체층(SEM2)의 채널 형성 영역의 상면 및 측면을 덮으면 좋다. 도전층(TGE)이 반도체층(SEM2)의 채널 형성 영역을 덮는 영역이 늘수록 실효적인 채널 폭이 증가하여 톱 게이트 측의 용량이 커진다. 그러므로 톱 게이트에 의한 제어성이 향상된다. 또한 도 1의 (C)에 나타낸 바와 같이, 도전층(TGE)은 반도체층(SEM2)의 측면과 대향하고 있는 것에 의거하여 사이드 게이트라고 부를 수 있다.
하지만 톱 게이트 측의 용량이 커지면 톱 게이트 측의 용량에 대한 백 게이트 측의 용량의 비율이 작아진다. 톱 게이트 측의 용량에 대한 백 게이트 측의 용량의 비율이 작아지면 후술하는 백 게이트의 제어성은 저하된다. 따라서 채널 폭 방향에 있어서, 도전층(TGE)이 반도체층(SEM2)의 채널 형성 영역을 덮는 영역이 늘수록 백 게이트의 제어성이 저하된다. 여기서 "백 게이트의 제어성이 낮다"란 예를 들어, 백 게이트에 인가한 전위의 변화량에 대하여 시프트값(Vsh)의 변화량이 작은 것을 뜻한다. 여기서 Vsh란 트랜지스터의 드레인 전류-게이트 전압 특성(Id-Vg 특성)에서, 곡선 상의 기울기가 최대인 점에서의 접선과 Id=1[pA]의 직선이 교차되는 점에서의 Vg라고 정의한다.
<톱 게이트의 제어성과 백 게이트의 제어성의 상관>
여기서 톱 게이트의 제어성과 백 게이트의 제어성의 상관에 대하여 설명한다. 또한 톱 게이트의 제어성의 일례로 Svalue를 들고, 백 게이트의 제어성의 일례로 |∂Vsh/∂Vbg|를 든다. |∂Vsh/∂Vbg|는 백 게이트 전압 Vbg가 1V 변화되었을 때의 Vsh의 변화량(Vsh의 시프트양의 절댓값)이고 단위는 [V/V]이다. 즉 |∂Vsh/∂Vbg|가 클수록 백 게이트의 제어성이 높은 것을 뜻한다.
수학식 1에 나타낸 바와 같이, |∂Vsh/∂Vbg|는 톱 게이트 측의 용량 CT에 대한 백 게이트 측의 용량 CB의 비 CB/CT에 의존하는 경향이 있다. 즉 백 게이트의 제어성은 톱 게이트 측의 용량 CT와 백 게이트 측의 용량 CB의 비에 의존하는 경향이 있다.
[수학식 1]
또한 수학식 2에 나타낸 바와 같이, Svalue는 CB/CT에 의존하는 경향이 있다. 즉 톱 게이트의 제어성은 톱 게이트 측의 용량 CT와 백 게이트 측의 용량 CB의 비에 의존하는 경향이 있다.
[수학식 2]
수학식 2에 있어서, k는 볼츠만 상수이고, T는 절대 온도이고, q는 전기 소량이고, λ는 자연 길이(natural length)이고, L은 채널 길이이다. 또한 λ는 단채널 효과에 관한 파라미터이다.
상기에 의거하여, CB/CT가 클수록 |∂Vsh/∂Vbg|가 커져 백 게이트의 제어성이 향상되지만, Svalue는 커져 신뢰성이 저하된다. 또한 CB/CT가 작을수록 Svalue는 작아져 신뢰성이 향상되지만, |∂Vsh/∂Vbg|가 작아져 백 게이트의 제어성이 저하된다. 즉 톱 게이트의 제어성과 백 게이트의 제어성에는 상관이 있는 것을 알 수 있다.
그래서 반도체층(SEM2)의 밑면의 높이가 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이와 같은 정도가 되는 것이 바람직하다. 본 구성으로 함으로써 톱 게이트에 의한 제어성을 향상시키고, 또한 백 게이트의 제어성을 유지할 수 있다.
<디바이스 시뮬레이터를 사용한 계산에 의한 트랜지스터의 전기 특성의 평가 1>
이하, 사이드 게이트가 채널 형성 영역을 덮는 영역의 넓이와 트랜지스터의 전기 특성의 관계에 대하여 디바이스 시뮬레이터를 사용한 계산에 의하여 평가하였다. 구체적으로는 트랜지스터의 Svalue 및 온 전류를 산출하였다. 또한 디바이스 시뮬레이터를 사용한 계산에서 가정한 트랜지스터는 도 1에 나타내어진 트랜지스터이다.
본 계산에서는 도전층(TGE)이 반도체층(SEM2)을 덮는 범위가 다른 구조(구조 1A 내지 구조 8A)를 준비하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값 중, 구조 1A 내지 구조 8A 사이에서 상이한 파라미터의 값을 표 1에 나타낸다.
[표 1]
표 1에 나타내어진 H는 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이를 기준으로 하였을 때의 반도체층(SEM2)의 밑면의 높이를 나타낸다. 반도체층(SEM2)의 밑면이 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면보다 위쪽(도전층(BGE)과 반대쪽)에 위치하는 경우, H는 플러스의 값으로 한다. 또한 반도체층(SEM2)의 밑면이 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면보다 아래쪽(도전층(BGE) 측)에 위치하는 경우, H는 마이너스의 값으로 한다.
도 2의 (A)는 H가 플러스의 값이 되는 구조(구조 6A 내지 구조 8A)의 채널 폭 방향의 단면도이다. 반도체층(SEM2)의 밑면(도 2의 (A)에 일점쇄선으로 나타낸 위치)이 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면(도 2의 (A)에 파선으로 나타낸 위치)보다 위쪽(도전층(BGE)과 반대쪽)에 위치하고 있다.
또한 도 2의 (B)는 H가 마이너스의 값이 되는 구조(구조 1A 내지 구조 4A)의 채널 폭 방향의 단면도이다. 반도체층(SEM2)의 밑면(도 2의 (B)에 일점쇄선으로 나타낸 위치)이 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면(도 2의 (B)에 파선으로 나타낸 위치)보다 아래쪽(도전층(BGE) 측)에 위치하고 있다.
구조 1A 내지 구조 8A에 대하여 디바이스 시뮬레이터를 사용한 계산을 수행하여 각 구조의 전기 특성을 산출하였다. 디바이스 시뮬레이터로서 Silvaco, Inc. 제조 디바이스 시뮬레이터 Atlas3D를 사용하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값 중, 구조 1A 내지 구조 8A에 공통되는 파라미터의 값을 표 2에 나타낸다.
[표 2]
표 2에 나타내어진 IGZO(134)는 In:Ga:Zn=1:3:4의 조성으로 이루어지는 In-Ga-Zn 산화물을 상정한 것이다. 또한 표 2에 나타내어진 IGZO(423)는 In:Ga:Zn=4:2:3의 조성으로 이루어지는 In-Ga-Zn 산화물을 상정한 것이다. 또한 표 2에 나타내어진 SEM에 기재된 파라미터는 반도체층(SEM1), 반도체층(SEM2), 및 반도체층(SEM3)에 공통되는 파라미터이다.
구조 1A 내지 구조 8A에 대하여 드레인 전압 Vd=1.2V, 백 게이트 전압 Vbg=-6.0V에서의 Id-Vg 특성을 계산하고 Svalue 및 온 전류 Ion을 산출하였다. 여기서는 Ion은 게이트 전압 Vg=Vsh+2.5V일 때의 전류값으로 하였다.
도 3의 (A)에 구조 1A 내지 구조 8A의 각각에 대하여 산출된 Svalue를 나타내었다. 도 3의 (A)에 있어서, 가로축은 H[nm]이고, 세로축은 Svalue[mV/decade]이다. 도 3의 (A)에서는, H의 값이 마이너스인 범위에서 H의 값이 작을수록(0에 가까울수록) Svalue가 작아지는 것을 알 수 있다. 또한 H의 값이 플러스인 범위에서 Svalue는 거의 변하지 않는 것을 알 수 있다.
도 3의 (B)에 구조 1A 내지 구조 8A의 각각에 대하여 산출된 Ion을 나타내었다. 도 3의 (B)에 있어서, 가로축은 H[nm]이고, 세로축은 Ion(Vg=Vsh+2.5V)[A]이다. 도 3의 (B)에서는, H의 값이 마이너스인 범위에서 H의 값이 작을수록(0에 가까울수록) Ion이 커지는 것을 알 수 있다. 또한 H의 값이 플러스인 범위에서는 H의 값이 마이너스인 범위에 비하여 H에 대한 Ion의 변화량이 작은 것을 알 수 있다.
[디바이스 시뮬레이터를 사용한 계산에 의한 반도체 장치의 동작 주파수의 추산]
여기서 디바이스 시뮬레이터를 사용한 계산을 수행함으로써 트랜지스터를 가지는 반도체 장치의 동작 주파수를 평가하였다. 구체적으로는 본 발명의 일 형태에 따른 반도체 장치의 동작 주파수를 추산한 결과에 대하여 도 4를 사용하여 설명한다.
또한 이 항에서의 반도체 장치란 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM이다. 또한 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM(등록 상표)(Dynamic Oxide Semiconductor Random Access Memory)이라고도 한다. 또한 DOSRAM의 자세한 사항에 대해서는 아래의 실시형태에서 설명한다.
DOSRAM의 데이터 유지 시간이란 DOSRAM이 가지는 유지 용량에 저장된 전하가 "데이터 기록 후의 크기"에서 "어떤 일정한 크기"까지 감소되는 데 요하는 시간으로 바꿔 말할 수 있다. 본 실시형태에서는 상술한 "어떤 일정한 크기"를, DOSRAM이 가지는 용량 소자(유지 용량 3.5fF)에 인가되는 전위가 데이터 기록 후의 상태에서 0.2V 저하될 때까지 요하는 시간으로 정의하였다. 예를 들어 본 실시형태에서 DOSRAM 데이터 유지 1시간이라고 하는 경우, DOSRAM이 가지는 용량 소자에 인가되는 전위가 데이터 기록 후의 상태에서 0.2V 저하될 때까지 시간이 1시간인 것을 뜻한다.
DOSRAM의 데이터 유지 시간은 DOSRAM이 가지는 트랜지스터의 오프 누설 전류의 크기에 의존한다. 여기서 트랜지스터의 오프 누설 전류란 트랜지스터의 Vg=0V일 때의 Id(즉 Icut)로 바꿔 말할 수 있다. 예를 들어 DOSRAM의 데이터 유지 특성이, DOSRAM이 가지는 트랜지스터의 Icut의 크기에만 의존하는 경우, DOSRAM의 데이터 유지 시간은 DOSRAM이 가지는 트랜지스터의 Icut의 크기에 반비례한다.
또한 Icut은 Vsh와 Svalue를 바탕으로 이하의 수학식 3을 사용하여 외삽함으로써 추산할 수 있다. 또한 수학식 3은 트랜지스터의 오프 전류가 Vg=0V에 도달할 때까지 Vg-Id 측정에 의하여 얻어진 Svalue에 따라 단조 감소된다고 가정한 경우에 성립되는 수학식이다.
[수학식 3]
상기에 의거하여, DOSRAM의 데이터 유지 시간은 Id-Vg 특성에서 얻어지는 Vsh 및 Svalue를 산출함으로써 추산할 수 있다.
또한 DOSRAM 동작 주파수란 DOSRAM의 데이터 기록 사이클 시간의 역수이라고 정의된다. DOSRAM의 데이터 기록 사이클 시간은 DOSRAM이 가지는 용량 소자의 충전 시간 등에 의하여 설정되는 파라미터이다. 본 실시형태에서는 DOSRAM의 데이터 기록 사이클 시간(DOSRAM 동작 주파수의 역수)의 40%에 상당하는 시간을 DOSRAM이 가지는 용량 소자의 충전 시간으로 하는 설정으로 하였다.
상술한 바와 같이, DOSRAM 동작 주파수는 DOSRAM이 가지는 용량 소자의 충전 시간에 의존한다. 따라서 DOSRAM 동작 주파수를 추산하는 데에 있어서, 우선 DOSRAM이 가지는 용량 소자의 충전 시간을 사전에 파악할 필요가 있다. 본 실시형태에서는 DOSRAM이 가지는 용량 소자(유지 용량 3.5fF)에 0.55V 이상의 전위가 인가된 상태를 상기 용량 소자가 "충전된 상태"로 정의하였다. 따라서 본 실시형태에서는 DOSRAM의 데이터 기록 동작의 시작부터 상기 용량 소자에 인가되는 전위가 0.55V에 도달할 때까지 시간이, DOSRAM이 가지는 용량 소자의 충전 시간에 상당한다.
또한 DOSRAM이 가지는 유지 용량 Cs[F]의 용량 소자에 충전되는 전하를 Q[C], 충전 시간을 t[sec], 충전에 의하여 용량 소자에 인가되는 전위를 Vcs(=Vs)[V], DOSRAM이 가지는 트랜지스터의 드레인 전류를 Id[A]로 한 경우, 각 파라미터 사이에는 이하의 수학식 4의 관계가 성립된다.
[수학식 4]
따라서 수학식 4를 변형함으로써 DOSRAM이 가지는 용량 소자의 충전 시간 t를 이하의 수학식 5로 나타낼 수 있다.
[수학식 5]
상술한 바와 같이, 본 실시형태에서는 유지 용량 3.5fF의 용량 소자에 인가되는 전위가 0.55V 이상이 된 상태를 상기 용량 소자가 "충전된 상태로 정의한다. 따라서 수학식 5의 Cs에 3.5fF를, Vcs에 +0.55V를, Id에 상술한 본 발명의 일 형태에 따른 트랜지스터의 측정값 또는 산출값을 대입함으로써, DOSRAM이 가지는 용량 소자의 충전 시간 t를 산출할 수 있다.
DOSRAM이 가지는 용량 소자의 충전 시간은 DOSRAM 데이터 기록 시에서의 DOSRAM이 가지는 트랜지스터의 Id의 크기에 의존한다. 즉 DOSRAM 동작 주파수는 Id-Vs 특성을 취득함으로써 추산할 수 있다.
그래서 이 항에서는 DOSRAM 데이터 기록 시에 DOSRAM이 가지는 트랜지스터에 인가되는 것이 상정되는 전위를 본 발명의 일 형태에 따른 트랜지스터에 실제로 인가함으로써 DOSRAM 데이터 기록 동작을 재현하고, 이때의 트랜지스터의 Id를 측정하였다. 구체적으로는 구조 1A 내지 구조 8A의 게이트 전위 Vg를 +2.97V로, 드레인 전위 Vd를 +1.08V로 고정하고, 백 게이트 전위 Vbg를 임의로 하고, 소스 전위 Vs를 0V에서 +0.55V까지 소인함으로써 트랜지스터의 Id 측정을 수행하였다. 또한 측정 온도는 27℃로 하였다.
또한 상술한 조건하에서 구조 1A 내지 구조 8A에 대한 Id-Vg 특성 및 Id-Vs 특성을 디바이스 시뮬레이터를 사용한 계산을 수행함으로써 DOSRAM의 데이터 유지 시간 및 동작 주파수를 산출하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값은 표 1 및 표 2에 나타내어진 값으로 하였다. 또한 데이터 유지 시간의 산출에서는 누설과 장기 유지로 인한 소자 특성의 열화는 고려하지 않았다.
구조 1A 내지 구조 8A 중 어느 하나를 가지는 DOSRAM의, 전원 전압 3.3V, 온도 27℃에서의 DOSRAM 동작 주파수의 추산을 도 4에 나타내었다. 또한 도 4에 나타내어진 DOSRAM 동작 주파수는 구조 5A의 DOSRAM 동작 주파수가 1이 되도록 정규화되었다. 도 4에서 가로축은 H[nm]이고, 세로축은 정규화된 DOSRAM 동작 주파수이다. 도 4에서, H의 값이 커질수록 DOSRAM 동작 주파수는 커지는 것을 알 수 있다. 즉 H의 값이 커질수록 트랜지스터를 가지는 반도체 장치의 동작 주파수는 향상되는 것을 알 수 있다.
[백 게이트의 제어성]
다음으로 백 게이트의 제어성에 대하여 디바이스 시뮬레이터를 사용한 계산에 의하여 평가하였다. 백 게이트의 제어성을 평가하기 위하여 트랜지스터의 Id-Vg 특성의 백 게이트 전압 의존성을 계산하여 |∂Vsh/∂Vbg|를 산출하였다.
디바이스 시뮬레이터를 사용한 계산을 수행함으로써 구조 1A 내지 구조 8A에서의 Id-Vg 특성을 산출하여 |∂Vsh/∂Vbg|를 산출하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값은 표 1 및 표 2에 나타내어진 값으로 하였다.
도 5에 구조 1A 내지 구조 8A의 각각에 대하여 산출된 |∂Vsh/∂Vbg|를 나타내었다. 도 5에서 가로축은 H[nm]이고, 세로축은 |∂Vsh/∂Vbg|[V/V]이다. 도 5에서, H의 값이 커질수록 |∂Vsh/∂Vbg|는 작아지는 것을 알 수 있다. 따라서 H의 값이 커질수록 백 게이트의 제어성은 저하되는 것을 알 수 있다.
상기에 의거하여, 톱 게이트로서 기능하는 도전층(TGE)이 반도체층(SEM3) 및 절연층(TGI)을 개재하여 채널 형성 영역에서의 반도체층(SEM2)의 측면 및 상면을 덮는 구성으로 함으로써, 도전층(TGE)의 전계를 채널 형성 영역의 반도체층(SEM2) 전체에 작용시키기 쉬워진다. 따라서 트랜지스터의 온 전류를 증대시켜 상기 트랜지스터를 가지는 반도체 장치의 동작 주파수를 향상시킬 수 있다.
따라서 반도체층(SEM2)의 밑면의 높이가 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이와 같은 정도가 되는 트랜지스터는 Svalue가 작고, 온 전류가 크고, 양호한 전기 특성을 나타내고, 또한 백 게이트의 제어성을 유지할 수 있다. 예를 들어 H는 -15nm 이상 15nm 이하가 바람직하고, -10nm 이상 10nm 이하가 더 바람직하고, -5nm 이상 5nm 이하 또는 -5nm 이상 0nm 미만이 더욱 바람직하다.
또한 백 게이트 전압 Vbg는 낮은 것이 바람직하다. 백 게이트 전압 Vbg가 높으면 트랜지스터의 Id-Vg 특성이 악화되는 경우가 있다. 또한 트랜지스터의 Id-Vg 특성이 악화된다란 예를 들어, Svalue가 커지거나 온 전류가 작아지는 것 등이 있다.
백 게이트 전압 Vbg를 낮게 하기 위해서는 예를 들어 백 게이트의 제어성을 향상시킬 필요가 있다. 백 게이트의 제어성이 낮으면 데이터를 유지하기 위해서 백 게이트 전압 Vbg를 더 높게 할 필요가 있다. 또한 백 게이트의 제어성의 향상을 도모할 때는 예를 들어 |∂Vsh/∂Vbg|를 크게 하면 좋다.
백 게이트의 제어성은 백 게이트 절연층(절연층(BGI1), 절연층(BGI2), 및 절연층(BGI3))의 막 두께, 반도체층(반도체층(SEM1), 반도체층(SEM2), 및 반도체층(SEM3))의 막 두께 등에 기인한다. 그래서 데이터를 유지하면서 트랜지스터의 동작 주파수를 높게 하기 위해서는 백 게이트 절연층 및 반도체층의 막 두께를 최적화하는 것이 중요하다. 상기 막 두께를 최적화함으로써, 데이터를 유지하면서 높은 동작 주파수를 가지는 트랜지스터의 구성으로 할 수 있다.
<백 게이트 절연층 및 반도체층의 막 두께의 최적화>
이하에서는 데이터를 유지하면서 높은 동작 주파수를 가지는 트랜지스터를 구성하기 위한, 백 게이트 절연층 및 반도체층의 막 두께의 최적화에 대하여 도 6을 사용하여 설명한다.
먼저 실제의 동작에서 필요한 백 게이트 전압 Vbg에서 백 게이트의 제어성을 결정한다. 예를 들어 Vbg=0V에서의 Vsh가 0V인 전기 특성을 나타내는 트랜지스터를 가정한 경우, 백 게이트에 -5V 이하의 전위를 인가한 상태로 27℃에서의 Vsh를 1.2V까지 시프트시키기 위해서는 |∂Vsh/∂Vbg|가 0.24V/V 이상이면 좋다. 또는 백 게이트에 -3V 이하의 전위를 인가한 상태로 27℃에서의 Vsh를 0.83V까지 시프트시키기 위해서는 |∂Vsh/∂Vbg|가 0.28V/V 이상이면 좋다.
다음으로 결정된 백 게이트의 제어성을 충족시키는 백 게이트 절연층 및 반도체층의 최적 막 두께를 탐색한다. 예를 들어 |∂Vsh/∂Vbg|가 0.24V/V 이상이 될 때의 백 게이트 절연층 및 반도체층의 최적 막 두께를 탐색하는 경우, 먼저 백 게이트 절연층 또는 반도체층의 막 두께가 상이한 복수의 트랜지스터를 준비한다. 그리고 상기 트랜지스터의 Id-Vg 특성을 계산하여 |∂Vsh/∂Vbg|를 산출한다. 산출한 |∂Vsh/∂Vbg|가 0.24V/V 이상이 될 때의 백 게이트 절연층 및 반도체층의 막 두께를 최적 막 두께로 한다. 또한 백 게이트 절연층 또는 반도체층의 막 두께를 각각 설정하기 때문에 최적 막 두께는 일의적으로 결정되지 않고 복수 존재하는 경우가 있다.
다음으로 상기 최적 막 두께로 구성되는 트랜지스터에서 DOSRAM 동작 주파수를 산출한다. 산출한 DOSRAM 동작 주파수 중에서 가장 동작 주파수가 높은 트랜지스터 구조를 추출함으로써, 데이터를 유지하면서 동작 주파수가 높은 트랜지스터의 구성을 결정한다.
이하에서 디바이스 시뮬레이터를 사용한 계산에 의하여 백 게이트 절연층 및 반도체층의 최적 막 두께를 탐색한 예를 나타낸다. 본 계산에서는 도 1에 나타내어진 트랜지스터에서 절연층(BGI1), 절연층(BGI2), 절연층(BGI3), 반도체층(SEM1), 반도체층(SEM2)의 막 두께가 상이한 구조(구조 1B 내지 구조 4B)를 준비하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값 중, 구조 1B 내지 구조 4B 사이에서 상이한 파라미터의 값을 표 3에 나타낸다.
[표 3]
표 3에 나타내어진 H는 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이를 기준으로 하였을 때의 반도체층(SEM2)의 밑면의 높이를 나타낸다. 구조 1B 내지 구조 4B에서의 H는 모두 플러스의 값이고, 도 4에서 DOSRAM 동작 주파수는 높은 것으로 추정된다.
구조 1B 내지 구조 4B에 대하여 디바이스 시뮬레이터를 사용한 계산을 수행하였다. 디바이스 시뮬레이터로서 Silvaco, Inc. 제조 디바이스 시뮬레이터 Atlas3D를 사용하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값 중, 구조 1B 내지 구조 4B에 공통되는 파라미터의 값을 표 4에 나타낸다.
[표 4]
디바이스 시뮬레이터를 사용한 계산의 결과, |∂Vsh/∂Vbg|는 구조 1B에서는 0.1V/V, 구조 2B 내지 구조 4B에서는 0.24V/V 이상이었다. 따라서 구조 1B에 비하여 구조 2B 내지 구조 4B에서는 백 게이트의 제어성이 높은 것을 알 수 있다.
다음으로 구조 1B 내지 구조 4B에 대한 Id-Vg 특성 및 Id-Vs 특성을, 디바이스 시뮬레이터를 사용한 계산을 수행함으로써 DOSRAM의 데이터 유지 시간 및 동작 주파수를 산출하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값은 표 3 및 표 4에 나타내어진 값으로 하였다. 또한 데이터 유지 시간의 산출에서는 누설과 장기 유지로 인한 소자 특성의 열화는 고려하지 않았다.
구조 1B 내지 구조 4B 중 어느 하나를 가지는 DOSRAM의, 전원 전압 3.3V, 온도 27℃에서의 DOSRAM 동작 주파수의 추산을 도 6에 나타내었다. 또한 도 6에 나타내어진 DOSRAM 동작 주파수는 구조 1B의 DOSRAM 동작 주파수가 1이 되도록 정규화되었다. 도 6에서 세로축은 정규화된 DOSRAM 동작 주파수이다. 도 6에서, 구조 2B 내지 구조 4B 중, 구조 4B에서의 DOSRAM 동작 주파수가 가장 높은 것을 알 수 있다.
또한 상기 계산에서는 백 게이트의 제어성을 결정한 후에 최적 막 두께의 탐색을 수행하였지만 이에 한정되지 않는다. 예를 들어 요구되는 DOSRAM 동작 주파수를 충족시키는 최적 막 두께를 탐색하여, 상기 최적 막 두께 중에서 백 게이트의 제어성이 가장 높은 트랜지스터 구조를 추출함으로써, 데이터를 유지하면서 높은 동작 주파수를 가지는 트랜지스터의 구성을 결정하여도 좋다.
또한 도 1에 나타내어진 트랜지스터의 구성에 한정되지 않고, 반도체층(SEM2)의 밑면의 높이가 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이와 같은 정도가 되는 트랜지스터의 구성이면 상기 트랜지스터는 Svalue가 작고, 온 전류가 크고, 양호한 전기 특성을 나타내고, 또한 백 게이트의 제어성을 유지할 수 있다.
<트랜지스터의 구성예 2>
본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도를 도 7에 나타내었다. 도 7의 (A)는 상기 트랜지스터의 상면도이다. 또한 도 7의 (B)는 도 7의 (A)에 L1-L2의 일점쇄선으로 나타낸 부분의 단면도이고, 상기 트랜지스터의 채널 길이 방향의 단면도이기도 하다. 또한 도 7의 (C)는 도 7의 (A)에 W1-W2의 일점쇄선으로 나타낸 부분의 단면도이고, 상기 트랜지스터의 채널 폭 방향의 단면도이기도 하다. 또한 도 7의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
도 7에 나타내어진 트랜지스터는 도 1에 나타내어진 트랜지스터의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 주로 도 1에 나타내어진 트랜지스터와 다른 점에 대하여 설명한다.
도 7에 나타내어진 바와 같이, 트랜지스터는 기판(미도시)의 위에 배치된 도전층(BGE)과, 도전층(BGE) 위에 배치된 절연층(BGI2) 및 절연층(BGI3)과, 절연층(BGI3) 위에 배치된 반도체층(SEM1) 및 반도체층(SEM2)과, 반도체층(SEM2) 위에 배치된 도전층(SE) 및 도전층(DE)과, 반도체층(SEM2) 위이며 도전층(SE) 및 도전층(DE)의 측면에 접하도록 배치된 반도체층(SEM3)과, 반도체층(SEM3) 위에 배치된 절연층(TGI)과, 절연층(TGI) 위에 배치된 도전층(TGE)을 가진다.
<디바이스 시뮬레이터를 사용한 계산에 의한 트랜지스터의 전기 특성의 평가 2>
이하, 도 7에 나타내어진 트랜지스터의 Svalue 및 온 전류를 산출한다.
본 계산에서는 도전층(TGE)이 반도체층(SEM2)을 덮는 범위가 다른 구조(구조 1C 내지 구조 10C)를 준비하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값 중, 구조 1C 내지 구조 10C 사이에서 상이한 파라미터의 값을 표 5에 나타낸다.
[표 5]
도 8의 (A)는 H가 플러스의 값이 되는 구조(구조 7C 내지 구조 10C)의 채널 폭 방향의 단면도이다. 또한 도 8의 (B)는 H가 마이너스의 값이 되는 구조(구조 1C 내지 구조 5C)의 채널 폭 방향의 단면도이다.
구조 1C 내지 구조 10C에 대하여 디바이스 시뮬레이터를 사용한 계산을 수행하였다. 디바이스 시뮬레이터로서 Silvaco, Inc. 제조 디바이스 시뮬레이터 Atlas3D를 사용하였다. 디바이스 시뮬레이터를 사용한 계산에서 가정한 각 파라미터의 값 중, 구조 1C 내지 구조 10C에 공통되는 파라미터의 값을 표 6에 나타낸다.
[표 6]
구조 1C 내지 구조 10C에 대하여 드레인 전압 Vd=1.2V, 백 게이트 전압 Vbg=-6.0V에서의 Id-Vg 특성을 계산하고 Svalue 및 온 전류 Ion을 산출하였다. 여기서는 Ion은 게이트 전압 Vg=Vsh+2.5V일 때의 전류값으로 하였다.
도 9의 (A)에 구조 1C 내지 구조 10C의 각각에 대하여 산출된 Svalue를 나타내었다. 도 9의 (A)에 있어서, 가로축은 H[nm]이고, 세로축은 Svalue[mV/decade]이다. 도 9의 (A)에서는, H의 값이 마이너스인 범위에서 H의 값이 작을수록(0에 가까울수록) Svalue가 작아지는 것을 알 수 있다. 또한 H의 값이 플러스인 범위에서 Svalue는 거의 변하지 않는 것을 알 수 있다.
도 9의 (B)에 구조 1C 내지 구조 10C의 각각에 대하여 산출된 Ion을 나타내었다. 도 9의 (B)에 있어서, 가로축은 H[nm]이고, 세로축은 Ion(Vg=Vsh+2.5V)[A]이다. 도 9의 (B)에서는, H의 값이 마이너스인 범위에서 H의 값이 작을수록(0에 가까울수록) Ion이 커지는 것을 알 수 있다. 또한 H의 값이 플러스인 범위에서 Ion는 거의 변하지 않는 것을 알 수 있다.
상기에 의거하여, 반도체층(SEM2)의 밑면의 높이가 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이와 같은 정도가 되는 트랜지스터이면 상기 트랜지스터는 Svalue가 작고, 온 전류가 크고, 양호한 전기 특성을 나타내고, 또한 백 게이트의 제어성을 유지할 수 있다.
또한 본 발명의 일 형태에 따른 트랜지스터의 자세한 사항에 대해서는 아래의 실시형태에서 설명한다.
반도체층(SEM2)의 밑면의 높이가 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이와 같은 정도가 되는 트랜지스터를 제작하는 데에 있어서, 반도체층(SEM1), 반도체층(SEM2), 반도체층(SEM3), 절연층(TGI), 및 절연층(BGI3)의 막 두께를 고려할 필요가 있다. 또한 반도체층(SEM1), 반도체층(SEM2), 반도체층(SEM3), 절연층(TGI)의 막 두께는 성막 시의 막 두께와 거의 같다.
절연층(BGI3)은 반도체층(SEM2) 및 반도체층(SEM1)을 에칭법에 의하여 가공하는 공정에서 에칭되고 막 두께가 감소되는(소위 막 감소가 일어나는) 경우가 있다. 또한 상기 공정 시에 절연층(BGI3) 위에 에칭 보호막이 되는 폴리머가 퇴적되는 경우가 있다. 상기 공정 후에 절연층(BGI3)을 에칭법에 의하여 가공하는 경우, 절연층(BGI3) 위에 퇴적된 폴리머로 인하여 절연층(BGI3)의 에칭 반응이 저해된다. 따라서 에칭법을 사용한 가공에 의하여 절연층(BGI3)의 막 두께를 제어하는 것은 어렵다.
그래서 반도체층(SEM2) 및 반도체층(SEM1)을 에칭법에 의하여 가공한 후 또는 절연층(BGI3)을 에칭법에 의하여 가공하기 전에 산소 플라스마 처리를 수행하는 것이 바람직하다. 상기 산소 플라스마 처리를 수행함으로써 절연층(BGI3) 위에 퇴적된 폴리머를 제거할 수 있다. 상기 산소 플라스마 처리에 의하여 폴리머를 제거한 후 절연층(BGI3)을 에칭법에 의하여 가공함으로써 절연층(BGI3)의 막 두께를 제어할 수 있다. 따라서 트랜지스터의 미세화 또는 고집적화가 가능하게 되는 경우가 있다. 또는 트랜지스터의 생산성을 높일 수 있는 경우가 있다.
상기 공정을 수행함으로써 예를 들어, 반도체층(SEM2) 및 반도체층(SEM1)과 중첩되지 않은 영역의 절연층(BGI3)을 제거하여, 반도체층(SEM3)은 절연층(BGI2)의 상면과 접한 영역을 가질 수 있다. 또는 반도체층(SEM2) 및 반도체층(SEM1)과 중첩되지 않은 영역의 절연층(BGI3)의 일부를 제거하여, 반도체층(SEM2) 및 반도체층(SEM1)과 중첩된 영역의 절연층(BGI3)의 상면의 높이를 반도체층(SEM2) 및 반도체층(SEM1)과 중첩되지 않은 영역의 절연층(BGI3)의 상면의 높이보다 높게 할 수 있다.
산소 플라스마 처리란 산소 가스를 포함하는 분위기에서 발생시킨 플라스마에 피조사물을 노출시키는 것을 말한다. 산소 가스란 산소, 오존, 일산화 이질소 등의 산소를 포함하는 산화성 가스를 말한다. 특히 산소 가스로서 산소 또는 오존을 사용하는 것이 바람직하다. 또한 산소 플라스마 처리는 희가스를 더하여 수행하여도 좋다. 희가스를 더한 산소 플라스마 처리를 수행함으로써 피조사물의 표면 및 표면 근방의 수소나 탄소 등의 불순물을 저감할 수 있다.
이상에 의하여, 반도체층(SEM1), 반도체층(SEM2), 반도체층(SEM3), 절연층(TGI), 및 절연층(BGI3)의 막 두께를 제어함으로써, 반도체층(SEM2)의 밑면의 높이가 반도체층(SEM2) 및 반도체층(SEM1)과 도전층(TGE)이 중첩되지 않은 영역에서의 도전층(TGE)의 밑면의 높이와 같은 정도가 되는 트랜지스터를 제작할 수 있다.
본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 높은 동작 주파수를 가지는 반도체 장치를 제공할 수 있다. 또한 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또한 생산성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태나 실시예에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 위의 실시형태에 나타낸 트랜지스터의 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 10의 (A) 내지 (C)를 사용하여 트랜지스터(200A)의 구조예를 설명한다. 도 10의 (A)는 트랜지스터(200A)의 상면도이다. 도 10의 (B)는 도 10의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 10의 (C)는 도 10의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 10의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
도 10의 (A) 내지 (C)에서는, 트랜지스터(200A)와, 층간막으로서 기능하는 절연층(210), 절연층(212), 절연층(214), 절연층(216), 절연층(280), 절연층(282), 및 절연층(284)을 나타내었다. 또한 트랜지스터(200A)에 전기적으로 접속되고 콘택트 플러그로서 기능하는 도전층(246)(도전층(246a) 및 도전층(246b))과, 배선으로서 기능하는 도전층(203)을 나타내었다.
트랜지스터(200A)는 제 1 게이트(톱 게이트라고도 함)로서 기능하는 도전층(260)(도전층(260a) 및 도전층(260b))과, 제 2 게이트(보텀 게이트라고도 함)로서 기능하는 도전층(205)(도전층(205a) 및 도전층(205b))과, 제 1 게이트 절연층으로서 기능하는 절연층(250)과, 제 2 게이트 절연층으로서 기능하는 절연층(220), 절연층(222), 및 절연층(224)과, 채널이 형성되는 영역을 가지는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전층(242a)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층(242b)과, 절연층(274)을 가진다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
예를 들어 절연층(210)은 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 따라서 절연층(210)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 예를 들어 절연층(210)으로서 산화 알루미늄, 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 물, 수소 등의 불순물이 절연층(210)보다 기판 측으로부터 트랜지스터(200A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어 절연층(212)은 절연층(210)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
도전층(203)은 절연층(212)에 매립되도록 형성된다. 여기서 도전층(203)의 상면의 높이와 절연층(212)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전층(203)을 단층으로 하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전층(203)을 2층 이상의 다층막 구조로 하여도 좋다. 또한 도전층(203)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(200A)에서 도전층(260)은 제 1 게이트로서 기능하는 경우가 있다. 또한 도전층(205)은 제 2 게이트로서 기능하는 경우가 있다. 이 경우, 도전층(205)에 인가하는 전위를 도전층(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200A)의 문턱 전압을 제어할 수 있다. 특히 도전층(205)에 음의 전위를 인가함으로써, 트랜지스터(200A)의 문턱 전압을 보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전층(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전층(260)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한 예를 들어 도전층(205)과 도전층(260)을 중첩하여 제공함으로써, 도전층(260) 및 도전층(205)에 전위를 인가한 경우, 도전층(260)으로부터 발생하는 전계와 도전층(205)으로부터 발생하는 전계가 연결되고, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉 제 1 게이트로서 기능하는 도전층(260)의 전계와, 제 2 게이트로서 기능하는 도전층(205)의 전계로 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서는, 제 1 게이트 및 제 2 게이트의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연층(214) 및 절연층(216)은 절연층(210) 또는 절연층(212)과 마찬가지로 층간막으로서 기능한다. 예를 들어 절연층(214)은 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 물, 수소 등의 불순물이 절연층(214)보다 기판 측으로부터 트랜지스터(200A) 측으로 확산되는 것을 억제할 수 있다. 또한 예를 들어 절연층(216)은 절연층(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
제 2 게이트로서 기능하는 도전층(205)은 절연층(214) 및 절연층(216)의 개구의 내벽과 접하여 도전층(205a)이 형성되고, 더 내측에 도전층(205b)이 형성되어 있다. 여기서 도전층(205a) 및 도전층(205b)의 상면의 높이와 절연층(216)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200A)에서 도전층(205a) 및 도전층(205b)이 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전층(205)은 단층 또는 3층 이상의 적층 구조로 제공되는 구성을 가져도 좋다.
여기서 도전층(205a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능이다.
예를 들어 도전층(205a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(205b)이 산화되어 도전율이 저하되는 것을 억제할 수 있다.
또한 도전층(205)이 배선의 기능을 겸하는 경우, 도전층(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 이 경우, 도전층(203)을 반드시 제공할 필요는 없다. 또한 도전층(205b)을 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
산화물(230)과 접하는 절연층(224)은 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는, 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어 절연층(224)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하고 트랜지스터(200A)의 신뢰성을 향상시킬 수 있다.
절연층(224)으로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
도 10에는 절연층(224)이 산화물(230a) 및 산화물(230b)과 중첩된 영역에 배치되는 구성을 나타내었지만 이에 한정되지 않고, 산화물(230a) 및 산화물(230b)과 중첩되지 않은 영역에도 배치되어도 좋다. 즉 절연층(224)은 산화물(230a) 및 산화물(230b)과 중첩되지 않은 영역에서, 절연층(222)과 산화물(230c) 사이 및 절연층(222)과 절연층(274) 사이에 배치되어도 좋다.
또한 절연층(222)은 배리어성을 가지는 것이 바람직하다. 절연층(222)은 배리어성을 가지면, 트랜지스터(200A)의 주변부로부터 트랜지스터(200A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연층(222)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연층으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
예를 들어 절연층(220)은 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체를, 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연층(220)을 얻을 수 있다.
또한 도 10에서는 제 2 게이트 절연층으로서 3층의 적층 구조를 나타내었지만, 단층 혹은 2층 또는 4층 이상의 적층 구조로 하여도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 다른 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 가지는 산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 산화물(230)로서는 이하에서 설명하는 금속 산화물의 1종인 산화물 반도체를 사용할 수 있다.
또한 도 10에 나타낸 트랜지스터(200A)는 도전층(242)(도전층(242a) 및 도전층(242b))과, 산화물(230c), 절연층(250), 및 도전층(260)이 중첩된 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한 제어성이 높은 트랜지스터를 제공할 수 있다.
도전층(242)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 텅스텐 등의 금속, 또는 상기 금속을 주성분으로 하는 합금을 사용할 수 있다. 특히 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 가지고, 또한 내산화성이 높기 때문에 바람직하다.
또한 도 10에서는 도전층(242)을 단층 구조로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 질화 탄탈럼막과 텅스텐막을 적층하면 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도전층(242) 위에 배리어층을 제공하여도 좋다. 상기 배리어층에는 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여, 절연층(274)을 성막할 때 도전층(242)이 산화되는 것을 억제할 수 있다.
상기 배리어층에는 예를 들어 금속 산화물을 사용할 수 있다. 특히 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대하여 배리어성을 가지는 절연막을 사용하는 것이 바람직하다. 또한 CVD법에 의하여 형성된 질화 실리콘을 사용하여도 좋다.
상기 배리어층을 가짐으로써, 도전층(242)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 도전층(242)에 텅스텐, 알루미늄 등 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 그 경우, 절연층(250)은 제 2 게이트 절연층과 마찬가지로 적층 구조를 가져도 좋다. 게이트 절연층으로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트로서 기능하는 도전층(260)은 도전층(260a) 및 도전층(260a) 위의 도전층(260b)을 가진다. 도전층(260a)에는 도전층(205a)과 마찬가지로 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(260a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(260b)의 재료 선택성을 향상시킬 수 있다. 즉 도전층(260a)을 가짐으로써, 도전층(260b)의 산화가 억제되므로, 도전율이 저하되는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전층(260a)으로서, 산화물(230)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 이 경우, 도전층(260b)을 스퍼터링법에 의하여 성막함으로써, 도전층(260a)의 전기 저항값을 저하시켜 도전층으로 할 수 있다. 이러한 식으로 형성된 도전층(260a)을 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 도전층(260)은 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전층(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전층(260b)은 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한 도전층(260)의 상면 및 측면, 절연층(250)의 측면, 및 산화물(230c)의 측면을 덮도록 절연층(274)을 제공하는 것이 바람직하다. 또한 절연층(274)에는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
절연층(274)을 제공함으로써, 도전층(260)의 산화를 억제할 수 있다. 또한 절연층(274)을 가짐으로써, 절연층(280)이 가지는 물, 수소 등의 불순물이 트랜지스터(200A)로 확산되는 것을 억제할 수 있다.
절연층(282)은 절연층(214)과 마찬가지로 물, 수소 등의 불순물이 외부로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한 절연층(280) 및 절연층(284)은 절연층(216)과 마찬가지로, 절연층(282)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
또한 트랜지스터(200A)는 절연층(274), 절연층(280), 절연층(282), 및 절연층(284)에 매립된 도전층(246) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다.
또한 도전층(246)의 재료로서는 도전층(205)과 마찬가지로 금속 재료, 합금 재료, 금속 질화물 재료, 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 예를 들어 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 저감할 수 있다.
예를 들어 도전층(246)으로서는 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
또한 도전층(246)과 절연층(280) 사이에 배리어성을 가지는 절연층(276)(절연층(276a) 및 절연층(276b))을 배치하여도 좋다. 절연층(276)을 제공함으로써, 절연층(280)의 산소가 도전층(246)과 반응하고, 도전층(246)이 산화되는 것을 억제할 수 있다.
또한 배리어성을 가지는 절연층(276)을 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 산소를 흡수하는 성질을 가지면서도 도전성이 높은 금속 재료를 도전층(246)에 사용함으로써, 저소비전력의 반도체 장치를 제공할 수 있다. 구체적으로는 텅스텐, 알루미늄 등 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또한 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또한 전기 특성의 변동이 억제되고, 안정적인 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
<구성 재료에 대하여>
[기판]
기판으로서 사용하는 재료에는 큰 제한이 없지만, 적어도 이후의 가열 처리를 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 기판으로서 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판 등을 사용할 수 있다. 또한 SOI 기판 또는 반도체 기판 위에 변형 트랜지스터나 FIN형 트랜지스터 등의 반도체 소자가 제공된 기판 등을 사용할 수도 있다. 또는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 즉 기판은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다.
또한 기판으로서 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수도 있다. 또한 기판으로서 가요성 기판(플렉시블 기판)을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후 박리하여 가요성 기판으로 전치(轉置)하여도 좋다. 또한 제작 기판으로부터 박리하여 가요성 기판으로 전치하기 위하여, 제작 기판과 트랜지스터나 용량 소자 등 사이에 박리층을 제공하면 좋다.
가요성 기판으로서는 예를 들어 금속, 합금, 수지, 또는 유리, 혹은 이들의 섬유 등을 사용할 수 있다. 기판에 사용하는 가요성 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 기판에 사용하는 가요성 기판은 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히 아라미드는 선팽창률이 낮기 때문에 가요성 기판으로서 적합하다.
[절연층]
절연층에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄실리케이트 등에서 선택된 재료를 단층으로 또는 적층시켜 사용한다. 또한 산화물 재료, 질화물 재료, 산화질화물 재료, 질화산화물 재료 중 복수의 재료를 혼합한 재료를 사용하여도 좋다.
또한 본 명세서 등에서 질화산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한 각 원소의 함유량은 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
또한 반도체층으로서 금속 산화물의 1종인 산화물 반도체를 사용하는 경우에는, 반도체층 내의 수소 농도 증가를 방지하기 위하여 절연층 내의 수소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 수소 농도를 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히 반도체층과 접하는 절연층의 수소 농도를 저감하는 것이 바람직하다.
또한 반도체층 내의 질소 농도 증가를 방지하기 위하여 절연층 내의 질소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 질소 농도를 SIMS에서 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 절연층에서 적어도 반도체층과 접한 영역은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)에 의하여 관찰되는 시그널이 적은 것이 바람직하다. 예를 들어 상술한 시그널로서는 g값이 2.001의 지점에서 관찰되는 E' 센터가 있다. 또한 E' 센터는 실리콘의 댕글링 본드에 기인한다. 예를 들어 절연층으로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우, E' 센터 기인의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화질화 실리콘층을 사용하면 좋다.
또한 상술한 시그널 외에도 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 질소의 핵스핀에 의하여 3개의 시그널로 분열되어 있고, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 및 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)의 지점에서 관찰된다.
예를 들어 절연층으로서, 이산화질소(NO2)에 기인하는 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하는 것이 적합하다.
또한 이산화질소(NO2)를 포함하는 질소 산화물(NOx)은 절연층 내에 준위를 형성한다. 상기 준위는 산화물 반도체층의 에너지 갭 내에 위치한다. 그러므로 질소 산화물(NOx)이 절연층과 산화물 반도체층의 계면으로 확산되면, 상기 준위가 절연층 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층과 산화물 반도체층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 이동된다. 따라서 절연층으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 이동을 저감할 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연층으로서는 예를 들어 산화질화 실리콘층을 사용할 수 있다. 상기 산화질화 실리콘층은 TDS에서, 질소 산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018molecules/cm3 이상 5×1019molecules/cm3 이하이다. 또한 상기 암모니아의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 많은 절연층을 사용함으로써 질소 산화물(NOx)이 저감된다.
또한 산화물 반도체층과 접하는 절연층 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연층을 사용하여 형성되는 것이 바람직하다. 구체적으로는 절연층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서 수행되는 TDS에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연층을 사용하는 것이 바람직하다.
또한 과잉 산소를 포함하는 절연층은 절연층에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 산화성 분위기하에서의 열처리나 플라스마 처리 등에 의하여 수행할 수 있다. 또는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여 산소를 첨가하여도 좋다. 산소를 첨가하는 처리에 사용하는 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 오존 가스 등 산소를 포함하는 가스를 들 수 있다. 또한 본 명세서에서는 산소를 첨가하는 처리를 "산소 도핑 처리"라고도 한다. 산소 도핑 처리는 기판을 가열하여 수행하여도 좋다.
또한 절연층으로서 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등, 내열성을 가지는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 보론 유리) 등을 사용할 수 있다. 또한 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층을 형성하여도 좋다.
또한 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한 유기기는 플루오로기를 가져도 좋다.
절연층의 형성 방법은 특별히 한정되지 않는다. 또한 절연층에 사용하는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 이 경우, 절연층의 소성 공정이 다른 열처리 공정을 겸함으로써, 트랜지스터를 효율적으로 제작할 수 있다.
[전극]
전극을 형성하기 위한 도전성 재료로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 상기 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 질소를 포함하는 도전성 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 반도체층에 산화물 반도체를 사용하고, 게이트 전극으로서 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 경우에는, 산소를 포함하는 도전성 재료를 반도체층 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 반도체층 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 반도체층에 공급되기 쉬워진다.
또한 전극으로서는 예를 들어 텅스텐, 폴리실리콘 등의 매립성이 높은 도전성 재료를 사용하면 좋다. 또한 매립성이 높은 도전성 재료와, 타이타늄층, 질화 타이타늄층, 질화 탄탈럼층 등의 배리어층(확산 방지층)을 조합하여 사용하여도 좋다. 또한 전극을 "콘택트 플러그"라고 하는 경우가 있다.
특히 게이트 절연층과 접하는 전극에 불순물이 투과하기 어려운 도전성 재료를 사용하는 것이 바람직하다. 불순물이 투과하기 어려운 도전성 재료로서는 예를 들어 질화 탄탈럼이 있다.
절연층에 불순물이 투과하기 어려운 절연성 재료를 사용하고, 전극에 불순물이 투과하기 어려운 도전성 재료를 사용함으로써, 트랜지스터로의 불순물의 확산을 더 억제할 수 있다. 따라서 트랜지스터의 신뢰성을 더 높일 수 있다. 즉 기억 장치의 신뢰성을 더 높일 수 있다.
[반도체층]
반도체층으로서 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어 실리콘, 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나 유기 반도체 등을 사용할 수 있다.
또한 반도체층으로서 유기물 반도체를 사용하는 경우에는 방향족 고리를 가지는 저분자 유기 재료나 π전자 공액 도전성 고분자 등을 사용할 수 있다. 예를 들어 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 폴리파라페닐렌바이닐렌 등을 사용할 수 있다.
또한 반도체층을 적층하여도 좋다. 반도체층을 적층하는 경우에는 각각 다른 결정 상태를 가지는 반도체를 사용하여도 좋고, 각각 다른 반도체 재료를 사용하여도 좋다.
또한 금속 산화물의 1종인 산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 반도체층에 산화물 반도체를 사용하면 오프 전류가 매우 작은 트랜지스터를 실현할 수 있다. 구체적으로는 소스와 드레인 사이의 전압이 3.5V, 실온(대표적으로는 25℃)하에서 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉 온 오프비를 20자릿수 이상으로 할 수도 있다. 또한 반도체층에 산화물 반도체를 사용한 트랜지스터(OS 트랜지스터)는, 소스와 드레인 사이의 절연 내압이 높다. 따라서 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 트랜지스터를 제공할 수 있다. 또한 신뢰성이 양호한 기억 장치 등을 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 기억 장치를 제공할 수 있다.
또한 본 명세서 등에서 채널이 형성되는 반도체층에 결정성을 가지는 실리콘을 사용한 트랜지스터를 "결정성 Si 트랜지스터"라고도 한다.
결정성 Si 트랜지스터는, OS 트랜지스터보다 비교적 높은 이동도를 얻기 쉽다. 한편, 결정성 Si 트랜지스터는 OS 트랜지스터와 같은 매우 작은 오프 전류의 실현이 어렵다. 따라서 반도체층에 사용하는 반도체 재료는 목적이나 용도에 따라 적절히 사용하는 것이 중요하다. 예를 들어 목적이나 용도에 따라 OS 트랜지스터와 결정성 Si 트랜지스터 등을 조합하여 사용하여도 좋다.
반도체층으로서 산화물 반도체층을 사용하는 경우에는, 산화물 반도체층을 스퍼터링법에 의하여 형성하는 것이 바람직하다. 산화물 반도체층은 스퍼터링법에 의하여 형성되면 산화물 반도체층의 밀도를 높일 수 있기 때문에 적합하다. 스퍼터링법에 의하여 산화물 반도체층을 형성하는 경우, 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스를 사용하면 좋다. 또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어 스퍼터링 가스로서 사용하는 산소 가스나 희가스로서는 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용한다. 고순도화된 스퍼터링 가스를 사용하여 성막함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법에 의하여 산화물 반도체층을 형성하는 경우, 스퍼터링 장치가 가지는 성막실 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 성막실 내를 고진공(5×10-7Pa부터 1×10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히 스퍼터링 장치의 대기 시에서의 성막실 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하로 하는 것이 바람직하고, 5×10-5Pa 이하로 하는 것이 더 바람직하다.
[금속 산화물]
금속 산화물의 1종인 산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등이다. 그 외에 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서 질소를 포함하는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
금속 산화물의 1종인 산화물 반도체는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 가지는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 포함하는 층(이하 In층)과 원소 M, 아연, 및 산소를 포함하는 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 포함하여도 좋다.
[금속 산화물을 가지는 트랜지스터]
이어서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 낮추는 경우에는, 금속 산화물막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어 금속 산화물은 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에 14족 원소에 속하는 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로 금속 산화물에서의 실리콘이나 탄소의 농도와 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(SIMS에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 금속 산화물에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 따라서 상기 금속 산화물에서 채널 형성 영역의 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 금속 산화물 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
트랜지스터의 반도체에 사용하는 금속 산화물로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서는 예를 들어 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막이 있다. 그러나 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 기판 위에 형성하기 위해서는, 고온 또는 레이저 가열의 공정이 필요하다. 따라서 제조 공정의 비용이 증가하고, 또한 스루풋도 저하된다.
2009년에 CAAC 구조를 가지는 In-Ga-Zn 산화물(CAAC-IGZO라고 부름)이 발견된 것이 비특허문헌 1 및 비특허문헌 2에서 보고되어 있다. 여기서는, CAAC-IGZO는 c축 배향성을 가지고, 결정립계가 명확히 확인되지 않고, 저온에서 기판 위에 형성 가능하다는 것이 보고되어 있다. 또한 CAAC-IGZO를 사용한 트랜지스터는 우수한 전기 특성 및 신뢰성을 가진다는 것이 보고되어 있다.
또한 2013년에는 nc 구조를 가지는 In-Ga-Zn 산화물(nc-IGZO라고 부름)이 발견되었다(비특허문헌 3 참조). 여기서는, nc-IGZO는 미소한 영역(예를 들어, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가지고, 상이한 상기 영역 사이에서 결정 방위에 규칙성이 보이지 않는다는 것이 보고되어 있다.
비특허문헌 4 및 비특허문헌 5에서는, 상기 CAAC-IGZO, nc-IGZO, 및 결정성이 낮은 IGZO의 각각의 박막에 대한 전자선 조사에 의한 평균 결정 크기의 추이(推移)가 나타나 있다. 결정성이 낮은 IGZO의 박막에서는, 전자선이 조사되기 전에도 1nm 정도의 결정성 IGZO가 관찰되었다. 따라서 여기서는 IGZO에서 완전한 비정질 구조(completely amorphous structure)의 존재가 확인되지 않았다는 것이 보고되어 있다. 또한 결정성이 낮은 IGZO의 박막에 비하여, CAAC-IGZO의 박막 및 nc-IGZO의 박막은 전자선 조사에 대한 안정성이 높다는 것이 나타나 있다. 따라서 트랜지스터의 반도체로서 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하는 것이 바람직하다.
금속 산화물을 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작다. 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 전류가 yA/μm(10-24A/μm) 오더인 것이 비특허문헌 6에 나타나 있다. 예를 들어 금속 산화물을 사용한 트랜지스터의 누설 전류가 작다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 7 참조).
또한 금속 산화물을 사용한 트랜지스터의 누설 전류가 작다는 특성을 이용한, 상기 트랜지스터의 표시 장치로의 응용이 보고되어 있다(비특허문헌 8 참조). 표시 장치에서는 표시되는 화상이 1초에 수십 번 전환된다. 1초당 화상 전환 횟수는 리프레시 레이트라고 불린다. 또한 리프레시 레이트를 구동 주파수라고 부르는 경우도 있다. 이와 같은 사람의 눈으로 지각하기 어려운 고속 화면 전환이 눈의 피로의 원인으로 생각되고 있다. 그러므로 표시 장치의 리프레시 레이트를 저하시켜, 화상의 재기록 횟수를 줄이는 것이 제안되어 있다. 또한 리프레시 레이트를 저하시킨 구동에 의하여, 표시 장치의 소비전력을 저감할 수 있다. 이러한 구동 방법을 아이들링 스톱(idling stop(IDS)) 구동이라고 부른다.
CAAC 구조 및 nc 구조의 발견은 CAAC 구조 또는 nc 구조를 가지는 금속 산화물을 사용한 트랜지스터의 전기 특성 및 신뢰성의 향상, 그리고 제조 공정의 비용 절감 및 스루풋의 향상에 기여하고 있다. 또한 상기 트랜지스터의 누설 전류가 작다는 특성을 이용한, 상기 트랜지스터의 표시 장치 및 LSI로의 응용 연구가 진행되고 있다.
<성막 방법에 대하여>
절연층을 형성하기 위한 절연성 재료, 전극을 형성하기 위한 도전성 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD(low pressure CVD)법, APCVD(atmospheric pressure CVD)법 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, PLD(Pulsed Laser Deposition)법, 딥법(dipping method), 스프레이 도포법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 사용하여 형성할 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. MOCVD법, ALD법, 열 CVD법 등 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 대미지가 생기기 어렵다. 예를 들어 기억 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 기억 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 성막 방법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 기억 장치의 수율을 높일 수 있다. 또한 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히 ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서 기억 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법에 의하여 성막하는 경우에는, 재료 가스로서 염소를 포함하지 않는 가스를 사용하는 것이 바람직하다.
<트랜지스터의 구조예 2>
도 11의 (A) 내지 (C)를 사용하여 트랜지스터(200B)의 구조예를 설명한다. 도 11의 (A)는 트랜지스터(200B)의 상면도이다. 도 11의 (B)는 도 11의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 11의 (C)는 도 11의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 11의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
트랜지스터(200B)는 트랜지스터(200A)의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(200A)와 상이한 점에 대하여 주로 설명한다.
도 11에 나타낸 트랜지스터(200B)에서는, 산화물(230c), 절연층(250), 및 도전층(260)이 절연층(280)에 제공된 개구부 내에 절연층(274)을 개재하여 배치된다. 또한 산화물(230c), 절연층(250), 및 도전층(260)은 도전층(242a)과 도전층(242b) 사이에 배치된다.
또한 산화물(230c)은 절연층(280)에 제공된 개구부 내에 절연층(274)을 개재하여 제공되는 것이 바람직하다. 절연층(274)이 배리어성을 가지는 경우, 절연층(280)으로부터의 불순물이 산화물(230)로 확산되는 것을 억제할 수 있다.
절연층(250)은 절연층(280)에 제공된 개구부 내에 산화물(230c) 및 절연층(274)을 개재하여 제공되는 것이 바람직하다.
절연층(280)과 트랜지스터(200B) 사이에 절연층(274)을 배치한다. 절연층(274)에는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
절연층(274)을 가짐으로써, 절연층(280)이 가지는 물, 수소 등의 불순물이 산화물(230c) 및 절연층(250)을 통하여 산화물(230b)로 확산되는 것을 억제할 수 있다. 또한 절연층(280)이 가지는 과잉 산소에 의하여, 도전층(260)이 산화되는 것을 억제할 수 있다.
<트랜지스터의 구조예 3>
도 12의 (A) 내지 (C)를 사용하여 트랜지스터(200C)의 구조예를 설명한다. 도 12의 (A)는 트랜지스터(200C)의 상면도이다. 도 12의 (B)는 도 12의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 12의 (C)는 도 12의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 12의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
트랜지스터(200C)는 트랜지스터(200B)의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(200B)와 상이한 점에 대하여 주로 설명한다.
도 12에 나타낸 트랜지스터(200C)는 도전층(242a)과 산화물(230b) 사이에 도전층(247a)이 배치되고, 도전층(242b)과 산화물(230b) 사이에 도전층(247b)이 배치되어 있다. 여기서 도전층(242a)(도전층(242b))은 도전층(247a)(도전층(247b))의 상면 및 도전층(260) 측의 측면을 넘어 연장되고, 산화물(230b)의 상면과 접한 영역을 가진다. 여기서 도전층(247)(도전층(247a) 및 도전층(247b))에는 도전층(242)(도전층(242a) 및 도전층(242b))에 사용할 수 있는 도전체를 사용하면 좋다. 또한 도전층(247)의 막 두께는 적어도 도전층(242)보다 두꺼운 것이 바람직하다.
도 12에 나타낸 트랜지스터(200C)에서는, 위와 같은 구성을 가짐으로써, 트랜지스터(200B)보다 도전층(242)을 도전층(260)에 가깝게 할 수 있다. 또는 도전층(242a)의 단부 및 도전층(242b)의 단부와 도전층(260)을 중첩시킬 수 있다. 이로써 트랜지스터(200C)의 실질적인 채널 길이를 짧게 하고, 온 전류 및 동작 주파수의 향상을 도모할 수 있다.
또한 도전층(247a)(도전층(247b))은 도전층(242a)(도전층(242b))과 중첩하여 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전층(246a)(도전층(246b))을 매립하는 개구를 형성하는 에칭에서, 도전층(247a)(도전층(247b))이 스토퍼로서 기능하고, 산화물(230b)이 오버 에칭되는 것을 방지할 수 있다.
또한 도 12에 나타낸 트랜지스터(200C)는, 절연층(244) 위에 접하여 절연층(245)을 배치하는 구성으로 하여도 좋다. 절연층(244)은 물, 수소 등의 불순물이나 과잉 산소가 절연층(280) 측으로부터 트랜지스터(200C)에 혼입하는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연층(245)에는, 절연층(244)에 사용할 수 있는 절연체를 사용할 수 있다. 또는 절연층(245)에는, 예를 들어 질화 알루미늄, 질화 타이타늄, 질화 실리콘, 질화산화 실리콘 등의 질화물 절연체를 사용하여도 좋다.
또한 도 12에 나타낸 트랜지스터(200C)는, 도 11에 나타낸 트랜지스터(200B)와 달리, 도전층(205)을 단층 구조로 제공하여도 좋다. 이 경우, 패턴 형성된 도전층(205) 위에 절연층(216)이 되는 절연막을 성막하고, 상기 절연막의 상부를 도전층(205)의 상면이 노출될 때까지 화학 기계 연마(CMP)법 등을 사용하여 제거하면 좋다. 여기서 도전층(205)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어 도전층(205)의 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써 도전층(205) 위에 형성되는 절연층의 평탄성을 양호하게 하고, 산화물(230b) 및 산화물(230c)의 결정성 향상을 도모할 수 있다.
<트랜지스터의 구조예 4>
도 13의 (A) 내지 (C)를 사용하여 트랜지스터(200D)의 구조예를 설명한다. 도 13의 (A)는 트랜지스터(200D)의 상면도이다. 도 13의 (B)는 도 13의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 13의 (C)는 도 13의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 13의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
트랜지스터(200D)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 13의 (A) 내지 (C)에서는, 도전층(203)을 제공하지 않고, 제 2 게이트로서 기능하는 도전층(205)을 배선으로서도 기능시키고 있다. 또한 산화물(230c) 위에 절연층(250)을 가지고, 절연층(250) 위에 금속 산화물(252)을 가진다. 또한 금속 산화물(252) 위에 도전층(260)을 가지고, 도전층(260) 위에 절연층(270)을 가진다. 또한 절연층(270) 위에 절연층(271)을 가진다.
금속 산화물(252)은 산소 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연층(250)과 도전층(260) 사이에 산소의 확산을 억제하는 금속 산화물(252)을 제공함으로써, 도전층(260)으로의 산소의 확산이 억제된다. 즉 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 산소로 인한 도전층(260)의 산화를 억제할 수 있다.
또한 금속 산화물(252)은 제 1 게이트의 일부로서 기능하여도 좋다. 예를 들어 산화물(230)로서 사용할 수 있는 산화물 반도체를 금속 산화물(252)로서 사용할 수 있다. 그 경우, 도전층(260)을 스퍼터링법에 의하여 성막함으로써, 금속 산화물(252)의 전기 저항값을 저하시켜 도전층으로 할 수 있다.
또한 금속 산화물(252)은 제 1 게이트 절연층의 일부로서 기능하는 경우가 있다. 따라서 절연층(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(252)에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있다. 또한 게이트 절연층으로서 기능하는 절연층의 등가 산화막 두께(EOT)의 박막화가 가능하다.
트랜지스터(200D)에서는, 금속 산화물(252)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 제 1 게이트의 일부로서 기능하는 금속 산화물과, 제 1 게이트 절연층의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(252)을 가짐으로써, 제 1 게이트로서 기능하는 경우에는, 도전층(260)으로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(200D)의 온 전류의 향상을 도모할 수 있다. 또는 제 1 게이트 절연층으로서 기능하는 경우에는, 절연층(250)과 금속 산화물(252)의 물리적인 두께에 의하여 도전층(260)과 산화물(230) 사이의 거리를 유지함으로써, 도전층(260)과 산화물(230) 사이의 누설 전류를 억제할 수 있다. 따라서 절연층(250)과 금속 산화물(252)의 적층 구조를 제공함으로써, 도전층(260)과 산화물(230) 사이의 물리적인 거리, 및 도전층(260)으로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는 산화물(230)에 사용할 수 있는 산화물 반도체를 저저항화시킴으로써, 금속 산화물(252)로서 사용할 수 있다. 또는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄보다 내열성이 높다. 그러므로 나중의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(252)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연층(270)에는 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써 절연층(270)보다 위쪽에서의 산소로 인하여 도전층(260)이 산화되는 것을 억제할 수 있다. 또한 절연층(270)보다 위쪽에서의 물, 수소 등의 불순물이 도전층(260) 및 절연층(250)을 통하여 산화물(230)에 혼입하는 것을 억제할 수 있다.
절연층(271)은 하드 마스크로서 기능한다. 절연층(271)을 제공함으로써, 도전층(260)을 가공할 때, 도전층(260)의 측면을 실질적으로 수직으로, 구체적으로는 도전층(260)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한 절연층(271)에 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸하게 하여도 좋다. 이 경우, 절연층(270)은 제공하지 않아도 된다.
절연층(271)을 하드 마스크로서 사용하여, 절연층(270), 도전층(260), 금속 산화물(252), 절연층(250), 및 산화물(230c)의 일부를 선택적으로 제거함으로써, 이들의 측면을 실질적으로 일치시키고, 또한 산화물(230b)의 표면의 일부를 노출시킬 수 있다.
또한 트랜지스터(200D)는 노출된 산화물(230b)의 표면의 일부에 영역(231a) 및 영역(231b)을 가진다. 영역(231a) 및 영역(231b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(231a) 및 영역(231b)의 형성은 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용하여, 노출된 산화물(230b)의 표면에 인, 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한 본 실시형태 등에서 "불순물 원소"란, 주성분 이외의 원소를 말한다.
또한 산화물(230b)의 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후에 가열 처리를 함으로써, 상기 금속막에 포함되는 원소를 산화물(230b)로 확산시켜 영역(231a) 및 영역(231b)을 형성할 수도 있다.
산화물(230b)에서 불순물 원소가 도입된 영역은 전기 저항률이 저하된다. 그러므로 영역(231a) 및 영역(231b)을 "불순물 영역" 또는 "저저항 영역"이라고 하는 경우가 있다.
절연층(271) 또는 도전층(260)을 마스크로서 사용함으로써, 영역(231a) 및 영역(231b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서 영역(231a) 또는 영역(231b)과 도전층(260)이 중첩되지 않아, 기생 용량을 저감할 수 있다. 또한 채널 형성 영역과 소스 영역 또는 드레인 영역(영역(231a) 또는 영역(231b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(231a) 및 영역(231b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 영역 또는 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이고, 상술한 불순물 원소의 도입이 수행되지 않는 영역이다. 오프셋 영역의 형성은 절연층(275)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연층(275)도 절연층(271) 등과 마찬가지로 마스크로서 기능한다. 따라서 산화물(230b)에서 절연층(275)과 중첩된 영역에 불순물 원소가 도입되지 않아, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한 트랜지스터(200D)는 절연층(270), 도전층(260), 금속 산화물(252), 절연층(250), 및 산화물(230c)의 측면에 절연층(275)을 가진다. 절연층(275)은 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 수지 등인 것이 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연층(275)에 사용하면, 나중의 공정에서 절연층(275) 내에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한 절연층(275)은 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한 트랜지스터(200D)는 절연층(275) 및 산화물(230) 위에 절연층(274)을 가진다. 절연층(274)은 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물, 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어 절연층(274)으로서 산화 알루미늄을 사용하면 좋다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체로부터 수소를 추출하는 경우가 있다. 따라서 절연층(274)이 산화물(230) 및 절연층(275)으로부터 수소 및 물을 흡수함으로써, 산화물(230) 및 절연층(275)의 수소 농도를 저감할 수 있다.
<트랜지스터의 구조예 5>
도 14의 (A) 내지 (C)를 사용하여 트랜지스터(200E)의 구조예를 설명한다. 도 14의 (A)는 트랜지스터(200E)의 상면도이다. 도 14의 (B)는 도 14의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 14의 (C)는 도 14의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 14의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
트랜지스터(200E)는 트랜지스터(200B)의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(200B)와 상이한 점에 대하여 주로 설명한다.
도 14의 (A) 내지 (C)에서는 도전층(242)을 제공하지 않고 노출된 산화물(230b)의 표면의 일부에 영역(231a) 및 영역(231b)을 가진다. 영역(231a) 및 영역(231b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한 산화물(230b)과 절연층(274) 사이에 절연층(273)을 가진다.
도 14에 나타낸 영역(231)(영역(231a) 및 영역(231b))은 산화물(230b)에 산화물(230b)을 저저항화시키는 원소가 첨가된 영역이다. 영역(231)은 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는 산화물(230b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하고, 산화물(230b)을 저저항화시키는 원소를 첨가하면 좋다. 즉 산화물(230)이 상기 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(231)이 형성된다. 또한 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한 산화물(230)을 저저항화시키는 원소로서는 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 제논 등이 있다. 상기 원소의 농도는 SIMS 등을 사용하여 측정하면 좋다.
특히 붕소 및 인은 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용할 수 있어, 설비 투자를 억제할 수 있다.
이어서, 산화물(230b) 및 더미 게이트 위에 절연층(273)이 되는 절연막 및 절연층(274)이 되는 절연막을 성막하여도 좋다. 절연층(273)이 되는 절연막 및 절연층(274)이 되는 절연막을 적층하여 제공함으로써, 영역(231)과 산화물(230c) 및 절연층(250)이 중첩된 영역을 제공할 수 있다.
구체적으로는 절연층(274)이 되는 절연막 위에 절연층(280)이 되는 절연막을 제공한 후, 절연층(280)이 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연층(280)이 되는 절연막의 일부를 제거하여, 더미 게이트를 노출시킨다. 이어서, 상기 더미 게이트를 제거할 때, 상기 더미 게이트와 접하는 절연층(273)이 되는 절연막의 일부도 제거하면 좋다. 따라서 절연층(280)에 제공된 개구부의 측면에는 절연층(274) 및 절연층(273)이 노출되고, 상기 개구부의 밑면에는 산화물(230b)에 제공된 영역(231)의 일부가 노출된다. 다음으로, 상기 개구부에 산화물(230c)이 되는 산화막, 절연층(250)이 되는 절연막, 및 도전층(260)이 되는 도전막을 순차적으로 성막한 후, 절연층(280)이 노출될 때까지 CMP 처리 등에 의하여 산화물(230c)이 되는 산화막, 절연층(250)이 되는 절연막, 및 도전층(260)이 되는 도전막의 일부를 제거함으로써, 도 14에 나타내어진 트랜지스터(200E)를 형성할 수 있다.
또한 절연층(273) 및 절연층(274)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 14에 나타내어진 트랜지스터(200E)는 기존의 장치를 전용할 수 있고, 또한 도전층(242)을 제공하지 않기 때문에 비용의 저감을 도모할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 도 15 및 도 16을 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하 OS 트랜지스터라고 부르는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하 OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<기억 장치의 구성예>
도 15의 (A)에 OS 메모리 장치의 구성의 일례를 나타내었다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 가진다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 가진다.
열 회로(1430)는 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 기록 회로 등을 가진다. 프리차지 회로는, 배선을 프리차지하는 기능을 가진다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한 상기 배선은 메모리 셀 어레이(1470)가 가지는 메모리 셀에 접속된 배선이고, 자세한 것은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한 행 회로(1420)는 예를 들어 행 디코더, 워드선 드라이버 회로 등을 가지고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, 데이터 신호(WDATA)는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터의 제어 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. 제어 신호(CE)는 칩 인에이블 신호이고, 제어 신호(WE)는 기록 인에이블 신호이고, 제어 신호(RE)는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 행렬 형태로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 가진다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속한 배선의 수는 메모리 셀(MC)의 구성, 1렬에 가지는 메모리 셀(MC)의 수에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속한 배선의 수는, 메모리 셀(MC)의 구성, 1행에 가지는 메모리 셀(MC)의 수에 따라 결정된다.
또한 도 15의 (A)에서 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일 평면상에 형성하는 예에 대하여 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어 도 15의 (B)에 나타내어진 바와 같이, 주변 회로(1411)의 일부 위에 메모리 셀 어레이(1470)가 중첩되도록 제공되어도 좋다. 예를 들어 메모리 셀 어레이(1470)의 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 16은 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예에 대하여 설명하기 위한 것이다.
[DOSRAM]
도 16의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 나타내었다. 본 명세서 등에서 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM이라고 부르는 경우가 있다. 도 16의 (A)에 나타내어진 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한 트랜지스터(M1)는 게이트(톱 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자와 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)과 접속된다. 용량 소자(CA)의 제 2 단자는 배선(CAL)과 접속된다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성의 변경을 행할 수 있다. 예를 들어 메모리 셀(MC)은 도 16의 (B)에 나타내어진 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 16의 (C)에 나타내어진 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M1)로 구성된 메모리 셀로 하여도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 상술한 실시형태에서 나타낸 트랜지스터를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M1)의 누설 전류를 매우 작게 할 수 있다. 즉 기록된 데이터를 트랜지스터(M1)에 의하여 장시간에 걸쳐 유지할 수 있어, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에 대하여 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서 상술한 바와 같이, 메모리 셀 어레이(1470)의 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써 비트선 용량이 작아져 메모리 셀의 유지 용량을 저감시킬 수 있다.
[NOSRAM]
도 16의 (D) 내지 (G)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 나타내었다. 도 16의 (D)에 나타내어진 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 가진다. 또한 트랜지스터(M2)는 톱 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다. 본 명세서 등에서 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 가지는 기억 장치를 NOSRAM(등록 상표)(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자와 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)과 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)과 접속된다. 용량 소자(CB)의 제 2 단자는 배선(CAL)과 접속된다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)과 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)과 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자와 접속된다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로의 구성을 적절히 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 16의 (E)에 나타내어진 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 16의 (F)에 나타내어진 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M2)로 구성된 메모리 셀로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 16의 (G)에 나타내어진 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로서 합친 구성이어도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 상술한 실시형태에서 나타낸 트랜지스터를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M2)의 누설 전류를 매우 작게 할 수 있다. 이로써 기록된 데이터를 트랜지스터(M2)에 의하여 장시간에 걸쳐 유지할 수 있어, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에 메모리 셀(1474)에 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475 내지 1477)도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하 Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형으로 하여도 좋고, p채널형으로 하여도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 더 높게 되는 경우가 있다. 따라서 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있어, 메모리 셀의 점유 면적을 축소시키고, 기억 장치의 고집적화를 도모할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2) 및 트랜지스터(M3)에 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
또한 도 16의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 나타내었다. 도 16의 (H)에 나타내어진 메모리 셀(1478)은 트랜지스터(M4) 내지 트랜지스터(M6), 및 용량 소자(CC)를 가진다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL), 배선(RWL), 배선(WWL), 배선(BGL), 및 배선(GNDL)에 전기적으로 접속된다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신 배선(RBL), 배선(WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속된다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 가지지 않아도 된다.
또한 트랜지스터(M5), 트랜지스터(M6)는 각각 n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4) 내지 트랜지스터(M6)가 OS 트랜지스터이어도 좋다. 이 경우 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 상술한 실시형태에서 나타낸 트랜지스터를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M4)의 누설 전류를 매우 작게 할 수 있다.
또한 본 실시형태에 나타낸 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되는 것이 아니다. 이들 회로, 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 나타낸 구성은 다른 실시형태, 실시예 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 도 17을 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 나타낸다. 칩(1200)에는, 복수의 회로(시스템)가 실장된다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 17의 (A)에 나타내어진 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(미도시)가 제공되고, 도 17의 (B)에 나타내어진 바와 같이, 프린트 기판(Printed Circuit Board: PCB)(1201)의 제 1 면과 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되어 있으며, 마더보드(1203)와 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어 DRAM(1221)에 상술한 실시형태에서 나타낸 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)에 상술한 실시형태에서 나타낸 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통되는 메모리가, 칩(1200)에 제공되어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비전력으로 실행할 수 있게 된다.
또한 CPU(1211) 및 GPU(1212)가 동일 칩에 제공됨으로써 CPU(1211) 및 GPU(1212) 간의 배선을 짧게 할 수 있고, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 및 GPU(1212)에서의 연산 후에, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로, 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 가진다. 컨트롤러란 마우스, 키보드, 게임용 컨트롤러 등을 포함한다. 이러한 인터페이스로서 USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 가진다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)을 동일한 제조 프로세스로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가되어도 제조 프로세스를 증가할 필요는 없고, 칩(1200)을 적은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)는 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말기, 랩톱형 PC, 휴대용(가지고 나갈 수 있는) 게임기 등의 휴대형 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여 심층 신경망(Deep Neural Network: DNN), 컨볼루셔널 신경망(Convolutional Neural Network: CNN), 순환 신경망(Recurrent Neural Networks: RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI칩 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태, 실시예 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 나타낸 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 상술한 실시형태에서 나타낸 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서 컴퓨터란 태블릿형 컴퓨터나, 노트북형 컴퓨터, 데스크톱형 컴퓨터 외에, 서버 시스템과 같은 대형의 컴퓨터를 포함하는 것이다. 또는 상술한 실시형태에서 나타낸 반도체 장치는, 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(solid state drive) 등의 각종의 리무버블 기억 장치에 적용된다. 도 18에 리무버블 기억 장치의 여러 구성예를 모식적으로 나타내었다. 예를 들어 상술한 실시형태에서 나타낸 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 18의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 상술한 실시형태에서 나타낸 반도체 장치를 제공할 수 있다.
도 18의 (B)는 SD 카드의 외관의 모식도이고, 도 18의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 상술한 실시형태에서 나타낸 반도체 장치를 제공할 수 있다.
도 18의 (D)는 SSD의 외관의 모식도이고, 도 18의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 상술한 실시형태에서 나타낸 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 19에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 구비한 전자 기기의 구체적인 예를 나타내었다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재될 수 있다. 전자 기기의 예로서는 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다. 또한 본 발명의 일 형태에 따른 집적 회로 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 19에 전자 기기의 예를 나타내었다.
[휴대 전화기]
도 19의 (A)는 정보 단말기의 일종인 휴대 전화기(스마트폰)를 도시한 것이다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 구비되고, 버튼이 하우징(5510)에 구비된다.
정보 단말기(5500)는 본 발명의 일 형태의 칩을 적용함으로써 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 포함된 터치 패널에 대하여 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5511)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
[정보 단말기]
도 19의 (B)는 데스크톱형 정보 단말기(5300)를 도시한 것이다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와 디스플레이(5302)와 키보드(5303)를 가진다.
데스크톱형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 마찬가지로 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 데스크톱형 정보 단말기(5300)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 상술한 예에서는 전자 기기로서 스마트폰 및 데스크톱용 정보 단말기를 각각 도 19의 (A), (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기를 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등을 들 수 있다.
[전자 제품]
도 19의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 나타낸 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 문(5802), 냉동실용 문(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 보관되어 있는 식품, 그 식품의 소비 기한 등을 기초하여 식단을 자동 생성하는 기능이나 전기 냉동 냉장고(5800)에 보관되어 있는 식품에 맞춰 온도를 자동적으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 밥솥, 워터 서버, 에어컨을 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
[게임기]
도 19의 (D)는 게임기의 일례인 휴대 게임기(5200)를 나타낸 것이다. 휴대 게임기는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 휴대 게임기(5200)를 실현할 수 있다. 또한 소비전력이 낮아 회로로부터의 발열을 저감시킬 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 적게 할 수 있다.
또한 휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 가지는 휴대 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임상에 등장하는 생물의 언동, 게임상에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 결정되지만, 휴대 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 물어 보는 내용, 게임의 진행 상황, 시간, 게임상에 등장하는 인물의 언동이 변화되는 등의 표현이 가능하게 된다.
또한 휴대 게임기(5200)에서 복수의 플레이어가 필요한 게임을 행할 때, 인공 지능에 의하여 의인적으로 게임 플레이어를 구성할 수 있으므로, 대전 상대를 인공 지능에 의한 게임 플레이어로 함으로써 혼자서도 게임을 행할 수 있다.
도 19의 (D)에서는 게임기의 일례로서 휴대 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는 예를 들어 가정용의 거치형 게임기, 오락 시설(게임 센터, 유원지 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 19의 (E1)은 이동체의 일례인 자동차(5700)를 나타낸 것이고, 도 19의 (E2)는 자동차의 실내에서의 내부의 앞유리 주변을 나타낸 도면이다. 도 19의 (E2)에는 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 이외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)에는 스피도미터나 태코미터, 주행 거리, 연료계, 기어 상태, 및 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 맞추어 적절히 변경할 수 있고, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(미도시)로부터의 영상을 표시시킴으로써 필러로 차단된 시계(사각(死角))를 보완할 수 있다. 즉 자동차(5700) 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 행하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 상술한 예에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하고, 인공 지능을 이용한 시스템을 부여할 수 있다.
[방송 시스템]
본 발명의 일 형태의 GPU 또는 칩은 방송 시스템에 적용할 수 있다.
도 19의 (F)에는 방송 시스템에서의 데이터 전송을 모식적으로 나타내었다. 구체적으로는 도 19의 (F)는 방송국(5680)으로부터 송신된 전파(방송 신호)가 각 가정의 텔레비전 수신 장치(TV)(5600)에 전달될 때까지의 경로를 나타낸 것이다. TV(5600)는 수신 장치를 구비하고(미도시), 안테나(5650)로 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)에 송신된다.
도 19의 (F)에서는 안테나(5650)는 UHF(Ultra High Frequency) 안테나를 도시하였지만, 안테나(5650)로서는 BS·110°CS 안테나, CS 안테나 등도 적용할 수 있다.
전파(5675A), 전파(5675B)는 지상파 방송용 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시키고, 전파(5675B)의 송신을 수행한다. 각 가정에서는 안테나(5650)에서 전파(5675B)를 수신함으로써 TV(5600)에서 지상파 TV 방송을 시청할 수 있다. 또한 방송 시스템은 도 19의 (F)에 나타낸 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등으로 하여도 좋다.
상술한 방송 시스템은 본 발명의 일 형태의 칩을 적용하고, 인공 지능을 이용한 방송 시스템으로 하여도 좋다. 방송국(5680)에서 각 가정의 TV(5600)로 방송 데이터를 송신할 때, 인코더에 의하여 방송 데이터의 압축이 수행되고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때, TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터의 복원이 수행된다. 인공 지능을 이용함으로써 예를 들어 인코더의 압축 방법 중 하나인 움직임 보상 예측에 의하여, 표시 화상에 포함되는 표시 패턴의 인식을 수행할 수 있다. 또한 인공 지능을 이용한 프레임 내 예측 등을 수행할 수도 있다. 또한 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터의 표시를 수행할 때, 디코더에 의한 방송 데이터의 복원에서, 업컨버트 등의 화상 보간 처리를 수행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터의 양이 증대되는 초고정세(超高精細) 텔레비전(UHDTV: 4K, 8K) 방송에 적합하다.
또한 TV(5600) 측에서의 인공 지능의 응용으로서는 예를 들어 TV(5600)에 인공 지능을 가지는 녹화 장치를 제공하여도 좋다. 이러한 구성으로 함으로써, 상기 녹화 장치가 가지는 인공 지능에 사용자의 취향을 학습시킴으로써 사용자의 취향에 맞춘 프로그램을 자동적으로 녹화할 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기의 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 실시형태 1에서 설명한, 에칭에 의한 절연층(BGI3)의 가공의 예에 대하여 설명한다. 구체적으로는 에칭 처리를 수행한 후의 시료를 조감한 SEM(Scanning Electron Microscope)에 의한 관찰 이미지를 취득하였다.
이하에서 제작한 시료 1D에 대하여 설명한다.
기판 위에 성막된 제 1 산화질화 실리콘막 위에 절연층(BGI2)으로서 ALD법에 의하여 산화 하프늄막을 10nm의 막 두께로 성막하고, 상기 산화 하프늄막 위에 절연층(BGI3)으로서 CVD법에 의하여 제 2 산화질화 실리콘막을 15nm의 막 두께로 성막하고, 제 2 산화질화 실리콘막 위에 반도체층(SEM1)이 되는 반도체층으로서 스퍼터링법에 의하여 제 1 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하고, 제 1 In-Ga-Zn 산화물 위에 반도체층(SEM2)이 되는 반도체층으로서 스퍼터링법에 의하여 제 2 In-Ga-Zn 산화물을 15nm의 막 두께로 성막하였다.
다음으로 제 2 In-Ga-Zn 산화물 위에 도전층(SE) 또는 도전층(DE)이 되는 도전층으로서 스퍼터링법에 의하여 제 1 질화 탄탈럼막을 20nm의 막 두께로 성막하고, 제 1 질화 탄탈럼막 위에 ALD법에 의하여 산화 알루미늄막을 5nm의 막 두께로 성막하고, 상기 산화 알루미늄막 위에 스퍼터링법에 의하여 제 2 질화 탄탈럼막을 15nm의 막 두께로 성막하였다.
다음으로 리소그래피법에 의하여 제 2 질화 탄탈럼막을 가공하여 하드 마스크를 형성하였다. 이어서 상기 하드 마스크를 사용하여 제 2 질화 탄탈럼막, 상기 산화 알루미늄막, 제 1 질화 탄탈럼막, 제 2 In-Ga-Zn 산화물, 및 제 1 In-Ga-Zn 산화물을 가공하였다. 상기 가공에 의하여 도전층(SE), 도전층(DE), 반도체층(SEM2), 및 반도체층(SEM1)을 형성하였다.
다음으로 산소 플라스마 처리를 수행하였다. 산소 플라스마 처리는 CVD 장치를 사용하고, 반응 가스를 산소 200sccm으로, ICP 전원 전력을 2000W로, 바이어스 전력을 50W로, 압력을 0.67Pa로 하고 발생시킨 플라스마에 10sec 노출시킴으로써 수행하였다. 이어서 에칭에 의하여 제 2 산화질화 실리콘막 및 제 1 질화 탄탈럼막을 가공하였다.
이상에 의하여, 시료 1D를 제작하였다.
다음으로 시료 1D를 조감한 SEM에 의한 관찰 이미지를 취득하고 시료 1D의 형상을 확인하였다. SEM에 의한 관찰 이미지의 취득에는 Hitachi High-Technologies Corporation 제조 주사 전자 현미경 장치 SU8030을 사용하고, 가속 전압은 5.0kV로 하였다.
시료 1D를 조감한 SEM에 의한 관찰 이미지를 도 20에 나타내었다. 도 20은 배율 20만배의 SEM 이미지이다. 도 20에 나타낸 바와 같이, 절연층(BGI2)인 산화 하프늄막의 표면이 노출되어 있으므로 산화 하프늄막 위의 절연층(BGI3)인 제 2 산화질화 실리콘막이 제거된 것이 확인되었다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재된 다른 실시형태나 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는 본 발명의 일 형태에 따른 트랜지스터(200A)(시료 1E로 함)를 제작하고 시료 1E의 형상을 평가하였다. 또한 시료 1E의 형상의 평가에는 주사 투과형 전자 현미경(STEM: Scanning Transmission Electron Microscope)을 사용하였다.
이하에서 시료 1E에 대하여 설명한다.
절연층(214)으로서 산화 알루미늄막을 사용하였다. 또한 절연층(216)으로서 산화질화 실리콘막을 사용하였다. 또한 도전층(205)으로서 질화 탄탈럼과, 질화 타이타늄과, 텅스텐의 적층 구조를 사용하였다.
절연층(220)으로서 막 두께가 10nm인 산화질화 실리콘막을 사용하였다. 또한 절연층(222)으로서 막 두께가 20nm인 산화 하프늄막을 사용하였다. 또한 절연층(224)으로서 막 두께가 30nm인 산화질화 실리콘막을 사용하였다.
산화물(230a)로서 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 5nm의 막 두께로 형성된 금속 산화물을 사용하였다. 또한 산화물(230b)로서 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 15nm의 막 두께로 형성된 금속 산화물을 사용하였다.
도전층(242a) 및 도전층(242b)으로서 질화 탄탈럼을 사용하였다. 또한 도전층(242) 위의 배리어층으로서 산화 알루미늄막을 사용하였다.
산화물(230c)로서 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 5nm의 막 두께로 형성된 금속 산화물을 사용하였다.
절연층(250)으로서 막 두께가 10nm인 산화질화 실리콘을 사용하였다. 또한 도전층(260a)으로서 막 두께가 10nm인 질화 타이타늄을 사용하였다. 또한 도전층(260b)으로서 막 두께가 30nm인 텅스텐을 사용하였다.
절연층(274)으로서 산화 알루미늄막을 사용하였다.
이상이 시료 1E의 설명이다.
다음으로 시료 1E의 단면 관찰을 수행한 결과에 대하여 설명한다. 단면 관찰용 장치는 Hitachi High-Technologies Corporation 제조 HD-2300을 사용하였다.
도 21은 시료 1E의 채널 폭 방향의 단면 STEM 이미지이다. 도 21에 나타낸 파선은 산화물(230b)과 도전층(260a)이 중첩되지 않은 영역에서의 도전층(260a)의 밑면의 높이를 나타낸다. 또한 도 21에 나타낸 일점쇄선은 산화물(230b)의 밑면의 높이를 나타낸다.
도 21에서, 산화물(230b)의 밑면은 산화물(230b)과 도전층(260a)이 중첩되지 않은 영역에서의 도전층(260a)의 밑면보다 위쪽에 위치되어 있었다. 또한 산화물(230b)과 도전층(260a)이 중첩되지 않은 영역에서의 도전층(260a)의 밑면의 높이를 기준으로 하였을 때의 산화물(230b)의 밑면의 높이는 4.0nm이었다.
본 실시형태는 다른 실시형태 및 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
BGE: 도전층, BGI1: 절연층, BGI2: 절연층, BGI3: 절연층, DE: 도전층, SE: 도전층, SEM1: 반도체층, SEM2: 반도체층, SEM3: 반도체층, TGE: 도전층, TGI: 절연층, 200A: 트랜지스터, 200B: 트랜지스터, 200C: 트랜지스터, 200D: 트랜지스터, 200E: 트랜지스터, 203: 도전층, 205: 도전층, 205a: 도전층, 205b: 도전층, 210: 절연층, 212: 절연층, 214: 절연층, 216: 절연층, 220: 절연층, 222: 절연층, 224: 절연층, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 231: 영역, 231a: 영역, 231b: 영역, 242: 도전층, 242a: 도전층, 242b: 도전층, 244: 절연층, 245: 절연층, 246: 도전층, 246a: 도전층, 246b: 도전층, 247: 도전층, 247a: 도전층, 247b: 도전층, 250: 절연층, 252: 금속 산화물, 260: 도전층, 260a: 도전층, 260b: 도전층, 270: 절연층, 271: 절연층, 273: 절연층, 274: 절연층, 275: 절연층, 276: 절연층, 276a: 절연층, 276b: 절연층, 280: 절연층, 282: 절연층, 284: 절연층, 1100: USB 메모리, 1101: 하우징, 1102: 캡, 1103: USB 커넥터, 1104: 기판, 1105: 메모리 칩, 1106: 컨트롤러 칩, 1110: SD 카드, 1111: 하우징, 1112: 커넥터, 1113: 기판, 1114: 메모리 칩, 1115: 컨트롤러 칩, 1150: SSD, 1151: 하우징, 1152: 커넥터, 1153: 기판, 1154: 메모리 칩, 1155: 메모리 칩, 1156: 컨트롤러 칩, 1200: 칩, 1201: PCB, 1202: 범프, 1203: 마더보드, 1204: GPU 모듈, 1211: CPU, 1212: GPU, 1213: 아날로그 연산부, 1214: 메모리 컨트롤러, 1215: 인터페이스, 1216: 네트워크 회로, 1221: DRAM, 1222: 플래시 메모리, 1400: 기억 장치, 1411: 주변 회로, 1420: 행 회로, 1430: 열 회로, 1440: 출력 회로, 1460: 컨트롤 로직 회로, 1470: 메모리 셀 어레이, 1471: 메모리 셀, 1472: 메모리 셀, 1473: 메모리 셀, 1474: 메모리 셀, 1475: 메모리 셀, 1476: 메모리 셀, 1477: 메모리 셀, 1478: 메모리 셀, 5200: 휴대 게임기, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5300: 데스크톱형 정보 단말기, 5301: 본체, 5302: 디스플레이, 5303: 키보드, 5500: 정보 단말기, 5510: 하우징, 5511: 표시부, 5600: TV, 5650: 안테나, 5670: 전파탑, 5675A: 전파, 5675B: 전파, 5680: 방송국, 5700: 자동차, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 문, 5803: 냉동실용 문

Claims (5)

  1. 트랜지스터를 가지는 반도체 장치로서,
    상기 트랜지스터는
    제 1 도전층과,
    상기 제 1 도전층 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 1 산화물과,
    상기 제 1 산화물 위의 제 2 산화물과,
    상기 제 2 산화물 위의 제 3 산화물과,
    상기 제 3 산화물 위의 제 3 절연층과,
    상기 제 3 절연층 위의 제 2 도전층과,
    제 4 절연층을 가지고,
    상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 2 산화물과 중첩된 영역을 가지고,
    상기 제 2 도전층, 상기 제 3 절연층, 및 상기 제 3 산화물의 측면은 실질적으로 일치하고,
    상기 제 4 절연층은 상기 제 2 도전층, 상기 제 3 절연층, 및 상기 제 3 산화물의 상기 측면과 상기 제 2 산화물의 표면의 일부에 접하고,
    상기 트랜지스터의 채널 폭 방향에 있어서, 상기 제 2 산화물의 밑면이 상기 제 2 산화물 및 상기 제 1 산화물과 상기 제 2 도전층이 중첩되지 않은 영역에서의 상기 제 2 도전층의 밑면의 아래쪽에 위치하고,
    상기 제 2 산화물 및 상기 제 1 산화물과 상기 제 2 도전층이 중첩되지 않은 영역에서의 상기 제 2 도전층의 밑면의 높이를 기준으로 하였을 때, 상기 기준으로부터 상기 제 2 산화물의 밑면의 높이는 -5nm 이상 0nm 미만인, 반도체 장치.
  2. 트랜지스터를 가지는 반도체 장치로서,
    상기 트랜지스터는
    제 1 도전층과,
    상기 제 1 도전층 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 1 산화물과,
    상기 제 1 산화물 위의 제 2 산화물과,
    상기 제 2 산화물 위의 제 3 산화물과,
    상기 제 3 산화물 위의 제 3 절연층과,
    상기 제 3 절연층 위의 제 2 도전층과,
    상기 제 2 산화물 위의 제 3 도전층 및 제 4 도전층과,
    상기 제 3 도전층 위의 제 5 도전층과,
    상기 제 4 도전층 위의 제 6 도전층을 가지고,
    상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 2 산화물과 중첩된 영역을 가지고,
    상기 제 5 도전층은 상기 제 2 도전층 측의 상기 제 3 도전층의 측면과 상기 제 2 산화물의 상면에 접한 영역을 가지고,
    상기 제 6 도전층은 상기 제 2 도전층 측의 상기 제 4 도전층의 측면과 상기 제 2 산화물의 상면에 접한 영역을 가지고,
    상기 트랜지스터의 채널 폭 방향에 있어서, 상기 제 2 산화물의 밑면이 상기 제 2 산화물 및 상기 제 1 산화물과 상기 제 2 도전층이 중첩되지 않은 영역에서의 상기 제 2 도전층의 밑면의 아래쪽에 위치하고,
    상기 제 2 산화물 및 상기 제 1 산화물과 상기 제 2 도전층이 중첩되지 않은 영역에서의 상기 제 2 도전층의 밑면의 높이를 기준으로 하였을 때, 상기 기준으로부터 상기 제 2 산화물의 밑면의 높이는 -5nm 이상 0nm 미만인, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 트랜지스터의 채널 길이 방향의 단면에서 상기 제 1 절연층의 밑면의 높이를 기준으로 하였을 때 상기 제 2 산화물과 중첩된 영역의 상기 제 2 도전층의 밑면의 높이는 상기 제 3 도전층의 상면의 높이 이하인, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연층은 상기 제 1 산화물과 상기 제 2 산화물의 측면과 실질적으로 일치하는 측면을 가지고,
    상기 제 3 산화물은 상기 제 1 절연층의 상면과 접한 영역을 가지는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연층의 밑면의 높이를 기준으로 하였을 때 상기 제 2 산화물과 중첩된 영역의 상기 제 2 절연층의 상면의 높이는 상기 제 2 산화물과 중첩되지 않은 영역의 상기 제 2 절연층의 상면의 높이보다 높은, 반도체 장치.
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