JP2014222766A - 半導体装置の作製方法、及び、半導体装置 - Google Patents
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Abstract
Description
ような技術として、例えば半導体素子と絶縁基板の間に分離層を設けて、当該分離層を除
去することにより、半導体素子を絶縁基板から分離する技術がある(特許文献1及び特許
文献2参照)。
る(特許文献3参照)。
続させるには、分離工程で外部への接続配線を露出させなければならない。接続配線を露
出させるには、分離層と接続配線との界面で分離させる必要がある。
性が強く、分離層と接続配線が分離しない恐れがある。また分離したとしても、分離した
表面に接続配線が露出しない恐れがある。
ある。また分離したとしても、分離した表面に接続配線が露出しないので、別の素子を積
層しても、電気的に接続できない恐れがある。そのため、立体的に作製された半導体装置
を作製できない恐れがある。
ルの底面に分離層を露出させる。次いでスルーホール底部に露出した分離層に酸化工程を
行う。これにより、露出した分離層表面と、接続配線との密着性を弱めることができる。
との密着性を弱めると、半導体素子全体を基板から完全に分離させることができる。この
ような接続配線を有する半導体素子層を積層させることによって、3次元化された半導体
装置を作製することが可能である。
に、第1の半導体素子層及び第1の絶縁層を形成する。前記第1の絶縁層中に、前記第1
の層に達するスルーホールを形成する。前記スルーホール底部に露出した第1の層を酸化
させる。前記第1の絶縁層上及び前記スルーホール内部に、前記第1の半導体素子層と電
気的に接続される配線を形成する。前記第1の層と第2の層を分離する。これにより、前
記第1の基板から、前記第2の層、前記第1の半導体素子層、前記第1の絶縁層、前記配
線を分離して配線を露出させる。以上のようにして作製されることを特徴とする半導体装
置の作製方法に関する。
に、第1の半導体素子層及び第1の絶縁層を形成する。前記第1の絶縁層中に、前記第1
の層に達するスルーホールを形成する。前記スルーホール底部に露出した第1の層を酸化
させる。前記第1の絶縁層上及び前記スルーホール内部に、前記第1の半導体素子層と電
気的に接続される配線を形成する。前記第1の層と第2の層を分離することにより、前記
第1の基板から、前記第2の層、前記第1の半導体素子層、前記第1の絶縁層、前記配線
を分離して配線を露出させる。さらに、第2の基板上に、互いに密着性の弱い第3の層と
第4の層を形成する。前記第4の層上に、第2の半導体素子層を形成する。前記第3の層
と第4の層を分離することにより、前記第2の基板から、前記第4の層、前記第2の半導
体素子層を分離する。前記第2の半導体素子層と前記配線との間に、異方性導電接着剤を
設ける。前記第1の半導体素子層と前記第2の半導体素子層は、前記異方性導電接着剤及
び前記配線によって電気的に接続されている。以上のようにして作製されることを特徴と
する半導体装置の作製方法に関する。
び前記第4の層それぞれは、酸化珪素膜である。
ある。
ることを抑制することができる。
し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細
書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に
変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に
限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な
機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
能する素子及び装置全般を指し、電子回路、表示装置、発光装置等を含む電気装置および
その電気装置を搭載した電子機器をその範疇とする。
本実施の形態を、図1(A)〜図1(D)、図2(A)〜図2(C)を用いて説明する
。
する。後述する基板301と半導体素子層302の分離工程は、第1の層311と第2の
層312を界面から分離することにより行われる。
。具体的には、第1の層311としてタングステン膜やモリブデン膜、第2の層312と
して酸化珪素膜を、スパッタリング法により成膜してもよい。また、成膜時は密着性が低
くなくても、成膜後に処理を加えることにより、密着性が低下する膜の組み合わせでもよ
い。例えば、第1の層311として非晶質珪素膜及び第2の層312として酸化珪素膜を
積層し、成膜後に加熱または基板301の裏面からレーザビームを照射すると、非晶質珪
素膜が結晶化され、結晶化された珪素膜と酸化珪素膜の密着性が低下する。
ゲート絶縁膜322、ゲート電極324、サイドウォール323a、サイドウォール32
3b、島状半導体膜331、ゲート絶縁膜332、ゲート電極334、サイドウォール3
33a、サイドウォール333bを形成する。島状半導体膜321及び島状半導体膜33
1には、それぞれ一導電型を付与する不純物元素が含まれており、必要に応じてチャネル
形成領域、高濃度不純物領域、低濃度不純物領域が形成される。
a、サイドウォール323b、島状半導体膜331、ゲート絶縁膜332、ゲート電極3
34、サイドウォール333a、サイドウォール333bを覆って、保護層305が形成
される(図1(A)参照)。
、保護層305、絶縁膜307の積層中に、スルーホール315を形成する。
行えなくなる恐れがある。そのため、第1の層311を除去しないようにスルーホール3
15を形成する。
第1の層311の表面を酸化させるためには、過酸化水素水等の酸化力を有する溶液に浸
す、あるいは、酸素プラズマを照射する(「O2アッシング」ともいう)等の方法を用い
ればよい。特にスルーホール315の底面の径が小さい場合は、過酸化水素水等の酸化力
を有する溶液がスルーホール315の内部に進入しない恐れがあるため、酸素プラズマを
照射することが望ましい(図1(B)参照)。
図1(C)参照)配線306はアルミニウム、チタンとアルミニウムの積層、銅のいずれ
かを含んでよい
1に達するコンタクトホールを形成する。コンタクトホールを介して、島状半導体膜32
1に接する配線316a及び配線316b、並びに、島状半導体膜331に接する配線3
16b及び配線316cが形成される。なお、配線316cは、配線306と電気的に接
続されている。
ォール323a、サイドウォール323b、配線316a、配線316bを有する薄膜ト
ランジスタ(Thin Film Transistor(TFT))325a、並びに
、島状半導体膜331、ゲート絶縁膜332、ゲート電極334、サイドウォール333
a、サイドウォール333b、配線316b、配線316cを有するTFT325bが形
成される。本実施の形態では、下地層304、TFT325a、TFT325b、保護層
305、絶縁膜307の積層を半導体素子層302と呼ぶ。また、基板301及び半導体
素子層302を総じて、積層構造体341と呼ぶこととする(図1(D)参照)。
膜303は、例えばエポキシ樹脂のような有機樹脂を用いればよい。
08を用いて貼り合わせる。
導体素子層302等を分離する際に、半導体素子層302等を傷つけることなく効率よく
工程を進めることができる。また、接着剤308は、熱可塑性樹脂や光可塑性樹脂を用い
ることができる。
図2(B)参照)。この分離工程は、第1の層311と第2の層312を、第1の層31
1と第2の層312の界面から分離することから行われる。第1の層311は基板301
に残留し、第2の層312は剥離された半導体素子層302側に付着する。このようにし
て半導体素子層302及び配線306を基板301から分離すると、基板301と接して
いた面には、配線306が露出していることになる。
もよい。
本実施の形態を、図3(A)〜図3(B)、図8(A)〜図8(B)、図9(A)〜図
9(D)を用いて説明する。
程に基づいて、半導体素子層302及び配線306を基板301から分離させる工程を行
う。なお図3(A)と図2(B)は同じ図面である。
造体343とアニソルム等の異方性導電接着剤342を用いて貼り合わせる(図3(B)
参照)。積層構造体343は図1(D)や図3(B)に示す積層構造体341と同一でも
異なっていても良い。以上の工程により、半導体素子層302と、新しく貼り合わせた積
層構造体343中の半導体素子層360は、異方性導電接着剤342により電気的に接続
される。ただし、新たな積層構造体343が最下層に配置される場合は、スルーホール3
55、配線356は形成しなくてもよい。
を、それらの界面から分離することにより、新しく貼り合わせた積層構造体343中の基
板350及び第1の層351と、第2の層352、半導体素子層302、360の積層体
、接着剤308、支持基板309を分離する(図8(A)参照)。
離する(図8(B)参照)。
る。まず、新たに積層構造体343を作製し、積層構造体343上に、接着剤358及び
支持基板359を設ける(図9(A)参照)。
導体素子層360、接着剤358、支持基板359を分離する(図9(B)参照)。
接着剤358及び支持基板359を除去し、配線366a、配線366b、配線366c
、配線356を露出させる。次いで、第2の層352をフレキシブル基板345に貼り合
わせる。
2、半導体素子層302、配線306、接着剤308と、新たに作製したフレキシブル基
板345、第2の層352、半導体素子層360、配線356を、異方性導電接着剤34
2で貼り合わせることにより、図9(D)に示す半導体装置を作製してもよい。なお図9
(D)と図8(B)は同じ図面である。
れた半導体装置を作製することができる。
B)、図7(A)〜図7(B)を用いて説明する。
(A)参照)。本実施例では、第1の層402として、タングステン膜をスパッタ法にて
形成する。また、第2の層403として酸化珪素膜を形成する。さらに絶縁層405とし
て、酸素を含む窒化珪素膜及び酸化珪素膜を積層した積層膜を用いる。
、ドライエッチング法にて形成する。本実施例では、スルーホール406a及びスルーホ
ール406bを総じて、スルーホール406と呼ぶこととする。
ングを行う。これにより、スルーホール406底面に露出している第1の層402の一部
が除去される(図4(C)参照)。
405及び配線407上に、絶縁層408を形成する(図4(D)参照)。
板411を貼り合わせる。次いで、絶縁層405、配線407、絶縁層408、平坦化膜
409、支持基板411を、基板401から分離する(図4(E)参照)。この分離工程
は、第1の層402と第2の層403の界面を分離することにより行われる。
ないで分離工程を行ったものを比較したものを、図6(A)〜図6(B)に示す。
示す基板にはO2アッシングを行った後分離工程を行っている。図6(A)に示す基板に
は、分離がうまくいかず、基板上に分離すべき材料が残ってしまった領域が存在すること
が分かる。
一部と共に、配線407の周りに存在する絶縁層408の一部が、第1の層402に貼り
付いたまま基板401側に残ってしまう(図5(A)参照)。
の層402に貼り付いた配線407の一部及び絶縁層408の一部を領域421aとし、
領域421a及び領域421bを総じて領域421とする。領域421aの拡大図を図5
(B)に示す。領域421aには、配線407の一部である配線427、絶縁層408の
一部である絶縁層428が含まれている。このように、本来分離されるべき配線427及
び絶縁層428が基板401上に残ってしまうため、素子として機能しない恐れがある。
板401上に残った領域のSEM写真を示す。
る。図7(B)は図7(A)の拡大写真であるが、配線427が基板401上に残ってい
ることが鮮明に示されている。
302 半導体素子層
303 平坦化膜
304 下地層
305 保護層
306 配線
307 絶縁膜
308 接着剤
309 支持基板
311 第1の層
312 第2の層
315 スルーホール
316a 配線
316b 配線
316c 配線
321 島状半導体膜
322 ゲート絶縁膜
323a サイドウォール
323b サイドウォール
324 ゲート電極
325a TFT
325b TFT
331 島状半導体膜
332 ゲート絶縁膜
333a サイドウォール
333b サイドウォール
334 ゲート電極
341 積層構造体
342 異方性導電接着剤
343 積層構造体
345 フレキシブル基板
350 基板
351 第1の層
352 第2の層
355 スルーホール
356 配線
358 接着剤
359 支持基板
360 半導体素子層
366a 配線
366b 配線
366c 配線
401 基板
402 第1の層
403 第2の層
405 絶縁層
406 スルーホール
406a スルーホール
406b スルーホール
407 配線
408 絶縁層
409 平坦化膜
411 支持基板
421 領域
421a 領域
421b 領域
427 配線
428 絶縁層
Claims (2)
- 基板上に、タングステンまたはモリブデンを有する第1の層を形成し、
前記第1の層上に、酸化珪素を有する第2の層を形成し、
前記第2の層上に、半導体素子を形成し、
前記半導体素子上に、絶縁層を形成し、
前記絶縁層を貫通し、前記第1の層に達する開口部を形成し、
前記絶縁層上及び前記開口部内部に、前記半導体素子と電気的に接続される配線を形成した後、
前記基板から前記半導体素子と前記絶縁層と前記配線とを分離し、前記開口部の底部において前記配線の一部の領域を露出させ、
前記領域と接するように、異方性導電接着材を設けることを特徴とする半導体装置の作製方法。 - 異方性導電接着材と、
前記異方性導電接着材上の酸化珪素を有する層と、
前記酸化珪素を有する層上の半導体素子と、
前記半導体素子上の絶縁層と、
前記半導体素子と電気的に接続される配線と、を有し、
前記絶縁層は、開口部を有し、
前記開口部は、前記絶縁層を貫通し、
前記開口部の底部において、前記配線の一部の領域は、前記異方性導電接着材と接していることを特徴とする半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017183717A (ja) * | 2016-03-24 | 2017-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、および剥離装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2996682B1 (fr) | 2012-10-10 | 2014-11-28 | Commissariat Energie Atomique | Procede ameliore d'interconnexion pour micro-imageur |
US9252047B2 (en) | 2014-01-23 | 2016-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Interconnect arrangement with stress-reducing structure and method of fabricating the same |
US9443872B2 (en) | 2014-03-07 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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US10181424B2 (en) * | 2016-04-12 | 2019-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and manufacturing method of flexible device |
KR102327117B1 (ko) * | 2016-04-22 | 2021-11-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 분리 방법 및 플렉시블 디바이스의 제작 방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006121062A (ja) * | 2004-09-24 | 2006-05-11 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、半導体装置及び電子機器 |
JP2006245544A (ja) * | 2005-01-28 | 2006-09-14 | Semiconductor Energy Lab Co Ltd | パターン付基板及びその形成方法、並びに半導体装置及びその作製方法 |
JP2007059890A (ja) * | 2005-07-29 | 2007-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2007318106A (ja) * | 2006-04-28 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路及びその作製方法、並びに半導体集積回路を用いた半導体装置 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0463944A (ja) | 1990-06-30 | 1992-02-28 | Nippondenso Co Ltd | 燃料噴射制御装置 |
US5757456A (en) * | 1995-03-10 | 1998-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating involving peeling circuits from one substrate and mounting on other |
JP3579492B2 (ja) | 1995-03-16 | 2004-10-20 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
EP0802564A3 (en) * | 1996-04-19 | 1999-02-24 | Nec Corporation | Semiconductor device having high resistive element including high melting point metal |
JP4063944B2 (ja) | 1998-03-13 | 2008-03-19 | 独立行政法人科学技術振興機構 | 3次元半導体集積回路装置の製造方法 |
JP2003336016A (ja) | 2002-05-20 | 2003-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 異方導電性両面テープとそれを用いた電子部品の実装方法 |
JP4554152B2 (ja) * | 2002-12-19 | 2010-09-29 | 株式会社半導体エネルギー研究所 | 半導体チップの作製方法 |
JP4408042B2 (ja) | 2002-12-27 | 2010-02-03 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
EP1434264A3 (en) * | 2002-12-27 | 2017-01-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method using the transfer technique |
JP2004247373A (ja) * | 2003-02-12 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP3990347B2 (ja) * | 2003-12-04 | 2007-10-10 | ローム株式会社 | 半導体チップおよびその製造方法、ならびに半導体装置 |
US7422935B2 (en) * | 2004-09-24 | 2008-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, and semiconductor device and electronic device |
WO2006038305A1 (ja) * | 2004-10-01 | 2006-04-13 | Tadahiro Ohmi | 半導体装置およびその製造方法 |
JP5072210B2 (ja) * | 2004-10-05 | 2012-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
CN101233394B (zh) * | 2005-07-27 | 2014-02-26 | 株式会社半导体能源研究所 | 半导体装置 |
JP2007059889A (ja) | 2005-07-27 | 2007-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2007280368A (ja) | 2006-03-15 | 2007-10-25 | Semiconductor Energy Lab Co Ltd | 半導体装置及び当該半導体装置を具備するidラベル、idタグ、idカード |
WO2007105606A1 (en) * | 2006-03-15 | 2007-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US7785938B2 (en) * | 2006-04-28 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit |
JP2007317969A (ja) | 2006-05-26 | 2007-12-06 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
US7683838B2 (en) * | 2007-02-09 | 2010-03-23 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device |
US7759629B2 (en) * | 2007-03-20 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
US8513678B2 (en) * | 2007-05-18 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
US20100289037A1 (en) * | 2008-01-15 | 2010-11-18 | Shin Matsumoto | Semiconductor device, manufacturing method thereof and display device |
WO2009107742A1 (ja) * | 2008-02-28 | 2009-09-03 | 日本電気株式会社 | 半導体装置 |
JP5216716B2 (ja) * | 2008-08-20 | 2013-06-19 | 株式会社半導体エネルギー研究所 | 発光装置及びその作製方法 |
US8198666B2 (en) * | 2009-02-20 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a nonvolatile memory element having first, second and third insulating films |
JP5677016B2 (ja) * | 2010-10-15 | 2015-02-25 | キヤノン株式会社 | 電気機械変換装置及びその作製方法 |
JP2012216812A (ja) * | 2011-03-31 | 2012-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US8481353B2 (en) * | 2011-04-14 | 2013-07-09 | Opto Tech Corporation | Method of separating nitride films from the growth substrates by selective photo-enhanced wet oxidation |
-
2010
- 2010-04-23 JP JP2010099455A patent/JP5581106B2/ja not_active Expired - Fee Related
- 2010-04-26 US US12/767,108 patent/US8435870B2/en active Active
-
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- 2014-07-10 JP JP2014142057A patent/JP5917618B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006121062A (ja) * | 2004-09-24 | 2006-05-11 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、半導体装置及び電子機器 |
JP2006245544A (ja) * | 2005-01-28 | 2006-09-14 | Semiconductor Energy Lab Co Ltd | パターン付基板及びその形成方法、並びに半導体装置及びその作製方法 |
JP2007059890A (ja) * | 2005-07-29 | 2007-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2007318106A (ja) * | 2006-04-28 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路及びその作製方法、並びに半導体集積回路を用いた半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017183717A (ja) * | 2016-03-24 | 2017-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、および剥離装置 |
US11107846B2 (en) | 2016-03-24 | 2021-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and separation apparatus |
Also Published As
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---|---|
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