JP2012216812A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第1の膜4を形成し、第1の膜4上に深さ方向に引張応力を与える第2の膜6膜を形成し、その際、第1及び第2の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。
【選択図】図7
Description
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第1の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、前記第1の酸化シリコン膜と同じかそれよりも大きい膜厚の第2の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第1の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、第2の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を備え、
前記第1の酸化シリコン膜は深さ方向に圧縮応力を与え、前記第2の酸化シリコン膜は深さ方向に引張応力を与え、前記第1及び第2の酸化シリコン膜は前記圧縮応力と前記引張応力とがほぼ釣り合うようにそれぞれの膜厚を調整して形成されることを特徴とする半導体装置の製造方法、が提供される。
半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に2層以上積層した側壁膜と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第1の膜と、
深さ方向に引張応力を与える第2の膜と、
を含み、
第2の膜の膜厚は第1の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置、が提供される。
まず、図2に示すように、ドライエッチングにより、半導体基板(シリコン基板)1の主面側に深さ50μm、幅2μmの環状(円形リング状)の溝3を形成する。シリコン基板上に、マスクとなる窒化シリコン膜2を形成し、フォトリソグラフィー技術を用いて上記リング形状の開口部を形成する。続いて、マスク窒化シリコン膜2をマスクに、シリコン基板をエッチングする。シリコン基板1をエッチング後、マスク窒化シリコン膜2は除去せずに、シリコン基板1表面の酸化防止膜として残す。なお、図示していないが、マスク窒化シリコン膜2を形成する前にシリコン基板表面にパッド酸化シリコン膜を形成しておくことが好ましい。
図10(a)は本変形例に係る半導体装置の製造工程を示す工程断面図であり、図10(b)は図10(a)の部分拡大図である。
次に、他の実施形態について図面を用いて説明する。
図11(a)は本発明の実施形態例2に係る半導体装置の断面図であり、図11(b)は図11(a)の部分拡大図である。図12、13(a)、14(a)、図15〜図16は本実施形態例に係る半導体装置の製造工程を示す工程断面図であり、図13(b)及び図14(b)はそれぞれ図13(a)及び図14(a)の部分拡大図である。
図12に示すように、シリコン基板1の主表面に半導体装置を構成する素子を形成し、素子上に層間絶縁膜21を成膜する。ここでは、半導体装置を構成する素子としてソース・ドレイン24、ゲート電極23よりなるMOSトランジスタを模式的に表している。マスク窒化シリコン膜22を用いて層間絶縁膜21、シリコン基板1を選択的にエッチングすることで、貫通電極形成用孔25を形成する。
2 マスク窒化シリコン膜
3 リング状溝
4 第1の酸化膜(熱酸化膜)
5 バリア窒化シリコン膜
6 第2の酸化膜(TEOS−NSG膜)
7 STI
8 ゲート電極
9 第1層間絶縁膜
10 接続電極
11 コンタクトプラグ
12,13 配線
14 第2層間絶縁膜
15 裏面絶縁層
16 貫通電極
16a 内部貫通電極
16b 電極パッド
17 酸化シリコン膜
18 バリア窒化シリコン膜
19 熱酸化シリコン膜
20 LP TEOS−NSG膜
21 層間絶縁膜
22 マスク窒化シリコン膜
23 ゲート電極
24 ソース・ドレイン
25 貫通電極形成用孔
26 熱酸化シリコン膜
27 窒化シリコン膜
28 CVD酸化シリコン膜の積層膜
29 酸化防止膜
30 拡散防止膜
31 シード層
32 貫通電極プラグ
32’ 銅メッキ膜
33 コンタクトプラグ
34 配線
35 絶縁膜
36 裏面絶縁層
37 ソルダーバンプ
Claims (20)
- 半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第1の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、前記第1の酸化シリコン膜と同じかそれよりも大きい膜厚の第2の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記溝は前記半導体基板主面上において環状形状を有し、前記半導体基板の前記環状の溝に囲まれた領域と前記環状の溝の外側の領域とを電気的に絶縁する絶縁分離部を形成し、前記半導体基板の前記環状の溝に囲まれた領域の半導体基板を貫通する貫通電極を形成する工程を有する請求項1に記載の半導体装置の製造方法。
- 前記溝は、孔形状に形成され、該溝内に形成された前記第1、第2の酸化シリコン膜の内側の凹部に貫通電極部を形成する工程を有する請求項1に記載の半導体装置の製造方法。
- 前記第2の酸化シリコン膜の成膜工程は、酸化シリコン膜の成膜工程とそれに続く熱処理工程のサイクルを少なくとも2回繰り返す請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の酸化シリコン膜の基板面に平行な方向の膜厚は、前記第1の酸化シリコン膜の同方向の膜厚の1〜5倍である請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の酸化シリコン膜の基板面に平行な方向の膜厚は、前記第1の酸化シリコン膜の同方向の膜厚の2〜4倍である請求項5に記載の半導体装置の製造方法。
- 前記第2の酸化シリコン膜は、CVD法によって形成する請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の酸化シリコン膜は、TEOSを原料とする低圧CVD法によって形成するNSG膜である請求項7に記載の半導体装置の製造方法。
- 前記第2の酸化シリコン膜は、SOD法によって形成する請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の酸化シリコン膜を成膜した後に熱処理を施す請求項1に記載の半導体装置の製造方法。
- 前記熱処理は、非酸化雰囲気中、900〜1100℃の範囲で実施する請求項10に記載の半導体装置の製造方法。
- 前記環状の絶縁分離部を形成した後、
前記半導体基板主面に半導体装置を構成する構造物を形成する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記環状の絶縁分離部底部を露出させる工程と、
前記環状の絶縁分離部に囲まれた前記半導体基板に、前記裏面より前記主面側に到達する貫通孔を形成する工程と、
をさらに備え、前記貫通電極は前記貫通孔内に形成される請求項2に記載の半導体装置の製造方法。 - 半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第1の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、第2の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を備え、
前記第1の酸化シリコン膜は深さ方向に圧縮応力を与え、前記第2の酸化シリコン膜は深さ方向に引張応力を与え、前記第1及び第2の酸化シリコン膜は前記圧縮応力と前記引張応力とがほぼ釣り合うようにそれぞれの膜厚を調整して形成されることを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に2層以上積層した側壁膜と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第1の膜と、
深さ方向に引張応力を与える第2の膜と、
を含み、
第2の膜の膜厚は第1の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置。 - 前記溝は前記半導体基板主面上において環状形状を有し、前記半導体基板の前記環状の溝に囲まれた領域と前記環状の溝の外側の領域とを電気的に絶縁する絶縁分離部を形成し、前記半導体基板の前記環状の溝に囲まれた領域の半導体基板を貫通する貫通電極が形成されている請求項14に記載の半導体装置。
- 前記第1の膜はシリコンを熱酸化して得られる酸化シリコン膜である請求項14又は15に記載の半導体装置。
- 前記第2の膜は、少なくとも2層の酸化シリコン膜の積層膜よりなる請求項14乃至16のいずれか1項に記載の半導体装置。
- 半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に2層以上積層した側壁膜と、
前記側壁膜の内側の孔に設けられた貫通電極部と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第1の膜と、
深さ方向に引張応力を与える第2の膜と、
を含み、
第2の膜の膜厚は第1の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置。 - 前記第1の膜はシリコンを熱酸化して得られる酸化シリコン膜である請求項18に記載の半導体装置。
- 前記第2の膜は、少なくとも2層の酸化シリコン膜の積層膜よりなる請求項18又は19に記載の半導体装置。
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