JP2014220403A - 半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法 - Google Patents
半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法 Download PDFInfo
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Abstract
【課題】デッドエリアを縮小することが可能な半導体エネルギー線検出素子の製造方法を提供すること。
【解決手段】素子形成領域２を含み、且つ、互いに対向する主面１ａ，１ｂを有すると共に、主面１ａ側に位置する第一半導体層３と、主面１ｂ側に位置し第一半導体層３よりも高い不純物濃度を有する第二半導体層５と、第一半導体層３の主面１ａ側における素子形成領域２内に位置する半導体領域７と、を有する半導体基板１を準備する。素子形成領域２の境界となる少なくとも一部の領域に、主面１ａから半導体基板１の厚み方向に延び且つ第二半導体層５に達する溝１７をエッチングにより形成し、素子形成領域２の側面２ａを露出させる。素子形成領域２の側面２ａとして露出する第一半導体層３の表面を少なくとも覆うように、Ａｌ２Ｏ３からなる膜２１を形成する。半導体基板１を素子形成領域２で個片化する。
【選択図】図８
【解決手段】素子形成領域２を含み、且つ、互いに対向する主面１ａ，１ｂを有すると共に、主面１ａ側に位置する第一半導体層３と、主面１ｂ側に位置し第一半導体層３よりも高い不純物濃度を有する第二半導体層５と、第一半導体層３の主面１ａ側における素子形成領域２内に位置する半導体領域７と、を有する半導体基板１を準備する。素子形成領域２の境界となる少なくとも一部の領域に、主面１ａから半導体基板１の厚み方向に延び且つ第二半導体層５に達する溝１７をエッチングにより形成し、素子形成領域２の側面２ａを露出させる。素子形成領域２の側面２ａとして露出する第一半導体層３の表面を少なくとも覆うように、Ａｌ２Ｏ３からなる膜２１を形成する。半導体基板１を素子形成領域２で個片化する。
【選択図】図８
Description
本発明は、γ線又はＸ線などの高エネルギー放射線、紫外線、可視光、又は赤外線などを含むエネルギー線を検出する半導体エネルギー線検出素子と、半導体エネルギー線検出素子の製造方法と、に関する。
半導体エネルギー線検出素子として、互いに対向する第一及び第二主面を有すると共に、第一主面側に位置する第一導電型の第一半導体層と、第二主面側に位置し第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、第一半導体層の第一主面側に位置する第二導電型の半導体領域と、を有する半導体基板を備えるものが知られている（たとえば、特許文献１及び２参照）。
半導体エネルギー線検出素子を動作させるために、第一半導体層は、第二導電型の半導体領域から拡がる空乏層が第一主面側から第二半導体層との界面まで到達した完全空乏化状態とされる必要がある。半導体基板（第一半導体層）が完全空乏化される際に、空乏層が半導体基板（第一半導体層）の側面に到達すると、半導体基板をダイシングしたときに発生する結晶欠陥などによりリーク電流が増加するという問題点が生じる懼れがある。このため、上記側面と第二導電型の半導体領域との間隔は、第一半導体層が完全空乏化された場合でも、空乏層が上記側面に到達しないように比較的大きな値に設定される。
半導体基板における、上記側面と第二導電型の半導体領域との間の領域は、エネルギー線の検出に貢献し難い領域（デッドエリア）であるものの、上述した空乏層による制約からデッドエリアを縮小することは困難であった。デッドエリアを縮小することが可能であれば、半導体エネルギー線検出素子の小型化又はエネルギー線の検出に貢献する領域（有効エリア）の拡大などを図ることが可能となる。
本発明は、デッドエリアを縮小することが可能な半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法を提供することを目的とする。
本発明に係る半導体エネルギー線検出素子の製造方法は、素子形成領域を含み、且つ、互いに対向する第一及び第二主面を有すると共に、第一主面側に位置する第一導電型の第一半導体層と、第二主面側に位置し第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、第一半導体層の第一主面側における素子形成領域内に位置する第二導電型の半導体領域と、を有する半導体基板を準備する工程と、素子形成領域の境界となる少なくとも一部の領域に、第一主面から半導体基板の厚み方向に延び且つ第二半導体層に達する溝をエッチングにより形成し、素子形成領域の側面を露出させる工程と、素子形成領域の側面として露出する第一半導体層の表面を少なくとも覆うように、覆われた第一半導体層の表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜を形成する工程と、半導体基板を素子形成領域で個片化する工程と、を備えることを特徴とする。
本発明に係る半導体エネルギー線検出素子の製造方法では、素子形成領域の境界となる少なくとも一部の領域に、第一主面から半導体基板の厚み方向に延び且つ第二半導体層に達する溝がエッチングにより形成され、素子形成領域の側面が露出する。そして、素子形成領域の側面として露出する第一半導体層の表面を少なくとも覆うように、上記パッシベーション材料からなる膜が形成された後に、半導体基板が素子形成領域で個片化される。これにより、素子形成領域の側面として露出していた第一半導体層の表面を少なくとも覆うように配置された上記パッシベーション材料からなる膜を備える、半導体エネルギー線検出素子が得られる。
得られた半導体エネルギー線検出素子では、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面側には、所定の極性の固定電荷が存在することとなる。所定の極性の固定電荷が存在している第一半導体層の上記表面側の領域は、アキュムレーション層として機能するため、空乏層が第一半導体層の上記表面に到達するのが抑制される。すなわち、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域との間隔が比較的小さく設定された場合でも、半導体基板（第一半導体層）が完全空乏化状態で、空乏層が第一半導体層の上記表面に到達するのが抑制されることとなる。したがって、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域の間のデッドエリアを縮小することができる。
素子形成領域の側面を露出させる工程では、溝を、第二半導体層内に達するように形成し、上記パッシベーション材料からなる膜を形成する工程では、素子形成領域の側面として露出する第二半導体層の表面をも覆うように、上記パッシベーション材料からなる膜を形成してもよい。この場合、素子形成領域の側面として露出した第一半導体層の表面が、上記パッシベーション材料からなる膜で確実に覆われることとなる。これにより、空乏層が第一半導体層の上記表面に到達するのをより一層確実に抑制することができる。
半導体基板を準備する工程では、半導体基板として、第一主面に直交する方向から見て第二導電型の半導体領域を囲み且つ第一半導体層の第一主面側における素子形成領域の内側と外側とにわたるように位置し第一半導体層よりも高い不純物濃度を有する第一導電型の半導体領域を更に有する半導体基板を準備し、素子形成領域の側面を露出させる工程では、素子形成領域の境界となる少なくとも一部の領域として、第一導電型の半導体領域に位置する領域を含み、溝を、第一導電型の半導体領域を通るように形成してもよい。この場合、得られた半導体エネルギー線検出素子では、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面のうちの第一主面側の領域に、第一導電型の半導体領域が位置することとなる。これにより、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面のうちの第一主面側の領域に、空乏層が到達するのをより一層確実に抑制することができる。
素子形成領域は、第一主面に直交する方向から見て、四角形状を呈し、素子形成領域の側面を露出させる工程では、素子形成領域の境界となる少なくとも一部の領域として、素子形成領域における対向する一対の辺を少なくとも含んでおり、溝を、少なくとも一対の辺に沿ってそれぞれ形成してもよい。この場合、少なくとも上記一対の辺の対向方向において、デッドエリアを縮小することができる。
本発明に係る半導体エネルギー線検出素子は、互いに対向する第一及び第二主面を有すると共に、第一主面側に位置する第一導電型の第一半導体層と、第二主面側に位置し第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、第一半導体層の第一主面側に位置する第二導電型の半導体領域と、を有する半導体基板と、半導体基板の側面として露出する第一半導体層の表面のうちの少なくとも一部を覆うように配置された、覆われた第一半導体層の表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜と、を備え、パッシベーション材料からなる膜は、第一半導体層の表面上において、少なくとも第一主面側の端と第二半導体層との界面とにわたって半導体基板の厚み方向に延びていることを特徴とする。
本発明に係る半導体エネルギー線検出素子では、上述したように、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面側に、所定の極性の固定電荷が存在することとなり、所定の極性の固定電荷が存在している第一半導体層の上記表面側の領域は、アキュムレーション層として機能する。上記パッシベーション材料からなる膜は、第一半導体層の表面上において、少なくとも第一主面側の端と第二半導体層との界面とにわたって半導体基板の厚み方向に延びているため、空乏層が第一半導体層の上記表面に到達するのが抑制される。したがって、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域との間隔が比較的小さく設定された場合でも、半導体基板（第一半導体層）が完全空乏化状態で、空乏層が第一半導体層の上記表面に到達するのが抑制される。これにより、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域の間のデッドエリアが縮小することができる。
パッシベーション材料からなる膜は、半導体基板の側面として露出する第二半導体層の表面のうちの一部をも覆うように配置されていてもよい。この場合、第一半導体層の上記表面が、半導体基板の厚さ方向にわたって、上記パッシベーション材料からなる膜で確実に覆われることとなる。これにより、空乏層が第一半導体層の上記表面に到達するのをより一層確実に抑制することができる。
半導体基板の側面として露出する第二半導体層の表面は、第一面と、第一面とで段差を構成する第二面と、第一面と第二面とを連結するように第一面と第二面との間に位置する第三面と、を含み、パッシベーション材料からなる膜は、第一面と第二面とを覆うように配置されていてもよい。この場合、上記パッシベーション材料からなる膜と半導体基板（第一及び第二半導体層）との接触面積が拡大する。上記パッシベーション材料からなる膜が、第二半導体層側において、第一面と第二面との異なる二面にわたっているため、剥がれが生じ難い。これらの結果、上記パッシベーション材料からなる膜と半導体基板との密着性を確保することができ、所定の極性の固定電荷が存在している第一半導体層の上記表面側の領域がアキュムレーション層として安定して機能する。
半導体基板の第一主面は、第一主面に直交する方向から見て、四角形状を呈し、パッシベーション材料からなる膜は、半導体基板の側面として露出する第一半導体層の表面のうち、少なくとも互いに対向する一対の面全体を覆うように配置されていてもよい。この場合、少なくとも上記一対の面の対向方向において、デッドエリアを縮小することが可能となる。
半導体基板は、第一主面の縁に沿い且つ第二導電型の半導体領域を囲むように位置する第一導電型の半導体領域を更に有していてもよい。この場合、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面のうちの第一主面側の領域に、空乏層が到達するのをより一層確実に抑制することができる。
第一導電型がＰ型であると共に、第二導電型がＮ型であり、パッシベーション材料が、Ａｌ２Ｏ３であってもよい。この場合、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面側に、正の固定電荷が存在することとなる。
本発明によれば、デッドエリアを縮小することが可能な半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法を提供することができる。
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図１〜図１０を参照して、本実施形態に係る半導体エネルギー線検出素子の製造過程について説明する。図１〜図１０は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。
まず、半導体基板１を準備する（図１及び図２参照）。図２は、図１に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。本実施形態では、第一方向Ｄ１に延びる切断面での断面構成と第二方向Ｄ２に延びる切断面での断面構成とは、同等であるため、当該各断面構成を一つの図面（図２）を用いて示している。
半導体基板１は、互いに対向する主面１ａと主面１ｂとを有するシリコン基板である。半導体基板１は、主面１ａ側に位置する第一導電型（たとえば、Ｐ型）の第一半導体層３と、主面１ｂ側に位置する第一導電型（たとえば、Ｐ型）の第二半導体層５と、を有している。第二半導体層５は、第一導電型の不純物（硼素など）が添加された領域であり、第一半導体層３よりも不純物濃度が高い。第一導電型の不純物は、イオン注入法又は拡散法により第一半導体層３に添加することができる。本実施形態では、図２に示されるように、半導体基板１として、半導体ウエハが用いられている。図２では、後述する絶縁膜１１及び電極１３，１５の図示を省略している。
半導体基板１は、複数の素子形成領域２を含んでいる。複数の素子形成領域２は、第一方向Ｄ１と、第一方向Ｄ１と交差する第二方向Ｄ２と、に隣り合うように位置している。本実施形態では、第一方向Ｄ１と第二方向Ｄ２とは直交している。素子形成領域２は、平面視で、四角形状を呈している。隣り合う素子形成領域２の境界となる位置を一点鎖線で示している。
半導体基板１は、半導体基板１（第一半導体層３）の主面１ａ側に、複数の第二導電型（たとえば、Ｎ型）の半導体領域７及び第一導電型（たとえば、Ｐ型）の半導体領域９を有している。半導体領域７は、第二導電型の不純物（アンチモン、砒素、又はリンなど）が添加された領域であり、第一半導体層３よりも不純物濃度が高い。半導体領域９は、第一導電型の不純物（硼素など）が添加された領域であり、第一半導体層３よりも不純物濃度が高い。第一及び第二導電型の不純物は、イオン注入法又は拡散法により第一半導体層３に添加することができる。
半導体領域７，９は、複数の素子形成領域２それぞれに形成されている。半導体領域９は、主面１ａに直交する方向から見て、各素子形成領域２において、半導体領域７を囲むように位置している。本実施形態では、半導体領域９は、隣り合う素子形成領域２間にわたって、連続的に形成されている。すなわち、半導体領域９は、一つの素子形成領域２に着目すると、第一半導体層３の主面１ａ側において、素子形成領域２の内側と外側とにわたるように位置している。半導体領域９は、全体として、格子状に形成されている。素子形成領域２同士の境界は、主面１ａに直交な方向から見て、半導体領域９と重なるように位置している。すなわち、素子形成領域２同士の境界となる領域は、主面１ａに直交な方向から見て、半導体領域９に位置している。
半導体領域７は、たとえば、所定の位置に開口が形成されたマスクなどを用い、第一半導体層３内において主面１ａ側からＮ型の不純物を高濃度に拡散させることにより形成する。半導体領域９は、たとえば、所定の位置に開口が形成された別のマスクなどを用い、第一半導体層３内において主面１ａ側からＰ型の不純物を高濃度に拡散させることにより形成する。
半導体基板１（半導体ウエハ）には、図１に示されるように、絶縁膜１１及び電極１３，１５が形成されている。絶縁膜１１は、半導体基板１の主面１ａ側に、半導体基板１の主面１ａを覆うように、形成される。絶縁膜１１は、たとえばＳｉＯ２からなる。絶縁膜１１は、たとえば、熱酸化法、スパッタ法、又はＰＥＣＶＤ（Plasma-enhanced Chemical Vapor Deposition）法などにより形成される。電極１３，１５は、半導体領域７，９上に形成された絶縁膜１１の一部を除去した後、対応する半導体領域７，９毎に形成される。これにより、電極１３は半導体領域７に接続され、電極１５は半導体領域９に接続される。電極１３，１５は、たとえば、アルミニウムなどの電極材料からなる。図示は省略するが、半導体基板１の主面１ｂ側にも、第二半導体層５に接続される電極が形成される。
次に、半導体基板１（半導体ウエハ）における、複数の素子形成領域２のうち隣り合う素子形成領域２同士の境界となる領域に、主面１ａ側から溝１７を形成する（図３及び図４参照）。図４は、図３に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。本実施形態では、第一方向Ｄ１に延びる切断面での断面構成と第二方向Ｄ２に延びる切断面での断面構成とは、同等であるため、当該各断面構成を一つの図面（図４）用いて示している。
溝１７は、エッチングにより、半導体基板１の厚み方向に延びるように形成されている。すなわち、溝１７の深さ方向が、半導体基板１の厚み方向である。エッチングには、ドライエッチング（たとえば、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）又はプラズマエッチングなど）、特に、ディープドライエッチングを用いることができる。図４においても、絶縁膜１１及び電極１３，１５の図示を省略している。
溝１７の深さは、第一半導体層３の厚み以上であり且つ半導体基板１の厚みよりも小さい値に設定されている。すなわち、溝１７は、半導体基板１を貫通しないように形成されている。本実施形態では、溝１７の深さは、第一半導体層３の厚みよりも僅かに大きい値に設定されている。したがって、溝１７は、第二半導体層５内に達するように形成されており、溝１７の底面は、第二半導体層５により規定される。
溝１７は、図４に示されるように、複数の素子形成領域２のうち第一方向Ｄ１で隣り合う素子形成領域２同士の境界となる領域に、第一方向Ｄ１に直交する方向に延びるように形成されている。溝１７は、複数の素子形成領域２のうち第二方向Ｄ２で隣り合う素子形成領域２同士の境界となる領域にも、第二方向Ｄ２に直交する方向に延びるように形成されている。したがって、溝１７は、全体として、格子状に形成されている。溝１７は、主面１ａに直交な方向から見て、半導体領域９を第一及び第二方向Ｄ１，Ｄ２で分断するように、半導体領域９を通って形成されている。
溝１７が上述した位置に形成されることにより、各素子形成領域２の四つ側面２ａが形成されて、各側面２ａが露出する。各側面２ａは、エッチングにより形成されるため、ダイシングにより形成された面に比して、その表面は極めて平滑である。側面２ａは、溝１７に露出する第一及び第二半導体層３，５の表面とで構成されている。
次に、電極１３，１５上の所定の位置に、レジストパターン１９を形成する（図５参照）。ここでは、半導体基板１の主面１ａ側にレジスト材料が付与された後に、主面１ａ上に所定パターンが形成されたマスクが配され、この状態で露光が行われ、現像処理がなされる。これにより、付与されたレジスト材料が硬化し、所定のレジストパターン１９が形成される。図５では、電極１３上に形成されたレジストパターン１９のみが図示されている。
次に、半導体基板１（半導体ウエハ）にＡｌ２Ｏ３からなる膜２１を形成する（図６参照）。膜２１は、半導体基板１の主面１ａ側に、絶縁膜１１、電極１３，１５、及びレジストパターン１９と、溝１７を画成する内側面と、を覆うように、形成される。Ａｌ２Ｏ３は、覆われた第一半導体層３の表面側に正の固定電荷を存在させるためのパッシベーション材料である。
膜２１は、露出した素子形成領域２の側面２ａ上に形成され、側面２ａが膜２１で覆われる。すなわち、素子形成領域２の側面２ａとして露出している第一及び第二半導体層３，５の表面が膜２１で覆われる。膜２１は、溝１７の底面として露出している第二半導体層５上にも形成される。膜２１は、たとえば、ＡＬＤ（Atomic Layer Deposition）法により成膜される。
次に、膜２１のうち、レジストパターン１９上に形成された部分を、レジストパターン１９と共にリフトオフする（図７参照）。これにより、電極１３，１５の表面のうち、レジストパターン１９が形成された位置に対応する領域が露出する。
次に、半導体基板１（半導体ウエハ）を複数の素子形成領域２毎に個片化する（図８参照）。これにより、半導体エネルギー線検出素子ＥＤが得られる。
本実施形態では、ステルスダイシング技術を用いることにより、半導体基板１を個片化する。ステルスダイシング技術は、半導体基板（半導体ウエハ）の内部にレーザ光を照射して任意の位置に改質領域を形成し、この改質領域を起点として半導体基板を切断するダイシング技術である（たとえば、特開２００９−１３５３４２号公報を参照）。ステルスダイシング技術に用いられるレーザ加工装置は、いわゆるＳＤＥ（ステルスダイシングエンジン：登録商標）と称される。このＳＤＥは、たとえば、レーザ光をパルス発振するレーザ光源と、レーザ光の光軸（光路）の向きを変えるように配置されたダイクロイックミラーと、レーザ光を集光するための集光用レンズ（集光光学系）と、を備えている。
本工程では、レーザ光Ｌを主面１ｂ側から照射し、半導体基板１の内部に集光点Ｐを合わせた状態（図９参照）で、レーザ光Ｌを、複数の素子形成領域２のうち隣り合う素子形成領域２同士の境界に位置する切断予定ライン（図２において、一点鎖線に沿ったライン）に沿って相対的に移動させる。これにより、切断予定ラインに沿って、切断の起点となる改質領域ＭＲが半導体基板１の内部に形成される（図１０の（ａ）及び（ｂ）参照）。そして、形成された改質領域ＭＲを起点として半導体基板１を切断して個片化する。図９及び図１０では、半導体基板１（半導体ウエハ）を概略的に図示し、絶縁膜１１、電極１３，１５、及び膜２１などの図示を省略している。
集光点Ｐとは、レーザ光Ｌが集光する箇所である。改質領域ＭＲは、連続的に形成される場合もあるし、断続的に形成される場合もある。改質領域ＭＲは列状でも点状でもよく、改質領域ＭＲは少なくとも半導体基板１の内部に形成されていればよい。改質領域ＭＲを起点に亀裂が形成される場合があり、亀裂及び改質領域ＭＲは、半導体基板１の外表面（表面、裏面、若しくは外周面）に露出していてもよい。
レーザ光Ｌが、半導体基板１を透過すると共に半導体基板１の内部の集光点近傍にて特に吸収されることにより、半導体基板１に改質領域ＭＲが形成される（すなわち、内部吸収型レーザ加工）。したがって、半導体基板１の主面１ｂではレーザ光Ｌが殆ど吸収されないので、半導体基板１の主面１ｂが溶融することはない。
本実施形態において形成される改質領域は、密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域である。改質領域としては、たとえば、溶融処理領域、クラック領域、絶縁破壊領域、又は屈折率変化領域などがあり、これらが混在した領域もある。改質領域としては、半導体基板１において改質領域の密度が非改質領域の密度と比較して変化した領域や、格子欠陥が形成された領域がある（これらをまとめて高密転移領域ともいう）。
半導体エネルギー線検出素子ＥＤは、図１１にも示されるように、半導体基板１（第一及び第二半導体層３，５）と、第一及び第二導電型の半導体領域７，９と、絶縁膜１１と、電極１３，１５と、膜２１と、を備えている。半導体エネルギー線検出素子ＥＤにおける半導体基板１は、素子形成領域２に対応する基板部分である。半導体エネルギー線検出素子ＥＤは、半導体基板１の主面１ｂ側に、第二半導体層５に接続された電極（不図示）を備えている。図１１は、本実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。
半導体領域７は、半導体基板１（第一半導体層３）の主面１ａ側に位置している。半導体領域９は、半導体基板１（第一半導体層３）の主面１ａ側において、半導体領域７を囲むように半導体領域７の外側に位置している。半導体領域９は、四角形状を呈する主面１ａの各辺に沿うように延びており、主面１ａに直交する方向から見て、主面１ａの縁に沿うように位置している。
半導体基板１は、半導体エネルギー線検出素子ＥＤにおいて、一対の主面１ａ，１ｂのほか、四つの側面１ｃを有する。各側面１ｃは、上述した製造過程における、溝１７の形成と、ステルスダイシング技術による切断と、により形成される。したがって、各側面１ｃは、溝１７により形成された領域（素子形成領域２の側面２ａに対応する領域）２３と、ステルスダイシング技術による切断により形成された領域２５と、を含む。
各側面１ｃにおいて、溝１７により形成された領域２３は、ステルスダイシング技術による切断により形成された領域２５より窪んでいる。すなわち、領域２３と領域２５とにより、段差が構成されている。各側面１ｃの領域２３上に、膜２１が形成されており、当該領域２３が膜２１により覆われている。
第二半導体層５の、側面１ｃとして露出している各表面は、領域２３に対応する面３１，３３と、領域２５に対応する面３５と、を含んでいる。面３５は、面３１とで段差を構成している。面３３は、面３１と面３５とを連結するように、面３１と面３５との間に位置している。面３１，３３上に、膜２１が形成されており、当該面３１，３３が膜２１により覆われている。側面１ｃの領域２５（面３５）には、膜２１が形成されておらず、半導体基板１（第二半導体層５）が露出している。
膜２１は、領域２３に露出している第一半導体層３の表面上において、主面１ａ側の端と第二半導体層５との界面とにわたって半導体基板１の厚み方向に延びている。膜２１は、半導体基板１の各側面１ｃとして露出する第一半導体層３の表面全体を覆うように配置されている。本実施形態では、膜２１は、第一半導体層３の上記表面だけでなく、領域２３に露出している半導体領域９の表面と、同じく領域２３に露出している第二半導体層５の表面と、を覆っている。すなわち、膜２１は、側面１ｃとして露出する第二半導体層５の表面のうちの一部をも覆うように配置されている。
半導体エネルギー線検出素子ＥＤでは、第一半導体層３と半導体領域７とでＰＮ接合が形成されている。第二半導体層５と半導体領域７との間に逆バイアス電圧が印加されることにより、半導体領域７から第一半導体層３に空乏層が拡がる。空乏層が第二半導体層５に到達した状態が、完全空乏化状態である。膜２１は、上述したようにＡｌ２Ｏ３からなる。したがって、膜２１で覆われた第一半導体層３の、側面１ｃとして露出している各表面側には、正の固定電荷が存在する。
以上のように、本実施形態では、隣り合う素子形成領域２同士の境界となる領域に、主面１ａから半導体基板１の厚み方向に延び且つ第二半導体層５に達する溝１７がエッチングにより形成され、素子形成領域２の側面２ａが露出する。素子形成領域２の側面２ａとして露出する第一半導体層３の表面全体を覆うように、Ａｌ２Ｏ３からなる膜２１が形成された後に、半導体基板１が各素子形成領域２で個片化される。これにより、素子形成領域２の側面２ａとして露出していた第一半導体層３の表面全体を覆うように配置された膜２１を備える、半導体エネルギー線検出素子ＥＤが得られる。
半導体エネルギー線検出素子ＥＤでは、Ａｌ２Ｏ３からなる膜２１で覆われた第一半導体層３の表面側には、正の固定電荷が存在する。正の固定電荷が存在している第一半導体層３の上記表面側の領域は、アキュムレーション層として機能する。膜２１は、第一半導体層３の表面上において、主面１ａ側の端と第二半導体層５との界面とにわたって半導体基板１の厚み方向に延びているため、空乏層が第一半導体層３の上記表面に到達するのが抑制される。すなわち、膜２１で覆われた第一半導体層３の表面と半導体領域７との間隔が比較的小さく設定された場合でも、半導体基板１（第一半導体層３）が完全空乏化状態で、空乏層が第一半導体層３の上記表面に到達するのが抑制されることとなる。したがって、膜２１で覆われた第一半導体層３の表面と半導体領域７の間のデッドエリアを縮小することができる。
本実施形態では、第一方向Ｄ１と第二方向Ｄ２とのそれぞれの方向において、デッドエリアを縮小することができる。この半導体エネルギー線検出素子ＥＤは、二次元状にタイリングされて配置される場合に、好適である。
素子形成領域２の側面２ａを露出させる際に、溝１７を、第二半導体層５内に達するように形成し、膜２１を素子形成領域２の側面２ａとして露出する第二半導体層５の表面をも覆うように形成している。これにより、膜２１は、半導体エネルギー線検出素子ＥＤにおいて、半導体基板１の各側面１ｃとして露出する第一半導体層３の表面全体を覆うように配置されることとなる。第一半導体層３の上記表面が、膜２１で確実に覆われるため、空乏層が第一半導体層３の上記表面に到達するのをより一層確実に抑制することができる。
本実施形態では、主面１ａに直交する方向から見て半導体領域７を囲み且つ第一半導体層３の主面１ａ側における素子形成領域２の内側と外側とにわたるように位置する半導体領域９を有する半導体基板１を準備している。そして、素子形成領域２の側面２ａを露出させる際に、溝１７を、半導体領域９を通るように形成している。これにより、半導体エネルギー線検出素子ＥＤにおいて、半導体基板１は、主面１ａの縁に沿い且つ半導体領域７を囲むように主面１ａ側に位置する半導体領域９を有することとなる。したがって、膜２１で覆われた第一半導体層３の上記表面のうちの主面１ａ側の領域に、空乏層が到達するのをより一層確実に抑制することができる。
半導体エネルギー線検出素子ＥＤにおいて、半導体基板１の側面１ｃとして露出する第二半導体層５の表面は、三つの面３１，３３，３５を含み、膜２１は、面３１と面３３とを覆うように配置されている。これにより、膜２１と半導体基板１（第一及び第二半導体層３，５）との接触面積が拡大する。膜２１が、第二半導体層５側において、異なる二つの面３１，３３にわたっているため、剥がれが生じ難い。これらの結果、膜２１と半導体基板１との密着性を確保することができ、正の固定電荷が存在している第一半導体層３の上記表面側の領域がアキュムレーション層として安定して機能する。
次に、図１２〜図１４を参照して、本実施形態の変形例に係る半導体エネルギー線検出素子の製造過程について説明する。図１２〜図１４は、本変形例に係る半導体エネルギー線検出素子の製造過程を説明するための図である。図１３は、図１２に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。図１２に示された二点鎖線に直交する切断面で半導体基板１を切断したときの断面構成は、図４と同等であり、図示を省略する。
本変形例では、溝１７を、図１２に示されるように、複数の素子形成領域２のうち第二方向Ｄ２で隣り合う素子形成領域２同士の境界となる領域に、第二方向Ｄ２に直交する方向、すなわち第一方向Ｄ１に延びるように形成する。複数の素子形成領域２のうち第一方向Ｄ１で隣り合う素子形成領域２同士の境界となる位置には、溝１７が形成されていない。したがって、第一方向Ｄ１では、図１３に示されるように、隣り合う素子形成領域２同士が連続している。溝１７は、主面１ａに直交な方向から見て、半導体領域９を第二方向Ｄ２で分断するように、半導体領域９を通って形成されている。
溝１７が上述した位置に形成されることにより、各素子形成領域２の一対の側面２ａが形成されて、各側面２ａが露出する。露出する一対の側面２ａは、第二方向Ｄ２で互いに対向している。したがって、Ａｌ２Ｏ３からなる膜２１は、図６でも示されたように、露出した素子形成領域２の上記一対の側面２ａ上に形成され、当該一対の側面２ａが膜２１で覆われる。すなわち、素子形成領域２の上記一対の側面２ａとして露出している第一及び第二半導体層３，５の表面が膜２１で覆われる。
半導体基板１において、第一方向Ｄ１における素子形成領域２の境界と半導体領域７との間隔は、第二方向Ｄ２における素子形成領域２の境界と半導体領域７との間隔よりも大きく設定されている。
本変形例においても、半導体基板１の個片化には、上述した実施形態と同様に、ステルスダイシング技術が用いられる。半導体基板１が個片化されることにより、半導体エネルギー線検出素子ＥＤが得られる（図１４参照）。図１４は、図１２に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。図１２に示された二点鎖線に直交する切断面で半導体基板１を切断したときの断面構成は、図８と同等であり、図示を省略する。
第一方向Ｄ１で互いに対向する一対の側面２ａは、ステルスダイシング技術による切断により形成される。したがって、第一方向Ｄ１で互いに対向する一対の側面２ａでは、膜２１が形成されておらず、半導体基板１が露出している。
半導体エネルギー線検出素子ＥＤは、図１２及び図１５に示されるように、半導体基板１（第一及び第二半導体層３，５）と、第一及び第二導電型の半導体領域７，９と、絶縁膜１１と、電極１３，１５と、膜２１と、を備えている。図１５は、図１２に示された二点鎖線に沿って半導体エネルギー線検出素子ＥＤを切断した切断面での断面構成に相当する。図１２に示された二点鎖線に直交する切断面で半導体基板１を切断したときの断面構成は、図１２と同等であり、図示を省略する。
半導体基板１の第一方向Ｄ１で互いに対向する一対の側面１ｃは、ステルスダイシング技術による切断により形成される。したがって、第一方向Ｄ１で互いに対向する一対の側面１ｃには、膜２１が形成されておらず、半導体基板１（第一半導体層３）が露出している。
本変形例では、隣り合う素子形成領域２同士の境界となる領域に、主面１ａから半導体基板１の厚み方向に延び且つ第二半導体層５に達する溝１７がエッチングにより形成され、素子形成領域２の側面２ａが露出する。溝１７が、素子形成領域の境界となる領域のうち、第二方向Ｄ２で互いに対向する一対の辺に沿ってそれぞれ形成され、素子形成領域２における第二方向Ｄ２で互いに対向する一対の側面２ａが露出する。素子形成領域２の上記一対の側面２ａとして露出する第一半導体層３の表面全体を覆うように、Ａｌ２Ｏ３からなる膜２１が形成された後に、半導体基板１が各素子形成領域２で個片化される。これにより、素子形成領域２の上記一対の側面２ａとして露出していた第一半導体層３の表面全体を覆うように配置された膜２１を備える、半導体エネルギー線検出素子ＥＤが得られる。
本変形例においても、Ａｌ２Ｏ３からなる膜２１で覆われた第一半導体層３の表面側には、正の固定電荷が存在している。正の固定電荷が存在している第一半導体層３の上記表面側の領域は、アキュムレーション層として機能するため、空乏層が第一半導体層３の上記表面に到達するのが抑制される。したがって、第二方向Ｄ２において、膜２１で覆われた第一半導体層３の表面と半導体領域７の間のデッドエリアを縮小することができる。本変形例の半導体エネルギー線検出素子ＥＤは、一次元状にタイリングされて配置される場合に、好適である。
半導体エネルギー線検出素子ＥＤにおいて、第一方向Ｄ１における第一半導体層３の表面と半導体領域７との間隔は、第二方向Ｄ２における第一半導体層３の表面と半導体領域７との間隔よりも大きく設定されている。これにより、半導体基板１（第一半導体層３）が完全空乏化状態で、空乏層が第一方向Ｄ１で互いに対向する一対の側面１ｃ（第一半導体層３の表面）に到達するのが抑制される。
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
溝１７は、必ずしも第二半導体層５内に達するように形成されている必要はない。溝１７は、第一半導体層３と第二半導体層５との界面に達するように形成されていてもよい。この場合、溝１７の深さは、第一半導体層３の厚みと同等に設定される。
膜２１は、必ずしも第二半導体層５上に形成されている必要はない。膜２１は、素子形成領域２の側面２ａとして露出している第一半導体層３の表面が覆われていればよい、すなわち、第一半導体層３の上記表面を主面１ａ側の端から第一半導体層３と第二半導体層５との界面までを覆っていればよい。膜２１は、必ずしも半導体基板１の主面１ａ側に形成されている必要はない。膜２１は、少なくとも、素子形成領域２の側面２ａとして露出している第一半導体層３の表面全体を覆うように形成されていればよい。
上述した変形例において、半導体基板１（半導体ウエハ）に形成される溝１７は、半導体基板１を貫通するように形成されてもよい。溝１７が半導体基板１を貫通するように形成された場合、半導体基板１の機械的強度が低下する懼れがある。したがって、半導体基板１の機械的強度を確保するためには、溝１７は、半導体基板１を貫通しないように形成されていることが好ましい。
第一導電型がＮ型であると共に、第二導電型がＰ型であってもよい。この場合には、膜２１として、ＳｉＯ２又はＳｉ３Ｎ４からなる膜が形成される。ＳｉＯ２又はＳｉ３Ｎ４は、覆われたＮ型の第一半導体層の表面側に負の固定電荷を存在させるためのパッシベーション材料である。
半導体基板１（半導体ウエハ）を個片化する手法は、ステルスダイシング技術には限られない。たとえば、レーザアブレーション、ドライエッチング、又は機械研磨などにより、半導体基板１を個片化してもよい。
１…半導体基板、１ａ，１ｂ…主面、１ｃ…側面、２…素子形成領域、２ａ…側面、３…第一半導体層、５…第二半導体層、７，９…半導体領域、１７…溝、２１…膜、３１，３３，３５…面、ＥＤ…半導体エネルギー線検出素子。
Claims (11)
- 素子形成領域を含み、且つ、互いに対向する第一及び第二主面を有すると共に、前記第一主面側に位置する第一導電型の第一半導体層と、前記第二主面側に位置し前記第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、前記第一半導体層の前記第一主面側における前記素子形成領域内に位置する第二導電型の半導体領域と、を有する半導体基板を準備する工程と、
素子形成領域の境界となる少なくとも一部の領域に、前記第一主面から前記半導体基板の厚み方向に延び且つ前記第二半導体層に達する溝をエッチングにより形成し、前記素子形成領域の側面を露出させる工程と、
前記素子形成領域の前記側面として露出する前記第一半導体層の表面を少なくとも覆うように、覆われた前記第一半導体層の前記表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜を形成する工程と、
前記半導体基板を前記素子形成領域で個片化する工程と、を備えることを特徴とする半導体エネルギー線検出素子の製造方法。 - 前記素子形成領域の前記側面を露出させる前記工程では、前記溝を、前記第二半導体層内に達するように形成し、
前記パッシベーション材料からなる前記膜を形成する前記工程では、前記素子形成領域の前記側面として露出する前記第二半導体層の表面をも覆うように、パッシベーション材料からなる前記膜を形成することを特徴とする請求項１に記載の半導体エネルギー線検出素子の製造方法。 - 前記半導体基板を準備する工程では、前記半導体基板として、前記第一主面に直交する方向から見て第二導電型の前記半導体領域を囲み且つ前記第一半導体層の前記第一主面側における前記素子形成領域の内側と外側とにわたるように位置し前記第一半導体層よりも高い不純物濃度を有する第一導電型の半導体領域を更に有する半導体基板を準備し、
前記素子形成領域の前記側面を露出させる前記工程では、前記素子形成領域の境界となる前記少なくとも一部の領域として、第一導電型の前記半導体領域に位置する領域を含み、前記溝を、第一導電型の前記半導体領域を通るように形成することを特徴とする請求項１又は２に記載の半導体エネルギー線検出素子の製造方法。 - 前記素子形成領域は、前記第一主面に直交する方向から見て、四角形状を呈し、
前記素子形成領域の前記側面を露出させる前記工程では、素子形成領域の境界となる前記少なくとも一部の領域として、前記素子形成領域における対向する一対の辺を少なくとも含んでおり、前記溝を、少なくとも前記一対の辺に沿ってそれぞれ形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体エネルギー線検出素子の製造方法。 - 第一導電型がＰ型であると共に、第二導電型がＮ型であり、
前記パッシベーション材料が、Ａｌ２Ｏ３であることを特徴とする請求項１〜４のいずれか一項に記載の半導体エネルギー線検出素子の製造方法。 - 互いに対向する第一及び第二主面を有すると共に、前記第一主面側に位置する第一導電型の第一半導体層と、前記第二主面側に位置し前記第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、前記第一半導体層の前記第一主面側に位置する第二導電型の半導体領域と、を有する半導体基板と、
前記半導体基板の側面として露出する前記第一半導体層の表面のうちの少なくとも一部を覆うように配置された、覆われた前記第一半導体層の前記表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜と、を備え、
前記パッシベーション材料からなる前記膜は、前記第一半導体層の前記表面上において、少なくとも前記第一主面側の端と前記第二半導体層との界面とにわたって前記半導体基板の厚み方向に延びていることを特徴とする半導体エネルギー線検出素子。 - 前記パッシベーション材料からなる前記膜は、前記半導体基板の前記側面として露出する前記第二半導体層の表面のうちの一部をも覆うように配置されていることを特徴とする請求項６に記載の半導体エネルギー線検出素子。
- 前記半導体基板の前記側面として露出する前記第二半導体層の前記表面は、第一面と、前記第一面とで段差を構成する第二面と、前記第一面と前記第二面とを連結するように前記第一面と前記第二面との間に位置する第三面と、を含み、
前記パッシベーション材料からなる前記膜は、前記第一面と前記第二面とを覆うように配置されている請求項７に記載の半導体エネルギー線検出素子。 - 前記半導体基板の前記第一主面は、前記第一主面に直交する方向から見て、四角形状を呈し、
前記パッシベーション材料からなる前記膜は、前記半導体基板の側面として露出する前記第一半導体層の前記表面のうち、少なくとも互いに対向する一対の面全体を覆うように配置されていることを特徴とする請求項６〜８のいずれか一項に記載の半導体エネルギー線検出素子。 - 前記半導体基板は、前記第一主面の縁に沿い且つ第二導電型の前記半導体領域を囲むように位置する第一導電型の半導体領域を更に有することを特徴とする請求項６〜９のいずれか一項に記載の半導体エネルギー線検出素子。
- 第一導電型がＰ型であると共に、第二導電型がＮ型であり、
前記パッシベーション材料が、Ａｌ２Ｏ３であることを特徴とする請求項６〜１０のいずれか一項に記載の半導体エネルギー線検出素子。
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