WO2014181665A1 - 半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法 - Google Patents

半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法 Download PDF

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WO2014181665A1
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semiconductor
semiconductor layer
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semiconductor substrate
conductivity type
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山村　和久
真太郎 鎌田
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浜松ホトニクス株式会社
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/115—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation
    • H01L31/118—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation of the surface barrier or shallow PN junction detector type, e.g. surface barrier alpha-particle detectors
    • H01L31/1185—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation of the surface barrier or shallow PN junction detector type, e.g. surface barrier alpha-particle detectors of the shallow PN junction detector type
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier

Definitions

  • the present invention relates to a semiconductor energy ray detecting element that detects energy rays including high energy radiation such as ⁇ rays or X rays, ultraviolet rays, visible light, or infrared rays, and a method for manufacturing the semiconductor energy ray detecting element.
  • the first energy layer has a first main surface and a second main surface facing each other, and a first conductivity type first semiconductor layer positioned on the first main surface side and a first main surface positioned on the second main surface side.
  • a semiconductor substrate having a first conductivity type second semiconductor layer having a higher impurity concentration than the semiconductor layer, and a second conductivity type semiconductor region located on the first main surface side of the first semiconductor layer.
  • the first semiconductor layer In order to operate the semiconductor energy ray detection element, the first semiconductor layer has a fully depleted state in which a depletion layer extending from the second conductivity type semiconductor region reaches the interface with the second semiconductor layer from the first main surface side. Need to be done.
  • the semiconductor substrate (first semiconductor layer) is completely depleted, if the depletion layer reaches the side surface of the semiconductor substrate (first semiconductor layer), there may be a problem that leakage current increases. Therefore, the distance between the side surface and the second conductivity type semiconductor region is set to a relatively large value so that the depletion layer does not reach the side surface even when the first semiconductor layer is completely depleted.
  • the cause of the increase in the leakage current is, for example, a crystal defect that occurs when the semiconductor substrate is diced.
  • the region between the side surface and the second conductivity type semiconductor region in the semiconductor substrate is a region (dead area) that hardly contributes to detection of energy rays.
  • An object of the present invention is to provide a semiconductor energy ray detecting element capable of reducing a dead area and a method for manufacturing the semiconductor energy ray detecting element.
  • One aspect of the present invention is a method for manufacturing a semiconductor energy beam detection element, which includes an element formation region and has first and second main surfaces facing each other and is located on the first main surface side.
  • a groove extending in the thickness direction and reaching the second semiconductor layer is formed by etching to expose the side surface of the element forming region, and to cover at least the surface of the first semiconductor layer exposed as the side surface of the element forming region.
  • a groove extending from the first main surface in the thickness direction of the semiconductor substrate and reaching the second semiconductor layer is formed in at least a part of the boundary of the element formation region Is formed by etching, and the side surface of the element formation region is exposed.
  • a semiconductor substrate is separated into pieces in an element formation area.
  • the obtained semiconductor energy ray detection element fixed charges having a predetermined polarity exist on the surface side of the first semiconductor layer covered with the film made of the passivation material.
  • the region on the surface side of the first semiconductor layer where a fixed charge of a predetermined polarity exists functions as an accumulation layer. For this reason, it is suppressed that a depletion layer reaches
  • the groove may be formed so as to reach the second semiconductor layer.
  • a film made of the passivation material may be formed so as to cover the surfaces of the two semiconductor layers. In this case, the surface of the first semiconductor layer exposed as the side surface of the element formation region is reliably covered with the film made of the passivation material. Thereby, it can suppress more reliably that a depletion layer reaches
  • the semiconductor substrate surrounds the second conductivity type semiconductor region as viewed from the direction orthogonal to the first main surface, and the inner side of the element formation region on the first main surface side of the first semiconductor layer;
  • a semiconductor substrate further including a first conductivity type semiconductor region having an impurity concentration higher than that of the first semiconductor layer and located outside the first semiconductor layer may be prepared.
  • element formation is performed.
  • a region located in the first conductivity type semiconductor region may be included as at least a partial region serving as a boundary of the region, and the groove may be formed so as to pass through the first conductivity type semiconductor region.
  • the first conductivity type semiconductor region is located in the region on the first main surface side of the surface of the first semiconductor layer covered with the film made of the passivation material. To do. Thereby, it is possible to more reliably suppress the depletion layer from reaching the region on the first main surface side of the surface of the first semiconductor layer covered with the film made of the passivation material.
  • the element formation region has a square shape when viewed from the direction orthogonal to the first main surface, and in the step of exposing the side surface of the element formation region, the element formation region is defined as at least a part of the boundary of the element formation region. At least a pair of opposing sides, and grooves may be formed along at least the pair of sides. In this case, the dead area can be reduced at least in the opposing direction of the pair of sides.
  • One aspect of the present invention is a semiconductor energy ray detection element, having first and second main surfaces facing each other, and a first conductivity type first semiconductor layer located on the first main surface side, A second conductivity type second semiconductor layer located on the second major surface side and having an impurity concentration higher than that of the first semiconductor layer, and a second conductivity type semiconductor region located on the first major surface side of the first semiconductor layer And a semiconductor substrate having a predetermined polarity on the surface side of the covered first semiconductor layer, arranged to cover at least a part of the surface of the first semiconductor layer exposed as a side surface of the semiconductor substrate.
  • a film made of a passivation material for allowing a fixed charge to exist and the film made of the passivation material has at least an interface between the end on the first main surface side and the second semiconductor layer on the surface of the first semiconductor layer. How to thicken the semiconductor substrate And it extends to.
  • a fixed charge having a predetermined polarity exists on the surface side of the first semiconductor layer covered with the film made of the passivation material.
  • the region on the surface side of the first semiconductor layer where a fixed charge of a predetermined polarity exists functions as an accumulation layer.
  • the film made of the passivation material extends in the thickness direction of the semiconductor substrate over at least the end of the first main surface side and the interface between the second semiconductor layer on the surface of the first semiconductor layer. For this reason, it is suppressed that a depletion layer reaches
  • the semiconductor substrate (first semiconductor layer) is completely depleted.
  • the depletion layer is suppressed from reaching the surface of the first semiconductor layer. Thereby, the dead area between the surface of the first semiconductor layer covered with the film made of the passivation material and the semiconductor region of the second conductivity type can be reduced.
  • the film made of the passivation material may be arranged so as to cover a part of the surface of the second semiconductor layer exposed as the side surface of the semiconductor substrate.
  • the surface of the first semiconductor layer is reliably covered with the film made of the passivation material over the thickness direction of the semiconductor substrate. Thereby, it can suppress more reliably that a depletion layer reaches
  • the surface of the second semiconductor layer exposed as the side surface of the semiconductor substrate is the first surface so as to connect the first surface, the second surface forming a step with the first surface, and the first surface and the second surface.
  • a third surface located between the first surface and the second surface, and the film made of a passivation material may be disposed so as to cover the first surface and the second surface.
  • the contact area between the film made of the passivation material and the semiconductor substrate (first and second semiconductor layers) is increased. Since the film made of the passivation material extends over two different surfaces of the first surface and the second surface on the second semiconductor layer side, peeling of the film made of the passivation material hardly occurs.
  • the adhesion between the film made of the passivation material and the semiconductor substrate can be ensured, and the region on the surface side of the first semiconductor layer where a fixed charge of a predetermined polarity exists is stable as an accumulation layer. And function.
  • the first main surface of the semiconductor substrate has a quadrangular shape when viewed from the direction orthogonal to the first main surface, and the film made of the passivation material is at least of the surface of the first semiconductor layer exposed as the side surface of the semiconductor substrate. You may arrange
  • the semiconductor substrate may further include a first conductivity type semiconductor region located along the edge of the first main surface and surrounding the second conductivity type semiconductor region. In this case, it is possible to more reliably suppress the depletion layer from reaching the region on the first main surface side of the surface of the first semiconductor layer covered with the film made of the passivation material.
  • the first conductivity type may be P-type
  • the second conductivity type may be N-type
  • the passivation material may be Al 2 O 3 .
  • positive fixed charges exist on the surface side of the first semiconductor layer covered with the film made of the passivation material.
  • the present invention it is possible to provide a semiconductor energy ray detecting element capable of reducing the dead area and a method for manufacturing the semiconductor energy ray detecting element.
  • FIG. 1 is a diagram for explaining a manufacturing process of a semiconductor energy ray detection element according to an embodiment of the present invention.
  • FIG. 2 is a diagram for explaining a manufacturing process of the semiconductor energy beam detection element according to the present embodiment.
  • FIG. 3 is a diagram for explaining a manufacturing process of the semiconductor energy ray detection element according to the present embodiment.
  • FIG. 4 is a diagram for explaining a manufacturing process of the semiconductor energy beam detection element according to the present embodiment.
  • FIG. 5 is a diagram for explaining a manufacturing process of the semiconductor energy ray detection element according to the present embodiment.
  • FIG. 6 is a diagram for explaining a manufacturing process of the semiconductor energy ray detection element according to the present embodiment.
  • FIG. 7 is a diagram for explaining a manufacturing process of the semiconductor energy ray detection element according to the present embodiment.
  • FIG. 8 is a diagram for explaining a manufacturing process of the semiconductor energy beam detection element according to the present embodiment.
  • FIG. 9 is a diagram for explaining a manufacturing process of the semiconductor energy beam detection element according to the present embodiment.
  • FIG. 10 is a diagram for explaining a manufacturing process of the semiconductor energy beam detection element according to the present embodiment.
  • FIG. 11 is a diagram for explaining a cross-sectional configuration of the semiconductor energy beam detection element according to the present embodiment.
  • FIG. 12 is a diagram for explaining a manufacturing process of the semiconductor energy ray detection element according to the modification of the present embodiment.
  • FIG. 13 is a diagram for explaining a manufacturing process of the semiconductor energy ray detection element according to the modification of the present embodiment.
  • FIG. 14 is a diagram for explaining a manufacturing process of the semiconductor energy ray detection element according to the modification of the present embodiment.
  • FIG. 15 is a diagram for explaining a cross-sectional configuration of a semiconductor energy ray detection element according to a modification of the present embodiment.
  • 1 to 10 are diagrams for explaining a manufacturing process of the semiconductor energy ray detecting element according to the present embodiment.
  • FIG. 2 corresponds to a cross-sectional configuration at a cut surface obtained by cutting the semiconductor substrate 1 along the two-dot chain line shown in FIG.
  • the cross-sectional configuration at the cut surface extending in the first direction D1 is equivalent to the cross-sectional configuration at the cut surface extending in the second direction D2, and therefore each cross-sectional configuration is a single drawing (FIG. 2). Is indicated by
  • the semiconductor substrate 1 is a silicon substrate having a main surface 1a and a main surface 1b facing each other.
  • the semiconductor substrate 1 includes a first semiconductor layer 3 of the first conductivity type (for example, P type) located on the main surface 1a side and a second of the first conductivity type (for example, P type) located on the main surface 1b side.
  • a semiconductor layer 5 is a region to which an impurity (such as boron) of the first conductivity type is added, and has an impurity concentration higher than that of the first semiconductor layer 3.
  • the first conductivity type impurity can be added to the first semiconductor layer 3 by ion implantation or diffusion.
  • a semiconductor wafer is used as the semiconductor substrate 1.
  • illustration of an insulating film 11 and electrodes 13 and 15 to be described later is omitted.
  • the semiconductor substrate 1 includes a plurality of element formation regions 2.
  • the plurality of element formation regions 2 are located adjacent to each other in the first direction D1 and the second direction D2 intersecting the first direction D1.
  • the first direction D1 and the second direction D2 are orthogonal to each other.
  • the element formation region 2 has a quadrangular shape in plan view. A position that becomes a boundary between adjacent element formation regions 2 is indicated by a one-dot chain line.
  • the semiconductor substrate 1 has a plurality of second conductivity type (for example, N type) semiconductor regions 7 and a first conductivity type (for example, P type) on the main surface 1a side of the semiconductor substrate 1 (first semiconductor layer 3).
  • a semiconductor region 9 is provided.
  • the semiconductor region 7 is a region to which an impurity of the second conductivity type (antimony, arsenic, phosphorus, or the like) is added, and has an impurity concentration higher than that of the first semiconductor layer 3.
  • the semiconductor region 9 is a region to which a first conductivity type impurity (such as boron) is added, and has an impurity concentration higher than that of the first semiconductor layer 3.
  • the first and second conductivity type impurities can be added to the first semiconductor layer 3 by ion implantation or diffusion.
  • the semiconductor regions 7 and 9 are formed in each of the plurality of element formation regions 2.
  • the semiconductor region 9 is positioned so as to surround the semiconductor region 7 in each element formation region 2 when viewed from the direction orthogonal to the main surface 1a.
  • the semiconductor region 9 is continuously formed across the adjacent element formation regions 2. That is, when focusing on one element formation region 2, the semiconductor region 9 is located on the main surface 1 a side of the first semiconductor layer 3 so as to extend inside and outside the element formation region 2.
  • the semiconductor region 9 is formed in a lattice shape as a whole.
  • the boundary between the element formation regions 2 is located so as to overlap the semiconductor region 9 when viewed from the direction orthogonal to the main surface 1a. That is, the region serving as the boundary between the element formation regions 2 is located in the semiconductor region 9 when viewed from the direction orthogonal to the main surface 1a.
  • the semiconductor region 7 is formed, for example, by diffusing N-type impurities in a high concentration from the main surface 1a side in the first semiconductor layer 3 using a mask having an opening formed at a predetermined position.
  • the semiconductor region 9 is formed, for example, by diffusing P-type impurities at a high concentration from the main surface 1a side in the first semiconductor layer 3 using another mask having an opening formed at a predetermined position.
  • an insulating film 11 and electrodes 13 and 15 are formed on the semiconductor substrate 1 (semiconductor wafer), as shown in FIG. 2, an insulating film 11 and electrodes 13 and 15 are formed.
  • the insulating film 11 is formed on the main surface 1 a side of the semiconductor substrate 1 so as to cover the main surface 1 a of the semiconductor substrate 1.
  • the insulating film 11 is made of, for example, SiO 2 .
  • the insulating film 11 is formed by, for example, a thermal oxidation method, a sputtering method, or a PECVD (Plasma-enhanced Chemical Vapor Deposition) method.
  • the electrodes 13 and 15 are formed for the corresponding semiconductor regions 7 and 9 after removing a part of the insulating film 11 formed on the semiconductor regions 7 and 9.
  • the electrode 13 is connected to the semiconductor region 7 and the electrode 15 is connected to the semiconductor region 9.
  • the electrodes 13 and 15 are made of an electrode material such as aluminum, for example.
  • an electrode connected to the second semiconductor layer 5 is also formed on the main surface 1 b side of the semiconductor substrate 1.
  • a groove 17 is formed from the main surface 1a side in a region serving as a boundary between adjacent element forming regions 2 among the plurality of element forming regions 2 (FIGS. 3 and 4). reference).
  • 4 corresponds to a cross-sectional configuration at a cut surface obtained by cutting the semiconductor substrate 1 along the two-dot chain line shown in FIG.
  • the cross-sectional configuration at the cut surface extending in the first direction D1 is equivalent to the cross-sectional configuration at the cut surface extending in the second direction D2, and therefore each cross-sectional configuration is a single drawing (FIG. 4). Is indicated by
  • the groove 17 is formed to extend in the thickness direction of the semiconductor substrate 1 by etching. That is, the depth direction of the groove 17 is the thickness direction of the semiconductor substrate 1.
  • dry etching for example, reactive ion etching (RIE) or plasma etching
  • RIE reactive ion etching
  • plasma etching in particular, deep dry etching
  • illustration of the insulating film 11 and the electrodes 13 and 15 is omitted.
  • the depth of the groove 17 is set to a value that is equal to or greater than the thickness of the first semiconductor layer 3 and smaller than the thickness of the semiconductor substrate 1. That is, the groove 17 is formed so as not to penetrate the semiconductor substrate 1. In the present embodiment, the depth of the groove 17 is set to a value slightly larger than the thickness of the first semiconductor layer 3. Therefore, the groove 17 is formed so as to reach the second semiconductor layer 5, and the bottom surface of the groove 17 is defined by the second semiconductor layer 5.
  • the groove 17 extends in a direction orthogonal to the first direction D ⁇ b> 1 to a region that is a boundary between the element formation regions 2 adjacent in the first direction D ⁇ b> 1 among the plurality of element formation regions 2. Is formed.
  • the groove 17 is formed so as to extend in a direction orthogonal to the second direction D2 in a region serving as a boundary between the element formation regions 2 adjacent in the second direction D2 among the plurality of element formation regions 2. Therefore, the grooves 17 are formed in a lattice shape as a whole.
  • the groove 17 is formed through the semiconductor region 9 so as to divide the semiconductor region 9 in the first and second directions D1 and D2 when viewed from the direction orthogonal to the main surface 1a.
  • each side surface 2a of each element formation region 2 is formed, and each side surface 2a is exposed. Since each side surface 2a is formed by etching, the surface thereof is extremely smooth as compared with the surface formed by dicing.
  • the side surface 2 a is mainly composed of the surfaces of the first and second semiconductor layers 3 and 5 exposed in the groove 17.
  • a resist pattern 19 is formed at predetermined positions on the electrodes 13 and 15 (see FIG. 5).
  • a resist material is applied to the main surface 1a side of the semiconductor substrate 1
  • a mask having a predetermined pattern formed thereon is disposed on the main surface 1a.
  • exposure is performed and development processing is performed.
  • the applied resist material is cured, and a predetermined resist pattern 19 is formed.
  • FIG. 5 only the resist pattern 19 formed on the electrode 13 is shown.
  • a film 21 made of Al 2 O 3 is formed on the semiconductor substrate 1 (semiconductor wafer) (see FIG. 6).
  • the film 21 is formed on the main surface 1 a side of the semiconductor substrate 1 so as to cover the insulating film 11, the electrodes 13 and 15, the resist pattern 19, and the inner side surface defining the groove 17.
  • Al 2 O 3 is a passivation material for allowing a fixed charge having a predetermined polarity to exist on the surface side of the first semiconductor layer 3 covered with the film 21.
  • Al 2 O 3 causes positive fixed charges to exist as fixed charges of a predetermined polarity on the surface side of the first semiconductor layer 3 covered with the film 21.
  • the film 21 is formed on the exposed side surface 2 a of the element formation region 2, and the side surface 2 a is covered with the film 21. That is, the surfaces of the first and second semiconductor layers 3 and 5 exposed as the side surface 2 a of the element formation region 2 are covered with the film 21.
  • the film 21 is also formed on the second semiconductor layer 5 exposed as the bottom surface of the groove 17.
  • the film 21 is formed by, for example, an ALD (Atomic Layer Deposition) method.
  • the surface of the semiconductor region 9 exposed as the side surface 2 a of the element formation region 2 is also covered with the film 21.
  • the part of the film 21 formed on the resist pattern 19 is lifted off together with the resist pattern 19 (see FIG. 7). Thereby, the area
  • the semiconductor substrate 1 semiconductor wafer
  • the semiconductor energy ray detection element ED is obtained.
  • the semiconductor substrate 1 is separated into pieces by using a stealth dicing technique.
  • the stealth dicing technique is a dicing technique in which a modified region is formed at an arbitrary position by irradiating a semiconductor substrate (semiconductor wafer) with a laser beam, and the semiconductor substrate is cut from the modified region as a starting point (for example, (See JP 2009-135342 A).
  • a laser processing apparatus used for the stealth dicing technique is called a so-called SDE (stealth dicing engine: registered trademark).
  • the SDE is, for example, a laser light source that oscillates laser light, a dichroic mirror that is arranged to change the direction of the optical axis (optical path) of the laser light, and a condensing lens (collector) that condenses the laser light.
  • Optical optics a laser light source that oscillates laser light, a dichroic mirror that is arranged to change the direction of the optical axis (optical path) of the laser light, and a condensing lens (collector) that condenses the laser light.
  • the laser beam L is irradiated from the main surface 1b side, and the laser beam L is emitted from the plurality of element formation regions 2 in a state where the condensing point P is aligned inside the semiconductor substrate 1 (see FIG. 9).
  • Relative movement is performed along a planned cutting line (a line along the alternate long and short dash line in FIG. 2) located at the boundary between the adjacent element formation regions 2.
  • a modified region MR serving as a starting point of cutting is formed inside the semiconductor substrate 1 along the planned cutting line (see FIGS. 10A and 10B).
  • the semiconductor substrate 1 is cut into individual pieces starting from the formed modified region MR. 9 and 10, the semiconductor substrate 1 (semiconductor wafer) is schematically illustrated, and illustration of the insulating film 11, the electrodes 13, 15 and the film 21 is omitted.
  • the condensing point P is a part where the laser light L is condensed.
  • the modified region MR may be formed continuously or intermittently.
  • the modified region MR may be in the form of a row or a dot, and the modified region MR only needs to be formed at least inside the semiconductor substrate 1.
  • a crack may be formed starting from the modified region MR, and the crack and the modified region MR may be exposed on the outer surface (front surface, back surface, or outer peripheral surface) of the semiconductor substrate 1.
  • the laser beam L is transmitted through the semiconductor substrate 1 and is particularly absorbed near the condensing point inside the semiconductor substrate 1, whereby a modified region MR is formed in the semiconductor substrate 1 (that is, an internal absorption laser). processing). Accordingly, the laser beam L is hardly absorbed by the main surface 1b of the semiconductor substrate 1, so that the main surface 1b of the semiconductor substrate 1 is not melted.
  • the modified region formed in the present embodiment is a region where the density, refractive index, mechanical strength, and other physical characteristics are different from the surroundings.
  • Examples of the modified region include a melt processing region, a crack region, a dielectric breakdown region, and a refractive index change region, and there are also regions where these are mixed.
  • Examples of the modified region include a region in which the density of the modified region in the semiconductor substrate 1 is changed as compared with the density of the non-modified region, and a region in which lattice defects are formed (these are collectively referred to as a high-density transition region). ).
  • the semiconductor energy ray detection element ED includes a semiconductor substrate 1 (first and second semiconductor layers 3 and 5), first and second conductivity type semiconductor regions 7 and 9, and insulation. A film 11, electrodes 13 and 15, and a film 21 are provided.
  • the semiconductor substrate 1 in the semiconductor energy ray detection element ED is a substrate portion corresponding to the element formation region 2.
  • the semiconductor energy ray detection element ED includes an electrode (not shown) connected to the second semiconductor layer 5 on the main surface 1b side of the semiconductor substrate 1.
  • FIG. 11 is a diagram for explaining a cross-sectional configuration of the semiconductor energy beam detection element according to the present embodiment.
  • the semiconductor region 7 is located on the main surface 1a side of the semiconductor substrate 1 (first semiconductor layer 3).
  • the semiconductor region 9 is located outside the semiconductor region 7 so as to surround the semiconductor region 7 on the main surface 1a side of the semiconductor substrate 1 (first semiconductor layer 3).
  • the semiconductor region 9 extends along each side of the main surface 1a having a quadrangular shape in plan view, and is positioned along the edge of the main surface 1a when viewed from the direction orthogonal to the main surface 1a. .
  • the semiconductor substrate 1 has four side surfaces 1c in addition to the pair of main surfaces 1a and 1b in the semiconductor energy ray detection element ED.
  • Each side surface 1c is formed by forming the groove 17 and cutting by a stealth dicing technique in the manufacturing process described above. Accordingly, each side surface 1c includes a region 23 formed by the groove 17 (a region corresponding to the side surface 2a of the element formation region 2) and a region 25 formed by cutting with a stealth dicing technique.
  • each side surface 1c the region 23 formed by the groove 17 is recessed from the region 25 formed by cutting by the stealth dicing technique. That is, the region 23 and the region 25 form a step.
  • a film 21 is formed on the region 23 of each side surface 1 c, and the region 23 is covered with the film 21.
  • Each surface exposed as the side surface 1 c of the second semiconductor layer 5 includes surfaces 31 and 33 corresponding to the region 23 and a surface 35 corresponding to the region 25.
  • the surface 35 forms a step with the surface 31.
  • the surface 33 is located between the surface 31 and the surface 35 so as to connect the surface 31 and the surface 35.
  • a film 21 is formed on the surfaces 31 and 33, and the surfaces 31 and 33 are covered with the film 21. In the region 25 (surface 35) of the side surface 1c, the film 21 is not formed, and the semiconductor substrate 1 (second semiconductor layer 5) is exposed.
  • the film 21 extends in the thickness direction of the semiconductor substrate 1 over the surface of the first semiconductor layer 3 exposed in the region 23 and across the interface between the end on the main surface 1 a side and the second semiconductor layer 5.
  • the film 21 is disposed so as to cover the entire surface of the first semiconductor layer 3 exposed as each side surface 1 c of the semiconductor substrate 1.
  • the film 21 is not only the surface of the first semiconductor layer 3, but also the surface of the semiconductor region 9 exposed in the region 23 and the surface of the second semiconductor layer 5 exposed in the region 23. And covering. That is, the film
  • the first semiconductor layer 3 and the semiconductor region 7 form a PN junction.
  • a reverse bias voltage between the second semiconductor layer 5 and the semiconductor region 7 a depletion layer extends from the semiconductor region 7 to the first semiconductor layer 3.
  • a state where the depletion layer reaches the second semiconductor layer 5 is a completely depleted state.
  • the film 21 is made of Al 2 O 3 as described above. Therefore, positive fixed charges exist on each surface side exposed as the side surface 1 c of the first semiconductor layer 3 covered with the film 21.
  • the groove 17 extending from the main surface 1a in the thickness direction of the semiconductor substrate 1 and reaching the second semiconductor layer 5 is formed by etching in a region serving as a boundary between adjacent element formation regions 2.
  • the side surface 2a of the element formation region 2 is exposed.
  • the semiconductor substrate 1 is separated into pieces in each element formation region 2. Is done. Thereby, the semiconductor energy ray detection element ED including the film 21 disposed so as to cover the entire surface of the first semiconductor layer 3 exposed as the side surface 2a of the element formation region 2 is obtained.
  • the semiconductor energy ray detection element ED positive fixed charges exist on the surface side of the first semiconductor layer 3 covered with the film 21 made of Al 2 O 3 .
  • the region on the surface side of the first semiconductor layer 3 where the positive fixed charge exists functions as an accumulation layer.
  • the film 21 extends in the thickness direction of the semiconductor substrate 1 across the interface between the end on the main surface 1 a side and the second semiconductor layer 5. For this reason, the depletion layer is suppressed from reaching the surface of the first semiconductor layer 3. That is, even when the distance between the surface of the first semiconductor layer 3 covered with the film 21 and the semiconductor region 7 is set to be relatively small, the semiconductor substrate 1 (first semiconductor layer 3) is in a fully depleted state. The layer is prevented from reaching the surface of the first semiconductor layer 3. Therefore, the dead area between the surface of the first semiconductor layer 3 covered with the film 21 and the semiconductor region 7 can be reduced.
  • the dead area can be reduced in each of the first direction D1 and the second direction D2.
  • This semiconductor energy ray detection element ED is suitable when it is arranged in a two-dimensional tiling.
  • the groove 17 is formed so as to reach the second semiconductor layer 5, and the surface of the second semiconductor layer 5 exposing the film 21 as the side surface 2a of the element formation region 2 It is formed so as to cover.
  • membrane 21 is arrange
  • the surface of the first semiconductor layer 3 is reliably covered with the film 21. For this reason, it is possible to more reliably suppress the depletion layer from reaching the surface of the first semiconductor layer 3.
  • the semiconductor region 9 that surrounds the semiconductor region 7 when viewed from the direction orthogonal to the main surface 1a and extends between the inside and the outside of the element formation region 2 on the main surface 1a side of the first semiconductor layer 3 is provided.
  • a semiconductor substrate 1 is prepared. Then, when exposing the side surface 2 a of the element formation region 2, the groove 17 is formed so as to pass through the semiconductor region 9. Thereby, in the semiconductor energy ray detection element ED, the semiconductor substrate 1 has the semiconductor region 9 located on the main surface 1a side so as to surround the semiconductor region 7 along the edge of the main surface 1a. Therefore, the depletion layer can be more reliably suppressed from reaching the region on the main surface 1a side of the surface of the first semiconductor layer 3 covered with the film 21.
  • the surface of the second semiconductor layer 5 exposed as the side surface 1 c of the semiconductor substrate 1 includes three surfaces 31, 33, 35, and the film 21 covers the surface 31 and the surface 33. Is arranged. Thereby, the contact area of the film
  • FIGS. 12 to 14 are diagrams for explaining a manufacturing process of the semiconductor energy ray detecting element according to the present modification.
  • FIG. 13 corresponds to a cross-sectional configuration at a cut surface obtained by cutting the semiconductor substrate 1 along the two-dot chain line shown in FIG.
  • the cross-sectional configuration when the semiconductor substrate 1 is cut along the cutting plane orthogonal to the two-dot chain line shown in FIG. 12 is the same as FIG.
  • the groove 17 is orthogonal to the second direction D ⁇ b> 2 in a region that becomes a boundary between adjacent element formation regions 2 in the second direction D ⁇ b> 2.
  • the groove 17 is not formed at a position that is a boundary between the element formation regions 2 adjacent in the first direction D ⁇ b> 1 among the plurality of element formation regions 2. Therefore, in the first direction D1, as shown in FIG. 13, adjacent element formation regions 2 are continuous.
  • the groove 17 is formed through the semiconductor region 9 so as to divide the semiconductor region 9 in the second direction D2 when viewed from the direction orthogonal to the main surface 1a.
  • each element forming region 2 By forming the groove 17 at the position described above, a pair of side surfaces 2a of each element forming region 2 is formed, and each side surface 2a is exposed.
  • the exposed pair of side surfaces 2a oppose each other in the second direction D2. Therefore, as shown in FIG. 6, the film 21 made of Al 2 O 3 is formed on the pair of side surfaces 2 a of the exposed element formation region 2, and the pair of side surfaces 2 a is covered with the film 21. That is, the surfaces of the first and second semiconductor layers 3 and 5 exposed as the pair of side surfaces 2 a of the element formation region 2 are covered with the film 21.
  • the distance between the boundary of the element formation region 2 and the semiconductor region 7 in the first direction D ⁇ b> 1 is set larger than the distance between the boundary of the element formation region 2 and the semiconductor region 7 in the second direction D ⁇ b> 2.
  • the stealth dicing technique is used to separate the semiconductor substrate 1 as in the above-described embodiment.
  • a semiconductor energy ray detection element ED is obtained (see FIG. 14).
  • 14 corresponds to a cross-sectional configuration at a cut surface obtained by cutting the semiconductor substrate 1 along the two-dot chain line shown in FIG.
  • a cross-sectional configuration when the semiconductor substrate 1 is cut along a cutting plane orthogonal to the two-dot chain line shown in FIG. 12 is the same as FIG.
  • the pair of side surfaces 2a facing each other in the first direction D1 are formed by cutting with a stealth dicing technique. Therefore, the film 21 is not formed on the pair of side surfaces 2a facing each other in the first direction D1, and the semiconductor substrate 1 is exposed.
  • the semiconductor energy ray detection element ED includes a semiconductor substrate 1 (first and second semiconductor layers 3 and 5) and first and second conductivity type semiconductor regions 7 and 9. , An insulating film 11, electrodes 13 and 15, and a film 21.
  • FIG. 15 corresponds to a cross-sectional configuration at a cut surface obtained by cutting the semiconductor energy ray detection element ED along the two-dot chain line shown in FIG.
  • a cross-sectional configuration when the semiconductor substrate 1 is cut along a cutting plane orthogonal to the two-dot chain line shown in FIG. 12 is the same as FIG.
  • the pair of side surfaces 1c facing each other in the first direction D1 of the semiconductor substrate 1 is formed by cutting using a stealth dicing technique. Therefore, the film 21 is not formed on the pair of side surfaces 1c facing each other in the first direction D1, and the semiconductor substrate 1 (first semiconductor layer 3) is exposed.
  • a groove 17 extending from the main surface 1a in the thickness direction of the semiconductor substrate 1 and reaching the second semiconductor layer 5 is formed by etching in a region serving as a boundary between adjacent element formation regions 2. 2 side surface 2a is exposed.
  • the groove 17 is formed along a pair of sides facing each other in the second direction D2 in a region serving as a boundary of the element formation region, and a pair of side surfaces 2a facing each other in the second direction D2 in the element formation region 2. Is exposed.
  • the semiconductor substrate 1 is formed in each element formation region 2. It is divided into pieces. Thereby, the semiconductor energy ray detection element ED including the film 21 disposed so as to cover the entire surface of the first semiconductor layer 3 exposed as the pair of side surfaces 2a of the element formation region 2 is obtained.
  • the distance between the surface (side surface) of the first semiconductor layer 3 and the semiconductor region 7 in the first direction D1 is the same as the surface (side surface) of the first semiconductor layer 3 and the semiconductor region in the second direction D2. 7 is set to be larger than the interval with 7. As a result, the semiconductor substrate 1 (first semiconductor layer 3) is completely depleted and the depletion layer is prevented from reaching a pair of side surfaces 1c (surfaces of the first semiconductor layer 3) facing each other in the first direction D1. Is done.
  • the groove 17 is not necessarily formed so as to reach the second semiconductor layer 5.
  • the groove 17 may be formed so as to reach the interface between the first semiconductor layer 3 and the second semiconductor layer 5.
  • the depth of the groove 17 is set to be equal to the thickness of the first semiconductor layer 3.
  • the film 21 is not necessarily formed on the second semiconductor layer 5.
  • the film 21 only needs to cover the surface of the first semiconductor layer 3 exposed as the side surface 2a of the element formation region 2, that is, the surface of the first semiconductor layer 3 is first from the end on the main surface 1a side. It is only necessary to cover the interface between the semiconductor layer 3 and the second semiconductor layer 5.
  • the film 21 is not necessarily formed on the main surface 1 a side of the semiconductor substrate 1.
  • membrane 21 should just be formed so that the whole surface of the 1st semiconductor layer 3 exposed as the side surface 2a of the element formation area 2 may be covered at least.
  • the groove 17 formed in the semiconductor substrate 1 may be formed so as to penetrate the semiconductor substrate 1.
  • the mechanical strength of the semiconductor substrate 1 may be reduced. Therefore, in order to ensure the mechanical strength of the semiconductor substrate 1, the grooves 17 are preferably formed so as not to penetrate the semiconductor substrate 1.
  • the first conductivity type may be an N type and the second conductivity type may be a P type.
  • a film made of SiO 2 or Si 3 N 4 is formed as the film 21.
  • SiO 2 or Si 3 N 4 is a passivation material for allowing a fixed charge having a predetermined polarity to exist on the surface side of the covered N-type first semiconductor layer.
  • SiO 2 or Si 3 N 4 causes a negative fixed charge to exist as a fixed charge having a predetermined polarity on the surface side of the covered N-type first semiconductor layer.
  • the method of dividing the semiconductor substrate 1 (semiconductor wafer) into pieces is not limited to the stealth dicing technique.
  • the semiconductor substrate 1 may be singulated by laser ablation, dry etching, mechanical polishing, or the like.
  • the present invention can be used for a semiconductor energy ray detection element for detecting energy rays including high energy radiation such as ⁇ rays or X rays, ultraviolet rays, visible light, or infrared rays.
  • SYMBOLS 1 Semiconductor substrate, 1a, 1b ... Main surface, 1c ... Side surface, 2 ... Element formation area, 2a ... Side surface, 3 ... First semiconductor layer, 5 ... Second semiconductor layer, 7, 9 ... Semiconductor region, 17 ... Groove , 21 ... film, 31, 33, 35 ... plane, ED ... semiconductor energy ray detection element.

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Abstract

　素子形成領域２を含み、且つ、互いに対向する主面１ａ，１ｂを有すると共に、主面１ａ側に位置する第一半導体層３と、主面１ｂ側に位置し且つ第一半導体層３よりも高い不純物濃度を有する第二半導体層５と、第一半導体層３の主面１ａ側における素子形成領域２内に位置する半導体領域７と、を有する半導体基板１が準備される。素子形成領域２の境界となる少なくとも一部の領域に、主面１ａから半導体基板１の厚み方向に延び且つ第二半導体層５に達する溝１７がエッチングにより形成され、素子形成領域２の側面２ａが露出する。素子形成領域２の側面２ａとして露出する第一半導体層３の表面を少なくとも覆うように、Ａｌ２Ｏ３からなる膜２１が形成される。半導体基板１が素子形成領域２で個片化される。

Description

半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法
　本発明は、γ線もしくはＸ線などの高エネルギー放射線、紫外線、可視光、又は赤外線などを含むエネルギー線を検出する半導体エネルギー線検出素子と、半導体エネルギー線検出素子の製造方法と、に関する。
　半導体エネルギー線検出素子として、互いに対向する第一及び第二主面を有すると共に、第一主面側に位置する第一導電型の第一半導体層と、第二主面側に位置し第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、第一半導体層の第一主面側に位置する第二導電型の半導体領域と、を有する半導体基板を備えるものが知られている（たとえば、特許文献１及び２参照）。
特開昭５５－１５４７８４号公報 特開２０００－２９９４８７号公報
　半導体エネルギー線検出素子を動作させるために、第一半導体層は、第二導電型の半導体領域から拡がる空乏層が第一主面側から第二半導体層との界面まで到達した完全空乏化状態とされる必要がある。半導体基板（第一半導体層）が完全空乏化される際に、空乏層が半導体基板（第一半導体層）の側面に到達すると、リーク電流が増加するという問題点が生じる懼れがある。このため、上記側面と第二導電型の半導体領域との間隔は、第一半導体層が完全空乏化された場合でも、空乏層が上記側面に到達しないように比較的大きな値に設定される。リーク電流が増加する原因には、たとえば、半導体基板をダイシングしたときに発生する結晶欠陥などがある。
　半導体基板における、上記側面と第二導電型の半導体領域との間の領域は、エネルギー線の検出に貢献し難い領域（デッドエリア）である。しかしながら、上述した空乏層による制約からデッドエリアを縮小することは困難であった。デッドエリアを縮小することが可能であれば、半導体エネルギー線検出素子の小型化又はエネルギー線の検出に貢献する領域（有効エリア）の拡大などを図ることが可能となる。
　本発明は、デッドエリアを縮小することが可能な半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法を提供することを目的とする。
　本発明の一つの観点は、半導体エネルギー線検出素子の製造方法であって、素子形成領域を含み、且つ、互いに対向する第一及び第二主面を有すると共に、第一主面側に位置する第一導電型の第一半導体層と、第二主面側に位置し第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、第一半導体層の第一主面側における素子形成領域内に位置する第二導電型の半導体領域と、を有する半導体基板を準備する工程と、素子形成領域の境界となる少なくとも一部の領域に、第一主面から半導体基板の厚み方向に延び且つ第二半導体層に達する溝をエッチングにより形成し、素子形成領域の側面を露出させる工程と、素子形成領域の側面として露出する第一半導体層の表面を少なくとも覆うように、覆われた第一半導体層の表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜を形成する工程と、半導体基板を素子形成領域で個片化する工程と、を備える。
　上記一つの観点に係る半導体エネルギー線検出素子の製造方法では、素子形成領域の境界となる少なくとも一部の領域に、第一主面から半導体基板の厚み方向に延び且つ第二半導体層に達する溝がエッチングにより形成され、素子形成領域の側面が露出する。そして、素子形成領域の側面として露出する第一半導体層の表面を少なくとも覆うように、上記パッシベーション材料からなる膜が形成された後に、半導体基板が素子形成領域で個片化される。これにより、素子形成領域の側面として露出していた第一半導体層の表面を少なくとも覆うように配置された上記パッシベーション材料からなる膜を備える、半導体エネルギー線検出素子が得られる。
　得られた半導体エネルギー線検出素子では、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面側には、所定の極性の固定電荷が存在する。所定の極性の固定電荷が存在している第一半導体層の上記表面側の領域は、アキュムレーション層として機能する。このため、空乏層が第一半導体層の上記表面に到達するのが抑制される。すなわち、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域との間隔が比較的小さく設定された場合でも、半導体基板（第一半導体層）が完全空乏化状態で、空乏層が第一半導体層の上記表面に到達するのが抑制される。したがって、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域の間のデッドエリアを縮小することができる。
　素子形成領域の側面を露出させる工程では、溝を、第二半導体層内に達するように形成してもよく、上記パッシベーション材料からなる膜を形成する工程では、素子形成領域の側面として露出する第二半導体層の表面をも覆うように、上記パッシベーション材料からなる膜を形成してもよい。この場合、素子形成領域の側面として露出した第一半導体層の表面が、上記パッシベーション材料からなる膜で確実に覆われる。これにより、空乏層が第一半導体層の上記表面に到達するのをより一層確実に抑制することができる。
　半導体基板を準備する工程では、半導体基板として、第一主面に直交する方向から見て第二導電型の半導体領域を囲み且つ第一半導体層の第一主面側における素子形成領域の内側と外側とにわたるように位置し第一半導体層よりも高い不純物濃度を有する第一導電型の半導体領域を更に有する半導体基板を準備してもよく、素子形成領域の側面を露出させる工程では、素子形成領域の境界となる少なくとも一部の領域として、第一導電型の半導体領域に位置する領域を含み、溝を、第一導電型の半導体領域を通るように形成してもよい。この場合、得られた半導体エネルギー線検出素子では、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面のうちの第一主面側の領域に、第一導電型の半導体領域が位置する。これにより、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面のうちの第一主面側の領域に、空乏層が到達するのをより一層確実に抑制することができる。
　素子形成領域は、第一主面に直交する方向から見て、四角形状を呈し、素子形成領域の側面を露出させる工程では、素子形成領域の境界となる少なくとも一部の領域として、素子形成領域における対向する一対の辺を少なくとも含んでおり、溝を、少なくとも一対の辺に沿ってそれぞれ形成してもよい。この場合、少なくとも上記一対の辺の対向方向において、デッドエリアを縮小することができる。
　本発明の一つの観点は、半導体エネルギー線検出素子であって、互いに対向する第一及び第二主面を有すると共に、第一主面側に位置する第一導電型の第一半導体層と、第二主面側に位置し第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、第一半導体層の第一主面側に位置する第二導電型の半導体領域と、を有する半導体基板と、半導体基板の側面として露出する第一半導体層の表面のうちの少なくとも一部を覆うように配置された、覆われた第一半導体層の表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜と、を備え、パッシベーション材料からなる膜は、第一半導体層の表面上において、少なくとも第一主面側の端と第二半導体層との界面とにわたって半導体基板の厚み方向に延びている。
　上記一つの観点に係る半導体エネルギー線検出素子では、上述したように、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面側に、所定の極性の固定電荷が存在する。所定の極性の固定電荷が存在している第一半導体層の上記表面側の領域は、アキュムレーション層として機能する。上記パッシベーション材料からなる膜は、第一半導体層の表面上において、少なくとも第一主面側の端と第二半導体層との界面とにわたって半導体基板の厚み方向に延びている。このため、空乏層が第一半導体層の上記表面に到達するのが抑制される。したがって、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域との間隔が比較的小さく設定された場合でも、半導体基板（第一半導体層）が完全空乏化状態で、空乏層が第一半導体層の上記表面に到達するのが抑制される。これにより、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面と第二導電型の半導体領域の間のデッドエリアが縮小することができる。
　パッシベーション材料からなる膜は、半導体基板の側面として露出する第二半導体層の表面のうちの一部をも覆うように配置されていてもよい。この場合、第一半導体層の上記表面が、半導体基板の厚さ方向にわたって、上記パッシベーション材料からなる膜で確実に覆われる。これにより、空乏層が第一半導体層の上記表面に到達するのをより一層確実に抑制することができる。
　半導体基板の側面として露出する第二半導体層の表面は、第一面と、第一面とで段差を構成する第二面と、第一面と第二面とを連結するように第一面と第二面との間に位置する第三面と、を含み、パッシベーション材料からなる膜は、第一面と第二面とを覆うように配置されていてもよい。この場合、上記パッシベーション材料からなる膜と半導体基板（第一及び第二半導体層）との接触面積が拡大する。上記パッシベーション材料からなる膜が、第二半導体層側において、第一面と第二面との異なる二面にわたっているため、上記パッシベーション材料からなる膜の剥がれが生じ難い。これらの結果、上記パッシベーション材料からなる膜と半導体基板との密着性を確保することができ、所定の極性の固定電荷が存在している第一半導体層の上記表面側の領域がアキュムレーション層として安定して機能する。
　半導体基板の第一主面は、第一主面に直交する方向から見て、四角形状を呈し、パッシベーション材料からなる膜は、半導体基板の側面として露出する第一半導体層の表面のうち、少なくとも互いに対向する一対の面全体を覆うように配置されていてもよい。この場合、少なくとも上記一対の面の対向方向において、デッドエリアを縮小することが可能となる。
　半導体基板は、第一主面の縁に沿い且つ第二導電型の半導体領域を囲むように位置する第一導電型の半導体領域を更に有していてもよい。この場合、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面のうちの第一主面側の領域に、空乏層が到達するのをより一層確実に抑制することができる。
　第一導電型がＰ型であると共に、第二導電型がＮ型であり、パッシベーション材料が、Ａｌ２Ｏ３であってもよい。この場合、上記パッシベーション材料からなる膜で覆われた第一半導体層の表面側に、正の固定電荷が存在する。
　本発明によれば、デッドエリアを縮小することが可能な半導体エネルギー線検出素子及び半導体エネルギー線検出素子の製造方法を提供することができる。
図１は、本発明の一実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図２は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図３は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図４は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図５は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図６は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図７は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図８は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図９は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図１０は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図１１は、本実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。 図１２は、本実施形態の変形例に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図１３は、本実施形態の変形例に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図１４は、本実施形態の変形例に係る半導体エネルギー線検出素子の製造過程を説明するための図である。 図１５は、本実施形態の変形例に係る半導体エネルギー線検出素子の断面構成を説明するための図である。
　以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　図１～図１０を参照して、本実施形態に係る半導体エネルギー線検出素子の製造過程について説明する。図１～図１０は、本実施形態に係る半導体エネルギー線検出素子の製造過程を説明するための図である。
　まず、半導体基板１を準備する（図１及び図２参照）。図２は、図１に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。本実施形態では、第一方向Ｄ１に延びる切断面での断面構成と第二方向Ｄ２に延びる切断面での断面構成とは、同等であるため、当該各断面構成が一つの図面（図２）により示されている。
　半導体基板１は、互いに対向する主面１ａと主面１ｂとを有するシリコン基板である。半導体基板１は、主面１ａ側に位置する第一導電型（たとえば、Ｐ型）の第一半導体層３と、主面１ｂ側に位置する第一導電型（たとえば、Ｐ型）の第二半導体層５と、を有している。第二半導体層５は、第一導電型の不純物（硼素など）が添加された領域であり、第一半導体層３よりも不純物濃度が高い。第一導電型の不純物は、イオン注入法又は拡散法により第一半導体層３に添加することができる。本実施形態では、図１に示されるように、半導体基板１として、半導体ウエハが用いられている。図１では、後述する絶縁膜１１及び電極１３，１５の図示を省略している。
　半導体基板１は、複数の素子形成領域２を含んでいる。複数の素子形成領域２は、第一方向Ｄ１と、第一方向Ｄ１と交差する第二方向Ｄ２と、に隣り合うように位置している。本実施形態では、第一方向Ｄ１と第二方向Ｄ２とは直交している。素子形成領域２は、平面視で、四角形状を呈している。隣り合う素子形成領域２の境界となる位置を一点鎖線で示している。
　半導体基板１は、半導体基板１（第一半導体層３）の主面１ａ側に、複数の第二導電型（たとえば、Ｎ型）の半導体領域７及び第一導電型（たとえば、Ｐ型）の半導体領域９を有している。半導体領域７は、第二導電型の不純物（アンチモン、砒素、又はリンなど）が添加された領域であり、第一半導体層３よりも不純物濃度が高い。半導体領域９は、第一導電型の不純物（硼素など）が添加された領域であり、第一半導体層３よりも不純物濃度が高い。第一及び第二導電型の不純物は、イオン注入法又は拡散法により第一半導体層３に添加することができる。
　半導体領域７，９は、複数の素子形成領域２それぞれに形成されている。半導体領域９は、主面１ａに直交する方向から見て、各素子形成領域２において、半導体領域７を囲むように位置している。本実施形態では、半導体領域９は、隣り合う素子形成領域２間にわたって、連続的に形成されている。すなわち、半導体領域９は、一つの素子形成領域２に着目すると、第一半導体層３の主面１ａ側において、素子形成領域２の内側と外側とにわたるように位置している。半導体領域９は、全体として、格子状に形成されている。素子形成領域２同士の境界は、主面１ａに直交な方向から見て、半導体領域９と重なるように位置している。すなわち、素子形成領域２同士の境界となる領域は、主面１ａに直交な方向から見て、半導体領域９に位置している。
　半導体領域７は、たとえば、所定の位置に開口が形成されたマスクなどを用い、第一半導体層３内において主面１ａ側からＮ型の不純物を高濃度に拡散させることにより形成する。半導体領域９は、たとえば、所定の位置に開口が形成された別のマスクなどを用い、第一半導体層３内において主面１ａ側からＰ型の不純物を高濃度に拡散させることにより形成する。
　半導体基板１（半導体ウエハ）には、図２に示されるように、絶縁膜１１及び電極１３，１５が形成されている。絶縁膜１１は、半導体基板１の主面１ａ側に、半導体基板１の主面１ａを覆うように、形成される。絶縁膜１１は、たとえばＳｉＯ２からなる。絶縁膜１１は、たとえば、熱酸化法、スパッタ法、又はＰＥＣＶＤ（Plasma-enhanced　Chemical　Vapor　Deposition）法などにより形成される。電極１３，１５は、半導体領域７，９上に形成された絶縁膜１１の一部を除去した後、対応する半導体領域７，９毎に形成される。これにより、電極１３は半導体領域７に接続され、電極１５は半導体領域９に接続される。電極１３，１５は、たとえば、アルミニウムなどの電極材料からなる。図示は省略するが、半導体基板１の主面１ｂ側にも、第二半導体層５に接続される電極が形成される。
　次に、半導体基板１（半導体ウエハ）における、複数の素子形成領域２のうち隣り合う素子形成領域２同士の境界となる領域に、主面１ａ側から溝１７を形成する（図３及び図４参照）。図４は、図３に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。本実施形態では、第一方向Ｄ１に延びる切断面での断面構成と第二方向Ｄ２に延びる切断面での断面構成とは、同等であるため、当該各断面構成が一つの図面（図４）により示されている。
　溝１７は、エッチングにより、半導体基板１の厚み方向に延びるように形成されている。すなわち、溝１７の深さ方向が、半導体基板１の厚み方向である。エッチングには、ドライエッチング（たとえば、反応性イオンエッチング（ＲＩＥ）又はプラズマエッチングなど）、特に、ディープドライエッチングを用いることができる。図３においても、絶縁膜１１及び電極１３，１５の図示を省略している。
　溝１７の深さは、第一半導体層３の厚み以上であり且つ半導体基板１の厚みよりも小さい値に設定されている。すなわち、溝１７は、半導体基板１を貫通しないように形成されている。本実施形態では、溝１７の深さは、第一半導体層３の厚みよりも僅かに大きい値に設定されている。したがって、溝１７は、第二半導体層５内に達するように形成されており、溝１７の底面は、第二半導体層５により規定される。
　溝１７は、図３に示されるように、複数の素子形成領域２のうち第一方向Ｄ１で隣り合う素子形成領域２同士の境界となる領域に、第一方向Ｄ１に直交する方向に延びるように形成されている。溝１７は、複数の素子形成領域２のうち第二方向Ｄ２で隣り合う素子形成領域２同士の境界となる領域にも、第二方向Ｄ２に直交する方向に延びるように形成されている。したがって、溝１７は、全体として、格子状に形成されている。溝１７は、主面１ａに直交な方向から見て、半導体領域９を第一及び第二方向Ｄ１，Ｄ２で分断するように、半導体領域９を通って形成されている。
　溝１７が上述した位置に形成されることにより、各素子形成領域２の四つ側面２ａが形成されて、各側面２ａが露出する。各側面２ａは、エッチングにより形成されるため、ダイシングにより形成された面に比して、その表面は極めて平滑である。側面２ａは、主として、溝１７に露出する第一及び第二半導体層３，５の表面で構成されている。
　次に、電極１３，１５上の所定の位置に、レジストパターン１９を形成する（図５参照）。ここでは、半導体基板１の主面１ａ側にレジスト材料が付与された後に、主面１ａ上に所定パターンが形成されたマスクが配され、この状態で露光が行われ、現像処理がなされる。これにより、付与されたレジスト材料が硬化し、所定のレジストパターン１９が形成される。図５では、電極１３上に形成されたレジストパターン１９のみが図示されている。
　次に、半導体基板１（半導体ウエハ）にＡｌ２Ｏ３からなる膜２１を形成する（図６参照）。膜２１は、半導体基板１の主面１ａ側に、絶縁膜１１、電極１３，１５、及びレジストパターン１９と、溝１７を画成する内側面と、を覆うように、形成される。Ａｌ２Ｏ３は、膜２１で覆われた第一半導体層３の表面側に、所定の極性の固定電荷を存在させるためのパッシベーション材料である。Ａｌ２Ｏ３は、膜２１で覆われた第一半導体層３の表面側に、所定の極性の固定電荷として、正の固定電荷を存在させる。
　膜２１は、露出した素子形成領域２の側面２ａ上に形成され、側面２ａが膜２１で覆われる。すなわち、素子形成領域２の側面２ａとして露出している第一及び第二半導体層３，５の表面が膜２１で覆われる。膜２１は、溝１７の底面として露出している第二半導体層５上にも形成される。膜２１は、たとえば、ＡＬＤ（Atomic　Layer　Deposition）法により成膜される。本実施形態では、素子形成領域２の側面２ａとして露出している半導体領域９の表面も膜２１で覆われる。
　次に、膜２１のうち、レジストパターン１９上に形成された部分を、レジストパターン１９と共にリフトオフする（図７参照）。これにより、電極１３，１５の表面のうち、レジストパターン１９が形成された位置に対応する領域が露出する。
　次に、半導体基板１（半導体ウエハ）を複数の素子形成領域２毎に個片化する（図８参照）。これにより、半導体エネルギー線検出素子ＥＤが得られる。
　本実施形態では、ステルスダイシング技術を用いることにより、半導体基板１を個片化する。ステルスダイシング技術は、半導体基板（半導体ウエハ）の内部にレーザ光を照射して任意の位置に改質領域を形成し、この改質領域を起点として半導体基板を切断するダイシング技術である（たとえば、特開２００９－１３５３４２号公報を参照）。ステルスダイシング技術に用いられるレーザ加工装置は、いわゆるＳＤＥ（ステルスダイシングエンジン：登録商標）と称される。ＳＤＥは、たとえば、レーザ光をパルス発振するレーザ光源と、レーザ光の光軸（光路）の向きを変えるように配置されたダイクロイックミラーと、レーザ光を集光するための集光用レンズ（集光光学系）と、を備えている。
　本工程では、レーザ光Ｌを主面１ｂ側から照射し、半導体基板１の内部に集光点Ｐを合わせた状態（図９参照）で、レーザ光Ｌを、複数の素子形成領域２のうち隣り合う素子形成領域２同士の境界に位置する切断予定ライン（図２において、一点鎖線に沿ったライン）に沿って相対的に移動させる。これにより、切断予定ラインに沿って、切断の起点となる改質領域ＭＲが半導体基板１の内部に形成される（図１０の（ａ）及び（ｂ）参照）。そして、形成された改質領域ＭＲを起点として半導体基板１を切断して個片化する。図９及び図１０では、半導体基板１（半導体ウエハ）を概略的に図示し、絶縁膜１１、電極１３，１５、及び膜２１などの図示を省略している。
　集光点Ｐとは、レーザ光Ｌが集光する箇所である。改質領域ＭＲは、連続的に形成される場合もあるし、断続的に形成される場合もある。改質領域ＭＲは列状でも点状でもよく、改質領域ＭＲは少なくとも半導体基板１の内部に形成されていればよい。改質領域ＭＲを起点に亀裂が形成される場合があり、亀裂及び改質領域ＭＲは、半導体基板１の外表面（表面、裏面、若しくは外周面）に露出していてもよい。
　レーザ光Ｌが、半導体基板１を透過すると共に半導体基板１の内部の集光点近傍にて特に吸収されることにより、半導体基板１に改質領域ＭＲが形成される（すなわち、内部吸収型レーザ加工）。したがって、半導体基板１の主面１ｂではレーザ光Ｌが殆ど吸収されないので、半導体基板１の主面１ｂが溶融することはない。
　本実施形態において形成される改質領域は、密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域である。改質領域としては、たとえば、溶融処理領域、クラック領域、絶縁破壊領域、又は屈折率変化領域などがあり、これらが混在した領域もある。改質領域としては、半導体基板１において改質領域の密度が非改質領域の密度と比較して変化した領域や、格子欠陥が形成された領域がある（これらをまとめて高密転移領域ともいう）。
　半導体エネルギー線検出素子ＥＤは、図１１にも示されるように、半導体基板１（第一及び第二半導体層３，５）と、第一及び第二導電型の半導体領域７，９と、絶縁膜１１と、電極１３，１５と、膜２１と、を備えている。半導体エネルギー線検出素子ＥＤにおける半導体基板１は、素子形成領域２に対応する基板部分である。半導体エネルギー線検出素子ＥＤは、半導体基板１の主面１ｂ側に、第二半導体層５に接続された電極（不図示）を備えている。図１１は、本実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。
　半導体領域７は、半導体基板１（第一半導体層３）の主面１ａ側に位置している。半導体領域９は、半導体基板１（第一半導体層３）の主面１ａ側において、半導体領域７を囲むように半導体領域７の外側に位置している。半導体領域９は、平面視で四角形状を呈する主面１ａの各辺に沿うように延びており、主面１ａに直交する方向から見て、主面１ａの縁に沿うように位置している。
　半導体基板１は、半導体エネルギー線検出素子ＥＤにおいて、一対の主面１ａ，１ｂのほか、四つの側面１ｃを有する。各側面１ｃは、上述した製造過程における、溝１７の形成と、ステルスダイシング技術による切断と、により形成される。したがって、各側面１ｃは、溝１７により形成された領域（素子形成領域２の側面２ａに対応する領域）２３と、ステルスダイシング技術による切断により形成された領域２５と、を含む。
　各側面１ｃにおいて、溝１７により形成された領域２３は、ステルスダイシング技術による切断により形成された領域２５より窪んでいる。すなわち、領域２３と領域２５とにより、段差が構成されている。各側面１ｃの領域２３上に、膜２１が形成されており、当該領域２３が膜２１により覆われている。
　第二半導体層５の、側面１ｃとして露出している各表面は、領域２３に対応する面３１，３３と、領域２５に対応する面３５と、を含んでいる。面３５は、面３１とで段差を構成している。面３３は、面３１と面３５とを連結するように、面３１と面３５との間に位置している。面３１，３３上に、膜２１が形成されており、当該面３１，３３が膜２１により覆われている。側面１ｃの領域２５（面３５）には、膜２１が形成されておらず、半導体基板１（第二半導体層５）が露出している。
　膜２１は、領域２３に露出している第一半導体層３の表面上において、主面１ａ側の端と第二半導体層５との界面とにわたって半導体基板１の厚み方向に延びている。膜２１は、半導体基板１の各側面１ｃとして露出する第一半導体層３の表面全体を覆うように配置されている。本実施形態では、膜２１は、第一半導体層３の上記表面だけでなく、領域２３に露出している半導体領域９の表面と、同じく領域２３に露出している第二半導体層５の表面と、を覆っている。すなわち、膜２１は、側面１ｃとして露出する第二半導体層５の表面のうちの一部をも覆うように配置されている。
　半導体エネルギー線検出素子ＥＤでは、第一半導体層３と半導体領域７とでＰＮ接合が形成されている。第二半導体層５と半導体領域７との間に逆バイアス電圧が印加されることにより、半導体領域７から第一半導体層３に空乏層が拡がる。空乏層が第二半導体層５に到達した状態が、完全空乏化状態である。膜２１は、上述したようにＡｌ２Ｏ３からなる。したがって、膜２１で覆われた第一半導体層３の、側面１ｃとして露出している各表面側には、正の固定電荷が存在する。
　以上のように、本実施形態では、隣り合う素子形成領域２同士の境界となる領域に、主面１ａから半導体基板１の厚み方向に延び且つ第二半導体層５に達する溝１７がエッチングにより形成され、素子形成領域２の側面２ａが露出する。素子形成領域２の側面２ａとして露出する第一半導体層３の表面全体を覆うように、Ａｌ２Ｏ３からなる膜２１が形成された後に、半導体基板１が各素子形成領域２で個片化される。これにより、素子形成領域２の側面２ａとして露出していた第一半導体層３の表面全体を覆うように配置された膜２１を備える、半導体エネルギー線検出素子ＥＤが得られる。
　半導体エネルギー線検出素子ＥＤでは、Ａｌ２Ｏ３からなる膜２１で覆われた第一半導体層３の表面側には、正の固定電荷が存在する。正の固定電荷が存在している第一半導体層３の上記表面側の領域は、アキュムレーション層として機能する。膜２１は、第一半導体層３の上記表面上において、主面１ａ側の端と第二半導体層５との界面とにわたって半導体基板１の厚み方向に延びている。このため、空乏層が第一半導体層３の上記表面に到達するのが抑制される。すなわち、膜２１で覆われた第一半導体層３の表面と半導体領域７との間隔が比較的小さく設定された場合でも、半導体基板１（第一半導体層３）が完全空乏化状態で、空乏層が第一半導体層３の上記表面に到達するのが抑制される。したがって、膜２１で覆われた第一半導体層３の上記表面と半導体領域７の間のデッドエリアを縮小することができる。
　本実施形態では、第一方向Ｄ１と第二方向Ｄ２とのそれぞれの方向において、デッドエリアを縮小することができる。この半導体エネルギー線検出素子ＥＤは、二次元状にタイリングされて配置される場合に、好適である。
　素子形成領域２の側面２ａを露出させる際に、溝１７を、第二半導体層５内に達するように形成し、膜２１を素子形成領域２の側面２ａとして露出する第二半導体層５の表面をも覆うように形成している。これにより、膜２１は、半導体エネルギー線検出素子ＥＤにおいて、半導体基板１の各側面１ｃとして露出する第一半導体層３の表面全体を覆うように配置される。第一半導体層３の上記表面が、膜２１で確実に覆われる。このため、空乏層が第一半導体層３の上記表面に到達するのをより一層確実に抑制することができる。
　本実施形態では、主面１ａに直交する方向から見て半導体領域７を囲み且つ第一半導体層３の主面１ａ側における素子形成領域２の内側と外側とにわたるように位置する半導体領域９を有する半導体基板１を準備している。そして、素子形成領域２の側面２ａを露出させる際に、溝１７を、半導体領域９を通るように形成している。これにより、半導体エネルギー線検出素子ＥＤにおいて、半導体基板１は、主面１ａの縁に沿い且つ半導体領域７を囲むように主面１ａ側に位置する半導体領域９を有する。したがって、膜２１で覆われた第一半導体層３の上記表面のうちの主面１ａ側の領域に、空乏層が到達するのをより一層確実に抑制することができる。
　半導体エネルギー線検出素子ＥＤにおいて、半導体基板１の側面１ｃとして露出する第二半導体層５の表面は、三つの面３１，３３，３５を含み、膜２１は、面３１と面３３とを覆うように配置されている。これにより、膜２１と半導体基板１（第一及び第二半導体層３，５）との接触面積が拡大する。膜２１が、第二半導体層５側において、異なる二つの面３１，３３にわたっているため、膜２１の剥がれが生じ難い。これらの結果、膜２１と半導体基板１との密着性を確保することができ、正の固定電荷が存在している第一半導体層３の上記表面側の領域がアキュムレーション層として安定して機能する。
　次に、図１２～図１４を参照して、本実施形態の変形例に係る半導体エネルギー線検出素子の製造過程について説明する。図１２～図１４は、本変形例に係る半導体エネルギー線検出素子の製造過程を説明するための図である。図１３は、図１２に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。図１２に示された二点鎖線に直交する切断面で半導体基板１を切断したときの断面構成は、図４と同等であり、図示を省略する。
　本変形例では、溝１７を、図１２に示されるように、複数の素子形成領域２のうち第二方向Ｄ２で隣り合う素子形成領域２同士の境界となる領域に、第二方向Ｄ２に直交する方向、すなわち第一方向Ｄ１に延びるように形成する。複数の素子形成領域２のうち第一方向Ｄ１で隣り合う素子形成領域２同士の境界となる位置には、溝１７が形成されていない。したがって、第一方向Ｄ１では、図１３に示されるように、隣り合う素子形成領域２同士が連続している。溝１７は、主面１ａに直交な方向から見て、半導体領域９を第二方向Ｄ２で分断するように、半導体領域９を通って形成されている。
　溝１７が上述した位置に形成されることにより、各素子形成領域２の一対の側面２ａが形成されて、各側面２ａが露出する。露出する一対の側面２ａは、第二方向Ｄ２で互いに対向している。したがって、Ａｌ２Ｏ３からなる膜２１は、図６でも示されたように、露出した素子形成領域２の上記一対の側面２ａ上に形成され、当該一対の側面２ａが膜２１で覆われる。すなわち、素子形成領域２の上記一対の側面２ａとして露出している第一及び第二半導体層３，５の表面が膜２１で覆われる。
　半導体基板１において、第一方向Ｄ１における素子形成領域２の境界と半導体領域７との間隔は、第二方向Ｄ２における素子形成領域２の境界と半導体領域７との間隔よりも大きく設定されている。
　本変形例においても、半導体基板１の個片化には、上述した実施形態と同様に、ステルスダイシング技術が用いられる。半導体基板１が個片化されることにより、半導体エネルギー線検出素子ＥＤが得られる（図１４参照）。図１４は、図１２に示された二点鎖線に沿って半導体基板１を切断した切断面での断面構成に相当する。図１２に示された二点鎖線に直交する切断面で半導体基板１を切断したときの断面構成は、図８と同等であり、図示を省略する。
　第一方向Ｄ１で互いに対向する一対の側面２ａは、ステルスダイシング技術による切断により形成される。したがって、第一方向Ｄ１で互いに対向する一対の側面２ａでは、膜２１が形成されておらず、半導体基板１が露出している。
　半導体エネルギー線検出素子ＥＤは、図１１及び図１５に示されるように、半導体基板１（第一及び第二半導体層３，５）と、第一及び第二導電型の半導体領域７，９と、絶縁膜１１と、電極１３，１５と、膜２１と、を備えている。図１５は、図１２に示された二点鎖線に沿って半導体エネルギー線検出素子ＥＤを切断した切断面での断面構成に相当する。図１２に示された二点鎖線に直交する切断面で半導体基板１を切断したときの断面構成は、図１１と同等であり、図示を省略する。
　半導体基板１の第一方向Ｄ１で互いに対向する一対の側面１ｃは、ステルスダイシング技術による切断により形成される。したがって、第一方向Ｄ１で互いに対向する一対の側面１ｃには、膜２１が形成されておらず、半導体基板１（第一半導体層３）が露出している。
　本変形例では、隣り合う素子形成領域２同士の境界となる領域に、主面１ａから半導体基板１の厚み方向に延び且つ第二半導体層５に達する溝１７がエッチングにより形成され、素子形成領域２の側面２ａが露出する。溝１７が、素子形成領域の境界となる領域のうち、第二方向Ｄ２で互いに対向する一対の辺に沿ってそれぞれ形成され、素子形成領域２における第二方向Ｄ２で互いに対向する一対の側面２ａが露出する。素子形成領域２の上記一対の側面２ａとして露出する第一半導体層３の表面全体を覆うように、Ａｌ２Ｏ３からなる膜２１が形成された後に、半導体基板１が各素子形成領域２で個片化される。これにより、素子形成領域２の上記一対の側面２ａとして露出していた第一半導体層３の表面全体を覆うように配置された膜２１を備える、半導体エネルギー線検出素子ＥＤが得られる。
　本変形例においても、Ａｌ２Ｏ３からなる膜２１で覆われた第一半導体層３の表面側には、正の固定電荷が存在している。正の固定電荷が存在している第一半導体層３の上記表面側の領域は、アキュムレーション層として機能する。このため、空乏層が第一半導体層３の上記表面に到達するのが抑制される。したがって、第二方向Ｄ２において、膜２１で覆われた第一半導体層３の上記表面と半導体領域７の間のデッドエリアを縮小することができる。本変形例の半導体エネルギー線検出素子ＥＤは、一次元状にタイリングされて配置される場合に、好適である。
　半導体エネルギー線検出素子ＥＤにおいて、第一方向Ｄ１における第一半導体層３の表面（側面）と半導体領域７との間隔は、第二方向Ｄ２における第一半導体層３の表面（側面）と半導体領域７との間隔よりも大きく設定されている。これにより、半導体基板１（第一半導体層３）が完全空乏化状態で、空乏層が第一方向Ｄ１で互いに対向する一対の側面１ｃ（第一半導体層３の表面）に到達するのが抑制される。
　以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　溝１７は、必ずしも第二半導体層５内に達するように形成されている必要はない。溝１７は、第一半導体層３と第二半導体層５との界面に達するように形成されていてもよい。この場合、溝１７の深さは、第一半導体層３の厚みと同等に設定される。
　膜２１は、必ずしも第二半導体層５上に形成されている必要はない。膜２１は、素子形成領域２の側面２ａとして露出している第一半導体層３の表面を覆っていればよい、すなわち、第一半導体層３の上記表面を主面１ａ側の端から第一半導体層３と第二半導体層５との界面までを覆っていればよい。膜２１は、必ずしも半導体基板１の主面１ａ側に形成されている必要はない。膜２１は、少なくとも、素子形成領域２の側面２ａとして露出している第一半導体層３の表面全体を覆うように形成されていればよい。
　上述した変形例において、半導体基板１（半導体ウエハ）に形成される溝１７は、半導体基板１を貫通するように形成されてもよい。溝１７が半導体基板１を貫通するように形成された場合、半導体基板１の機械的強度が低下する懼れがある。したがって、半導体基板１の機械的強度を確保するためには、溝１７は、半導体基板１を貫通しないように形成されていることが好ましい。
　第一導電型がＮ型であると共に、第二導電型がＰ型であってもよい。この場合には、膜２１として、ＳｉＯ２又はＳｉ３Ｎ４からなる膜が形成される。ＳｉＯ２又はＳｉ３Ｎ４は、覆われたＮ型の第一半導体層の表面側に、所定の極性の固定電荷を存在させるためのパッシベーション材料である。ＳｉＯ２又はＳｉ３Ｎ４は、覆われたＮ型の第一半導体層の表面側に、所定の極性の固定電荷として、負の固定電荷を存在させる。
　半導体基板１（半導体ウエハ）を個片化する手法は、ステルスダイシング技術には限られない。たとえば、レーザアブレーション、ドライエッチング、又は機械研磨などにより、半導体基板１を個片化してもよい。
　本発明は、γ線もしくはＸ線などの高エネルギー放射線、紫外線、可視光、又は赤外線などを含むエネルギー線を検出する半導体エネルギー線検出素子に利用できる。
　１…半導体基板、１ａ，１ｂ…主面、１ｃ…側面、２…素子形成領域、２ａ…側面、３…第一半導体層、５…第二半導体層、７，９…半導体領域、１７…溝、２１…膜、３１，３３，３５…面、ＥＤ…半導体エネルギー線検出素子。

Claims (11)

  1. 　半導体エネルギー線検出素子の製造方法であって、
    　素子形成領域を含み、且つ、互いに対向する第一及び第二主面を有すると共に、前記第一主面側に位置する第一導電型の第一半導体層と、前記第二主面側に位置し前記第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、前記第一半導体層の前記第一主面側における前記素子形成領域内に位置する第二導電型の半導体領域と、を有する半導体基板を準備する工程と、
    　素子形成領域の境界となる少なくとも一部の領域に、前記第一主面から前記半導体基板の厚み方向に延び且つ前記第二半導体層に達する溝をエッチングにより形成し、前記素子形成領域の側面を露出させる工程と、
    　前記素子形成領域の前記側面として露出する前記第一半導体層の表面を少なくとも覆うように、覆われた前記第一半導体層の前記表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜を形成する工程と、
    　前記半導体基板を前記素子形成領域で個片化する工程と、を備える。
  2. 　請求項１に記載の製造方法であって、
    　前記素子形成領域の前記側面を露出させる前記工程では、前記溝を、前記第二半導体層内に達するように形成し、
    　前記パッシベーション材料からなる前記膜を形成する前記工程では、前記素子形成領域の前記側面として露出する前記第二半導体層の表面をも覆うように、パッシベーション材料からなる前記膜を形成する。
  3. 　請求項１又は２に記載の製造方法であって、
    　前記半導体基板を準備する工程では、前記半導体基板として、前記第一主面に直交する方向から見て第二導電型の前記半導体領域を囲み且つ前記第一半導体層の前記第一主面側における前記素子形成領域の内側と外側とにわたるように位置し前記第一半導体層よりも高い不純物濃度を有する第一導電型の半導体領域を更に有する半導体基板を準備し、
    　前記素子形成領域の前記側面を露出させる前記工程では、前記素子形成領域の境界となる前記少なくとも一部の領域として、第一導電型の前記半導体領域に位置する領域を含み、前記溝を、第一導電型の前記半導体領域を通るように形成する。
  4. 　請求項１～３のいずれか一項に記載の製造方法であって、
    　前記素子形成領域は、前記第一主面に直交する方向から見て、四角形状を呈し、
    　前記素子形成領域の前記側面を露出させる前記工程では、素子形成領域の境界となる前記少なくとも一部の領域として、前記素子形成領域における対向する一対の辺を少なくとも含んでおり、前記溝を、少なくとも前記一対の辺に沿ってそれぞれ形成する。
  5. 　請求項１～４のいずれか一項に記載の製造方法であって、
    　第一導電型がＰ型であると共に、第二導電型がＮ型であり、
    　前記パッシベーション材料が、Ａｌ２Ｏ３である。
  6. 　半導体エネルギー線検出素子であって、
    　互いに対向する第一及び第二主面を有すると共に、前記第一主面側に位置する第一導電型の第一半導体層と、前記第二主面側に位置し前記第一半導体層よりも高い不純物濃度を有する第一導電型の第二半導体層と、前記第一半導体層の前記第一主面側に位置する第二導電型の半導体領域と、を有する半導体基板と、
    　前記半導体基板の側面として露出する前記第一半導体層の表面のうちの少なくとも一部を覆うように配置された、覆われた前記第一半導体層の前記表面側に所定の極性の固定電荷を存在させるためのパッシベーション材料からなる膜と、を備え、
    　前記パッシベーション材料からなる前記膜は、前記第一半導体層の前記表面上において、少なくとも前記第一主面側の端と前記第二半導体層との界面とにわたって前記半導体基板の厚み方向に延びている。
  7. 　請求項６に記載の半導体エネルギー線検出素子であって、
    　前記パッシベーション材料からなる前記膜は、前記半導体基板の前記側面として露出する前記第二半導体層の表面のうちの一部をも覆うように配置されている。
  8. 　請求項７に記載の半導体エネルギー線検出素子であって、
    　前記半導体基板の前記側面として露出する前記第二半導体層の前記表面は、第一面と、前記第一面とで段差を構成する第二面と、前記第一面と前記第二面とを連結するように前記第一面と前記第二面との間に位置する第三面と、を含み、
    　前記パッシベーション材料からなる前記膜は、前記第一面と前記第二面とを覆うように配置されている。
  9. 　請求項６～８のいずれか一項に記載の半導体エネルギー線検出素子であって、
    　前記半導体基板の前記第一主面は、前記第一主面に直交する方向から見て、四角形状を呈し、
    　前記パッシベーション材料からなる前記膜は、前記半導体基板の側面として露出する前記第一半導体層の前記表面のうち、少なくとも互いに対向する一対の面全体を覆うように配置されている。
  10. 　請求項６～９のいずれか一項に記載の半導体エネルギー線検出素子であって、
    　前記半導体基板は、前記第一主面の縁に沿い且つ第二導電型の前記半導体領域を囲むように位置する第一導電型の半導体領域を更に有する。
  11. 　請求項６～１０のいずれか一項に記載の半導体エネルギー線検出素子であって、
    　第一導電型がＰ型であると共に、第二導電型がＮ型であり、
    　前記パッシベーション材料が、Ａｌ２Ｏ３である。
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