JP2014209529A - 撮像装置および撮像表示システム - Google Patents

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Abstract

【課題】トランジスタの特性劣化を抑制して高信頼性を実現することが可能な撮像装置を提供する。【解決手段】撮像装置は、放射線に基づく信号電荷を発生する複数の画素と、複数の画素から信号電荷を読み出すための電界効果型のトランジスタとを備え、トランジスタは、基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、第１または第２のシリコン酸化膜を間にして半導体層に対向配置された第１のゲート電極とを有し、第２のシリコン酸化物膜の厚みは、第１のシリコン酸化物膜の厚みよりも小さいものである。【選択図】図１

Description

本開示は、例えば放射線に基づく画像を取得する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。
各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。そのような撮像装置の一例としては、例えばいわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられる（例えば特許文献１）。
特開２０１１−１３５５６１号公報
上記のような撮像装置では、各画素から信号電荷を読み出すためのスイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられるが、このＴＦＴの特性劣化によって信頼性が低下するという問題がある。
本開示はかかる問題点に鑑みてなされたもので、その目的は、トランジスタの特性劣化を抑制して高信頼性を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。
本開示の撮像装置は、放射線に基づく信号電荷を発生する複数の画素と、複数の画素から信号電荷を読み出すための電界効果型のトランジスタとを備え、トランジスタは、基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、第１または第２のシリコン酸化膜を間にして半導体層に対向配置された第１のゲート電極とを有し、第２のシリコン酸化物膜の厚みは、第１のシリコン酸化物膜の厚みよりも小さいものである。
本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。
本開示の撮像装置および撮像表示システムでは、各画素から放射線に基づく信号電荷を読み出すためのトランジスタが、基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、第１または第２のシリコン酸化膜を間にして半導体層に対向配置された第１のゲート電極とを有する。ここで、製造プロセス過程では、半導体層の第２のシリコン酸化物膜側の界面の状態が悪化し易く、これにより、トランジスタの特性が劣化してしまう。第２のシリコン酸化物膜の厚みが、第１のシリコン酸化物膜よりも小さいことにより、そのような界面状態の悪化による影響が軽減される。
本開示の撮像装置および撮像表示システムによれば、各画素から放射線に基づく信号電荷を読み出すためのトランジスタが、基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、第１または第２のシリコン酸化膜を間にして半導体層に対向配置された第１のゲート電極とを有する。第２のシリコン酸化物膜の厚みが、第１のシリコン酸化物膜よりも小さくなるようにしたので、半導体層の第２のシリコン酸化物膜側の界面状態の影響を軽減することができる。よって、トランジスタの特性劣化を抑制して高信頼性を実現することが可能となる。
本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した画素等の詳細構成例を表す回路図である。 図２に示したトランジスタの構成を表す断面図である。 図１に示した行走査部の詳細構成例を表すブロック図である。 図１に示した列選択部の詳細構成例を表すブロック図である。 上下２つのゲート電極に印加する各ゲート電圧の電流電圧特性への影響を説明するための特性図である。 図６Ａに示した特性図において、ゲート電圧の一部範囲を拡大した図である。 上下２つのゲート電極に印加する各ゲート電圧のＳ（スレッショルド）値への影響を説明するための特性図である。 実施例１に係るトランジスタのＸ線照射前後における電流電圧特性を表す図である。 変形例１に係るトランジスタの構成を表す断面図である。 実施例１に係るトランジスタのＸ線照射前後における電流電圧特性を表す図である。 図９に示したトランジスタのＸ線照射前後における電流電圧特性を表す図である。 実施例１，２の各場合の閾値電圧のシフト量を表す特性図である。 変形例２に係るトランジスタの構成を表す断面図である。 変形例３に係るトランジスタの構成を表す断面図である。 変形例４に係るトランジスタの構成を表す断面図である。 変形例５に係る画素等の構成を表す回路図である。 変形例６に係る画素等の構成を表す回路図である。 変形例７−１に係る画素等の構成を表す回路図である。 変形例７−２に係る画素等の構成を表す回路図である。 変形例８−１に係る撮像装置を説明するための模式図である。 変形例８−２に係る撮像装置を説明するための模式図である。 適用例に係る撮像表示システムの概略構成を表す模式図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（第２ゲート絶縁膜の半導体層側のシリコン酸化物膜の厚みを、第１ゲート絶縁膜のシリコン酸化物膜よりも小さくした撮像装置の例）
２．変形例１（他の積層構造の第２ゲート絶縁膜を有するトランジスタの例）
３．変形例２（他の積層構造の第２ゲート絶縁膜を有するトランジスタの例）
４．変形例３（トップゲート型トランジスタの例）
５．変形例４（ボトムゲート型トランジスタの例）
６．変形例５（パッシブ型の他の画素回路の例）
７．変形例６（パッシブ型の他の画素回路の例）
８．変形例７−１，５−２（アクティブ型の画素回路の例）
９．変形例８−１，６−２（間接変換型および直接変換型の放射線撮像装置の例）
１０．適用例（撮像表示システムの例）
＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、例えば入射する放射線に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、画素部１１を備えると共に、この画素部１１の駆動回路として、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。
（画素部１１）
画素部１１は、放射線に基づいて信号電荷を発生させるものである。この画素部１１では、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、例えば入射光の光量（受光量）に応じた電荷量の光電荷（信号電荷）を発生する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、画素部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。尚、この画素部１１の光入射側には、例えば後述する波長変換層（変形例８−１の波長変換層１１２）が形成されており、この波長変換層において放射線が例えば可視光に変換され、この可視光が画素部２０へ入射するようになっている。
図２は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌread（詳細には後述する２つの読み出し制御線Ｌread１，Ｌread２を含む）と、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光量に応じた電荷量の信号電荷を発生させる。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。
トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。
本実施の形態では、このトランジスタ２２が、半導体層（半導体層１２６）を間にして対向配置された２つのゲート（第１ゲート電極１２０Ａ，第２ゲート電極１２０Ｂ）を備えた、いわゆるデュアルゲート構造を有している。
図３は、トランジスタ２２の断面構造を表したものである。トランジスタ２２は、基板１１０上に、第１ゲート電極１２０Ａ（第１のゲート電極）と、この第１ゲート電極１２０Ａを覆うように形成された第１ゲート絶縁膜１２９（第１のゲート絶縁膜）を有している。第１ゲート絶縁膜１２９上には、チャネル層（活性層）１２６ａ，ＬＤＤ(Lightly Doped Drain)層１２６ｂおよびＮ+層１２６ｃを含む半導体層１２６が設けられている。この半導体層１２６を覆って、第２ゲート絶縁膜１３０（第２のゲート絶縁膜）が形成され、第２ゲート絶縁膜１３０上の第１ゲート電極１２０Ａに対向する領域に、第２ゲート電極１２０Ｂ（第２のゲート電極）が配設されている。第２ゲート電極１２０Ｂ上には、コンタクトホールＨ１を有する第１層間絶縁膜１３１が形成されており、このコンタクトホールＨ１を埋め込むようにソース・ドレイン電極１２８が形成されている。これらの第１層間絶縁膜１３１およびソース・ドレイン電極１２８上には、第２層間絶縁膜１３２が設けられている。
半導体層１２６は、例えば非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体、望ましくは低温多結晶シリコン（ＬＴＰＳ：Low Temperature Poly-silicon）により構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体により構成されていてもよい。この半導体層１２６では、チャネル層１２６ａとＮ+層１２６ｃとの間に、リーク電流を低減する目的でＬＤＤ層１２６ｂが形成されている。ソース・ドレイン電極１２８は、ソースまたはドレインとして機能し、例えばチタン（Ｔｉ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タングステン（Ｗ）およびクロム（Ｃｒ）等のうちのいずれかよりなる単層膜、またはそれらのうちの２種以上を含む積層膜である。
第１ゲート電極１２０Ａおよび第２ゲート電極１２０Ｂはそれぞれ、例えばモリブデン，チタン，アルミニウム，タングステンおよびクロム等のうちのいずれかよりなる単層膜、またはそれらのうちの２種以上を含む積層膜である。これらの第１ゲート電極１２０Ａおよび第２ゲート電極１２０Ｂは、上述のように第１ゲート絶縁膜１２９、半導体層１２６および第２ゲート絶縁膜１３０を挟んで、互いに対向して設けられている。
（ゲート絶縁膜の構成）
第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０はそれぞれ、例えば酸化シリコン（ＳｉＯx）または酸窒化シリコン（ＳｉＯＮ）等のシリコン酸化物膜（酸素を含むシリコン化合物膜）を含んで構成されている。具体的には、第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０はそれぞれ、例えば酸化シリコンまたは酸窒化シリコン等からなる単層膜であるか、あるいはこのようなシリコン酸化物膜と、窒化シリコン（ＳｉＮx）膜等のシリコン窒化物膜とを含む積層膜である。これらの第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０のいずれにおいても、上記シリコン酸化物膜が、半導体層１２６側に（半導体層１２６に隣接して）設けられている。半導体層１２６が例えば上述したような材料（非晶質シリコン、微結晶シリコン，多結晶シリコンおよび酸化物半導体）からなる場合には、製造プロセス上の理由から、半導体層１２６に隣接して、シリコン酸化物膜が形成される。
第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０はそれぞれ、上記シリコン酸化物膜およびシリコン窒化物膜を含む積層膜であることが望ましい。本実施の形態では、これらの第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０はそれぞれ積層膜となっている。具体的には、第１ゲート絶縁膜１２９は、基板１１０側から順に、例えば窒化シリコン膜１２９Ａおよび酸化シリコン膜１２９Ｂを積層したものである。第２ゲート絶縁膜１３０は、半導体層１２６側から順に、例えば酸化シリコン膜１３０Ａ、窒化シリコン膜１３０Ｂおよび酸化シリコン膜１３０Ｃを積層したものである。尚、本実施の形態の酸化シリコン膜１２９Ｂが本開示の「第１のシリコン酸化物膜」の一具体例に相当し、酸化シリコン膜１３０Ａが本開示の「第２のシリコン酸化物膜」の一具体例に相当する。
本実施の形態では、上記構成において、半導体層１２６上に配置された第２ゲート絶縁膜１３０の酸化シリコン膜１３０Ａの厚みが、第１ゲート絶縁膜１２９の酸化シリコン膜１２９Ｂよりも小さくなっている（薄膜化されている）。また、第２ゲート絶縁膜１３０内のシリコン酸化物膜の総和は、例えば第１ゲート絶縁膜１２９内のシリコン酸化物膜の総和と同等かそれ以下である。
第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０の各厚みの一例を挙げると、例えば、第１ゲート絶縁膜１２９では、窒化シリコン膜１２９Ａの厚みは、例えば５０ｎｍ〜１００ｎｍであり、酸化シリコン膜１２９Ｂの厚みは例えば５ｎｍ〜１００ｎｍである。第２ゲート絶縁膜１３０では、酸化シリコン膜１３０Ａの厚みは、例えば５ｎｍ〜５０ｎｍであり、窒化シリコン膜１３０Ｂの厚みは例えば５０ｎｍ〜１００ｎｍ、酸化シリコン膜１３０Ｃの厚みは例えば５ｎｍ〜５０ｎｍである。
ここで、半導体層１２６および第１ゲート電極１２０Ａ間の静電容量（ゲート容量Ｃ１とする）は、第１ゲート絶縁膜１２９を構成する各膜の誘電率および厚み等に応じて決定される。半導体層１２６および第２ゲート電極１２０Ｂ間の静電容量（ゲート容量Ｃ２とする）は、第２ゲート絶縁膜１３０を構成する各膜の誘電率および厚み等に応じて決定される。一方で、上記のように半導体層１２６には、製造プロセス上の理由から酸化シリコン膜１２９Ｂ，１３０Ａが隣接するが、トランジスタ特性の観点（詳細は後述）では、これらの酸化シリコン膜１２９Ｂ，１３０Ａの厚みは薄い方が望ましい。このため、第１ゲート絶縁膜１２９では、上記積層構造において、主に窒化シリコン膜１２９Ａの厚みを調整することによって、ゲート容量Ｃ１が設定される。第２ゲート絶縁膜１３０では、上記積層構造において、主に窒化シリコン膜１３０Ｂの厚みを調整することによって、ゲート容量Ｃ２が設定される。
例えば、トランジスタ２２においてゲート容量Ｃ１，Ｃ２が同等となるように設計される場合には、各膜の厚みは次のように設定される。即ち、第１ゲート絶縁膜１２９では、窒化シリコン膜１２９Ａが９２ｎｍ、酸化シリコン膜１２９Ｂが１０ｎｍとなっている。一方、第２ゲート絶縁膜１３０では、酸化シリコン膜１３０Ａが５ｎｍ、窒化シリコン膜１３０Ｂが９２ｎｍ、酸化シリコン膜１３０Ｃが５ｎｍとなっている。
あるいは、トランジスタ２２においてゲート容量Ｃ１，Ｃ２は異なっていてもよい。但し、望ましくは、ゲート容量Ｃ１，Ｃ２が上記のように同等であるか、あるいはゲート容量Ｃ２がゲート容量Ｃ１よりも大きくなるように設計されているとよい。詳細は後述するが、トランジスタ２２における上部（半導体層１２６、第２ゲート絶縁膜１３０および第２ゲート電極１２０Ｂに対応する部分）のトランジスタ特性が、下部（半導体層１２６、第１ゲート絶縁膜１２９および第１ゲート電極１２０Ａに対応する部分）の特性に比べて劣る傾向がある。このため、半導体層１２６の上下における特性を揃える目的で、ゲート容量Ｃ２をゲート容量Ｃ１よりも大きくすることが望ましい。この場合には、例えば窒化シリコン膜１３０Ｂの厚みを、より小さくなるように（例えば上記各厚みの一例において、窒化シリコン膜１３０Ｂの厚みを９２ｎｍよりも小さくなるように）調整すればよい。
尚、本実施の形態では、上記のようなトランジスタ２２の第１ゲート電極１２０Ａが例えば読み出し制御線Ｌread１に接続され、第２ゲート電極１２０Ｂが例えば読み出し制御線Ｌread２に接続されている。これにより、第１ゲート電極１２０Ａおよび第２ゲート電極１２０Ｂには、例えば互いに同一の電圧が印加される（電気的にショートすることにより同電位に保持される）。但し、これらの第１ゲート電極１２０Ａおよび第２ゲート電極１２０Ｂを電気的に別制御としてもよく、例えばどちらか一方にパルス電圧、他方にバイアス電圧を印加してもよい。トランジスタ２２のソース（ソース・ドレイン電極１２８）は、例えば信号線Ｌsigに接続されており、ドレイン（ソース・ドレイン電極１２８）は、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。
第１層間絶縁膜１３１および第２層間絶縁膜１３２は、例えば酸化シリコン、酸窒化シリコンおよび窒化シリコンのうちのいずれかよりなる単層膜、またはそれらのうちの２種以上を含む積層膜である。例えば、第１層間絶縁膜１３１は、基板１１０側から順に、酸化シリコン膜１３１Ａ、窒化シリコン膜１３１Ｂおよび酸化シリコン膜１３１Ｃを積層したものであり、第２層間絶縁膜１３２は、例えば酸化シリコンまたは窒化シリコンからなる。
（行走査部１３）
行走査部１３は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、画素部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、各画素２０の読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われる。
図４は、行走査部１３のブロック構成例である。行走査部１３は、Ｖ方向に沿って延在する複数の単位回路２３０を有している。尚、ここでは、図中に示した４つの単位回路２３０に接続された８つの読み出し制御線Ｌreadを、上から順に、Ｌread(1)〜Ｌread(8)として示している。
各単位回路２３０は、例えば、１または複数列（ここでは２列）のシフトレジスタ回路２３１，２３２（図中のブロック内では便宜上、「Ｓ／Ｒ」と記載；以下同様）と、４つのＡＮＤ回路（論理積回路）２３３Ａ〜２３３Ｄと、２つのＯＲ回路（論理和回路）２３４Ａ，２３４Ｂと、２つのバッファ回路２３５Ａ，２３５Ｂとを有している。ここでは、一例として、２列のシフトレジスタ回路を有する構成について説明するが、１列のシフトレジスタ回路により構成されていてもよい。但し、シフトレジスタ回路を２列以上設けることにより、詳述はしないが、１フレーム期間において複数回のリセット動作を行うことができる。
シフトレジスタ回路２３１は、システム制御部１６から供給されるスタートパルスＶＳＴ１およびクロック信号ＣＬＫ１に基づいて、複数の単位回路２３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路２３２は、システム制御部１６から供給されるスタートパルスＶＳＴ２およびクロック信号ＣＬＫ２に基づいて、複数の単位回路２３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。これにより、例えば、シフトレジスタ回路２３１が、１回目のリセット駆動用のパルス信号を生成し、シフトレジスタ回路２３２が、２回目のリセット駆動用のパルス信号を生成する。
ＡＮＤ回路２３３Ａ〜２３３Ｄにはそれぞれ、シフトレジスタ回路２３１，２３２から出力される各パルス信号（各出力信号）の有効期間を制御（規定）するための４種類のイネーブル信号ＥＮ１〜ＥＮ４が入力されている。具体的には、ＡＮＤ回路２３３Ａでは、一方の入力端子にはシフトレジスタ回路２３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ１が入力されている。ＡＮＤ回路２３３Ｂでは、一方の入力端子にはシフトレジスタ回路２３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路２３３Ｃでは、一方の入力端子にはシフトレジスタ回路２３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３が入力されている。ＡＮＤ回路２３３Ｄでは、一方の入力端子にはシフトレジスタ回路２３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ４が入力されている。
ＯＲ回路２３４Ａは、ＡＮＤ回路２３３Ａからの出力信号とＡＮＤ回路２３３Ｂからの出力信号との論理和信号（ＯＲ信号）を生成する回路である。同様に、ＯＲ回路２３４Ｂは、ＡＮＤ回路２３３Ｃからの出力信号とＡＮＤ回路２３３Ｄからの出力信号との論理和信号を生成する回路である。このようにして、上記したＡＮＤ回路２３３Ａ〜２３３ＤとＯＲ回路２３４Ａ，２３４Ｂとによって、シフトレジスタ回路２３１，２３２からの出力信号（パルス信号）同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、例えば複数回のリセット駆動を行う際の駆動タイミング等が規定される。
バッファ回路２３５Ａは、ＯＲ回路２３４Ａからの出力信号（パルス信号）に対するバッファとして機能する回路であり、バッファ回路２３５Ｂは、ＯＲ回路２３４Ｂからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路２３５Ａ，２３５Ｂによるバッファ後のパルス信号（行走査信号）は、読み出し制御線Ｌreadを介して、画素部１１内の各画素２０へ出力される。
（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力された信号電圧（信号電荷に応じた電圧）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力される。
各列選択部１７は、例えば図５に示したように、チャージアンプ１７２、容量素子（コンデンサあるいはフィードバック容量素子等）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌsig毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７毎に設けられている。
チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。
Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。
マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。
Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。
（列走査部１５）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記出力データＤout）が、順番に外部へ出力されるようになっている。
（システム制御部１６）
システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の各動作を制御するものである。具体的には、システム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびバイアス電圧補正部１８の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ画素部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、画素部１１から出力データＤoutが取得されるようになっている。
［作用・効果］
本実施の形態の撮像装置１では、例えば放射線あるいは放射線に基づく光が画素部１１へ入射すると、各画素２０（ここでは、光電変換素子２１）において、入射光に基づく信号電荷が発生する（光電変換がなされる）。このとき、詳細には、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が供給される。この後、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、上記した信号電荷が信号線Ｌsigへ読み出される。
このようにして読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ１７２からの出力電圧Ｖca）毎に、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。
ここで、撮像装置１へ入射した放射線（Ｘ線）の中には、波長変換されずに、画素部１１へ漏れ込むもの等があり、このような放射線によりトランジスタ２２が被曝すると、次のような不具合が生じる。即ち、トランジスタ２２は、第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０において、酸素を含む膜（酸化シリコン膜１２９Ｂ，１３０Ａ）を有する。このような酸素を含む膜中に放射線が入射すると、いわゆる光電効果、コンプトン散乱あるいは電子対生成等により膜中の電子が励起される。その結果、第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０内に正孔がトラップされて溜まり、また、チャネル層１２６ａとの界面にも正孔がトラップされて溜まる。これに起因して、トランジスタ２２の特性が劣化してしまう。例えば、閾値電圧ＶthのシフトやＳ（スレッショルド）値の悪化等が生じ、オフ電流の増大あるいはオン電流の減少等の発生要因となる。
そこで、本実施の形態では、第２ゲート絶縁膜１３０の酸化シリコン膜１３０Ａの厚みが、第１ゲート絶縁膜１２９の酸化シリコン膜１２９Ｂの厚みよりも小さくなっている。これにより、上記のようなトランジスタ特性の劣化を効果的に抑制することができる。以下、その理由について説明する。
図６Ａおよび図６Ｂに、トランジスタ２２のゲート電圧Ｖｇ，Ｖｔｇに対するドレイン電流（ソースおよびドレイン間の電流）Ｉｄの関係について示す。尚、ゲート電圧Ｖｇは、第１ゲート電極１２０Ａに印加される電圧であり、ゲート電圧Ｖｔｇは、第２ゲート電極１２０Ｂに印加される電圧である。図６Ａには、ゲート電圧Ｖｇおよびドレイン電流Ｉｄの関係（特性Ｇ１）と、ゲート電圧Ｖｔｇとドレイン電流Ｉｄの関係（特性Ｇ２）とのそれぞれについて示す。但し、特性Ｇ１の測定時には、ゲート電圧Ｖｔｇを０Ｖ（グランド）としてゲート電圧Ｖｇを変化させ、特性Ｇ２の測定時には、ゲート電圧Ｖｇを０Ｖ（グランド）としてゲート電圧Ｖｔｇを変化させている。図６Ｂは、図６Ａの一部範囲を拡大したものである。
図７は、上記特性Ｇ１，Ｇ２におけるそれぞれのＳ値について示したものである。
このように、ゲート電圧Ｖｔｇを変化させた場合の特性Ｇ２は、ゲート電圧Ｖｇを変化させた場合の特性Ｇ１に比べ劣っている（特性Ｇ１よりも悪くなっている）。具体的には、図６Ａ（図６Ｂ）および図７に示したように、ゲート電圧Ｖｔｇを変化させた場合の方が、ゲート電圧Ｖｇを変化させた場合よりもＳ値が悪くなることがわかる。また、閾値電圧もシフトしている。これは、次のような理由による。即ち、製造プロセスにおいて、第１ゲート絶縁膜１２９、半導体層１２６および第２ゲート絶縁膜１３０を形成する際には、基板１１０上に、窒化シリコン膜１２９Ａ、酸化シリコン膜１２９Ｂ、半導体層１２６、酸化シリコン膜１３０Ａ、窒化シリコン膜１３０Ｂおよび酸化シリコン膜１３０Ｃを、この順に形成する。これらのうち、窒化シリコン膜１２９Ａ、酸化シリコン膜１２９Ｂおよび半導体層１２６の成膜は、真空チャンバー内において連続的に行われるが、この後、製造プロセス上、基板１１０が一度チャンバー外に出る（大気に曝される）こととなる。例えば、半導体層１２６として低温多結晶シリコンを用いた場合には、結晶化（ＥＬＡ：Excimer Laser Anneal）工程を行う際に、基板１１０が一度チャンバーから出される。このため、酸化シリコン膜１２９Ｂと半導体層１２６との界面の状態は良好となる（汚れ等が生じにくい）が、半導体層１２６と酸化シリコン膜１３０Ａとの界面の状態は劣化し易い（汚れ等が生じ易い）。
このように、トランジスタ２２では、半導体層１２６の上側の界面（酸化シリコン膜１３０Ａとの界面）の状態が、下側の界面（酸化シリコン膜１２９Ｂとの界面）に比べて悪いことから、上述したような正孔トラップによる特性劣化が生じ易い。そこで、上述したように、第２ゲート絶縁膜１３０の酸化シリコン膜１３０Ａを、第１ゲート絶縁膜１２９の酸化シリコン膜１２９Ｂよりも薄膜化することにより、そのような界面状態の影響を軽減して、特性劣化を抑制することができる。特に、第１ゲート電極１２０Ａおよび第２ゲート電極１２Ｂをショートさせて（同電位に保持して）駆動する場合には、トランジスタ２２では半導体層１２６よりも上部の特性が支配的となることから、酸化シリコン膜１３０Ａを薄膜化することで、効果的にトランジスタ特性の劣化を抑制できる。
また、第２ゲート絶縁膜１３０を上記のような積層膜とすることにより、例えば窒化シリコン膜１３０Ｂの厚みを調整してゲート容量Ｃ２を所望の値に設定することができる。ここで、トランジスタ２２では、上述のような製造プロセス上の理由から、半導体層１２６よりも上部における特性が悪化し易いため、ゲート容量Ｃ２をゲート容量Ｃ１よりも大きくなるように設定することが望ましい。第２ゲート絶縁膜１３０を上記のような積層膜とすることにより、窒化シリコン膜１３０Ｂの厚みを小さくなる方向に調整することで、そのような大小関係を有するゲート容量Ｃ１，Ｃ２の設定が可能である。
以上のように本実施の形態では、各画素２０から放射線に基づく信号電荷を読み出すためのトランジスタ２２において、第１ゲート電極１２０Ａ、第１ゲート絶縁膜１２９、半導体層１２６、第２ゲート絶縁膜１３０および第２ゲート電極１２０Ｂがこの順に設けられ、第１ゲート絶縁膜１２９は半導体層１２６側に酸化シリコン膜１２９Ｂを、第２ゲート絶縁膜１３０は、半導体層１２６側に酸化シリコン膜１３０Ａをそれぞれ含む。ここで、製造プロセス過程では、半導体層１２６と第２ゲート絶縁膜１３０（即ち酸化シリコン膜１３０Ａ）との界面の状態が悪化し易く、これにより、トランジスタ２２の特性が劣化してしまう。酸化シリコン膜１３０Ａの厚みが、酸化シリコン膜１２９Ｂよりも小さいことにより、そのような界面状態の悪化による影響を軽減できる。よって、トランジスタの特性劣化を抑制して高信頼性を実現することが可能となる。
図８は、実施例１（図１の積層構成を有するトランジスタ２２のＸ線照射前（累積線量０Ｇｙ）と照射後（２５Ｇｙ）の各場合）の電流電圧特性を表したものである。このように、本実施の形態では、Ｘ線照射による特性劣化（閾値電圧シフトおよびＳ値の悪化等）を抑制することができる。尚、図８の例では、第１ゲート電極１２０Ａおよび第２ゲート電極１２０ＢのＷ長を２．０μｍ、Ｌ長を２．５μｍとし、半導体層１２６にはＬＤＤ層を形成した。また、ソースおよびドレイン間の電圧Ｖdsを０．１Ｖとし、第１ゲート電極１２０Ａおよび第２ゲート電極１２０Ｂはショートさせて互いに同電位（ゲート電圧ＶＧ（＝Ｖｇ＝Ｖｔｇ））とした。ゲート電圧ＶＧの値は、−６Ｖ〜＋６Ｖの範囲で変化させた。
続いて、上記実施の形態の変形例について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
＜変形例１＞
図９は、変形例１に係るトランジスタ（トランジスタ２２Ａ）の断面構成を表したものである。上記実施の形態（図３の例）では、第２ゲート絶縁膜（第２ゲート絶縁膜１３０）が、半導体層１２６の側から順に、酸化シリコン膜１３０Ａ、窒化シリコン膜１３０Ｂおよび酸化シリコン膜１３０Ｃを積層した３層積層膜としたが、第２ゲート絶縁膜の積層構造はこれに限定されるものではない。例えば、本変形例のトランジスタ２２Ａの第２ゲート絶縁膜（第２ゲート絶縁膜２３０）のように、半導体層１２６の側から順に酸化シリコン膜１３０Ａおよび窒化シリコン膜１３０Ｂを積層した２層構造であってもよい。半導体層１２６に隣接して形成された酸化シリコン膜１３０Ａが、酸化シリコン膜１２９Ｂよりも薄膜化されていれば、上記実施の形態と同等の効果を得ることができる。
図１０Ａは、上述の実施例１の電流電圧特性（図８に示したものと同じ）、図１０Ｂは、本変形例のトランジスタ２２Ａ（実施例２）の電流電圧特性をそれぞれ表したものである。尚、図１０Ｂにおける測定条件は、図８の場合と同様とした。また、図１１は、実施例１，２の各電流電圧特性において、Ｘ線２５Ｇｙ照射後の閾値電圧Ｖthのシフト量（ΔＶth）を示したものである。但し、閾値電圧Ｖthは、電流Ｉｄを１．０×１０-13（Ａ）とした場合を基準にしたものである。図１０Ｂおよび図１１に示したように、本変形例のトランジスタ２２Ａにおいても、上記実施の形態のトランジスタ２２と同様、特性劣化が生じにくくなっていることがわかる。換言すると、半導体層１２６に隣接しない酸化シリコン膜１３０Ｃは、トランジスタ特性に影響を与えにくいと言える。このことからも、第２ゲート絶縁膜２３０のうち、半導体層１２６に隣接する酸化シリコン膜１３０Ａを薄膜化することが特性劣化を有効に抑制する手段であることがわかる。
＜変形例２＞
図１２は、変形例２に係るトランジスタ（トランジスタ２２Ｂ）の断面構成を表したものである。上記変形例１では、第２ゲート絶縁膜を２層構造としたが、本変形例のように、半導体層１２６上に、酸化シリコン膜の単層膜からなる第２ゲート絶縁膜２３０Ａが設けられていてもよい。このように、第２ゲート絶縁膜２３０Ａを酸化シリコン膜の単層構造とした場合であっても、上記実施の形態と同等の効果を得ることができる。また、単層構造とすることにより、ゲート容量Ｃ２が大きくなることから、ゲート容量Ｃ２をゲート容量Ｃ１よりも大きくなるように制御し易くなる。
＜変形例３＞
図１３は、変形例３に係るトランジスタの断面構成を表したものである。上記実施の形態では、デュアルゲート型の素子構造を例示したが、本開示のトランジスタは、本変形例のようなトップゲート型の素子構造であってもよい。本変形例の素子構造は、例えば基板１１０側から順に、窒化シリコン膜１２９Ａ、酸化シリコン膜１２９Ｂ、半導体層１２６、第１ゲート絶縁膜１３４および第１ゲート電極１２０Ａを有している。第１ゲート絶縁膜１３４は、例えば上記実施の形態の第２ゲート絶縁膜１３０と同様の積層構造を有している。また、第１ゲート絶縁膜１３４および第１ゲート電極１２０Ａ上には、第１層間絶縁膜１３３が形成されており、この第１層間絶縁膜１３３と第１ゲート絶縁膜１３４とを貫通するコンタクトホールＨ１が形成されている。第１層間絶縁膜１３３上には、コンタクトホールＨ１を埋め込むようにソース・ドレイン電極１２８が設けられている。第１層間絶縁膜１３３は、第１ゲート電極１２０Ａの側から順に、例えば酸化シリコン膜１３３Ａ、窒化シリコン膜１３３Ｂおよび酸化シリコン膜１３３Ｃを有する積層膜である。第１層間絶縁膜１３３およびソース・ドレイン電極１２８を覆うように、第２層間絶縁膜１３２が形成されている。
本変形例においても、酸化シリコン膜１３０Ａが酸化シリコン膜１２９Ｂよりも小さな厚みを有しており、上記実施の形態と同等の効果を得ることができる。
尚、本変形例においても、第１ゲート絶縁膜１３４の積層構造は上記のものに限定されず、シリコン酸化物膜を含んでいれば、２層構造であってもよいし、シリコン酸化物の単層膜であってもよい。
＜変形例４＞
図１４は、変形例４に係るトランジスタの断面構成を表したものである。上記実施の形態では、デュアルゲート型の素子構造を例示したが、本開示のトランジスタは、本変形例のようなボトムゲート型の素子構造であってもよい。本変形例の素子構造は、例えば基板１１０側から順に、第１ゲート電極１２０Ａ、第１ゲート絶縁膜１２９、半導体層１２６および酸化シリコン膜１３０Ａを有している。また、酸化シリコン膜１３０Ａ上には、例えば窒化シリコン膜１３５Ａおよび酸化シリコン膜１３５Ｂが積層されており、これらの酸化シリコン膜１３０Ａ，窒化シリコン膜１３５Ａおよび酸化シリコン膜１３５Ｂが第１層間絶縁膜１３５を構成している。この第１層間絶縁膜１３５を貫通してコンタクトホールＨ１が形成されている。第１層間絶縁膜１３５上には、コンタクトホールＨ１を埋め込むようにソース・ドレイン電極１２８が設けられている。
本変形例においても、酸化シリコン膜１３０Ａが酸化シリコン膜１２９Ｂよりも小さな厚みを有しており、上記実施の形態と同等の効果を得ることができる。
＜変形例５＞
図１５は、変形例５に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明したチャージアンプ回路１７１の回路構成例と共に表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０ＡにはＨ方向に沿って延在する読み出し制御線Ｌread（Ｌread１，Ｌread２）と、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０とは異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置１と同様の効果を得ることが可能である。
＜変形例６＞
図１６は、変形例６に係る画素（画素２０Ｂ）の回路構成を、上記実施の形態で説明したチャージアンプ回路１７１の回路構成例と共に表したものである。本変形例の画素２０Ｂは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成を有し、１つの光電変換素子２１を有すると共に、Ｈ方向に沿って延在する読み出し制御線Ｌread１，Ｌread２と、Ｖ方向に沿って延在する信号線Ｌsigとに接続されている。
但し、本変形例では、画素２０Ｂが、２つのトランジスタ２２を有している。これら２つのトランジスタ２２は、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。また、各トランジスタ２２における各一方のゲートが読み出し制御線Ｌread１に接続され、各他方のゲートが読み出し制御線Ｌread２に接続されている。このように１つの画素２０Ｂに２つのトランジスタ２２を設けることにより、オフリークを低減させることができる。
このように、画素２０Ｂ内に直列接続させた２つのトランジスタ２２を設けてもよく、この場合にも、上記実施の形態と同等の効果を得ることができる。尚、３つ以上のトランジスタを直列接続させてもよい。
＜変形例７−１，７−２＞
図１７は、変形例７−１に係る画素（画素２０Ｃ）の回路構成を、以下説明するチャージアンプ回路１７１Ａの回路構成例とともに表したものである。また、図１８は、変形例７−２に係る画素（画素２０Ｄ）の回路構成を、チャージアンプ回路１７１Ａの回路構成例とともに表したものである。これらの変形例７−１，７−２に係る画素２０Ｃ，２０Ｄはそれぞれ、これまで説明した画素２０，２０Ａ，２０Ｂとは異なり、いわゆるアクティブ型の画素回路を有している。
このアクティブ型の画素２０Ｃ，２０Ｄには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｃ，２０Ｄにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌread（Ｌread１，Ｌread２）およびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
画素２０Ｃ，２０Ｄではそれぞれ、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、蓄積ノードＮを介して、光電変換素子２１のカソード（図１７の例）またはアノード（図１８の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。変形例７−１では、光電変換素子２１のアノードがグランドに接続され、変形例７−２では、光電変換素子２１のカソードがグランドに接続されている。
また、これらの変形例７−１，７−２においてチャージアンプ回路１７１Ａは、前述したチャージアンプ回路１７１におけるチャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、アンプ１７６および定電流源１７７を設けたものである。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７７の一方の端子が接続され、この定電流源１７７の他方の端子には電源ＶＳＳが接続されている。
＜変形例８−１，８−２＞
図１９Ａおよび図１９Ｂはそれぞれ、変形例８−１，８−２に係る画素部１１の概略構成を模式的に表したものである。上記実施の形態の撮像装置１が、放射線撮像装置である場合には、画素部１１は、これらの変形例８−１，８−２のいずれかの構成を有している。
図１９Ａに示した変形例８−１に係る画素部１１は、いわゆる間接変換型の放射線撮像装置に適用されるものであり、画素部１１上（受光面側）に、波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、画素部１１の光電変換素子２１の感度域の波長に変換するものであり、これにより画素部１１では、放射線Ｒradに基づく情報を読み取ることが可能となる。波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。この波長変換層１１２は、例えば有機平坦化膜、あるいはスピンオングラス材料等からなる平坦化膜と、蛍光体膜とを積層したものである。蛍光体膜は、例えばＣｓＩ（Ｔｌ添加），Ｇｄ2Ｏ2Ｓ，ＢａＦＸ（ＸはＣｌ，Ｂｒ，Ｉ等），ＮａＩまたはＣａＦ2等からなる。
図１９Ｂに示した変形例８−２に係る画素部１１は、いわゆる直接変換型の放射線撮像装置に適用されるものであり、この場合、画素部１１が、入射した放射線Ｒradを吸収して電気信号に変換する機能を有する。本変形例の画素部１１は、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。尚、この直接変換型の場合の画素２０の回路構成は、図２に示した各要素のうち光電変換素子２１を容量に置き換えたものと等価である。
上記のような間接変換型または直接変換型の放射線撮像装置は、放射線Ｒradに基づいて電気信号を得る、様々な種類の撮像装置として利用される。例えば、医療用のＸ線撮像装置（Digital Radiography等）、空港等で用いられる携帯物検査用のＸ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査を行う装置）などに適用可能である。
＜適用例＞
続いて、上記実施の形態および変形例に係る撮像装置は、以下に説明するような撮像表示システムへ適用することも可能である。
図２０は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上記実施の形態等に係る画素部１１等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）となっている。
画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。
この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。
このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。
尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。
以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、第１，第２のゲート絶縁膜として、１〜３つの絶縁膜を積層したものを例示したが、第１，第２のゲート絶縁膜が４つ以上の絶縁膜を積層したものであってもよい。どのような積層構造であっても、第２のゲート絶縁膜のうち半導体層側にシリコン酸化物膜が設けられ、かつこのシリコン酸化物膜が、第１ゲート絶縁膜におけるシリコン酸化膜よりも薄膜化されていれば、本開示の効果を得ることができる。
また、上記実施の形態等の画素部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。
更に、上記実施の形態等で説明した画素部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。
尚、本開示は以下のような構成を取ることも可能である。
（１）
放射線に基づく信号電荷を発生する複数の画素と、
前記複数の画素から前記信号電荷を読み出すための電界効果型のトランジスタとを備え、
前記トランジスタは、
基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、
前記第１または第２のシリコン酸化膜を間にして前記半導体層に対向配置された第１のゲート電極とを有し、
前記第２のシリコン酸化物膜の厚みは、前記第１のシリコン酸化物膜の厚みよりも小さい
撮像装置。
（２）
前記トランジスタは、前記基板上に、前記第１のゲート電極と、前記第１のシリコン酸化物膜を含む第１のゲート絶縁膜と、前記半導体層と、前記第２のシリコン酸化物膜を含む第２のゲート絶縁膜と、第２のゲート電極とをこの順に有する
上記（１）に記載の撮像装置。
（３）
前記第１および第２のゲート絶縁膜のうち少なくとも一方が、シリコン窒化膜を含む積層膜である
上記（２）に記載の撮像装置。
（４）
前記第２のゲート絶縁膜は、前記第２のシリコン酸化物膜および前記シリコン窒化膜を含む積層膜である
上記（３）に記載の撮像装置。
（５）
前記第２のゲート絶縁膜は、前記半導体層側から順に、前記第２のシリコン酸化物膜、前記シリコン窒化膜および第３のシリコン酸化物膜を含む
上記（４）に記載の撮像装置。
（６）
前記第２のゲート絶縁膜は、前記半導体層側から順に、前記第２のシリコン酸化物膜および前記シリコン窒化膜を積層したものである
上記（４）に記載の撮像装置。
（７）
前記第２のゲート絶縁膜は、前記第２のシリコン酸化物膜よりなる
上記（２）または（３）に記載の撮像装置。
（８）
前記第２のゲート電極および前記半導体層間の静電容量は、前記第１のゲート電極および前記半導体層間の静電容量と同等かそれ以上に設定されている
上記（２）〜（７）のいずれかに記載の撮像装置。
（９）
前記第２のゲート絶縁膜上に、シリコン酸化物膜を含む層間絶縁膜を更に備えた
上記（２）〜（８）のいずれかに記載の撮像装置。
（１０）
前記トランジスタは、前記基板側から順に、前記第１のシリコン酸化物膜、前記半導体層、前記第２のシリコン酸化物膜および前記第１ゲート電極を有する
上記（１）に記載の撮像装置。
（１１）
前記トランジスタは、前記基板側から順に、前記第１ゲート電極、前記第１のシリコン酸化物膜、前記半導体層および前記第２のシリコン酸化物膜を有する
上記（１）に記載の撮像装置。
（１２）
前記半導体層は、多結晶シリコン、微結晶シリコン、非結晶シリコンまたは酸化物半導体を含む
上記（１）〜（１１）のいずれかに記載の撮像装置。
（１３）
前記半導体層は、低温多結晶シリコンを含む
上記（１）〜（１２）のいずれかに記載の撮像装置。
（１４）
前記複数の画素がそれぞれ光電変換素子を有し、
前記複数の画素の光入射側に、前記放射線を前記光電変換素子の感度域の波長に変換する波長変換層を備えた
上記（１）〜（１３）のいずれかに記載の撮像装置。
（１５）
前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
上記（１４）に記載の撮像装置。
（１６）
前記複数の画素はそれぞれ、前記放射線を吸収して前記信号電荷を発生させるものである
上記（１）〜（１３）のいずれかに記載の撮像装置。
（１７）
前記放射線はＸ線である
上記（１）〜（１６）のいずれかに記載の撮像装置。
（１８）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
放射線に基づく信号電荷を発生する複数の画素と、
前記複数の画素から前記信号電荷を読み出すための電界効果型のトランジスタとを備え、
前記トランジスタは、
基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、
前記第１または第２のシリコン酸化膜を間にして前記半導体層に対向配置された第１のゲート電極とを有し、
前記第２のシリコン酸化物膜の厚みは、前記第１のシリコン酸化物膜の厚みよりも小さい
撮像表示システム。
１…撮像装置、１１…画素部、１３…行走査部、２３０…単位回路、２３１，２３２…シフトレジスタ回路（Ｓ／Ｒ）、２３５Ａ，２３５Ｂ…バッファ回路、２３３Ａ〜２３３Ｄ…ＡＮＤ回路、２３４Ａ，２３４Ｂ…ＯＲ回路、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７…列選択部、１７１，１７１Ａ…チャージアンプ回路、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、１７７…定電流源、２０，２０Ａ〜２０Ｃ…画素（撮像画素）、２１…光電変換素子、２２，２３，２４…トランジスタ、１１０…基板、１２０Ａ…第１ゲート電極、１２０Ｂ…第２ゲート電極、１２９…第１ゲート絶縁膜、１２９Ａ，１３０Ｂ…窒化シリコン膜、１２９Ｂ，１３０Ａ，１３０Ｃ…酸化シリコン膜、１２６…半導体層、１３０，２３０，２３０Ａ…第２ゲート絶縁膜、１３１…第１層間絶縁膜、１３２…第２層間絶縁膜、１１２…波長変換層、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread，Ｌread１，Ｌread２…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｎ…蓄積ノード、ＳＷ１…スイッチ、Ｃ１，Ｃ２…ゲート容量、Ｒrad…放射線。

Claims (18)

  1. 放射線に基づく信号電荷を発生する複数の画素と、
    前記複数の画素から前記信号電荷を読み出すための電界効果型のトランジスタとを備え、
    前記トランジスタは、
    基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、
    前記第１または第２のシリコン酸化膜を間にして前記半導体層に対向配置された第１のゲート電極とを有し、
    前記第２のシリコン酸化物膜の厚みは、前記第１のシリコン酸化物膜の厚みよりも小さい
    撮像装置。
  2. 前記トランジスタは、前記基板上に、前記第１のゲート電極と、前記第１のシリコン酸化物膜を含む第１のゲート絶縁膜と、前記半導体層と、前記第２のシリコン酸化物膜を含む第２のゲート絶縁膜と、第２のゲート電極とをこの順に有する
    請求項１に記載の撮像装置。
  3. 前記第１および第２のゲート絶縁膜のうち少なくとも一方が、シリコン窒化膜を含む積層膜である
    請求項１に記載の撮像装置。
  4. 前記第２のゲート絶縁膜は、前記第２のシリコン酸化物膜および前記シリコン窒化膜を含む積層膜である
    請求項３に記載の撮像装置。
  5. 前記第２のゲート絶縁膜は、前記半導体層側から順に、前記第２のシリコン酸化物膜、前記シリコン窒化膜および第３のシリコン酸化物膜を含む
    請求項４に記載の撮像装置。
  6. 前記第２のゲート絶縁膜は、前記半導体層側から順に、前記第２のシリコン酸化物膜および前記シリコン窒化膜を積層したものである
    請求項４に記載の撮像装置。
  7. 前記第２のゲート絶縁膜は、前記第２のシリコン酸化物膜よりなる
    請求項２に記載の撮像装置。
  8. 前記第２のゲート電極および前記半導体層間の静電容量は、前記第１のゲート電極および前記半導体層間の静電容量と同等かそれ以上に設定されている
    請求項２に記載の撮像装置。
  9. 前記第２のゲート絶縁膜上に、シリコン酸化物膜を含む層間絶縁膜を更に備えた
    請求項２に記載の撮像装置。
  10. 前記トランジスタは、前記基板側から順に、前記第１のシリコン酸化物膜、前記半導体層、前記第２のシリコン酸化物膜および前記第１ゲート電極を有する
    請求項１に記載の撮像装置。
  11. 前記トランジスタは、前記基板側から順に、前記第１ゲート電極、前記第１のシリコン酸化物膜、前記半導体層および前記第２のシリコン酸化物膜を有する
    請求項１に記載の撮像装置。
  12. 前記半導体層は、多結晶シリコン、微結晶シリコン、非結晶シリコンまたは酸化物半導体を含む
    請求項１に記載の撮像装置。
  13. 前記半導体層は、低温多結晶シリコンを含む
    請求項１２に記載の撮像装置。
  14. 前記複数の画素がそれぞれ光電変換素子を有し、
    前記複数の画素の光入射側に、前記放射線を前記光電変換素子の感度域の波長に変換する波長変換層を備えた
    請求項１に記載の撮像装置。
  15. 前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
    請求項１４に記載の撮像装置。
  16. 前記複数の画素はそれぞれ、前記放射線を吸収して前記信号電荷を発生させるものである
    請求項１に記載の撮像装置。
  17. 前記放射線はＸ線である
    請求項１に記載の撮像装置。
  18. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    放射線に基づく信号電荷を発生する複数の画素と、
    前記複数の画素から前記信号電荷を読み出すための電界効果型のトランジスタとを備え、
    前記トランジスタは、
    基板側から順に積層された、第１のシリコン酸化物膜、活性層を含む半導体層および第２のシリコン酸化物膜と、
    前記第１または第２のシリコン酸化膜を間にして前記半導体層に対向配置された第１のゲート電極とを有し、
    前記第２のシリコン酸化物膜の厚みは、前記第１のシリコン酸化物膜の厚みよりも小さい
    撮像表示システム。
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