JP2021111692A - 撮像装置および撮像装置の製造方法 - Google Patents

Abstract

【課題】高画質の画像を得るのに適した技術を提供する。【解決手段】撮像装置１００は、半導体基板６０と、コンタクトプラグＣｐ１と、第１絶縁膜７１と、を備える。半導体基板６０は、電荷蓄積部ＦＤを有する。電荷蓄積部ＦＤは、第１導電型の不純物を含む。コンタクトプラグＣｐ１は、電荷蓄積部ＦＤに接続されている。コンタクトプラグＣｐ１は、第１導電型の不純物を含む。コンタクトプラグＣｐ１は、非シリサイドである。第１絶縁膜７１は、上方壁ＵＷを有する。上方壁ＵＷは、コンタクトプラググＣｐ１の上方に位置する。【選択図】図２２

Description

本開示は、撮像装置および撮像装置の製造方法に関する。

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置として、積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板に光電変換層が積層されている。光電変換層において光電変換によって発生した電荷は、電荷蓄積部に蓄積される。撮像装置は、半導体基板内でＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）回路またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を用いて、その蓄積された電荷を読み出す。例えば特許文献１は、そのような撮像装置を開示している。

特開２０１９−２４０７５号公報

高画質の画像を得るのに適した技術が要求されている。

本開示は、
第１導電型の不純物を含む電荷蓄積部を有する半導体基板と、
前記電荷蓄積部に接続され、前記第１導電型の不純物を含み、非シリサイドであるコンタクトプラグと、
前記コンタクトプラグの上方に位置する上方壁を有する第１絶縁膜と、を備えた、
撮像装置を提供する。

本開示に係る技術は、高画質の画像を得るのに寄与し得る。

図１は、実施の形態に係る撮像装置の例示的な構成を示すブロック図である。 図２は、実施の形態に係る撮像装置の例示的な回路構成を示す模式図である。 図３は、実施の形態に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。 図４は、実施の形態に係る撮像装置の画素における各素子のレイアウトの一例を示す模式的な平面図である。 図５は、実施の形態に係る撮像装置の周辺領域の構造を説明するための説明図である。 図６は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図７は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図８は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図９は、コンタクトプラグ周辺の構造を示す拡大断面図である。 図１０は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図１１は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図１２は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図１３は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図１４は、実施の形態に係る撮像装置の製造工程を説明するための説明図である。 図１５は、実験で作製したサンプルを模式的に示す断面図である。 図１６は、実験で作製したサンプルを模式的に示す断面図である。 図１７は、実験で作製したサンプルを模式的に示す断面図である。 図１８は、コンタクトプラグにおける深さ方向についての燐の不純物濃度分布を表すグラフである。 図１９は、ビアプラグとコンタクトプラグとの間のコンタクト抵抗を表すグラフである。 図２０は、実施の形態に係る撮像装置におけるリセットトランジスタ近傍を拡大した断面図である。 図２１は、ｎ＋型不純物領域と素子分離領域の間の距離とリーク電流との関係を示すグラフである。 図２２は、実施の形態に係る撮像装置のコンタクトプラグ周辺の構造を示す拡大断面図である。 図２３は、実施の形態に係る撮像装置のコンタクトプラグ周辺の構造を示す拡大断面図である。 図２４は、実施の形態に係る撮像装置の製造方法を示すフローチャートである。

（本開示に係る一態様の概要）
本開示の第１態様に係る撮像装置は、
第１導電型の不純物を含む電荷蓄積部を有する半導体基板と、
前記電荷蓄積部に接続され、前記第１導電型の不純物を含み、非シリサイドであるコンタクトプラグと、
前記コンタクトプラグの上方に位置する上方壁を有する第１絶縁膜と、を備える。

第１態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第２態様において、例えば、第１態様に係る撮像装置では、
前記上方壁は、前記コンタクトプラグの非シリサイド表面に接していてもよい。

第２態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第３態様において、例えば、第１または第２態様に係る撮像装置では、
前記第１絶縁膜は、前記コンタクトプラグの側方に位置する側方壁を有していてもよく、
前記側方壁は、前記コンタクトプラグに接していてもよい。

第３態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第４態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置では、
前記第１絶縁膜の厚さは、５０ｎｍ以下であってもよい。

第４態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第５態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置では、
前記第１絶縁膜は、シリコン酸化物を含んでいてもよい。

第５態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第６態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置では、
前記第１絶縁膜を貫通する接続孔が設けられていてもよく、
前記撮像装置は、前記接続孔を介して前記コンタクトプラグに接続された金属プラグを備えていてもよい。

第６態様によれば、コンタクトプラグと金属プラグを適切に接続できる。

本開示の第７態様において、例えば、第６態様に係る撮像装置では、
前記接続孔の直径は、１００ｎｍ以下であってもよい。

第７態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第８態様において、例えば、第１から第７態様のいずれか１つに係る撮像装置では、
前記撮像装置は、前記上方壁の上方に位置する部分を有する第２絶縁膜を備えていてもよく、
前記第２絶縁膜の材料は、前記第１絶縁膜の材料とは異なっていてもよい。

第８態様によれば、第１絶縁膜と第２絶縁膜に互いに異なる特性を付与し易い。

本開示の第９態様において、例えば、第８態様に係る撮像装置では、
前記第１絶縁膜は、前記第２絶縁膜よりも薄くてもよい。

第９態様は、絶縁膜の構成例である。

本開示の第１０態様において、例えば、第８または第９態様に係る撮像装置では、
前記第２絶縁膜の厚さは、５０ｎｍ以下であってもよい。

第１０態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第１１態様において、例えば、第８から第１０態様のいずれか１つに係る撮像装置では、
前記第２絶縁膜は、シリコン窒化物を含んでいてもよい。

シリコン窒化物は、第２絶縁膜に含まれ得る材料の一例である。

本開示の第１２態様において、例えば、第１から第１１態様のいずれか１つに係る撮像装置では、
前記コンタクトプラグが通るコンタクトホールが設けられていてもよく、
前記撮像装置は、前記コンタクトホールの周りかつ前記半導体基板と前記コンタクトプラグとの間に位置する部分を有する第３絶縁膜を備えていてもよい。

第１２態様は、絶縁膜の構成例である。

本開示の第１３態様において、例えば、第１２態様に係る撮像装置では、
前記第３絶縁膜の材料は、前記第１絶縁膜の材料と同一であってもよい。

第１３態様によれば、第１絶縁膜および第３絶縁膜を成形する工程を簡略化し易い。

本開示の第１４態様において、例えば、第１２または第１３態様に係る撮像装置では、
前記第１絶縁膜は、前記第３絶縁膜よりも薄くてもよい。

第１４態様は、絶縁膜の構成例である。

本開示の第１５態様において、例えば、第１２から第１４態様のいずれか１つに係る撮像装置では、
前記第１絶縁膜を貫通する接続孔が設けられていてもよく、
前記撮像装置は、前記接続孔を介して前記コンタクトプラグに接続された金属プラグを備えていてもよく、
平面視において、前記接続孔と前記コンタクトホールとは互いに離間していていてもよい。

第１５態様の構成は、コンタクトプラグがローカル配線として利用されることにより、平面視におけるコンタクトホールの位置に対する金属プラグの位置の自由度が高められている構成の例である。

本開示の第１６態様において、例えば、第１から第１５態様のいずれか１つに係る撮像装置では、
前記半導体基板は、前記第１導電型とは異なる第２導電型の不純物領域を有していてもよく、
平面視において、前記コンタクトプラグおよび前記電荷蓄積部の接触部と、前記不純物領域との間の距離は、５０ｎｍ以上であってもよい。

第１６態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第１７態様において、例えば、第１から第１６態様のいずれか１つに係る撮像装置では、
前記コンタクトプラグは、燐を含んでいてもよい。

第１７態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第１８態様において、例えば、第１から第１７態様のいずれか１つに係る撮像装置では、
前記半導体基板の深さ方向において、前記コンタクトプラグの不純物の濃度の最大値と最小値の差が中間値の３０％以下であってもよい。

第１８態様に係る技術は、高画質の画像を得るのに寄与し得る。

本開示の第１９態様に係る撮像装置の製造方法は、
半導体基板に含まれた電荷蓄積部であって第１導電型の不純物を含む電荷蓄積部に接続されるように、前記第１導電型の不純物を含み非シリサイドであるコンタクトプラグを形成することと、
前記コンタクトプラグの上方に位置する上方壁を有する第１絶縁膜を形成することと、を含む。

第１９態様に係る技術は、第１態様の撮像装置を製造するのに適している。

本開示の第２０態様において、例えば、第１９態様に係る製造方法は、
前記上方壁の上方に位置する部分を有する第２絶縁膜を形成することを含んでいてもよい。

第２０態様によれば、第２絶縁膜を形成できる。

本開示の第２１態様において、例えば、第１９態様または第２０態様に係る製造方法は、
前記第１絶縁膜を貫通する接続孔を形成することと、
前記接続孔を介して前記コンタクトプラグに接続された金属プラグを形成することと、を含んでいてもよい。

第２１態様によれば、コンタクトプラグに接続された金属プラグを形成できる。

本開示の第２２態様において、例えば、第１９から第２１態様のいずれか１つに係る製造方法は、
前記第１絶縁膜を形成した後に、前記コンタクトプラグを加熱することと、
前記コンタクトプラグを加熱した後に、前記第１絶縁膜を貫通する接続孔を形成することと、を含んでいてもよい。

第２２態様によれば、コンタクトプラグにおける不純物の濃度の均一性が高まり易い。

本開示の第２３態様に係る撮像装置は、
第１導電型の不純物を含む電荷蓄積部を有する半導体基板と、
前記電荷蓄積部に接続され、前記第１導電型の不純物を含むコンタクトプラグと、を備え、
前記コンタクトプラグは、前記半導体基板の深さ方向に延びる直線状領域を有し、
前記直線状領域は、前記コンタクトプラグの輪郭の一部を構成し前記半導体基板から相対的に近い近位端と、前記コンタクトプラグの輪郭の一部を構成し前記半導体基板から相対的に遠い遠位端と、を含み、
前記直線状領域を前記遠位端から前記近位端に向かって順に第１区域、第２区域、第３区域、第４区域および第５区域に５等分したときに、前記第１区域は第１部分を有し、
前記第１部分における前記第１不純物の濃度は、前記直線状領域における前記第１不純物の最大濃度の７０％以上である。

第２３態様に係る技術は、高画質の画像を得るのに寄与し得る。

以下、図面を参照しながら、本開示による実施の形態を説明する。

本開示は、以下の実施の形態に限定されない。また、本開示の効果を奏する範囲を逸脱しない範囲で、適宜の変更が可能である。さらに、一の実施の形態と他の実施の形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。

以下の実施の形態では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更できる。

以下の実施の形態では、コンタクトプラグＣｐ１からＣｐ７に含まれた不純物を、第１不純物と称することがある。

（実施の形態１）
図１から図４を参照しながら、実施の形態１に係る撮像装置の構造および機能を説明する。

図１は、本開示の実施の形態１に係る撮像装置１００の例示的な構成を示すブロック図である。図１に示す撮像装置１００は、半導体基板６０に形成された複数の画素１０および周辺回路４０を有する。画素１０は、入射光を信号電荷に変換する光電変換部１２を有する。

図１に示す例では、画素１０が、ｍ行ｎ列の複数の行および列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。

画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１０の中心が、例えば、三角格子または六角格子の格子点上に位置するように複数の画素１０を配置してもよい。例えば、画素１０を１次元に配列してもよく、この場合、撮像装置１００をラインセンサとして利用し得る。

図１に例示する構成において、周辺回路４０は、垂直走査回路４２、および水平信号読み出し回路４４を含む。図１に例示するように、周辺回路４０は、付加的に、制御回路４６を含み得る。また、周辺回路４０が、例えば、画素１０等に対して所定の電圧を供給する電圧供給回路をさらに含むこともあり得る。周辺回路４０は、例えば、信号処理回路または出力回路をさらに含んでいてもかまわない。

周辺回路４０は、例えば、撮像領域Ｒ１の周辺に位置する周辺領域Ｒ２に設けられている。図１に示される例では、周辺領域Ｒ２は、撮像領域Ｒ１の周囲を囲む環状の領域であるが、これに限らない。周辺領域Ｒ２は、撮像領域Ｒ１の二辺に沿ったＬ字状の領域、または、撮像領域Ｒ１の一辺に沿った長尺状の領域であってもよい。

垂直走査回路４２は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。複数の画素１０の各行に対応して設けられる信号線は、アドレス信号線３４に限定されず、垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続され得る。水平信号読み出し回路４４は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。

制御回路４６は、例えば、撮像装置１００の例えば外部から与えられる指令データおよびクロックを受け取って撮像装置１００の全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有し、垂直走査回路４２、水平信号読み出し回路４４に駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。

図２は、本開示の第１の実施の形態に係る撮像装置１００の例示的な回路構成を模式的に示す。図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０Ａが代表して示されている。これら画素１０Ａの各々は、図１に示す画素１０の一例である。

画素１０Ａは、光電変換部１２としての光電変換構造１２Ａを有し、光電変換構造１２Ａに電気的に接続された信号検出回路１４Ａを含む。後に図面を参照して詳しく説明するように、光電変換構造１２Ａは、半導体基板６０の上方に配置された光電変換層を含む。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。ただし、光電変換部は、半導体基板内に設けられたフォトダイオードであってもよい。

なお、本明細書において、「上方」、「下方」、「上面」および「下面」等の用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置１００の使用時における姿勢を限定する意図ではない。

図２に例示する構成において、各画素１０Ａの光電変換構造１２Ａは、蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時に蓄積制御線３１に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。

図２に例示する構成において、信号検出回路１４Ａは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。後に図面を参照して詳しく説明するように、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、光電変換構造１２Ａを支持する半導体基板６０に形成された電界効果トランジスタである。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いる例を説明する。

図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換構造１２Ａに電気的に接続されている。所定の電圧を動作時に蓄積制御線３１に印加することにより、例えば正孔を電荷蓄積部ＦＤに信号電荷として蓄積することができる。

ここで、電荷蓄積部ＦＤは、半導体基板６０に形成された不純物領域に対応する。図示する例において、電荷蓄積部ＦＤは、光電変換構造１２Ａによって生成された電荷を一時的に保持する機能を有する。なお、撮像装置１００は、電荷蓄積部ＦＤ以外に、光電変換構造１２Ａによって生成された電荷を一時的に保持する部分を有していてもよい。そのような部分として、例えば、画素電極１２ａ、導電構造８９、信号検出トランジスタ２２のゲート電極２２ｅ等が挙げられる。

信号検出トランジスタ２２のドレインおよびソースの一方は、電源配線３２に接続されている。撮像装置１００の動作時に各画素１０Ａに電源電圧ＶＤＤを供給する。電源電圧ＶＤＤは、例えば、３．３Ｖである。信号検出トランジスタ２２のドレインおよびソースの他方は、アドレストランジスタ２４を介して垂直信号線３５に接続される。信号検出トランジスタ２２は、ドレインおよびソースの他方に電源電圧ＶＤＤの供給を受けることにより、電荷蓄積部ＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。

信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。したがって、垂直走査回路４２は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加することにより、選択した画素１０Ａの信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。

垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続されている。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロワ回路を形成する。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれ、例えば、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換を行う。水平信号読み出し回路４４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。負荷回路４５およびカラム信号処理回路４７は、周辺回路４０の一部であり得る。

リセットトランジスタ２６のゲートには、垂直走査回路４２との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０Ａの行ごとに設けられる。垂直走査回路４２は、アドレス信号線３４に行選択信号を印加することによってリセットの対象となる画素１０Ａを行単位で選択することができる。また、垂直走査回路４２は、リセット信号線３６を介してリセットトランジスタ２６のゲートにリセット信号を印加することにより、選択された行のリセットトランジスタ２６をオンおよびオフを切り替えることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積部ＦＤの電位がリセットされる。

この例では、リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積部ＦＤであり、ドレインおよびソースの他方は、複数の画素１０Ａの列ごとに設けられたフィードバック線５３のうちの対応する１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積部ＦＤに供給される。

図２に例示する構成において、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６Ａを有する。図２に示すように、反転増幅器５０は、複数の画素１０Ａの列ごとに設けられており、上述のフィードバック線５３は、複数の反転増幅器５０のうちの対応する１つの出力端子に接続されている。反転増幅器５０は、周辺回路４０の一部であり得る。

図２に示すように、反転増幅器５０の反転入力端子は、対応する列の垂直信号線３５に接続され、反転増幅器５０の非反転入力端子には、撮像装置１００の動作時、参照電圧Ｖｒｅｆが供給される。アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧である参照電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積部ＦＤの電圧が、垂直信号線３５の電圧が参照電圧Ｖｒｅｆとなるような電圧にリセットされる。参照電圧Ｖｒｅｆとしては、電源電圧および接地の範囲内の任意の大きさの電圧を用い得る。参照電圧Ｖｒｅｆは、例えば１Ｖまたは１Ｖ近傍の正電圧である。帰還経路の形成により、リセットトランジスタ２６をオフすることに伴って発生するリセットノイズを低減可能である。

続いて、画素１０Ａのデバイス構造の詳細について、図３および図４を用いて説明する。

図３は、本開示の実施の形態１に係る撮像装置１００の画素１０Ａのデバイス構造の一例を模式的に示す断面図である。図４は、本実施の形態に係る撮像装置１００の画素１０Ａにおける各素子のレイアウトの一例を示す模式的な平面図である。図４は、半導体基板６０の法線方向に沿って図３に示す画素１０Ａを見たときの、半導体基板６０に形成された各素子の配置を模式的に示している。図４中のＡ−Ａ’線に沿って画素１０Ａを切断して展開すれば、図３に示す断面が得られる。

図４では、模式図を簡略化するために、第１絶縁層７１、第２絶縁層７２、第３絶縁層７３等を省略している。

図３を参照する。画素１０Ａは、半導体基板６０と、半導体基板６０の上方に配置された光電変換構造１２Ａと、導電構造８９とを含む。図示するように、光電変換構造１２Ａは、半導体基板６０を覆う層間絶縁層９０に支持されている。導電構造８９は、層間絶縁層９０の内部に配置されている。

図示する例において、層間絶縁層９０は、第７絶縁層９１を含む複数層の絶縁層を含む。第７絶縁層９１は、プリメタル絶縁膜（Ｐｒｅ−Ｍｅｔａｌ−Ｄｉｅｌｅｃｔｒｉｃ）と呼ばれることもある。導電構造８９は、ビアプラグ８８を含む。また、導電構造８９は、層間絶縁層９０の内部に配置された複数層の配線層のそれぞれの一部を含む。本実施の形態では、ビアプラグ８８は、金属プラグである。以下では、金属プラグであるビアプラグ８８を、金属プラグ８８と表記することがある。ビアプラグ８８は、接続孔８８ｈに収容されている。

層間絶縁層９０中に配置された複数層の配線層は、例えば、アドレス信号線３４、リセット信号線３６、垂直信号線３５、電源配線３２およびフィードバック線５３の少なくともひとつをその一部に有する配線層を含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。

以下、金属配線８７という用語を用いることがある。金属配線８７は、導電構造８９に含まれた配線である。金属配線８７は、例えば、アドレス信号線３４、リセット信号線３６、垂直信号線３５、電源配線３２、フィードバック線５３等の一部に該当し得る。

光電変換構造１２Ａは、層間絶縁層９０上に形成された画素電極１２ａ、光の入射する側に配置された対向電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換構造１２Ａの光電変換層１２ｂは、有機材料または無機材料から形成される。無機材料は、例えばアモルファスシリコンである。光電変換層１２ｂは、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって連続的に形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。光電変換層１２ｂは、画素１０Ａごとに分離して設けられていてもよい。

対向電極１２ｃは、透明導電性材料から形成された透光性の電極である。透明導電性材料は、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）である。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０Ａにわたって形成される。つまり、対向電極１２ｃは、複数の画素１０Ａによって共用されている。言い換えると、画素１０Ａごとに設けられた光電変換部１２は、対向電極１２ｃの、画素１０Ａごとに異なる部位を備える。対向電極１２ｃは、画素１０Ａごとに分離して設けられていてもよい。

図３において図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも例えば高くする。これにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０Ａにわたって連続した単一の層の形で対向電極１２ｃを形成してもよい。これにより、複数の画素１０Ａの対向電極１２ｃに一括して所定の電位を印加することが可能になる。

画素電極１２ａは、例えば、金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンから形成される。ここでの金属は、例えば、アルミニウムまたは銅である。画素電極１２ａは、隣接する他の画素１０の画素電極１２ａから空間的に分離されることにより、他の画素１０の画素電極１２ａから電気的に分離される。

導電構造８９は、複数の配線およびプラグを含み、その一端は画素電極１２ａに接続されている。導電構造８９の他端は、電荷蓄積部ＦＤに接続されている。図示の例では、電荷蓄積部ＦＤは、ｎ型不純物領域６７ｎである。複数の配線およびプラグは、例えば、銅もしくはタングステン等の金属、または、金属窒化物もしくは金属酸化物等の金属化合物から形成されてもよい。複数の配線およびプラグは、導電性が付与されたポリシリコンから形成されていてもよい。半導体基板６０に形成された回路素子に導電構造８９の他端が接続されることにより、光電変換部１２の画素電極１２ａと半導体基板６０上の回路とが互いに電気的に接続される。

ここで、半導体基板６０に注目する。図３に模式的に示すように、半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン基板を例示する。

図３に例示する構成において、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐと、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎと、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐと、ｐ型半導体層６３ｐ上に位置するｐ型半導体層６５ｐとを有する。典型的には、ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。

ｎ型半導体層６２ｎは、ｐ型半導体層６１ｐとｐ型半導体層６３ｐとの間に位置する。図３においては図示が省略されているが、ｎ型半導体層６２ｎには、ウェルコンタクトが接続される。ウェルコンタクトは、撮像領域Ｒ１の外側に設けられ、撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、ウェルコンタクトを介して制御される。ｎ型半導体層６２ｎを設けることにより、信号電荷を蓄積する電荷蓄積部ＦＤへの支持基板６１または周辺回路４０からの少数キャリアの流入が抑制される。

さらに、この例では、半導体基板６０は、ｐ型半導体層６１ｐとｎ型半導体層６２ｎとを貫通するようにしてｐ型半導体層６３ｐと支持基板６１との間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを互いに電気的に接続する機能を有する。

支持基板６１は、図３においては不図示の、撮像領域Ｒ１の外側に設けられた基板コンタクトとの接続を有する。撮像装置１００の動作時、基板コンタクトを介して、支持基板６１およびｐ型半導体層６３ｐの電位が制御される。また、ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。

図３に例示する構成において、電荷蓄積部ＦＤの一例であるｎ型不純物領域６７ｎが、ｐ型半導体層６５ｐ中に形成されている。図３に模式的に示すように、ｎ型不純物領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。

図３の例では、ｎ型不純物領域６７ｎは、第１領域６７ａと、第２領域６７ｂと、第３領域６７ｃと、を含んでいる。第２領域６７ｂは、第１領域６７ａ内に位置し、第１領域６７ａよりも相対的に不純物濃度の高い領域である。第３領域６７ｃは、第２領域６７ｂ内に位置している。以下では、第３領域６７ｃを、ｎ＋型不純物領域６７ｃと称することがある。

また、図３に例示する構成において、ｎ型不純物領域６８ａｎ、ｎ型不純物領域６８ｂｎ、ｎ型不純物領域６８ｃｎおよびｎ型不純物領域６８ｄｎが、ｐ型半導体層６５ｐ中に形成されている。図示は省略するが、ｎ型不純物領域６８ａｎ、ｎ型不純物領域６８ｂｎおよびｎ型不純物領域６８ｄｎにも、ｎ型不純物領域６７ｎと同様、ｎ＋型不純物領域が含まれていてもよい。これらのｎ＋型不純物領域も、拡散により形成され得る。ｎ型不純物領域６８ａｎのｎ＋型不純物領域は、ｎ＋型不純物領域６７ｃと同様、ｎ型不純物領域６８ａｎにおいて濃度が相対的に高い領域である。この点は、ｎ型不純物領域６８ｂｎおよびｎ型不純物領域６８ｄｎについても同様である。また、不純物領域６９が、ｐ型半導体層６５ｐ中に形成されている。図３の例では、不純物領域６９は、素子分離領域である。このため、以下、素子分離領域６９という表記を用いることがある。図３に例示する構成において、具体的には、１つの素子分離領域６９が、ｎ型不純物領域６８ａｎと、画素１０Ａの端部と、の間に形成されている。別の１つの素子分離領域６９が、電荷蓄積部ＦＤと、ｎ型不純物領域６８ｂｎと、の間に形成されている。さらに別の１つの素子分離領域６９が、ｎ型不純物領域６８ｄｎと、画素１０Ａの別の端部と、の間に形成されている。この本実施の形態では、素子分離領域６９は、注入分離領域である。ただし、素子分離領域６９として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いてもよい。

半導体基板６０の光電変換構造１２Ａ側の表面上には、絶縁層が配置される。この例では、半導体基板６０の光電変換構造１２Ａ側の表面は、第１絶縁層７１、第２絶縁層７２、第３絶縁層７３、第４絶縁層７４、および第５絶縁層７５によって覆われている。第５絶縁層７５は、いわゆるゲート絶縁層であり、典型例ではゲート酸化膜である。

本実施の形態では、第１絶縁層７１、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５は、それぞれ、シリコン酸化物を含む。具体的には、第１絶縁層７１、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５は、それぞれ、二酸化シリコンを含む。第２絶縁層７２は、シリコン窒化物を含む。

以下では、二酸化シリコン層、シリコン窒化層等という表現を用いることがある。二酸化シリコン層は、二酸化シリコンを含む層を意味する。シリコン窒化層は、シリコン窒化物を含む層を意味する。二酸化シリコン層における二酸化シリコンの含有量は、５０質量％以上であってもよく、８０質量％以上であってもよい。シリコン窒化層におけるシリコン窒化物の含有量は、５０質量％以上であってもよく、８０質量％以上であってもよい。これらの点は、他の類似の表現についても同様である。

本実施の形態では、第１絶縁層７１、第２絶縁層７２、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５は、膜形状を有する。つまり、第１絶縁層７１は、第１絶縁膜である。第２絶縁層７２は、第２絶縁膜である。第３絶縁層７３は、第３絶縁膜である。第４絶縁層７４は、第４絶縁膜である。第５絶縁層７５は、第５絶縁膜である。

本実施の形態では、第１絶縁層７１、第２絶縁層７２、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５は、それぞれ、１つの層のみからなる単層構造を有する。ただし、第１絶縁層７１、第２絶縁層７２、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５は、それぞれ、複数の絶縁層を含む積層構造を有していてもよい。

第５絶縁層７５上には、第４絶縁層７４が形成されている。また、第５絶縁層７５上には、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅが形成されている。

本実施の形態では、電極２２ｅ、２４ｅ、２６ｅは、ポリシリコン材料でできている。ゲート電極２２ｅ、２４ｅ、２６ｅでは、イオン注入によりｎ型不純物が高濃度で存在している。このｎ型不純物によりゲート電極２２ｅ、２４ｅ、２６ｅには、低抵抗化され導電性が付与されている。

ゲート電極２２ｅ、２４ｅ、２６ｅの側壁部には、第６絶縁層７６が、第４絶縁層７４の一部を介して形成されている。第６絶縁層７６は、サイドウォールスペーサ（「サイドウォール」とも呼ばれる）である。

本実施の形態では、第６絶縁層７６は、複数の絶縁層を含む積層構造を有している。一例では、第６絶縁層７６は、二酸化シリコン層とシリコン窒化層とを含んでいる。この例によれば、サイドウォールを形成するためのドライエッチング時に、第６絶縁層７６のシリコン窒化層と第４絶縁層７４の二酸化シリコンとのエッチング選択比により、第４絶縁層７４がエッチングストッパーとして機能し、ｎ型不純物領域６７ｎへのエッチングを抑制することができる。これにより、撮像領域Ｒ１の半導体基板６０表面が、ドライエッチング時に露出するのが避けられる。そのため、ドライエッチング時にプラズマ照射によりイオン化した粒子が、ｎ型不純物領域６７ｎに直接衝突することがなく、いわゆるドライエッチング時のダメージによる結晶欠陥が抑制される。結果として、リーク電流が低減される。

第４絶縁層７４は、オフセットサイドウォールスペーサである。オフセットサイドウォールスペーサは、オフセットサイドウォールとも呼ばれる。第４絶縁層７４は、後述の説明用の図５から図８に示すように、周辺回路４０においても形成されている。

後述するように、本実施の形態の周辺回路４０では、シリサイドトランジスタ５５が形成されている。第４絶縁層７４は、シリサイドトランジスタ５５のオーバーラップ容量を低減し得る。また、撮像装置１００の製造においては、イオン注入に基づく不純物領域の欠陥を回復するためのファーネス炉（拡散炉）による熱処理が、シリサイドトランジスタ５５のシリサイド層を形成する前に行われる。第４絶縁層７４は、この熱処理由来のシリサイドトランジスタ５５のショートチャネル効果を抑制し得る。

第４絶縁層７４に基づく上記の作用は、ゲート長がサブミクロンより微細であるというデバイスルールが採用される場合において、有用である。このデバイスルールは、例えば、ゲート長が１３０ｎｍ以下であるべき旨を規定するものである。一方、ゲート長が１５０ｎｍ以上より長い場合には、第４絶縁層７４を省略しても、オーバーラップ容量が過度に大きくなったり、ショートチャネル効果が顕在化したりし難い。ただし、どのようなデバイスルールが採用される場合であっても、第４絶縁層７４はあってもなくてもよい。

図３に示すように、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５は、積層されている。これらの層７３、７４、７５の積層構造には、コンタクトホールｈ１、コンタクトホールｈ２、コンタクトホールｈ３およびコンタクトホールｈ４が設けられている。つまり、コンタクトホールｈ１、コンタクトホールｈ２、コンタクトホールｈ３およびコンタクトホールｈ４の各々は、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５の積層構造を介して半導体基板６０に通じている。

図３に示す例では、コンタクトホールｈ１は、ｎ型不純物領域６７ｎ上に設けられている。具体的には、コンタクトホールｈ１は、ｎ＋型不純物領域６７ｃ上に設けられている。

図３に示す例では、コンタクトホールｈ２は、ｎ型不純物領域６８ａｎ上に設けられている。コンタクトホールｈ３は、ｎ型不純物領域６８ｂｎ上に設けられている。コンタクトホールｈ４は、ｎ型不純物領域６８ｄｎ上に設けられている。

コンタクトプラグＣｐ１からＣｐ７は、非シリサイドである。コンタクトプラグＣｐ１からＣｐ７は、第１導電型の不純物を含む。本実施の形態では、コンタクトプラグＣｐ１からＣｐ７は、非シリサイド表面を有する。コンタクトプラグＣｐ１からＣｐ７は、第１導電型の不純物として、燐を含む。

ここで、シリサイドは、金属とシリコンの化合物である。シリコンは、ポリシリコンを包含する概念である。非シリサイドのコンタクトプラグは、シリサイドの領域を実質的に含まない。非シリサイドのコンタクトプラグは、一例ではその全体がシリコンで実質的に構成されており、一具体例ではその全体がポリシリコンで実質的に構成されている。非シリサイド表面は、シリサイドの領域を実質的に含まない。非シリサイド表面は、一例ではその全体が実質的にシリコンで構成されており、一具体例ではその全体がポリシリコンで実質的に構成されている。なお、この文脈において、「シリサイドの領域を実質的に含まない」とは、全体に対するシリサイドの含有量が１０質量％未満であることを言い、この含有量は典型的では５質量％未満であり、この含有量はゼロ質量％であってもよい。「シリコンで実質的に構成されている」とは、全体に対するシリコンの含有量が９０質量％以上であることを言い、典型的にはこの含有量は９５質量％以上であり、この含有量は１００質量％であってもよい。「ポリシリコンで実質的に構成されている」についても同様である。

一具体例では、周辺領域Ｒ２に、シリサイドが形成される。シリサイドには複数の相が存在していてもよく、例えば金属元素Ｍとシリコン（Ｓｉ）との組成比が異なる２相以上（例えば、ＭＳｉ２、Ｍ２ＳｉおよびＭＳｉ）が存在していてもよい。また、異なる金属元素とのケイ化物を含むことにより、２相以上が存在していてもよい。ここで、シリサイドに含まれる金属の種類について特に制限はないが、好ましくはチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、および白金（Ｐｔ）などからなる群より選ばれる少なくとも１種であり、より好ましくはＮｉまたはＰｔであり、特に好ましくはＮｉである。これらの元素は、ケイ化物を形成した際に他の元素のケイ化物よりも高い電子伝導度を示す。特に金属元素がＮｉである場合のシリサイドであるＮｉＳｉは、非常に優れた電子伝導性を示すため、好ましい。一具体例では、周辺領域Ｒ２にシリサイドが形成され、一方、非シリサイドのコンタクトプラグは、ＭＳｉ２、Ｍ２ＳｉおよびＭＳｉであるケイ化物を実質的に含まない。

本実施の形態では、コンタクトプラグＣｐ１からＣｐ７の非シリサイド表面は、ビアプラグ８８に接している。また、コンタクトプラグＣｐ１からＣｐ７の非シリサイド表面は、第１絶縁層７１のうちコンタクトプラグＣｐ１からＣｐ７の上方に位置する部分に接している。ここで、コンタクトプラグの上方は、コンタクトプラグから見て半導体基板６０の反対側を意味する。

図３に示す例では、コンタクトプラグＣｐ１は、コンタクトホールｈ１を通りつつ、導電構造８９とｎ型不純物領域６７ｎ（具体的には、ｎ＋型不純物領域６７ｃ）とを接続している。これにより、ｎ型不純物領域６７ｎが、コンタクトプラグＣｐ１および導電構造８９を介して光電変換部１２の画素電極１２ａに電気的に接続されている。この例では、ｎ型不純物領域６７ｎは、電荷蓄積部ＦＤであり、光電変換部１２で生成された信号電荷が蓄積される。

ｐ型半導体層６５ｐとｎ型不純物領域６７ｎとの間のｐｎ接合によって形成される接合容量が、信号電荷の少なくとも一部を蓄積する容量として機能する。これにより、ｎ型不純物領域６７ｎは、信号電荷を一時的に保持する電荷蓄積部ＦＤとして機能する。ｐ型半導体層６５ｐは、ｐウェルとして機能する。

第２領域６７ｂは、例えば、イオン注入により形成される。

第３領域（ｎ＋型不純物領域）６７ｃは、コンタクトプラグＣｐ１の不純物と同じ組成の不純物を含んでいる。本実施の形態では、この不純物は、燐である。本実施の形態では、第３領域６７ｃにおけるこの不純物は、撮像装置１００の製造時における熱処理時に、コンタクトプラグＣｐ１からの拡散により導入されたものである。典型的には、第３領域６７ｃにおけるこの不純物の濃度は高い。具体的には、第３領域６７ｃは、第２領域６７ｂと同様のイオン注入を受けた領域に、上記拡散由来の不純物を導入したものである。

ｎ型不純物領域６７ｎにおいて第２領域６７ｂおよび第３領域６７ｃの両方が形成されていることは、必須ではない。第１領域６７ａがコンタクトプラグＣｐ１に接続されていてもよい。また、第２領域６７ｂがコンタクトプラグＣｐ１に接続されていてもよい。

第１領域６７ａがコンタクトプラグＣｐ１を接続されている場合に比べ、第２領域６７ｂがコンタクトプラグＣｐ１を接続されている場合は、ｎ型不純物領域６７ｎとコンタクトプラグＣｐ１の間のコンタクト抵抗が低減され易い。なぜなら、第１領域６７ａに比べ、第２領域６７ｂは、高い不純物濃度を有するためである。

また、第２領域６７ｂがコンタクトプラグＣｐ１を接続されている場合に比べ、第３領域６７ｃがコンタクトプラグＣｐ１を接続されている場合は、ｎ型不純物領域６７ｎとコンタクトプラグＣｐ１の間のコンタクト抵抗が低減され易い。なぜなら、第３領域６７ｃにおける不純物濃度とコンタクトプラグＣｐ１における不純物濃度の差は、第２領域６７ｂにおける不純物濃度とコンタクトプラグＣｐ１における不純物濃度の差に比べ、小さいためである。一具体例では、第３領域６７ｃにおける不純物濃度とコンタクトプラグＣｐ１における不純物濃度とは、同一である。なお、この文脈において、「不純物濃度」は、要素に含まれる不純物の種類が１つである場合にはその不純物の濃度であり、要素に含まれる不純物の種類が複数である場合にはそれら複数の不純物の合計濃度である。

半導体基板６０では、信号検出回路１４Ａが形成されている。上述したように、信号検出回路１４Ａは、信号検出トランジスタ２２と、アドレストランジスタ２４と、リセットトランジスタ２６とを含む。

信号検出トランジスタ２２は、ｎ型不純物領域６８ｂｎをソースおよびドレインの一方として含み、ｎ型不純物領域６８ｃｎをソースおよびドレインの他方として含む。信号検出トランジスタ２２は、さらに、第５絶縁層７５上に設けられたゲート電極２２ｅを含む。第５絶縁層７５のうちゲート電極２２ｅと半導体基板６０との間に位置する部分は、信号検出トランジスタ２２のゲート絶縁層として機能する。ゲート電極２２ｅは、コンタクトプラグＣｐ５と導電構造８９を介して画素電極１２ａおよびｎ型不純物領域６７ｎに接続されている。例えば、ゲート電極２２ｅは、アドレス信号線３４およびリセット信号線３６が位置するレイヤーにおいて、導電構造８９のうち画素電極１２ａとコンタクトプラグＣｐ１とを互いに接続する部分３９に接続されている。

ｎ型不純物領域６８ｂｎには、コンタクトプラグＣｐ３が接続されている。コンタクトプラグＣｐ３の一部は、コンタクトホールｈ３内に設けられている。コンタクトプラグＣｐ３には、ソースフォロワ電源としての上述の電源配線３２が電気的に接続されている。なお、図３においては、電源配線３２の図示は省略されている。

アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎをソースおよびドレインの一方として含み、ｎ型不純物領域６８ｄｎをソースおよびドレインの他方として含む。アドレストランジスタ２４は、さらに、第５絶縁層７５上に設けられたゲート電極２４ｅを含む。第５絶縁層７５のうちゲート電極２４ｅと半導体基板６０との間に位置する部分は、アドレストランジスタ２４のゲート絶縁層として機能する。アドレス信号線３４は、コンタクトプラグＣｐ６と導電構造８９を介してゲート電極２４ｅと接続されている。この例では、アドレストランジスタ２４と信号検出トランジスタ２２との間でｎ型不純物領域６８ｃｎが共有されることにより、これらのトランジスタが互いに電気的に接続されている。

ｎ型不純物領域６８ｄｎには、コンタクトプラグＣｐ４が接続されている。コンタクトプラグＣｐ４の一部は、コンタクトホールｈ４内に設けられている。コンタクトプラグＣｐ４は、垂直信号線３５に電気的に接続されている。

リセットトランジスタ２６は、ｎ型不純物領域６７ｎをソースおよびドレインの一方として含み、ｎ型不純物領域６８ａｎをドレインおよびソースの他方として含む。つまり、図示の例では、リセットトランジスタ２６のソースおよびドレインの一方は、ｎ型の電荷蓄積部ＦＤである。リセットトランジスタ２６は、さらに、第５絶縁層７５上に設けられたゲート電極２６ｅを含む。第５絶縁層７５のうちゲート電極２６ｅと半導体基板６０との間に位置する部分は、リセットトランジスタ２６のゲート絶縁層として機能する。リセット信号線３６は、コンタクトプラグＣｐ７および導電構造８９を介してゲート電極２６ｅと接続される。コンタクトプラグＣｐ７は、ゲート電極２６ｅに接続されている。コンタクトプラグＣｐ７は、例えば、導電性を持たせるために不純物がドープされたポリシリコンで形成されている。

ｎ型不純物領域６８ａｎは、図３に示すように、コンタクトプラグＣｐ２に接続されている。コンタクトプラグＣｐ２の一部は、コンタクトホールｈ２内に設けられている。コンタクトプラグＣｐ２は、導電構造８９を介してフィードバック線５３に電気的に接続されている。

ところで、図３では図示を省略しているが、本実施の形態では、周辺回路４０は、シリサイド層を含む。シリサイド層は、金属シリサイド層とも称され得る。一方、上述のとおりコンタクトプラグＣｐ１からＣｐ７は、非シリサイドである。

図３の例では、コンタクトプラグＣｐ１からＣｐ７の上面および側面に、第１絶縁層７１が形成されている。シリサイド／非シリサイドに関連し、第１絶縁層７１は、撮像装置１００の製造において、有益な作用を奏する。以下、この点について、本実施の形態の周辺領域Ｒ２の構成を説明しつつ、説明する。

図５に示すように、本実施の形態では、周辺領域Ｒ２は、シリサイドトランジスタ領域Ｒ２ａと、非シリサイドトランジスタ領域Ｒ２ｂと、非シリサイド抵抗素子領域Ｒ２ｃと、を含む。具体的には、周辺回路４０は、これらの領域Ｒ２ａ、Ｒ２ｂおよびＲ２ｃを含む。

シリサイドトランジスタ領域Ｒ２ａでは、シリサイドトランジスタ５５が形成されている。本実施の形態では、シリサイドトランジスタ５５は、ｎ型のＭＯＳＦＥＴである。ただし、シリサイドトランジスタ５５はｐ型のＭＯＳＦＥＴでも構わない。非シリサイドトランジスタ領域Ｒ２ｂでは、非シリサイドトランジスタ５６が形成されている。非シリサイド抵抗素子領域Ｒ２ｃでは、非シリサイド抵抗素子５７が形成されている。

なお、図５の構成が得られた後に、シリサイドトランジスタ５５にプラグが接続される等の加工がなされ得る。この点は、非シリサイドトランジスタ５６および非シリサイド抵抗素子５７についても同様である。一具体例では、非シリサイドトランジスタ５６および非シリサイド抵抗素子５７へのプラグの接続に際しては、図５に示す第１絶縁層７１および第３絶縁層７３に貫通孔が設けられる。

シリサイドトランジスタ領域Ｒ２ａでは、半導体基板６０においてｐ型不純物領域８０が形成されている。ｐ型不純物領域８０は、いわゆるｐウェルである。

シリサイドトランジスタ領域Ｒ２ａでは、ｐ型不純物領域８０内において、ｎ型不純物領域８１と、ｎ＋型不純物領域８２と、が形成されている。ｎ型不純物領域８１およびｎ＋型不純物領域８２は、注入により形成された領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を形成している。つまり、シリサイドトランジスタ５５は、ＬＤＤトランジスタである。シリサイドトランジスタ５５のソースおよびドレインのそれぞれが、ｎ＋型不純物領域８２によって形成されている。ソースおよびドレインの上には、シリサイド層８５が形成されている。シリサイド層８５のシリサイドとしては、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が挙げられる。ゲート絶縁層である第５絶縁層７５を介して、シリサイドトランジスタ５５のゲート電極５５ｅが形成されている。ゲート電極５５ｅ上にも、シリサイド層８５が形成されている。ゲート電極５５ｅの側壁には、第４絶縁層７４が形成されている。撮像領域Ｒ１とは異なり、シリサイドトランジスタ領域Ｒ２ａでは、第４絶縁層７４は、半導体基板６０の表面に沿って形成されていない。サイドウォールである第６絶縁層７６が、第４絶縁層７４と接するように形成されている。

シリサイドトランジスタ５５によれば、そのシリサイド層８５に金属プラグを接続する場合において、それらの間のコンタクト抵抗を小さくすることができる。

非シリサイドトランジスタ領域Ｒ２ｂでは、非シリサイドトランジスタ５６のソースおよびドレインは、それぞれ、ｎ＋型不純物領域８２によって形成されている。ソースおよびドレインの上には、シリサイド層８５は形成されていない。非シリサイドトランジスタ５６のゲート電極５６ｅの上にも、シリサイド層８５は形成されていない。ソースおよびドレインの上面とゲート電極５６ｅの上面とは、第１絶縁層７１および第３絶縁層７３によって覆われている。

非シリサイドトランジスタ５６は、サージ対策に用いられ得る。一具体例では、周辺回路４０では、特定回路と、非シリサイドトランジスタ５６と、が形成されている。非シリサイドトランジスタ５６は、静電放電（ＥＳＤ）保護トランジスタとして用いられている。非シリサイドトランジスタ５６は、外部接続用のパッドと、特定回路と、の間に配置されている。非シリサイドトランジスタ５６をＥＳＤ保護トランジスタとして用いることにより、外部接続用パッドから侵入するサージによって特定回路におけるトランジスタが破壊されてその性能が低下するリスクが低減される。特定回路は、例えば、入力回路、出力回路、入出力回路、内部回路等である。

非シリサイド抵抗素子領域Ｒ２ｃでは、非シリサイド抵抗素子５７が、素子分離領域６９上に形成されている。素子分離領域６９上では、ゲート絶縁層である第５絶縁層７５を介して、抵抗素子本体５７ｅが形成されている。抵抗素子本体５７ｅは、ポリシリコンで構成されている。抵抗素子本体５７ｅの側壁には、第４絶縁層７４が形成され、第４絶縁層７４を介してサイドウォールである第６絶縁層７６が形成されている。抵抗素子本体５７ｅの上面は、第１絶縁層７１および第３絶縁層７３によって覆われている。

非シリサイド抵抗素子５７は、アナログデジタルコンバータ（ＡＤＣ）、デジタルアナログコンバータ（ＤＡＣ）等に含まれ得る。一具体例では、非シリサイド抵抗素子は、カラム信号処理回路４７のＡＤＣに含まれている。非シリサイド抵抗素子は、１０ビットを超えるような分解能を持つ高精度なＡＤＣ、小規模面積のＤＡＣへの適用に適している。

上述のように、シリサイド／非シリサイドに関連し、第１絶縁層７１は、撮像装置１００の製造において、有益な作用を奏する。以下、この点について、図６から図８を参照しながら説明する。なお、図６から図８は、説明用の概略図である。このため、図６から図８では、製造工程の一部のみを示している。また、図６から図８では、撮像装置１００の要素の一部は省略されている。例えば、図６から図８では、第１領域６７ａ、第２領域６７ｂ、第３領域６７ｃおよびコンタクトプラグＣｐ７の図示は省略されている。

本実施の形態の撮像装置１００の製造においては、撮像装置１００の第１の仕掛品が作製される。第１の仕掛品を、図６に示す。

第１の仕掛品は、撮像領域Ｒ１において、第３絶縁層７３、第４絶縁層７４、第５絶縁層７５およびコンタクトプラグＣｐ１からＣｐ７を含んでいる。図６では、これらのプラグのうち、コンタクトプラグＣｐ１およびＣｐ２が描かれている。

第１の仕掛品は、周辺領域Ｒ２において、第３絶縁層７３を有している。具体的には、シリサイドトランジスタ領域Ｒ２ａにおいて、一対のｎ＋型不純物領域８２の上面と、ゲート電極５５ｅの上面とが、第３絶縁層７３によって覆われている。非シリサイドトランジスタ領域Ｒ２ｂにおいて、一対のｎ＋型不純物領域８２の上面と、ゲート電極５６ｅの上面とが、第３絶縁層７３によって覆われている。非シリサイド抵抗素子領域Ｒ２ｃにおいて、抵抗素子本体５７ｅが、第３絶縁層７３によって覆われている。

次に、第１の仕掛品に対し、半導体基板６０とは反対方向から、第１絶縁層７１の材料を堆積させる。これにより、第１の仕掛品のコンタクトプラグＣｐ１からＣｐ７を、半導体基板６０とは反対方向から、第１絶縁層７１によって覆う。これにより、第２の仕掛品が得られる。第２の仕掛品を、図７に示す。

第２の仕掛品では、撮像領域Ｒ１において、コンタクトプラグＣｐ１からＣｐ７の上面および側面に、第１絶縁層７１が形成されている。図７に示すとおり、第２の仕掛品では、撮像領域Ｒ１における第１絶縁層７１には、コンタクトプラグＣｐ１からＣｐ７に通じる貫通孔は形成されていない。

また、第２の仕掛品では、周辺領域Ｒ２においても、第１絶縁層７１が形成されている。具体的には、第３絶縁層７３上に、第１絶縁層７１が形成されている。

次に、第２の仕掛品に対し、熱処理を行う。これにより、コンタクトプラグＣｐ１からＣｐ７が加熱され、コンタクトプラグＣｐ１からＣｐ７に含まれた第１導電型の不純物が活性化される。具体的には、燐が活性化される。これにより、第３の仕掛品が得られる。本実施の形態では、この熱処理は、８００℃以上の窒素雰囲気中で実施される。

この活性化のための熱処理は、コンタクトプラグＣｐ１からＣｐ７を第１絶縁層７１で覆った状態で行われる。以下では、この熱処理を、カバーアニールと称することがある。カバーアニールによれば、コンタクトプラグＣｐ１からＣｐ７の内部から外部への第１導電型の不純物の拡散を抑制できる。このため、カバーアニールによれば、コンタクトプラグＣｐ１からＣｐ７における不純物濃度を高い値に維持できる。また、半導体基板６０の深さ方向に関し、コンタクトプラグＣｐ１からＣｐ７の不純物濃度が一定になり易い。これらのことは、撮像装置１００において、コンタクトプラグＣｐ１からＣｐ７におけるビアプラグ８８との接触部の不純物濃度を確保する観点から有利である。このことは、コンタクトプラグＣｐ１からＣｐ７とビアプラグ８８とのコンタクト抵抗を低減させ得る。

次に、第３の仕掛品に対し、周辺領域Ｒ２にシリサイドを形成するためのシリサイド形成工程を行う。シリサイド形成工程では、まず、周辺領域Ｒ２の第１絶縁層７１および第３絶縁層７３を、部分的に除去する。具体的には、周辺領域Ｒ２におけるシリサイド領域において、第１絶縁層７１および第３絶縁層７３を除去する。一方、周辺領域Ｒ２における非シリサイド領域では、第１絶縁層７１および第３絶縁層７３を残す。本実施の形態では、第１絶縁層７１および第３絶縁層７３の部分的な除去は、フォトリソグラフィーとエッチングにより行われる。

非シリサイド領域は、シリサイド層が形成されるべきでない領域である。シリサイド領域は、シリサイド層が形成されるべき領域である。図５から図８の例において、撮像領域Ｒ１と、非シリサイドトランジスタ領域Ｒ２ｂと、非シリサイド抵抗素子領域Ｒ２ｃとは、非シリサイド領域に該当する。シリサイドトランジスタ領域Ｒ２ａは、シリサイド領域に該当する。このため、シリサイドトランジスタ領域Ｒ２ａにおいて、第１絶縁層７１および第３絶縁層７３が除去される。シリサイドトランジスタ領域Ｒ２ａにおいて、一対のｎ＋型不純物領域８２の上面と、ゲート電極５５ｅの上面とが露出する。

本実施の形態では、予め形成しておいた第１絶縁層７１および第３絶縁層７３のうち、シリサイド領域に属する部分を除去する。これにより、シリサイド領域におけるシリコンが露出し、露出部に金属を堆積させることが可能となる。本実施の形態では、第１絶縁層７１および第３絶縁層７３が、同一材料を含む。このことは、第１絶縁層７１および第３絶縁層７３を部分的に除去する工程を簡略化する観点から有利である。例えば、このことは、この部分的な除去を一回のエッチングにより行うことを可能とする。

例えば、第１絶縁層７１および第３絶縁層７３の部分的な除去は、レジストを使用したフォトリソグラフィーとエッチングにより実行可能である。エッチングは、ドライエッチングであってもよく、ウエットエッチングであってもよい。ドライエッチングは、最小加工寸法が小さい微細加工に適している。一方、ウエットエッチングによれば、ドライエッチングにおいて生じるプラズマダメージを避けることができる。除去されるべき絶縁層が二酸化シリコンである場合、ウエットエッチング用のエッチング液として、濃度１％程度のフッ化水素酸を使用できる。

シリサイド形成工程において上記の部分的な除去が行われた仕掛品を、図８に示す。

さらに、シリサイド形成工程では、上記の部分的な除去の後の仕掛品に対し、半導体基板６０とは反対方向から、金属を堆積させる。本実施の形態では、金属の堆積は、スパッタリングにより行われる。金属を堆積させた後、熱処理を行う。シリサイド形成工程により、第４の仕掛品が得られる。

上記の金属の堆積は、撮像領域Ｒ１と、非シリサイドトランジスタ領域Ｒ２ｂと、非シリサイド抵抗素子領域Ｒ２ｃとでは、第１絶縁層７１上になされる。これらの領域では、第１絶縁層７１は、シリサイドブロック層として機能する。このため、これらの領域では、堆積した金属によってシリサイドが形成されることがない。一方、上記の金属の堆積は、シリサイドトランジスタ領域Ｒ２ａでは、一対のｎ＋型不純物領域８２の上面と、ゲート電極５５ｅの上面と、になされる。これらに金属が接触した状態で熱処理がなされ、これによりシリサイドが形成される。

シリサイド形成工程の後、シリサイドブロック層である第１絶縁層７１上の金属が、洗浄により除去される。その後、種々の工程が続く、例えば、第２絶縁層７２を堆積させる工程が続く。

撮像装置１００を示す図３に戻って、さらに説明を続ける。

撮像領域Ｒ１において、第１絶縁層７１は、コンタクトプラグＣｐ１からＣｐ７の上面と側面に接している。第１絶縁層７１は、ビアプラグ８８の側面に接している。第１絶縁層７１の一方の主面は、第３絶縁層７３に接している。第１絶縁層７１の他方の主面は、第２絶縁層７２に接している。

第１絶縁層７１と第３絶縁層７３の間にコンタクトプラグＣｐ１からＣｐ７が存する領域が存在する。一方、第１絶縁層７１と第３絶縁層７３が互いに接触している領域も存在する。この接触構造は、撮像領域Ｒ１および周辺回路４０における非シリサイド領域に形成されている。

撮像領域Ｒ１では、ゲート電極２２ｅ、２４ｅ、２６ｅと、コンタクトプラグＣｐ５、Ｃｐ６、Ｃｐ７と、第１絶縁層７１とが、この順に積層されている。一方、図５から理解されるように、周辺領域Ｒ２におけるシリサイド領域では、ゲート電極上に、コンタクトプラグおよび第１絶縁層７１が存在しない。このことは、撮像領域Ｒ１と周辺領域Ｒ２との間でグローバル段差が生じる原因となり得る。グローバル段差とは、回路素子の配置パターンの粗密差に基づく、チップ内で広範囲に拡がるうねりのような段差のことである。本実施の形態では、第７絶縁層９１の堆積後に第７絶縁層９１の表面を平担化するＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉｓｈ）法を実施することによって、グローバル段差を小さくしている。しかし、ＣＭＰ法でグローバル段差を完全になくすのは、必ずしも容易ではない。

グローバル段差は、撮像装置１００の製造工程において、問題を引き起こし得る。例えば、グローバル段差が第７絶縁層９１に現れ、第７絶縁層９１のうち撮像領域Ｒ１に属する部分が周辺領域Ｒ２に属する部分に対して全体的に上に凸となっていることはあり得る。上に凸とは、半導体基板６０とは反対方向に凸という意味である。この状況で、撮像領域Ｒ１および周辺領域Ｒ２の両方において、フォトリソグラフィーによって、第７絶縁層９１に孔を形成することを考える。撮像領域Ｒ１で形成される孔は、例えば、コンタクトプラグＣｐ１からＣｐ７に通じる接続孔８８ｈである。周辺領域Ｒ２で形成される孔は、例えば、シリサイドトランジスタ５５、非シリサイドトランジスタ５６および非シリサイド抵抗素子５７に接続される導電体を収容する孔である。グローバル段差が大きいと、フォトリソグラフィーで用いるレンズの焦点深度不足により、これらの孔のパターニングを適切に行うのが難しくなる。このことは、撮像領域Ｒ１においては、ビアプラグ８８と、コンタクトプラグＣｐ１からＣｐ７と、の接続不良の原因となり得る。また、このことは、周辺領域Ｒ２においては、シリサイドトランジスタ５５、非シリサイドトランジスタ５６および非シリサイド抵抗素子５７と、上記導電体と、の接続不良の原因となり得る。

これを考慮して、撮像装置１００における第１絶縁層７１の厚さを、例えば、５０ｎｍ以下にすることができる。第１絶縁層７１の厚さがこの程度に小さいことは、上記のグローバル段差を小さくする観点から有利である。第１絶縁層７１の厚さは、２５ｎｍ以下であってもよい。

また、図７を参照した説明から理解されるように、第１絶縁層７１は、コンタクトプラグＣｐ１からＣｐ７の内部から外部への第１導電型の不純物の拡散を抑制する作用を有する。この作用を確保する観点から、撮像装置１００における第１絶縁層７１の厚さを、例えば、１０ｎｍ以上にすることができる。第１絶縁層７１の厚さがこの程度に大きければ、上記のカバーアニールを８００℃以上の窒素雰囲気中の熱処理を行う場合において、拡散抑制作用が得られる。上述のように、拡散抑制作用により、コンタクトプラグＣｐ１からＣｐ７における不純物濃度を高い値に維持できる。この作用により、カバーアニールによる不純物濃度の減少幅を、例えば、約２割程度に抑えることが可能である。また、半導体基板６０の深さ方向に関し、コンタクトプラグＣｐ１からＣｐ７の不純物濃度の均一性を確保できる。

グローバル段差を小さくしつつ上記の拡散抑制作用を得る観点から、撮像装置１００における第１絶縁層７１の厚さを、例えば、１０ｎｍ以上５０ｎｍ以下にすることができる。撮像装置１００における第１絶縁層７１の厚さの範囲は、１０ｎｍ以上２５ｎｍ以下であってもよい。

なお、図８を参照して説明したシリサイド形成工程により、第１絶縁層７１の厚さは低減し得る。例えば、本実施の形態では、スパッタリングにより金属を堆積させる前に、枚葉式ケミカルドライクリーニング（ＣＤＴ）という処理により、シリサイド化反応を阻害する酸化物残渣等を除去するための清浄化処理を行う。この処理は、第１絶縁層７１の厚さを低減させ得る。また、本実施の形態では、シリサイド化反応を生じさせるために、薬剤を用いる。この薬剤は、第１絶縁層７１の厚さを低減させ得る。第１絶縁層７１の厚さは、シリサイド形成工程により、例えば、２０ｎｍ以上３５ｎｍ以下の範囲から、１０ｎｍ以上２５ｎｍ以下の範囲にまで低下する。

典型例では、シリサイド形成工程の前の第１絶縁層７１の厚さと、シリサイド形成工程の後の第１絶縁層７１の厚さとには、相関がある。このため、撮像装置１００における第１絶縁層７１の厚さの上限値、下限値および／または範囲を上記のように設定することには、グローバル段差を小さくする観点および／または拡散抑制作用を得る観点から意義がある。

以下、第２絶縁層７２等の、本実施の形態に係る撮像装置１００の他の要素について、図３を参照しつつ説明を続ける。

第２絶縁層７２は、カバレッジの良好なＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）という成膜方式で形成される。第２絶縁層７２は、第１表面と、第２表面と、孔内面と、を有している。第１表面は、第２表面に比べて、全体的に上方に位置している。第２絶縁層７２の第１表面は、第７絶縁層９１に接している。第２絶縁層７２の第２表面は、第１絶縁層７１に接している。第２絶縁層７２の孔内面は、ビアプラグ８８の側面に接している。

本実施の形態では、第７絶縁層９１は、二酸化シリコン層である。第７絶縁層９１の厚さは、第１絶縁層７１の厚さよりも大きく、第２絶縁層７２の厚さよりも大きい。第７絶縁層９１の厚さは、例えば、３００から６００ｎｍ程度である。

なお、本実施の形態では、撮像装置１００の製造において、ＣＭＰにより、第７絶縁層９１を平坦化させる。ＣＭＰにより、第７絶縁層９１は研磨され、その厚さは低減する。例えば、ＣＭＰにより、第７絶縁層９１の厚さは、撮像領域Ｒ１において、７００から９００ｎｍ程度から、３００から４００ｎｍ程度減少する。こうして、第７絶縁層９１の厚さは、上記のように３００から６００ｎｍ程度となる。

第７絶縁層９１の厚さは、コンタクトプラグＣｐ５からＣｐ７と金属配線８７との距離を規定する。この距離を適度に大きくすることにより、回路速度の遅延を抑制できる。この距離を適度に大きくすることにより、コンタクトプラグＣｐ５からＣｐ７と金属配線８７との間の寄生容量を抑制できる。コンタクトプラグＣｐ５からＣｐ７と金属配線８７との距離は、例えば、１５０から２５０ｎｍ程度である。

撮像装置１００の製造において、第７絶縁層９１には、エッチングにより接続孔８８ｈが形成される。第２絶縁層７２は、エッチングストッパーの役割、具体的にはエッチングストッパー膜の役割を担う。この点、本実施の形態では、第２絶縁層７２は、シリコン窒化層である。シリコン窒化層は、エッチングストッパーとして適している。

第２絶縁層７２の材料に基づく利点について、さらに説明する。図３に示すように、本実施の形態では、複数の接続孔８８ｈが形成されている。図３の例では、全ての接続孔８８ｈの深さが同一であるわけではない。これは、半導体基板６９側に存するビアプラグ８８の接続先の回路素子の高さが異なるためである。具体的には、ある領域では、半導体基板６０内に存するトランジスタのソースまたはドレイン上に、コンタクトプラグが形成されている。別の領域では、半導体基板６０上に存するトランジスタのゲート電極上に、コンタクトプラグが形成されている。前者と後者のコンタクトプラグとの間には段差があり、段差の大きさは例えば１００ｎｍ以上である。このため、前者のコンタクトプラグへと延びる接続孔８８ｈは後者のコンタクトプラグへと延びる接続孔８８ｈに比べ深い。仮に、第２絶縁層７２の材料と第７絶縁層９１の材料が同一であったとする。この場合、前者の領域に合わせて第７絶縁層９１をエッチングすると前者の領域においてコンタクトプラグの突き抜けが生じるおそれがある。反対に、後者の領域に合わせて第７絶縁層９１をエッチングすると前者の領域において接続孔８８ｈがコンタクトプラグに届く前にエッチングが止まるおそれがある。しかし、本実施の形態では、第２絶縁層７２の材料と第７絶縁層９１の材料が異なる。このことは、これらの材料にエッチング選択比をもたらし、上記の段差がある状況においても前者の領域および後者の領域の両方において適切な深さの接続孔８８ｈを形成することを可能とする。なお、一具体例では、第７絶縁層９１を構成するシリコン酸化層の比誘電率は３．９であり、第２絶縁層７２を構成するシリコン窒化層の比誘電率は７．０である。

第２絶縁層７２をエッチングストッパーとして機能させる観点からは、第２絶縁層７２は適度に厚いほうがいい。第２絶縁層７２の厚さは、例えば、３０ｎｍ以上である。

一方、第２絶縁層７２の寄生容量を抑制して回路速度の遅延を抑制する観点からは、第２絶縁層７２は適度に薄いほうがいい。特に、第２絶縁層７２がシリコン窒化層である場合、第２絶縁層７２は適度に薄くすることによる上記効果が得られ易い。なぜなら、シリコン窒化層は、比誘電率が高く、寄生容量が大きくなり易いためである。第２絶縁層７２の厚さは、例えば、５０ｎｍ以下である。

第２絶縁層７２をエッチングストッパーとして機能させるとともに第２絶縁層７２の寄生容量を抑制する観点から、第２絶縁層７２の厚さは、例えば、３０ｎｍ以上５０ｎｍ以下である。なお、典型例では、第２絶縁層７２がシリコン窒化層である場合、第２絶縁層７２は、エッチングにより部分的に削られ得るが、その全体的な厚さがエッチングにより減少することはない。また、典型例では、第２絶縁層７２がシリコン窒化層である場合、第２絶縁層７２は、洗浄されても、その厚さは実質的に減少しない。このように、エッチング前の第２絶縁層７２の厚さと、完成後の撮像装置１００における第２絶縁層７２の厚さとは、実質的に同じであり得る。第２絶縁層７２の材料に依らず、明細書に記載の３０ｎｍ以上５０ｎｍ以下等といった第２絶縁層７２の厚さの例は、完成後の撮像装置１００における厚さの例でもあると扱うことができるものとする。

本実施の形態では、第７絶縁層９１に接続孔８８ｈを形成するためのエッチングは、ドライエッチングである。このドライエッチングは、第１段階と、第２段階と、含む。

第１段階のドライエッチングでは、第７絶縁層９１に貫通孔が形成され、一方、第２絶縁層７２には貫通孔が形成されない。別の言い方をすると、第１段階のドライエッチングでは、そのような結果が得られるように、第７絶縁層９１と第２絶縁層７２の選択比が設定される。ここで、第７絶縁層９１と第２絶縁層７２の選択比は、第７絶縁層９１のエッチングレートを第２絶縁層７２のエッチングレートで割った値である。一具体例では、この選択比は、１７である。このため、第１段階のドライエッチングでは、第７絶縁層９１の方が、第２絶縁層７２より１７倍速くエッチングされる。

第２段階のドライエッチングでは、第７絶縁層９１をハードマスクとして、第２絶縁層７２および第１絶縁層７１がエッチングされ、それらに貫通孔が形成される。一具体例に係る第２段階のドライエッチングでは、第２ステップの第２絶縁層７２と第１絶縁層７１との選択比は、１である。また、第２絶縁層７２と第７絶縁層９１との選択比も、１である。

コンタクトプラグＣｐ５からＣｐ７と金属配線８７との間の寄生容量を低い値にする観点から、コンタクトプラグＣｐ５からＣｐ７と金属配線８７との間の距離をある程度確保した方がいい。このためには、第７絶縁層９１の厚さをある程度確保したほうがよい。この点、第２段階のドライエッチングでは、第２絶縁層７２が厚いと、第２絶縁層７２に貫通孔を形成するに際してハードマスクである第７絶縁層９１の厚さが大きく減じられることになる。第２段階のドライエッチングの選択比にもよるが、第２絶縁層７２の厚さが例えば３０から５０ｎｍ程度に小さければ、第７絶縁層９１の厚さが過度に減じられることを防止できる。

また、第２段階のドライエッチングでは、第１絶縁膜７１が厚いと、第１絶縁膜７１に貫通孔を形成するに際してハードマスクである第７絶縁層９１の厚さが大きく減じられることになる。この厚さの減少のみを考慮すると、第１段階および第２段階のドライエッチングの前における第７絶縁層９１の厚さを大きくすればよいとも思われる。しかし、そのようにすると、第２絶縁層７２の厚さを大きくする必要が生じる。具体的には、第１段階のドライエッチング前において、第７絶縁層９１は、面内方向において完全に均一に堆積されているわけではない。また、第１段階のドライエッチングのエッチングレートは、面内方向において完全に均一であるわけではない。それらの不均一性の存在は、第２絶縁層７２が発揮するべきエッチングストッパーとして機能に、面内方向のばらつきがあることを意味する。第７絶縁層９１の厚さが大きい場合には、このばらつきが大きくなる傾向にあり、ばらつきを考慮してエッチングストッパーとして機能に余裕を持たせるべく、第２絶縁層７２の厚さを大きめに設定する必要が生じるのである。しかし、上述のように、第２絶縁層７２を厚くすることは、第２絶縁層７２の寄生容量を抑制して回路速度の遅延を抑制する観点からは不利である。そこで、本実施の形態では、ドライエッチング前の第１絶縁膜７１の厚さをある程度薄くしている。具体的には、ドライエッチング前において、第１絶縁膜７１は、第２絶縁膜７２よりも薄い。結果として、本実施の形態では、撮像装置１００において、第１絶縁膜７１は、第２絶縁膜７２よりも薄い。

第３絶縁層７３は、準常圧ＣＶＤ（つまり、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｅ Ｐｒｅｓｓｕｒｅ−ＣＶＤ））法により形成される。準常圧ＣＶＤにより、第３絶縁層７３の材料が、３５０から４５０℃の温度範囲で堆積する。

第３絶縁層７３は、第１表面と、第２表面と、孔内面と、を有している。第１表面は、第２表面に比べて、全体的に上方に位置している。第３絶縁層７３の第１表面は、第１絶縁層７１と、コンタクトプラグＣｐ１からＣｐ７における側方に張り出した部分の下面と、に接している。第３絶縁層７３の第２表面は、第４絶縁層７４および第６絶縁層７６に接している。第３絶縁層７３の孔内面は、コンタクトプラグＣｐ１からＣｐ７の側面に接している。

撮像装置１００の動作時の蓄積制御線３１に、例えば１０Ｖ程度の正電圧が印加され得る。蓄積制御線３１とコンタクトプラグＣｐ１とが光電変換部１２Ａ等を介して接続されている状態でこの程度の電圧が蓄積制御線３１に印加される状況においては、コンタクトプラグＣｐ１にも高い電圧が印加され得る。そのコンタクトプラグＣｐ１が、ローカル配線として、リセットトランジスタ２６のゲート電極２６ｅ上へと引き回されることはあり得る。ここで、ローカル配線は、要素間の接続に用いられ局所的に延びる配線である。このような引き回しは、撮像領域Ｒ１の信号検出回路１４Ａにおけるトランジスタのサイズ、金属配線８７の配線レイアウト、金属配線８７のデザインルール等によっては、有用であり得る。そのような引き回しがなされた例を、図９に示す。

図９の例では、コンタクトプラグＣｐ１のうちゲート電極２６ｅ上に引き回された部分とゲート電極２６ｅとの間に、第４絶縁層７４および第３絶縁層７３が存在する。このため、第４絶縁層７４および第３絶縁層７３の厚さを調整することにより、コンタクトプラグＣｐ１とゲート電極２６ｅの間の絶縁耐圧を確保できる。このため、ゲート電極２６ｅには、蓄積制御線３１を介して接続されているコンタクトプラグＣｐ１にかかる高い電圧が印加されず、正常な回路動作が可能になる。本実施の形態では、第３絶縁層７３の厚さは、例えば３０ｎｍ以上である。第４絶縁層７４の厚さは、５から１５ｎｍである。

接続孔８８ｈとコンタクトホールｈ１からｈ４は、平面視において重なっていなくてもよい。つまり、接続孔８８ｈとコンタクトホールｈ１からｈ４は、平面視において互いに離間していてもよい。以下、この点について説明する。

例えば、加工不良およびこれに伴う歩留まり悪化を抑制する観点から、撮像領域Ｒ１内において、金属配線８７を所定の方向から逸脱した方向に延ばしたり金属配線８７を折り曲げたりすることを避け、複数の金属配線８７を互いに平行に延ばすという制約が課されることがある。また例えば、金属配線８７のレイアウトは、デザインルールによる制約を受けることがある。デザインルールの制約の例は、金属配線の最小幅、金属配線間の最小スペース等である。具体例を挙げると、６５ｎｍデザインルールでは、金属配線の最小幅は１００ｎｍであり、金属配線間の最小スペースは１４０ｎｍである。また例えば、金属配線８７のレイアウトは、信号検出回路１４Ａのトランジスタのサイズおよび数による制約を受けることがある。これらの制約を満たしつつ金属配線８７をレイアウトする困難性は、画素１０Ａのサイズが小さくなるほど高まる。

仮に、接続孔８８ｈとコンタクトホールｈ１からｈ４が平面視において重なるようにするというルール（以下、このルールを、スタックルールと称することがある）が設定されたとする。スタックルールは、金属配線８７をレイアウトする上での新たな制約となり、金属配線８７のレイアウトの困難性を高めるおそれがある。スタックルールを他の制約とともに満たしつつ金属配線８７のレイアウトすることは、必ずしも容易ではない。一例に係る撮像装置１００では、所定の数の金属配線８７が垂直走査回路４２から引き回される。しかし、これらの制約を満たしつつ、それらの金属配線８７を撮像装置１００における適切な位置に収めるのは、必ずしも容易ではない。

微小なデザインルールを採用することにより、存在する制約を満たしつつ金属配線８７のレイアウトすることが可能になるとも思われる。しかし、そのようにすると、微小なデザインルールに対応した高価な製造装置を工程毎に導入する必要が生じる。このことは、撮像装置１００の製造コストが高くなることを意味する。このため、微小なデザインルールの採用は、コストの観点から得策ではない。

この点、一例に係る撮像装置１００では、コンタクトプラグＣｐ１からＣｐ７がローカル配線として使用されることにより、接続孔８８ｈとコンタクトホールｈ１からｈ４とが平面視において重なっていないという構成が実現されている。別の言い方をすると、コンタクトプラグＣｐ１からＣｐ７がローカル配線として使用されることにより、スタックルールを満たさずに済む構成が実現されている。このように、この例では、コンタクトプラグＣｐ１からＣｐ７がローカル配線として使用されることにより、接続孔８８ｈおよび金属配線８７のレイアウトの自由度が高まっており、存在する制約が満たされるように金属配線８７をレイアウトすることが容易となっている。また、このやり方は、存在する制約を満したレイアウトを低コストで実現する観点から有利であり得る。

上述の図９の例は、接続孔８８ｈとコンタクトホールｈ１とが平面視において重なっていない構成の例でもある。図９から、ローカル配線として機能しているコンタクトプラグＣｐ１内において、接続孔８８ｈとコンタクトホールｈ１との間で延びる導電経路が形成されていることが理解されよう。図９では、この導電経路を、点線ＤＳにより模式的に示している。

以下、図１０から図１４を参照しつつ、一具体例に係る、撮像装置１００における撮像領域Ｒ１に属する部分の形成過程を工程順に詳細に説明する。具体的には、図１０から図１４では、コンタクトプラグＣｐ１からＣｐ７の形成前からビアプラグ８８を形成するまでの過程が示されている。なお、以下では、既に行った説明と重複する説明を行うことがある。

図１０は、撮像領域Ｒ１における第３絶縁層７３の形成直後の断面図である。第３絶縁層７３は、二酸化シリコン層である。この具体例では、第３絶縁層７３は、ＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ、Ｓｉ（ＯＣ₂Ｈ₅）₄）とオゾンとをソースガスに用いたＳＡＣＶＤ法により形成される。

ＳＡＣＶＤ法は、低温処理可能で、カバレッジに優れる。第３絶縁層７３を形成するまでの工程で、撮像領域Ｒ１と周辺領域Ｒ２での半導体基板６０への注入による不純物形成はすべて終えている。低温処理で成膜することにより、不純物の拡散を抑制することが可能になる。更に、近年の素子面積の縮小化によって、ウェハあたりの取れ数を多くするために、トランジスタ素子間が縮小化されている。そのため、周辺領域Ｒ２のトランジスタのゲート電極間が狭小になってきている。段差被覆性の良好なＳＡＣＶＤ法により、ゲート電極間のボイド（隙間）を発生させることなく成膜することが可能となる。

図１１は、撮像領域Ｒ１におけるコンタクトプラグＣｐ１からＣｐ７形成後の断面図である。第３絶縁層７３を形成後、以下のようにして、図１１の仕掛品を得る。

信号検出回路１４Ａのトランジスタのソースおよびドレイン部の上方において、フォトリソグラフィーとドライエッチングにより、第３絶縁層７３、第４絶縁層７４および第５絶縁層７５を加工する。信号検出回路１４Ａのトランジスタのゲート電極部の上方において、フォトリソグラフィーとドライエッチングにより、第３絶縁層７３および第４絶縁層７４を加工する。

フォトリソグラフィーにおけるレジストパターン形成では、８０から１００ｎｍのパターニングが行われる。ドライエッチングの条件は、特に限定されない。この具体例では、レジストパターンをマスクとした反応性ドライエッチングが行われる。ドライエッチングガスは、特に限定されない。ドライエッチングガスとして、ＣＦ₄／ＣＨＦ₃／Ａｒ、ＣＦ₄／ＣＨＦ₃／Ｏ₂、ＣＦ₄／ＣＨＦ₃／Ａｒ／Ｏ₂等が例示される。ドライエッチングは、枚葉式のドライエッチング装置を用いて実行可能である。枚葉式のドライエッチング装置を用いる場合のエッチング条件は、例えば、圧力：２０から１００ｍＴｏｒｒ、ＲＦパワー：３００から９００Ｗ、ガス種／流量：ＣＦ₄／ＣＨＦ₃／Ａｒ＝２０から６０／３０から１００／２０から８０ＳＣＣＭ（Ｓｔａｎｄａｒｄ ＣＣ ｐｅｒ ｍｉｎｕｔｅ）である。

この具体例では、フォトリソグラフィーおよびドライエッチングにより、直径が８０から１００ｎｍの貫通孔が複数形成される。これらの貫通孔の一部が、コンタクトホールｈ１からｈ４に対応する。

複数の貫通孔を形成した後に、コンタクトプラグＣｐ１からＣｐ７を形成するための燐ドープポリシリコン成長の工程が行われる。この具体例における燐ドープポリシリコン成長は、低温成膜である。この低温成膜では、縦型拡散炉の減圧ＣＶＤ装置を用いて行われる。この低温成膜では、ＳｉＨ₄（モノシラン）＋ＰＨ₃（フォスフィン）系の反応ガスが用いられる。この低温成膜では、５５０から５８０℃程度、０．４から１．５Ｔｏｒｒの減圧下で行われる。この低温成膜により、１００ｎｍの膜が堆積される。詳細には、１００ｎｍは、この堆積膜の上面と、第３絶縁層７３の上面との間の幅である。

次に、上記の堆積膜を部分的に除去する。これにより、堆積膜がコンタクトプラグＣｐ１からＣｐ７へと成形される。これにより、図１１に示す仕掛品が得られる。

図１２は、撮像領域Ｒ１における第１絶縁膜７１形成後の断面図である。この具体例では、以下のようにして、図１２に示す仕掛品を得る。

この具体例では、第１絶縁膜７１は、第３絶縁層７３と同様、二酸化シリコン層であり、ＴＥＯＳとオゾンとをソースガスに用いたＳＡＣＶＤ法によって形成される。

次に、拡散炉を用い、８００℃以上の温度で、窒素雰囲気中で熱処理を実施する。この熱処理により、コンタクトプラグＣｐ１からＣｐ７に含有されている不純物が活性化される。この具体例では、不純物は、燐である。不純物の活性化により、コンタクトプラグＣｐ１からＣｐ７の抵抗は小さくなる。抵抗が小さくなるのは、熱処理により、不純物が、ポリシリコン粒界内部の結晶に取り込まれ、キャリアとして作用し易くなるためである。

また、上記の熱処理によりコンタクトプラグＣｐ１からＣｐ７が高温となる。これに際して、コンタクトプラグＣｐ１の内部の不純物が、ｎ型不純物領域６７ｎの第２領域６７ｂへと拡散する。これにより、第２領域６７ｂの一部の領域において上記不純物の濃度が高まる。このようにして上記不純物の濃度が高まった領域が、ｎ＋型不純物領域６７ｃである。

また、上記の熱処理により、ｎ型不純物領域６７ｎへのイオン注入時およびドライエッチング時のダメージによる結晶欠陥が回復する。

次に、図示は省略するが、フォトリソグラフィーおよびエッチングを行う。具体的には、周辺領域Ｒ２のシリサイド領域において、第１絶縁層７１および第３絶縁層７３がエッチングされる。これにより、半導体基板６０およびゲート電極が露出し、後述のシリサイド形成工程でシリサイドトランジスタを形成することが可能となる。

次に、図示は省略するが、シリサイド形成工程が実施される。これにより、シリサイド領域において、シリサイドが形成される。シリサイド領域において形成されるシリサイドとして、ニッケル（Ｎｉ）シリサイド、チタンシリサイド、コバルトシリサイド等が例示される。ここで、ニッケルシリサイドは、ニッケルを含むシリサイドである。他のシリサイドについても同様である。

この具体例では、シリサイド領域において、ニッケルシリサイド層が形成される。ニッケルシリサイド層は、シリサイドトランジスタにおけるシリサイド層として利用可能である。具体的には、ニッケルシリサイド層は、シリサイドトランジスタのゲート電極上、ソース上およびドレイン上におけるシリサイド層として利用可能である。ニッケルシリサイド層であるシリサイド層を有するシリサイドトランジスタは、シリサイド層が細線でも好適に機能し得る。以下、この点について説明する。シリサイド層を用いたゲート電極では、シリサイド層の材料によっては、高集積化に伴いその幅が細くなると、細線効果が生じ得る。細線効果は、シリサイド層における抵抗のばらつきが大きくなるという問題と、抵抗の平均値が大きくなるという問題と、をもたらす。シリサイド層を形成するためのプロセスでは、２段階の熱処理が行われ得る。第１段階の熱処理は、高抵抗のシリサイドの結晶構造を形成する。第２段階の高温熱処理は、低抵抗のシリサイドの結晶構造を形成する。しかし、ゲート電極の幅を細線化するにしたがって、低抵抗のシリサイドの結晶構造に相転移し難くなり、高抵抗結晶の比率の大きくなる。この比率が大きくなることにより、抵抗の平均値およびばらつきが大きくなると考えられている。この点、チタンシリサイドおよびコバルトシリサイドに比べ、ニッケルシリサイドは、第２段階の熱処理を６００℃以下の低温で処理し易く、細線でも相転移し易い。ニッケルシリサイド層として、ＮｉＳｉ層、ＮｉＰｔＳｉ層、これらの積層体等が例示される。

ＮｉＳｉ層は、以下のようにして形成可能である。まず、半導体基板６０の表面に、Ｎｉ層である金属層を、スパッタリング法により形成する。形成される金属層の厚さは、例えば、約５から２０ｎｍである。次に、ランプルアニール装置によって、例えば２５０から３５０℃で、第１の熱処理を行う。これにより、Ｎｉ₂Ｓｉ層が形成される。その後、ＳＰＭ（硫酸過水、ＳａｌｆａｒｉｃＡｃｉｄ／ＨｙｄｒｏｇｅｎＰｅｒｏｘｉｄｅ（／Ｗａｔｅｒ）Ｍｉｘｔｕｒｅ）等を用いた薬液による処理により、Ｎｉ₂Ｓｉ層と未反応の金属層とが存在する領域から、未反応の金属層を選択的に除去する。この処理により、第１絶縁層７１上のＮｉも除去される。次に、ランプルアニール装置によって、例えば３５０から４００℃で、第２の熱処理を行う。これにより、周辺回路４０のトランジスタのソース・ドレインおよびゲート電極に、ＮｉＳｉ層が形成される。

図１３は、撮像領域Ｒ１における第２絶縁層７２形成後の断面図である。この具体例では、以下のようにして、図１３に示す仕掛品を得る。

この具体例では、第２絶縁層７２は、シリコン窒化層（ＡＬＤ−ＳｉＮ層）であり、原子層蒸着法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法）によって形成される。シリコン窒化層の形成は、ＤＣＳ（ＳｉＨ₂Ｃｌ₂、ジクロルシラン）とＮＨ₃（アンモニア）を交互に供給することにより、３００から５００℃の低温で高品質に行うことが可能である。このように、ＡＬＤ法では、複数種類の反応性ガスを１種類ずつ交互に供給することによって成膜を行う。そして、膜厚は、反応性ガス供給のサイクル数で制御する。例えば、成膜速度が０．１ｎｍ／サイクルとすると、２ｎｍの膜を形成する場合、処理を２０サイクル行う。このようにすることで、原子層レベルでの均一な膜厚コントロールが可能となる。

この具体例では、第２絶縁層７２は、第７絶縁層９１のＣＭＰ後の残膜とエッチング選択比の関係を考慮して、３０から５０ｎｍ堆積される。

図１４は、撮像領域Ｒ１における接続孔８８ｈおよびビアプラグ８８形成後の断面図である。この具体例では、以下のようにして、図１４に示す仕掛品を得る。

第２絶縁層７２を形成した後、第７絶縁層９１を作成する。この具体例では、第７絶縁層９１は、二酸化シリコン層であり、化学気相成長法によって形成する。より具体的には、化学気相成長法として高密度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）が採用される。形成される第７絶縁層９１の厚さは、例えば、７００から９００ｎｍ程度である。特に限定されるわけではないが、ＨＤＰ−ＣＶＤの条件は、例えば、ＳｉＨ₄ガスの流量：５０から１５０ＳＣＣＭ、Ｏ₂ガスの流量：２００から３００ＳＣＣＭ、圧力：１から１０ｍＴｏｒｒ、ＲＦ電力：３０００から５０００Ｗ、処理温度：３００から５００℃である。

ＨＤＰ−ＣＶＤに代えて、例えばオゾン−ＴＥＯＳ酸化膜のような４５０℃程度のプラズマＣＶＤ法等を用いることも可能である。ただし、絶縁膜の埋め込み性の点では、ＨＤＰ−ＣＶＤ法を用いる方が優れている。この優位性は、ゲート電極間隔が縮小されてきている近年においては大きくなり易い。

次に、第７絶縁層９１の上面をＣＭＰ法により研磨する。これにより、第７絶縁層９１の上面が平坦化される。この研磨により減じられる第７絶縁層９１の厚さは、例えば、３００から４００ｎｍ程度である。

なお、ＣＭＰ法により、第７絶縁層９１の上面における局所的な段差は低減される。一方、ＣＭＰ法を行っても、第７絶縁層９１の上面が完全に平坦化されず、撮像領域Ｒ１が周辺領域Ｒ２に対して全体的に凸であるグローバル段差が残ることはあり得る。上述のように、グローバル段差を抑制するには、第１絶縁層７１および第２絶縁層７２の厚さを小さくすることが有効である。

次に、フォトリソグラフィーを行う。具体的には、レジストをマスクとして、ホールパターンを形成する。ホールパターンの直径は、例えば、８０から１００ｎｍである。次に、ドライッチングを行う。ドライッチングは、第１段階と、第２段階と、を含む。

第１段階のドライッチングによって、第７絶縁層９１に貫通孔を形成する。この貫通孔は、第２絶縁層７２まで延びる。ただし、第１段階のドライッチングでは、貫通孔は第２絶縁層７２を突き抜けない。第２段階のドライッチングでは、第７絶縁層９１をハードマスクとして、第２絶縁層７２および第１絶縁層７１をエッチングする。これにより、第２絶縁層７２および第１絶縁層７１に貫通孔を形成する。第７絶縁層９１の貫通孔と、第２絶縁層７２の貫通孔と、第２絶縁層７２の貫通孔とは、協働して、接続孔８８ｈを構成する。

第１段階のドライッチングの条件は、特に限定されない。第１段階のドライッチングでは、例えば、二周波印加型容量結合式エッチング装置が使用される。この具体例の第１段階のドライッチングの条件は、例えば、Ｃ₄Ｆ₆：１０から５０ＳＣＣＭ、Ａｒ：１０００から１５００ＳＣＣＭ、Ｏ₂：５から３０ＳＣＣＭ、上部電極印加電力：７００から１２００Ｗ、下部電極印加電力：１５００から２０００Ｗ、ガス圧力：１０から５０ｍＴｏｒｒである。

第２段階のドライッチングの条件は、特に限定されない。第２段階のドライッチングでは、例えば、平行平板型の容量結合型ドライエッチング装置が使用される。この具体例の第２段階のドライッチングの条件は、例えば、ＣＨＦ₃流量：２０から７０ＳＣＣＭ、Ａｒ流量：１０００から１５００ＳＣＣＭ、Ｏ₂：５から３０ＳＣＣＭ、放電電力：１００から３００Ｗ、ガス圧力：１０から５０ｍＴｏｒｒである。

なお、第１段階のエッチングにおいてコンタクトプラグＣｐ１からＣｐ７が、削られることを第２絶縁層７２により防止する観点からは、第２絶縁層７２とコンタクトプラグＣｐ１からＣｐ７との選択比は高い方がいい。ただし、この選択比を過度に高くすると、第２段階のエッチングにおいて第２絶縁層７２が適切にエッチングされない事態を招き得る。これらを考慮すると、この選択比は、例えば、１から２程度である。

このように、フォトリソグラフィーと、第１段階のドライエッチングと、第２段階のドライッチングとにより、接続孔８８ｈが形成される。

次に、形成した接続孔８８ｈに、導電性金属を埋め込む。この導電性金属は、ビアプラグ８８を構成する。導電性金属は、例えば、Ｗ（タングステン）である。

この具体例では、接続孔８８ｈに、バリア導体膜を形成する。上述のように、接続孔８８ｈは、第７絶縁層９１に形成された貫通孔と、第２絶縁層７２に形成された貫通孔と、第１絶縁層７１に形成された貫通孔と、を含む。バリア導体膜は、例えば、ＴｉＮ膜、Ｔｉ膜とＴｉＮ膜との積層膜等であり得る。バリア導体膜の形成は、例えば、４５０℃程度のプラズマＣＶＤ法により行われる。バリア導体膜を形成した後、接続孔８８ｈを埋めるように、バリア導体膜上に導電性金属を充填する。

次に、第７絶縁膜９１表面上に残る不要な導電性金属およびバリア導体膜を除去する。この除去は、例えば、ＣＭＰ法、エッチバック法等によって行われる。

このようにして、ビアプラグ８８が形成される。

以下、実験Ａ、実験Ｂおよび実験Ｃにより、本開示をさらに説明する。

［実験Ａ：燐の分布］
以下のようにして、サンプルＡ１、サンプルＡ２およびサンプルＡ３を作製した。

（サンプルＡ３）
シリコン製の半導体基板上に、二酸化シリコンを堆積させて、厚さ２５ｎｍの平膜状の二酸化シリコン層を形成した。次に、二酸化シリコン層上に、燐ドープポリシリコンを堆積させて、厚さ７８ｎｍの平膜状の燐ドープポリシリコン層を形成した。形成された燐ドープポリシリコン層は、コンタクトプラグＣｐ１からＣｐ７を簡易的に模擬したものである。このようにして、半導体基板、二酸化シリコン層および燐ドープポリシリコン層がこの順に積層されたベタ基板を作製した。このベタ基板を、サンプルＡ３とした。サンプルＡ３の模式図を、図１７に示す。ここで、「ベタ基板」は、トランジスタ等の電子部品が実装される前の基板を指し、具体的には半導体基板の上面に単層または複数層の平膜を形成したものを指す。

（サンプルＡ１）
サンプルＡ３と同様のベタ基板を作製した。このベタ基板における燐ドープポリシリコン層上に、厚さ２５ｎｍの平膜状の二酸化シリコン層を形成した。この二酸化シリコン層は、第１絶縁層７１を模擬したものである。このようにして、半導体基板、二酸化シリコン層、燐ドープポリシリコン層および二酸化シリコン層がこの順に積層された積層体を作製した。この積層体を、８００℃の窒素雰囲気下で熱処理した。この熱処理は、撮像装置１００を作製する際のカバーアニールを模擬したものである。熱処理後のベタ基板を、サンプルＡ１とした。サンプルＡ１の模式図を、図１５に示す。

（サンプルＡ２）
サンプルＡ３と同様のベタ基板を作製した。このベタ基板を、８００℃の窒素雰囲気下で熱処理した。この熱処理は、燐ドープポリシリコン層を露出した状態で行われる点で、露出アニールと称することができる。熱処理後に、厚さ２５ｎｍの平膜状の二酸化シリコン層を形成した。この二酸化シリコン層は、第１絶縁層７１を模擬したものである。このようにして、半導体基板、二酸化シリコン層、燐ドープポリシリコン層および二酸化シリコン層がこの順に積層されたベタ基板を作製した。このベタ基板を、サンプルＡ２とした。サンプルＡ２の模式図を、図１６に示す。

サンプルＡ１のみならずサンプルＡ２にも第１絶縁層７１を模した二酸化シリコン層を含ませることにより、アニールがカバーアニールであるか露出アニールであるかが、サンプルＡ１およびＡ２の製法の相違点となっている。サンプルＡ１を用いた実験を本実験と扱う場合、サンプルＡ２を用いた実験を対照実験と扱うことができる。なお、上述のとおり、第１絶縁層７１はカバーアニールの実行を可能にするとともに、非シリサイドのコンタクトプラグの作成を可能にする。サンプルＡ２に第１絶縁層７１を模した二酸化シリコン層を含ませることにより、サンプルＡ２から取得されるデータを、カバーアニールを露出アニールに変更して作製した撮像装置から取得されるであろうデータに近づけることができると考えられる。

（ＳＩＭＳ測定）
サンプルＡ１、サンプルＡ２およびサンプルＡ３のそれぞれについて、半導体基板の深さ方向に関する燐の濃度分布を測定した。この測定は、二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）法により行った。この測定の具体的な条件は、以下の通りである。
・測定装置：四重極型質量分析器を有する二次イオン質量分析装置
・一次イオン種：Ｃｓ＋（セシウム）
・一次加速電圧：５．０ｋＶ
・一次イオンカレント：１μＡ
・一次イオン入射角（試料面垂直方向からの角度）：６０°
・ラスターサイズ：２００×２００μｍ²
・検出領域：４０×４０μｍ²
・二次イオン極性：マイナス
・中和用の電子銃使用：有

図１８のグラフに、測定結果を示す。図１８において、横軸は、半導体基板の深さ方向の位置（単位：ｎｍ）である。横軸の右側は半導体基板側であり、左側は燐ドープポリシリコン層側である。縦軸は、燐の濃度（単位：ａｔｏｍｓ／ｃｍ³）である。

なお、図１８のグラフには、燐ドープポリシリコン層と二酸化シリコン層の界面近傍における濃度のデータを反映させていない。反映させていない理由は、界面における燐の不純物濃度は精度よく算出できないためである。精度のよい算出ができない理由は、ＳＩＭＳ測定中に一次イオン種が界面に偏析するため、界面において濃度換算の際に基準となるサンプル構成元素の二次イオン化確率が増大してしまうためである。詳細には、一次イオン種であるＣｓ＋（セシウム）が界面に偏析する。この偏析により、基準となるサンプル構成元素の二次イオン化確率が増大し、燐の二次イオン強度を精度良く濃度換算できなくなる。その結果、界面近傍において急峻な濃度ピークを有するという現実とは異なる濃度プロファイルが得られてしまうのである。

サンプルＡ１およびＡ２の構造と図１８の関係を分かり易くする目的で、図１８では、左から右に向かって順に、「二酸化シリコン層」、「燐ドープポリシリコン層」および「二酸化シリコン層」という文字をこの順に並べている。ただし、上述のとおり、サンプルＡ３には、第１絶縁層７１を模した二酸化シリコン層は存在しない。

ポリシリコンに対する燐の８００℃の固溶限界濃度は、７Ｅ２０ａｔｏｍｓ／ｃｍ³である。サンプルＡ１からＡ３では、燐ドープポリシリコンの堆積後に８００℃の熱処理が後続することを想定して、堆積直後における燐ドープポリシリコンにおける燐の濃度を固溶限界濃度に近い値とすることを目標に、製造条件を設定した。堆積直後における燐ドープポリシリコンにおける燐の濃度が固溶限界濃度に近い値であることは、コンタクトプラグＣｐ１からＣｐ７の抵抗率を下げる観点から有利である。

この点、図１８のグラフから理解されるように、サンプルＡ３の燐ドープポリシリコン層における燐の濃度は、７Ｅ２０ａｔｏｍｓ／ｃｍ³から８Ｅ２０ａｔｏｍｓ／ｃｍ³である。このことから、目論見通りの燐がポリシリコンに導入されていると言える。サンプルＡ３において、燐ドープポリシリコン層における燐の濃度は、半導体基板の深さ方向について概ね均一である。

上述の通り、サンプルＡ１の作製においては、第１絶縁層７１を模擬した二酸化シリコン層の形成後に、熱処理を実施した。つまり、カバーアニールを実施した。サンプルＡ１の燐ドープポリシリコン層における燐の濃度は、５Ｅ２０ａｔｏｍｓ／ｃｍ³から６Ｅ２０ａｔｏｍｓ／ｃｍ³程度の範囲に分布している。この値は、サンプルＡ３の値に比べ、２割程度低い。サンプルＡ１において、燐ドープポリシリコン層における燐の濃度は、半導体基板の深さ方向について概ね均一である。

上述の通り、サンプルＡ２の作製においては、第１絶縁層７１を模擬した二酸化シリコン層が形成されていない状態で、熱処理を実施した。つまり、露出アニールを実施した。サンプルＡ２における燐ドープポリシリコン層における燐の濃度には、半導体基板の深さ方向について比較的大きい勾配が見られる。また、サンプルＡ２の燐ドープポリシリコン層における半導体基板とは反対側の表面における燐の濃度は、２Ｅ２０ａｔｏｍｓ／ｃｍ³程度である。この値は、サンプルＡ３の値に対して２／３から３／４程度である。

ここで、燐ドープポリシリコン層における燐の濃度の最大値および最小値を用いて、中間値、変化幅、および、変化幅の割合を、以下のように定義する。図１８のグラフに、サンプルＡ２の最大値、最小値および中間値を示している。変化幅の割合を、燐ドープポリシリコン層における燐の濃度の均一性の指標として用いることが可能である。
中間値＝（最大値＋最小値）／２
変化幅＝最大値−最小値
変化幅の割合＝変化幅／中間値

サンプルＡ１では、変化幅の割合は、２１．４％であった。サンプルＡ２では、変化幅の割合は、５８.８％であった。サンプルＡ３では、変化幅の割合は、１７．７％であった。表１に、サンプルＡ１、サンプルＡ２およびサンプルＡ３の、最大値、最小値、中間値、変化幅、および変化幅の割合をまとめて記載する。

サンプルＡ１の変化幅の割合は、サンプルＡ２の変化幅の割合よりも低い。このことは、サンプルＡ１では、サンプルＡ２に比べ、燐ドープポリシリコン層における燐の濃度の均一性が高いことを意味する。また、サンプルＡ１では、サンプルＡ２に比べ、燐ドープポリシリコン層の深さ方向全体にわたり燐の濃度が高い。サンプルＡ１における燐濃度の高さおよび均一性は、燐ドープポリシリコン層の内部から外部への燐の拡散がカバーアニールにより抑制されたことで得られたものであると考えられる。

サンプルＡ３の変化幅の割合は、サンプルＡ１の変化幅の割合よりも低い。また、サンプルＡ３では、サンプルＡ１に比べ、燐ドープポリシリコン層の深さ方向全体にわたり燐の濃度が高い。ただし、サンプルＡ３では、熱処理がなされておらず、このため燐ドープポリシリコン層における燐が活性化されていない。このため、サンプルＡ３の燐ドープポリシリコン層内の抵抗は高いと考えられる。このため、サンプルＡ３に倣った熱処理なしのコンタクトプラグを撮像装置に適用するよりも、サンプルＡ１に倣った熱処理ありのコンタクトプラグを撮像装置に適用する場合の方が、撮像装置の性能を確保し易いと考えられる。

［実験Ｂ：コンタクト抵抗］
図３に示す撮像装置１００の一部を模した第１のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を作製した。第１のＴＥＧは、第１の抵抗素子測定用パターンを含む。第１の抵抗素子測定用パターンは、測定構造Ｂ１を含む。測定構造Ｂ１は、図３に示す構造の一部に倣ったものである。測定構造Ｂ１では、コンタクトプラグＣｐ５と、コンタクトプラグＣｐ５に接続された直径８０ｎｍのタングステンプラグであるビアプラグ８８と、の組み合わせが複数存在する。その各組み合わせにおけるビアプラグ８８が、銅配線である金属配線８７に接続されている。測定構造Ｂ１のコンタクトプラグＣｐ５は、実験ＡのサンプルＡ１の燐ドープポリシリコン層と同様、熱処理前の燐の濃度がポリシリコンに対する燐の８００℃の固溶限界濃度に概ね一致し、カバーアニールを経たものである。第１の抵抗素子測定用パターンでは、測定構造Ｂ１の金属配線８７に、ボンディングパッドが接続されている。以上の説明から理解されるように、第１の抵抗素子測定用パターンは、金属配線８７、ビアプラグ８８およびコンタクトプラグＣｐ５の抵抗を測定可能なパターンである。この抵抗は、実質的に、ビアプラグ８８とコンタクトプラグＣｐ５のコンタクト抵抗であると考えることができる。そのため、第１の抵抗素子測定用パターンは、実質的に、ビアプラグ８８とコンタクトプラグＣｐ５のコンタクト抵抗を測定可能なパターンであると言える。

第２のＴＥＧも作製した。第２のＴＥＧは、第２の抵抗素子測定用パターンを含む。第２の抵抗素子測定用パターンは、測定構造Ｂ２を含む。第２の抵抗素子測定用パターンと第１の抵抗素子測定用パターンの相違点は、第２の抵抗素子測定用パターンでは、コンタクトプラグＣｐ５が、カバーアニールではなく露出アニールを経たものである点である。具体的には、第２の抵抗素子測定用パターンでは、複数のコンタクトプラグＣｐ５は、実験ＡのサンプルＡ２と同様に、燐ドープポリシリコン層が露出した状態でアニールされたものである。

測定構造Ｂ１における１つのコンタクトプラグと１つのビアプラグ８８の間のコンタクト抵抗を、ボンディングパッドに電圧を印加することによって、４端子測定法に基づいて測定した。具体的には、測定構造Ｂ１では、複数のスルーホールが形成された領域が６８個存在し、各スルーホール内でコンタクトプラグＣｐ５とビアプラグ８８とが接続されている。６８個の領域の各々には、その領域における複数のスルーホールにおけるコンタクトプラグＣｐ５とビアプラグ８８の間のコンタクト抵抗が全体的に反映された値を検出可能な検出点が存在する。その検出点に測定プローブを接触させた状態でデータを取得し、取得したデータに基づいて、その領域における１つのスルーホールあたりのコンタクトプラグおよびビアプラグの間のコンタクト抵抗（単位：Ω／個）を計算した。同様のデータ取得および計算を、６８個のうちの別の領域の検出点に測定プローブを接触させて行った。こうして、６８個の領域の各々について１つのスルーホールあたりのコンタクト抵抗（単位：Ω／個）を測定するという６８点測定を実行し、６８点のデータを得た。

６８点測定について詳細に説明する。半導体装置のリソグラフィープロセスで用いられる露光装置には、露光可能範囲が存在する。この露光可能範囲の寸法は、フィールドサイズと称されることがある。一具体例に係る撮像装置１００では、半導体基板６０の直径が３００ｍｍであり、半導体基板６０には２５×３２ｍｍのフィールドサイズの領域が６８個存在し、各フィールドサイズ領域には数個から数十個のチップが搭載されている。第１の抵抗素子測定用パターンは、そのチップ１つを模したものであり、平面視で数十ｕｍから数百ｕｍオーダの大きさを有する。測定構造Ｂ１では、半導体基板６０を模したシリコンウェハが設けられており、そのシリコンウェハが、上述の具体例と同様、ウェハ面内に６８個のフィールドサイズ領域を有する。第１の抵抗素子測定用パターンに関する６８点測定は、各フィールドサイズ領域について、第１の抵抗素子測定用パターンにおけるコンタクトプラグおよびビアプラグの間のコンタクト抵抗（単位：Ω／個）を測定することを指す。この点は、後述の第２の抵抗素子測定用パターンに関する６８点測定についても同様である。

測定構造Ｂ２における１つのコンタクトプラグと１つのビアプラグ８８の間のコンタクト抵抗を、ボンディングパッドに電圧を印加することによって、４端子測定法に基づいて測定した。具体的には、測定構造Ｂ２では、複数のスルーホールが形成された領域が６８個存在し、各スルーホール内でコンタクトプラグＣｐ５とビアプラグ８８とが接続されている。６８個の領域の各々には、その領域における複数のスルーホールにおけるコンタクトプラグＣｐ５とビアプラグ８８の間のコンタクト抵抗が全体的に反映された値を検出可能な検出点が存在する。その検出点に測定プローブを接触させた状態でデータを取得し、取得したデータに基づいて、その領域における１つのスルーホールあたりのコンタクトプラグおよびビアプラグの間のコンタクト抵抗（単位：Ω／個）を計算した。同様のデータ取得および計算を、６８個のうちの別の領域の検出点に測定プローブを接触させて行った。こうして、６８個の領域の各々について１つのスルーホールあたりのコンタクト抵抗（単位：Ω／個）を測定するという６８点測定を実行し、６８点のデータを得た。

測定により得た測定構造Ｂ１のコンタクト抵抗および測定構造Ｂ２のコンタクト抵抗（単位：Ω／個）を、図１９に示す。なお、実験Ｂでは、再現性を確認するために、同一の製造条件で２つの第１のＴＥＧを作製した。また、同一の製造条件で２つの第２のＴＥＧを作製した。２つの第１のＴＥＧの各々における測定構造Ｂ１のコンタクト抵抗を測定した。２つの第２のＴＥＧの各々における測定構造Ｂ２のコンタクト抵抗を測定した。図１９において、測定構造Ｂ１のコンタクト抵抗のプロット群が２つあり、測定構造Ｂ２のコンタクト抵抗のプロット群が２つあるのは、そのためである。

一方の第１のＴＥＧにおける測定構造Ｂ１で得られたコンタクト抵抗（単位：Ω／個）の平均値は、１９９５Ω／個である。他方の第１のＴＥＧにおける測定構造Ｂ１で得られたコンタクト抵抗の平均値は、２１４７Ω／個である。一方の第１のＴＥＧにおける測定構造Ｂ１で得られたコンタクト抵抗の最大値は、３０８０Ω／個である。他方の第１のＴＥＧにおける測定構造Ｂ１で得られたコンタクト抵抗の最大値は、３０３６Ω／個である。

一方の第２のＴＥＧにおける測定構造Ｂ２で得られたコンタクト抵抗（単位：Ω／個）の平均値は、６４７０Ω／個である。他方の第２のＴＥＧにおける測定構造Ｂ２で得られたコンタクト抵抗の平均値は、７３１２Ω／個である。一方の第２のＴＥＧにおける測定構造Ｂ２で得られたコンタクト抵抗の最大値は、１３０４５Ω／個である。他方の第２のＴＥＧにおける測定構造Ｂ２で得られたコンタクト抵抗の最大値は、２０３０２Ω／個である。

測定構造Ｂ１のコンタクト抵抗の平均値は、測定構造Ｂ２のコンタクト抵抗の平均値の１／３程度である。測定構造Ｂ１のコンタクト抵抗のばらつきは、測定構造Ｂ２のコンタクト抵抗のばらつきよりも顕著に小さい。上述の説明から理解されるように、サンプルＡ１が測定構造Ｂ１に対応し、サンプルＡ２が測定構造Ｂ２に対応する。これを考慮すると、コンタクトプラグＣｐ１からＣｐ７の深さ方向の不純物濃度の均一性が高いことは、コンタクトプラグＣｐ１からＣｐ７とビアプラグ８８の間のコンタクト抵抗の大きさおよびばらつきを小さくする観点から有利であると言える。

測定構造Ｂ２では、コンタクト抵抗が数万Ω／個である箇所も存在する。一方、測定構造Ｂ１では、測定構造Ｂ２に比べ、コンタクト抵抗は小さい。コンタクト抵抗の小ささは、高いダイナミックレンジをもたらし得る。また、コンタクト抵抗の小ささは、撮像装置１００の高速動作を実現し得る。具体的には、図２に示す構成が採用される場合、信号電荷は、電荷蓄積部ＦＤに一旦蓄積され、次に、信号検出トランジスタ２２で増幅され、次に、アドレストランジスタ２４を経由して垂直信号線３５へと伝送される。コンタクト抵抗の小ささは、この信号経路における電圧降下を小さくし得る。このことは、垂直信号線３５に出力される信号の出力レンジを大きくし、撮像装置１００のダイナミックレンジを大きくする観点から有利である。また、コンタクト抵抗の小ささは、時定数を小さくし、出力波形のなまりを抑制し、信号検出回路１４Ａの遅延を抑制し、撮像装置１００の高速動作を実現する観点から有利である。このため、コンタクト抵抗を小さくすることは、高画質の画像を得るのに寄与し得る。

以上を考慮すると、電気特性の結果からも、コンタクトプラグＣｐ１からＣｐ７において深さ方向の不純物濃度の均一性が高いことは、高画質の画像を得るのに寄与し得る。このため、実験Ａで説明した変化幅の割合を例えば３０％以内にすることは、高画質の画像を得るのに寄与し得る。

（実験Ｃ：不純物領域６９とコンタクトプラグＣｐ１との間の距離）
図２０は、図３における、リセットトランジスタ２６近傍を拡大した断面図である。図２０では、電荷蓄積部ＦＤ、不純物領域６９等が示されている。図２０の例では、電荷蓄積部ＦＤは、ｎ型不純物領域６７ｎである。不純物領域６９は、具体的には素子分離領域であり、図３の例では注入分離領域である。

上述のように、本実施の形態では、コンタクトプラグＣｐ１は第１導電型の不純物を含む。第１導電型は、具体的にはｎ型である。この不純物は、具体的には燐である。不純物を活性化させるための熱処理により、この不純物は、コンタクトプラグＣｐ１の内部からｎ型不純物領域６７ｎに拡散する。ｎ型不純物領域６７ｎのうちこの拡散により不純物が導入された領域が、ｎ＋型不純物領域６７ｃとなる。

図１８からのＳＩＭＳ測定結果から理解されるように、コンタクトプラグＣｐ１における第１不純物の濃度は、５Ｅ２０ａｔｏｍｓ／ｃｍ³から６Ｅ２０ａｔｏｍｓ／ｃｍ³という高いレベルにあり得る。このため、ｎ＋型不純物領域６７ｃにおける第１導電型の不純物の濃度も、相応に高いレベルにあり得る。

素子分離領域６９は、素子と素子とを電気的に分離している。具体的には、素子分離領域６９は、素子が形成される活性領域の周囲に形成されている。本実施の形態では、素子分離領域６９は、Ｐ型半導体である。具体的には、素子分離領域６９は、フォトリソグラフィーおよびイオン注入により形成されている。イオン注入のドーパントは、ボロン（Ｂ）である。このため、素子分離領域６９は、ボロンを含む。

ここで、平面視におけるｎ＋型不純物領域６７ｃと不純物領域６９の間の距離を、平面視における距離Ｗと表記する。図２０から理解されるように、平面視における距離Ｗは、具体的には、平面視における、ｎ＋型不純物領域６７ｃにおける不純物領域６９側の端部と、不純物領域６９におけるｎ＋型不純物領域６７ｃ側の端部と、の間の距離である。以下、「平面視における距離Ｗ」を、単に「距離Ｗ」と表記することがある。

平面視における距離Ｗは、平面視における、コンタクトプラグＣｐ１および電荷蓄積部ＦＤの接触部と、不純物領域６９と、の間の距離と実質的に同じである。このため、この距離を、平面視における距離Ｗと扱うことが可能である。具体的には、平面視における、コンタクトプラグＣｐ１および電荷蓄積部ＦＤの接触部における不純物領域６９側の端部と、不純物領域６９における上記接触部側の端部と、の間の距離を、平面視における距離Ｗと扱うことが可能である。

実験Ｃでは、撮像装置１００の複数のＴＥＧを作製した。各ＴＥＧは、図２０に示す構造を有する。ただし、これらのＴＥＧでは、Ｗの値が互いに異なる。具体的には、これらのＴＥＧは、Ｗが０ｎｍであるＴＥＧと、Ｗが１０ｎｍであるＴＥＧと、Ｗが２０ｎｍであるＴＥＧと、Ｗが４０ｎｍであるＴＥＧと、Ｗが６０ｎｍであるＴＥＧと、Ｗが８０ｎｍであるＴＥＧと、Ｗが１００ｎｍであるＴＥＧと、を含む。

上記の複数のＴＥＧは、ｎ型不純物領域６７ｎに０．１から１．０Ｖの電圧が印加されたときに生じるリーク電流を検出できるように構成されている。実験Ｃでは、各ＴＥＧのｎ型不純物領域６７ｎに、０．５Ｖの電圧を印加した。この印加時に生じたリーク電流を測定した。図２１に、各ＴＥＧにおける距離Ｗと、各ＴＥＧで生じたリーク電流の大きさを表すグラフを示す。

図２１から、コンタクトプラグＣｐ１に素子分離領域６９が近接し距離Ｗが過度に小さくなるとリーク電流が急激に増加し、反対に距離Ｗが過度に大きくなってもリーク電流が大きくなることも把握される。図２１から、距離Ｗがある値のときにリーク電流が極小値をとることが把握される。極小値は、ｎ型不純物領域６７ｎへの印加電圧により変動する。

距離Ｗが過度に小さい場合におけるリーク電流の増加は、電界強度増大による、不純物準位を介したバンド間トンネルに基づくリーク電流の増加に起因するものであると考えられる。一方、半導体基板６０では、ｎ型不純物領域６７ｎと素子分離領域６９の間に空乏層が形成される。以下、この空乏層のうち、半導体基板６０の表面に拡がる部分を界面空乏層と称する。距離Ｗが過度に大きい場合おけるリーク電流の増加は、界面空乏層の面積の増加に起因するものであると考えられる。

上記のとおり、距離Ｗが大きいときには、大面積の界面空乏層が原因で、大きなリーク電流が生じ易い。しかし、このリーク電流は、素子分離用域６９における不純物濃度を調整して界面空乏層の面積を小さくすることにより、低減できる可能性がある。一方、距離Ｗが小さいときに問題となるバンド間トンネルを調整するのは必ずしも容易ではない。なぜなら、バンド間トンネルは、コンタクトプラグにおける不純物の濃度、熱処理の条件、第１絶縁膜７１の態様等に依存するものであるためである。これらの検討によれば、距離Ｗを、一定以上確保することが考えられる。この観点から、距離Ｗは、例えば、５０ｎｍ以上である。

撮像装置１００およびその製法に関する上記の説明から、以下のように言える。

上記の説明に係る撮像装置１００では、半導体基板６０は、電荷蓄積部ＦＤを有する。電荷蓄積部ＦＤは、第１導電型の不純物を含む。コンタクトプラグＣｐ１は、電荷蓄積部ＦＤに接続されている。コンタクトプラグＣｐ１は、第１導電型の不純物を含む。コンタクトプラグＣｐ１は、非シリサイドである。

図３の例では、コンタクトプラグＣｐ２からＣｐ７も、第１導電型の不純物を含む。また、コンタクトプラグＣｐ２からＣｐ７も、非シリサイドである。

図３の例では、第１導電型は、ｎ型である。具体的には、電荷蓄積部ＦＤは、ｎ型不純物領域６７ｎである。ただし、第１導電型は、ｐ型であってもよい。

仮に、コンタクトプラグＣｐ１が、シリサイド化されており、その表面にシリサイド層を有しているとする。シリサイド層によれば、コンタクトプラグＣｐ１と、金属プラグ８８との間のコンタクト抵抗を小さくし易い。ただし、シリサイド化の工程において導入された金属の全てが、シリサイド層の形成に寄与するわけではない。シリサイド層の形成に寄与しなかった金属は、後続する熱処理工程により電荷蓄積部ＦＤへと拡散するおそれがある。電荷蓄積部ＦＤに侵入した金属は、リーク電流を増大させ得る。リーク電流は、画像の画質の劣化を招き得る。

この点、実施の形態では、コンタクトプラグＣｐ１は、非シリサイドである。このことは、リーク電流を抑制し、高画質の画像を得るのに寄与し得る。

図２２は、図３の部分拡大図である。図２２に示すように、第１絶縁膜７１は、コンタクトプラグＣｐ１の上方に位置する上方壁ＵＷを有する。具体的には、上方壁ＵＷは、コンタクトプラグＣｐ１の非シリサイド表面に接している。なお、上記の文脈において、「コンタクトプラグＣｐ１の上方」は、コンタクトプラグＣｐ１から見て半導体基板６０の反対側を意味する。

上記の上方壁ＵＷは、コンタクトプラグＣｐ１における第１不純物がコンタクトプラグＣｐ１の内部から外部へと拡散するのを抑制し得る。このことは、コンタクトプラグＣｐ１における第１不純物の濃度を高レベルに維持し、コンタクトプラグＣｐ１とビアプラグ８８との間のコンタクト抵抗を小さくする観点から有利である。

画素電極１２ａで回収された信号電荷は、ビアプラグ８８、コンタクトプラグＣｐ１および電荷蓄積部ＦＤを経由し、信号検出トランジスタ２２により読み出される。コンタクト抵抗を小さくすることにより、信号電荷が通るこのような経路における電圧降下を小さくすることが可能である。このことは、撮像装置１００のダイナミックレンジを確保する観点から有利である。また、このことは、信号検出回路１４Ａの遅延を抑制し、撮像装置１００の高速動作を実現する観点から有利である。このため、コンタクト抵抗を小さくすることは、高画質の画像を得るのに寄与し得る。

また、上方壁ＵＷによる上記のコンタクト抵抗低減作用によれば、コンタクト径が微細であっても実用的なコンタクト抵抗を実現できる。このことは、高画素化し画素サイズが縮小するという近年のトレンドに即した撮像装置の実現を可能とする。

上述のように、撮像装置１００の製造においては、撮像装置１００の仕掛品であってコンタクトプラグＣｐ１を含むものを形成し、その後に該仕掛品を熱処理することがある。そのような熱処理が行われる場合であっても、上記の上方壁ＵＷによれば、第１不純物がコンタクトプラグＣｐ１の内部から外部へと拡散するのを抑制可能である。熱処理は、例えば、第１不純物を活性化させるために行われる。

第１不純物は、自身が含まれている領域に導電性を付与する。上記の実施の形態では、コンタクトプラグＣｐ１における第１不純物は、燐である。つまり、コンタクトプラグＣｐ１は、燐を含む。燐の固溶濃度限界が高い。このことは、コンタクトプラグＣｐ１に燐が高濃度に含まれ得ることを意味する。このことは、コンタクトプラグＣｐ１の抵抗率を低くすることが可能になる。このことは、コンタクトプラグＣｐ１とビアプラグ８８との間のコンタクト抵抗を小さくする観点から有利である。例えば、ビアプラグ８８が直径１００ｎｍ以下の微細なものである場合であっても、コンタクト抵抗を小さい値に抑えることができる。一方、燐は拡散し易い不純物である。このため、実施の形態では、上方壁ＵＷに基づく第１不純物の拡散防止作用が好適に現れ易い。

実施の形態では、撮像装置１００は、光電変換部１２Ａを有する。実施の形態では、光電変換部１２Ａは、半導体基板６０の外、具体的には半導体基板の上方に位置する。ただし、光電変換部は、半導体基板の内部に位置するフォトダイオードであってもよい。

図２２に示すように、第１絶縁膜７１は、コンタクトプラグＣｐ１の側方に位置する側方壁ＳＷを有する。側方壁ＳＷは、コンタクトプラグＣｐ１に接している。具体的には、側方壁ＳＷは、上方壁ＵＷから半導体基板６０に向かって延びている。側方壁ＳＷも、コンタクトプラグＣｐ１における第１不純物がコンタクトプラグＣｐ１の内部から外部へと拡散するのを抑制し得る。

実施の形態では、第１絶縁膜７１の厚さは、５０ｎｍ以下である。第１絶縁膜７１の厚さがこの程度に小ければ、グローバル段差が抑制され易い。グローバル段差が抑制されると、フォトリソグラフィーにおいて第７絶縁層９１の複数個所に孔を形成するためのレンズの焦点深度が不足し難くなり、これらの孔のパターニングを適切に行い易くなり、孔を適切に形成し易くなる。孔が適切に形成されると、各孔内に形成される導電体と半導体基板６０上に分布する素子の接続を適切に行い易い。例えば、撮像領域Ｒ１においてビアプラグ８８とコンタクトプラグＣｐ１からＣｐ７との接続を適切に行うとともに、周辺回路Ｒ２において孔内の導電体とシリサイドトランジスタ５５のソースおよびドレインの上のシリサイド層８５との接続を適切に行い易い。このことは、高画質の画像を得るのに寄与し得る。

第１絶縁膜７１の厚さを抑える利点について、さらに説明する。図３および図５の例では、撮像領域Ｒ１のゲート電極２２ｅ、２４ｅ、２６ｅ上のコンタクトプラグＣｐ５、Ｃｐ６、Ｃｐ７（図３参照）と、周辺領域Ｒ２におけるシリサイドトランジスタ５５のソースおよびドレインの上のシリサイド層８５（図５参照）とでは、半導体基板６０の深さ方向の位置が相違する。この相違は、グローバル段差をもたらし、第７絶縁層９１の上面を凹凸面にする。ただし、典型例では、この凹凸面における凹部と凸部の高さの差は、コンタクトプラグＣｐ５、Ｃｐ６、Ｃｐ７の深さ方向の位置とシリサイド層８５の深さ方向の位置との差等といった半導体基板６０上の回路素子の配置パターンの高低差に比べ、小さい。これは、典型例では、回路素子の配置パターンの高低差が堆積当初の第７絶縁層９１の上面に完全に反映されるわけではなく、また、ＣＭＰにより第７絶縁層９１の上面が平坦化されるためである。このような理由で、フォトリソグラフィーおよびエッチングにより貫通孔が形成される直前の第７絶縁層９１の厚さ（高低差とも称され得る）は、コンタクトプラグＣｐ５、Ｃｐ６、Ｃｐ７上では、シリサイド層８５上に比べ、小さい。第７絶縁層９１にこのような厚さの相違が存在することは、半導体基板６０上に分布する各回路素子上に存する第７絶縁層９１の各領域に貫通孔を精度よく形成する観点から不利である。第７絶縁層９１におけるこのような厚さの相違は、第１絶縁膜７１が厚い場合には大きくなり易い。この点、実施の形態では、第１絶縁膜７１の厚さは、５０ｎｍ以下である。第１絶縁膜７１の厚さがこの程度に小ければ、第７絶縁層９１における上記の厚さの相違が大きくなり難く、第７絶縁層９１に貫通孔を精度よく形成し易い。このため、貫通孔内に形成される導電体と半導体基板６０上に分布する回路素子の接続を適切に行い易い。

実施の形態では、第１絶縁膜７１の厚さは、１０ｎｍ以上である。第１絶縁膜７１の厚さがこの程度に大きければ、第１絶縁膜７１は、第１不純物がコンタクトプラグＣｐ１の内部から外部へと拡散するのを抑制するという上記効果が好適に発揮され得る。また、上述のように、撮像装置１００の製造においては、周辺回路４０において金属を導入してシリサイドを形成する場合がある。そのようなシリサイド形成工程では、典型例では、周辺領域Ｒ２のみならず、撮像領域Ｒ１にも金属が導入される。第１絶縁膜７１が上記の程度に厚ければ、第１絶縁膜７１は、シリサイド形成工程において撮像領域Ｒ１に導入される金属がコンタクトプラグＣｐ１に接触するのを防ぐシリサイドブロックの機能を好適に発揮し得る。

具体的には、第１絶縁膜７１の厚さは、１０ｎｍから５０ｎｍの範囲にあり得る。
第１絶縁膜７１の厚さは、１０ｎｍから２５ｎｍの範囲にあってもよい。

実施の形態では、第１絶縁膜７１は、シリコン酸化物を含む。このような比誘電率の小さい第１絶縁膜７１によれば、コンタクトプラグＣｐ５からＣｐ７金属配線８７との間の寄生容量を抑えることができる。また、このような第１絶縁膜７１によれば、第１不純物がコンタクトプラグＣｐ１の内部から外部へと拡散するのを抑制できる。また、このような第１絶縁膜７１は、シリサイド形成工程においてシリサイドブロックの機能を好適に発揮し得る。このため、第１絶縁膜７１がシリコン酸化物を含むことは、高画質の画像を得るのに寄与し得る。また、シリコン酸化物を含む第１絶縁膜７１は、必要に応じて、フォトリソグラフィーおよびエッチングエッチングにより加工または除去できる。具体的には、第１絶縁膜７１は、二酸化シリコンを含む。

実施の形態では、第１絶縁膜７１を貫通する接続孔８８ｈが設けられている。金属プラグ８８は、接続孔８８ｈを介してコンタクトプラグＣｐ１に接続されている。具体的には、接続孔８８ｈは、第１絶縁膜７１の上方壁ＵＷを貫通している。金属プラグ８８は、接続孔８８ｈを介してコンタクトプラグＣｐ１の非シリサイド表面に接している。

実施の形態では、金属プラグ８８は、上方壁ＵＷを貫通してコンタクトプラグＣｐ１の非シリサイド表面に接しているとも言える。

実施の形態では、接続孔８８ｈの直径は、１００ｎｍ以下である。接続孔８８ｈの直径がこの程度に小さいことは、１画素のセルサイズの縮小および撮像装置１００の高画素化の観点から有利である。このため、接続孔８８ｈの直径が１００ｎｍ以下であることは、高画質の画像を得るのに寄与し得る。

実施の形態では、第２絶縁膜７２は、第１絶縁膜７１の上方壁ＵＷの上方に位置する部分を有する。第２絶縁膜７２の材料は、第１絶縁膜７１の材料とは異なる。このようにすれば、第１絶縁膜と第２絶縁膜に互いに異なる機能を付与し易い。互いに異なる特性の例は、互いに異なるエッチングレートである。具体的には、第２絶縁膜７２は、第１絶縁膜７１の上方に位置する部分を有する。なお、上記の文脈において、「上方壁ＵＷの上方」は、上方壁ＵＷから見て半導体基板６０の反対側を意味する。「第２絶縁膜７２の材料は、第１絶縁膜７１の材料とは異なる」とは、具体的には、第２絶縁膜７２の材料の組成が第１絶縁膜７１の材料の組成とは異なることを指す。

実施の形態では、接続孔８８ｈは、第２絶縁膜７２を貫通する。具体的には、接続孔８８ｈは、第２絶縁膜７２のうち上方壁ＵＷの上方に位置する部分を貫通している。

図３の例では、第２絶縁膜７２は、第１絶縁膜７１から見て半導体基板６０の反対側に位置する。第２絶縁膜７２のうち第１絶縁膜７１の上方壁ＵＷの上方に位置する上記部分（以下、上方部分）は、上方壁ＵＷに接している。第２絶縁膜７２は、当該上方部分から半導体基板６０に向かって延び、第１絶縁膜７１の側方壁ＳＷの側方に位置する側方部分を含む。この側方部分は、側方壁ＳＷに接している。

実施の形態では、第１絶縁膜７１は、第２絶縁膜７２よりも薄い。また、実施の形態では、第２絶縁膜７２は、第１絶縁膜７１に接している。

実施の形態では、第２絶縁膜７２の厚さは、５０ｎｍ以下である。第１絶縁膜７１の厚さがこの程度に小さければ、第２絶縁膜７２の寄生容量を抑えることができる。このことは、高画質の画像を得るのに寄与し得る。

実施の形態では、第２絶縁膜７２の厚さは、３０ｎｍ以上である。

具体的には、第２絶縁膜７２の厚さは、３０ｎｍから５０ｎｍの範囲にあり得る。

実施の形態では、第２絶縁膜７２は、シリコン窒化物を含む。このため、第２絶縁膜７２は、第７絶縁層９１をエッチングして接続孔８８ｈを形成するときに、エッチングストッパーとして好適に機能し得る。

実施の形態では、コンタクトプラグＣｐ１が通るコンタクトホールｈ１が設けられている。第３絶縁膜７３は、コンタクトホールｈ１の周りかつ半導体基板６０とコンタクトプラグＣｐ１との間に位置する部分を有している。

実施の形態では、第３絶縁膜７３の材料は、第１絶縁膜７１の材料と同一である。このようにすれば、第１絶縁膜および第３絶縁膜を成形する工程を簡略化し易い。例えば、このようにすれば、第１絶縁膜および第３絶縁膜は、まとめてエッチングされ得る。エッチングは、ドライエッチングであってもよく、ウエットエッチングであってもよい。ここで、「第３絶縁膜７３の材料は、第１絶縁膜７１の材料と同一」とは、具体的には、第３絶縁膜７３の材料の組成が第１絶縁膜７１の材料の組成と同一であることを指す。

実施の形態では、実施の形態では、第３絶縁膜７３は、第１絶縁膜７１に接している。

実施の形態では、第１絶縁膜７１は、第３絶縁膜７３よりも薄い。コンタクトプラグＣｐ１の上方に存する第１絶縁膜７１の上方壁ＵＷは、画素１０Ａの部分と周辺回路４０との間でグローバル段差が生じる原因となり得る。グローバル段差は、第７絶縁層９１の上面に現れ、エッチングによる第７絶縁層９１への接続孔８８ｈの形成を困難にし、ビアプラグ８８とコンタクトプラグＣｐ１の間の接続不良を引き起こし得る。第１絶縁膜７１がある程度薄いことは、そのようなグローバル段差を小さくする観点から有利である。一方、第３絶縁膜７３をある程度厚くすることは、２つの要素の間に第３絶縁膜７３の少なくとも一部が存在する場合に、それらの要素の間の絶縁耐圧性を確保する観点から有利である。図９の例では、コンタクトプラグＣｐ１とリセットトランジスタ２６のゲート電極２６ｅとの間に第３絶縁膜７３の一部が存在し、そのため、第３絶縁膜７３はこれらの間の絶縁耐圧を確保するのに寄与している。このような理由で、第１絶縁膜７１が第３絶縁膜７３よりも薄いことは、有益であり得る。

実施の形態では、第１絶縁膜７１を貫通する接続孔８８ｈが設けられている。金属プラグ８８は、接続孔８８ｈを介してコンタクトプラグＣｐ１に接続されている。平面視において、接続孔８８ｈとコンタクトホールｈ１とは互いに離間している。この構成は、コンタクトプラグＣｐ１がローカル配線として利用されることにより、平面視におけるコンタクトホールｈ１の位置に対する金属プラグ８８の位置の自由度が高められている構成の例である。この構成においては、金属プラグ８８に接続されている金属配線８７のレイアウトの自由度も高められていると言える。図９には、平面視において接続孔８８ｈとコンタクトホールｈ１とは互いに離間している構成が示されている。なお、上述のとおり、「平面視」とは、半導体基板６０に垂直な方向から見たときのことを言う。

コンタクトプラグＣｐ１の上面に、ビアプラグ８８が接続されていてもよい。コンタクトプラグＣｐ１に窪みが設けられており、その窪み内にビアプラグ８８が部分的に入り込んでいてもよい。図９には、そのような構成が示されている。

一例では、半導体基板６０は、第１導電型とは異なる第２導電型の不純物領域６９を有する。平面視において、コンタクトプラグＣｐ１および電荷蓄積部ＦＤの接触部と、不純物領域６９との間の距離Ｗは、５０ｎｍ以上である。このようにすることは、リーク電流を低減させ、高画質の画像を得るのに寄与し得る。なお、距離Ｗは、例えば１０μｍ以下である。上記の文脈において、「第１導電型とは異なる第２導電型」は、第１導電型と第２導電型とで極性が異なり、具体的には第１導電型および第２導電型の一方がｎ型であり他方がｐ型であることを指す。

一例では、半導体基板６０の深さ方向において、コンタクトプラグＣｐ１の不純物の濃度の最大値と最小値の差が中間値の３０％以下である。この例によれば、コンタクトプラグＣｐ１における不純物の濃度がビアプラグ８８との接触部において小さいという事態が避けられ易い。このため、この例は、高画質の画像を得る観点から有利であり得る。ここで、中間値は、最大値と最小値の合計を２で割った値である。

図２３は、図３の部分拡大図である。「半導体基板６０の深さ方向において、コンタクトプラグＣｐ１の不純物の濃度の最大値と最小値の差が中間値の３０％以下である」という表現は、コンタクトプラグＣｐ１のうちコンタクトホールｈ１内の部分を通る直線状領域ＳＺに関するものであってよく、コンタクトプラグＣｐ１のうちコンタクトホールｈ１内の部分を通らない直線状領域ＳＺに関するものであってよい。

図２３の例では、直線状領域ＳＺは、第３絶縁層７３よりも上方に拡がる領域である。そして、直線状領域ＳＺが、「半導体基板６０の深さ方向において、コンタクトプラグＣｐ１の不純物の濃度の最大値と最小値の差が中間値の３０％以下である」という特徴を有する。具体的には、直線状領域ＳＺは、第３絶縁層７３とコンタクトプラグＣｐ１の接触部を下端とし、第１絶縁層７１の上方壁ＵＷとコンタクトプラグＣｐ１の接触部を上端とする領域である。

一例では、図２３の構成において、コンタクトプラグＣｐ１は、第１導電型の第１不純物を含む。コンタクトプラグＣｐ１は、半導体基板６０の深さ方向に延びる直線状領域ＳＺを有する。直線状領域ＳＺは、コンタクトプラグＣｐ１の輪郭の一部を構成し半導体基板６０から相対的に近い近位端ＰＥと、コンタクトプラグＣｐ１の輪郭の一部を構成し半導体基板６０から相対的に遠い遠位端ＤＰと、を含む。直線状領域ＳＺを遠位端ＤＰから近位端ＰＥに向かって順に第１区域Ｚ１、第２区域Ｚ２、第３区域Ｚ３、第４区域Ｚ４および第５区域Ｚ５に５等分したときに、第１区域Ｚ１は第１部分Ｘ１を有する。第１部分Ｘ１における第１不純物の濃度は、直線状領域ＳＺにおける第１不純物の最大濃度の７０％以上である。この具体例は、コンタクトプラグＣｐ１におけるビアプラグ８８との接触部の第１不純物の濃度を確保し易い構成の例である。この具体例は、高画質の画像を得る観点から有利であり得る。

実施の形態では、第１工程Ｓ１と、第２工程Ｓ２と、第３工程Ｓ３と、第４工程Ｓ４と、第５工程Ｓ５と、第６工程Ｓ６と、第７工程Ｓ７と、を含む。

第１工程Ｓ１は、電荷蓄積部ＦＤを有する半導体基板６０上に、第３絶縁膜７３を形成する工程である。電荷蓄積部ＦＤは、第１導電型の不純物を含む。

第２工程Ｓ２は、第３絶縁膜７３を貫通し電荷蓄積部ＦＤに接続されたコンタクトプラグＣｐ１を形成する工程である。第２工程Ｓ２で形成されるコンタクトプラグＣｐ１は、第１導電型の不純物を含み、非シリサイドである。第２工程は、半導体基板６０に含まれた電荷蓄積部ＦＤであって第１導電型の不純物を含む電荷蓄積部ＦＤに接続されるように、第１導電型の不純物を含み非シリサイドであるコンタクトプラグＣｐ１を形成する工程であるとも言える。

第３工程Ｓ３は、コンタクトプラグＣｐ１の上方に位置する上方壁ＵＷを有する第１絶縁膜７１を形成する工程である。この文脈において、「コンタクトプラグＣｐ１の上方」は、コンタクトプラグＣｐ１から見て半導体基板６０の反対側を意味する。

第４工程Ｓ４は、コンタクトプラグＣｐ１を加熱する工程である。第４工程Ｓ４は、第１絶縁膜７１を形成した後に行われる。

第５工程Ｓ５は、第１絶縁膜７１の上方壁ＵＷの上方に位置する部分を有する第２絶縁膜７２を形成する工程である。この文脈において、「上方壁ＵＷの上方」は、上方壁ＵＷから見て半導体基板６０の反対側を意味する。

第６工程Ｓ６は、接続孔８８ｈを形成する工程である。接続孔８８ｈは、第１絶縁膜７１を貫通する。第６工程Ｓ６は、コンタクトプラグＣｐ１を加熱した後に行われる。接続孔８８ｈを形成する前にコンタクトプラグＣｐ１を加熱することは、コンタクトプラグＣｐ１における不純物の濃度の均一性が高めるのに適している。具体的には、接続孔８８ｈは、第２絶縁膜７２も貫通する。

第７工程Ｓ７は、接続孔８８ｈを介してコンタクトプラグＣｐ１に接続されたビアプラグ８８を形成する工程である。ビアプラグ８８は、具体的には、金属プラグである。

図２４は、第１工程Ｓ１から第７工程Ｓ７のフロー図である。一具体例では、第１工程Ｓ１から第７工程Ｓ７は、この順に実施される。

以上、本開示に係る撮像装置および撮像装置の製造方法について説明したが、本開示は、実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態に施した形態、実施の形態における一部の構成要素を組み合わせて構築される別の形態等も、本開示の範囲内に含まれる。

本開示の撮像装置は、リーク電流が小さくかつ画素部のコンタクト抵抗が小さく、そのため高画質で撮像を行うことが可能である。本開示の撮像装置は、例えばデジタルカメラ等に有用である。より具体的には、本開示の撮像装置は、例えば、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ等に用いることができる。

１０、１０Ａ 画素
１２ 光電変換部
１２Ａ 光電変換構造
１２ａ 画素電極
１２ｂ 光電変換層
１２ｃ 対向電極
１４Ａ 信号検出回路
１６Ａ フィードバック回路
２２ 信号検出トランジスタ
２４ アドレストランジスタ
２６ リセットトランジスタ
２２ｅ、２４ｅ、２６ｅ、５５ｅ、５６ｅ ゲート電極
３１ 蓄積制御線
３２ 電源配線
３４ アドレス信号線
３５ 垂直信号線
３６ リセット信号線
３９ 部分
４０ 周辺回路
４２ 垂直走査回路
４４ 水平信号読み出し回路
４５ 負荷回路
４６ 制御回路
４７ カラム信号処理回路
４９ 水平共通信号線
５０ 反転増幅器
５３ フィードバック線
５５ シリサイドトランジスタ
５６ 非シリサイドトランジスタ
５７ 非シリサイド抵抗素子
５７ｅ 抵抗素子本体
６０ 半導体基板
６１ 支持基板
６１ｐ、６３ｐ、６５ｐ ｐ型半導体層
６２ｎ ｎ型半導体層
６４ ｐ型領域
６７ｎ、６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、８１ ｎ型不純物領域
６７ａ 第１領域
６７ｂ 第２領域
６７ｃ、８２ ＋型不純物領域
６９ 不純物領域（素子分離領域、注入分離領域）
７１ 第１絶縁層
７２ 第２絶縁層
７３ 第３絶縁層
７４ 第４絶縁層
７５ 第５絶縁層（ゲート絶縁層）
７６ 第６絶縁層（サイドウォール）
８０ ｐ型不純物領域
８５ シリサイド層
８７ 金属配線
８８ ビアプラグ
８８ｈ 接続孔
８９ 導電構造
９０ 層間絶縁層
９１ 第７絶縁層（プリメタル絶縁膜）
１００ 撮像装置
Ｒ１ 撮像領域
Ｒ２ 周辺領域
Ｒ２ａ シリサイドトランジスタ領域
Ｒ２ｂ 非シリサイドトランジスタ領域
Ｒ２ｃ 非シリサイド抵抗素子領域
ＦＤ 電荷蓄積部
Ｃｐ１、Ｃｐ２、Ｃｐ３、Ｃｐ４、Ｃｐ５、Ｃｐ６、Ｃｐ７ コンタクトプラグ
ｈ１、ｈ２、ｈ３、ｈ４ コンタクトホール
ＤＳ 点線
ＵＷ 上方壁
ＳＷ 側方壁
ＤＥ 遠位端
ＰＥ 近位端
ＳＺ 直線状領域
Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５ 区域

Claims (22)

1. 第１導電型の不純物を含む電荷蓄積部を有する半導体基板と、
   前記電荷蓄積部に接続され、前記第１導電型の不純物を含み、非シリサイドであるコンタクトプラグと、
   前記コンタクトプラグの上方に位置する上方壁を有する第１絶縁膜と、を備えた、
   撮像装置。
2. 前記上方壁は、前記コンタクトプラグの非シリサイド表面に接している、
   請求項１に記載の撮像装置。
3. 前記第１絶縁膜は、前記コンタクトプラグの側方に位置する側方壁を有し、
   前記側方壁は、前記コンタクトプラグに接している、
   請求項１または２に記載の撮像装置。
4. 前記第１絶縁膜の厚さは、５０ｎｍ以下である、
   請求項１から３のいずれか一項に記載の撮像装置。
5. 前記第１絶縁膜は、シリコン酸化物を含む、
   請求項１から４のいずれか一項に記載の撮像装置。
6. 前記第１絶縁膜を貫通する接続孔が設けられ、
   前記撮像装置は、前記接続孔を介して前記コンタクトプラグに接続された金属プラグをさらに備える、
   請求項１から５のいずれか一項に記載の撮像装置。
7. 前記接続孔の直径は、１００ｎｍ以下である、
   請求項６に記載の撮像装置。
8. 前記撮像装置は、前記上方壁の上方に位置する部分を有する第２絶縁膜を備え、
   前記第２絶縁膜の材料は、前記第１絶縁膜の材料とは異なる、
   請求項１から７のいずれか一項に記載の撮像装置。
9. 前記第１絶縁膜は、前記第２絶縁膜よりも薄い、
   請求項８に記載の撮像装置。
10. 前記第２絶縁膜の厚さは、５０ｎｍ以下である、
    請求項８または９に記載の撮像装置。
11. 前記第２絶縁膜は、シリコン窒化物を含む、
    請求項８から１０のいずれか一項に記載の撮像装置。
12. 前記コンタクトプラグが通るコンタクトホールが設けられ、
    前記撮像装置は、前記コンタクトホールの周りかつ前記半導体基板と前記コンタクトプラグとの間に位置する部分を有する第３絶縁膜を備える、
    請求項１から１１のいずれか一項に記載の撮像装置。
13. 前記第３絶縁膜の材料は、前記第１絶縁膜の材料と同一である、
    請求項１２に記載の撮像装置。
14. 前記第１絶縁膜は、前記第３絶縁膜よりも薄い、
    請求項１２または１３に記載の撮像装置。
15. 前記第１絶縁膜を貫通する接続孔が設けられ、
    前記撮像装置は、前記接続孔を介して前記コンタクトプラグに接続された金属プラグをさらに備え、
    平面視において、前記接続孔と前記コンタクトホールとは互いに離間している、
    請求項１２から１４のいずれか一項に記載の撮像装置。
16. 前記半導体基板は、前記第１導電型とは異なる第２導電型の不純物領域を有し、
    平面視において、前記コンタクトプラグおよび前記電荷蓄積部の接触部と、前記不純物領域との間の距離は、５０ｎｍ以上である、
    請求項１から１５のいずれか一項に記載の撮像装置。
17. 前記コンタクトプラグは、燐を含む、
    請求項１から１６のいずれか一項に記載の撮像装置。
18. 前記半導体基板の深さ方向において、前記コンタクトプラグの不純物の濃度の最大値と最小値の差が中間値の３０％以下である、
    請求項１から１７のいずれか一項に記載の撮像装置。
19. 半導体基板に含まれた電荷蓄積部であって第１導電型の不純物を含む電荷蓄積部に接続されるように、前記第１導電型の不純物を含み非シリサイドであるコンタクトプラグを形成することと、
    前記コンタクトプラグの上方に位置する上方壁を有する第１絶縁膜を形成することと、を含む、
    撮像装置の製造方法。
20. 前記上方壁の上方に位置する部分を有する第２絶縁膜を形成することをさらに含む、
    請求項１９に記載の製造方法。
21. 前記第１絶縁膜を貫通する接続孔を形成することと、
    前記接続孔を介して前記コンタクトプラグに接続された金属プラグを形成することと、をさらに含む、
    請求項１９または２０に記載の製造方法。
22. 前記第１絶縁膜を形成した後に、前記コンタクトプラグを加熱することと、
    前記コンタクトプラグを加熱した後に、前記第１絶縁膜を貫通する接続孔を形成することと、をさらに含む、
    請求項１９から２１のいずれか一項に記載の製造方法。

Images